KR20140120845A

KR20140120845A - 얼라인먼트 마크를 갖는 판형물

Info

Publication number: KR20140120845A
Application number: KR1020140039423A
Authority: KR
Inventors: 노부히데 마에다
Original assignee: 가부시기가이샤 디스코
Priority date: 2013-04-03
Filing date: 2014-04-02
Publication date: 2014-10-14
Also published as: CN104103629A; US9047671B2; US20140301631A1; TW201444017A; JP2014203917A; TWI603424B; CN104103629B

Abstract

본 발명은 얼라인먼트에 요하는 시간을 단축할 수 있도록 하는 것을 과제로 한다.
본 발명의 판형물(3)의 표면에는, 위치 결정을 행하는 얼라인먼트 장치(1)의 촬상 수단(9)으로 인식되는 얼라인먼트용의 얼라인먼트 마크(19)가 형성되어 있다. 방향 지시 마크(21)는, 형성된 장소로부터의 얼라인먼트 마크(19)의 방향을 나타낸다. 방향 지시 마크(21)는, 촬상 수단(9)의 시야 범위에 복수개 포함되도록 하는 간격을 두고 형성되어 있다. 방향 지시 마크(21)는, 얼라인먼트 마크(19)를 둘러싸게 복수 형성되어 있다.

Description

얼라인먼트 마크를 갖는 판형물{PLATE-LIKE OBJECT HAVING WITH ALIGNMENT MARK}

본 발명은, 가공해야 할 영역을 검출하거나 접합 위치를 위치 맞춤하거나 하는 얼라인먼트 장치에서 사용되는 얼라인먼트 마크를 갖는 판형물에 관한 것이다.

최근 새로운 삼차원 실장 기술로서, 와이어 대신 Si 관통 전극(Through-Silicon Via : TSV)을 이용한 실장 기술이 주목받고 있다. 반도체 디바이스 칩의 적층 방법으로서, 예컨대, 복수의 반도체 웨이퍼끼리 적층하고, 적층한 반도체 웨이퍼를 관통하는 관통 전극을 형성하여 반도체 웨이퍼끼리 접속하는 적층 방법이 개발되어 있다(Wafer on Wafer : WOW, 특허문헌 1 참조). 이 적층 방법에서, 상하로 적층되는 반도체 웨이퍼의 위치 맞춤을 행하는 경우, 적외선 카메라 등의 촬상 수단에 의해, 상기 촬상 수단으로부터 볼 때 앞쪽에 배치된 반도체 웨이퍼의 표면 위에 형성된 얼라인먼트 마크를 촬상하고, 또한 안쪽에 배치된 반도체 웨이퍼의 표면 위에 형성된 얼라인먼트 마크를 앞쪽에 배치된 반도체 웨이퍼를 투과하여 촬상한다. 그리고, 쌍방의 반도체 웨이퍼의 얼라인먼트 마크끼리 합치시키는 위치 맞춤 작업(얼라인먼트)을 행하고 있다.

또, IC, LSI 등의 회로가 격자형의 스트리트에 의해 구획되어 형성된 반도체 웨이퍼는, 절삭 블레이드나 레이저광을 이용하여 스트리트에서 종횡으로 절삭되어 다이싱됨으로써 개개의 회로마다의 반도체 칩으로 분할된다. 다이싱은 스트리트를 따라서 행해지기 때문에, 다이싱에 앞서 미리 스트리트를 검출하고, 이 검출한 스트리트의 절삭 개시 위치에 절삭 블레이드 등을 위치 맞춤하는 얼라인먼트가 행해진다. 이 얼라인먼트에서는, 반도체 웨이퍼의 표면을 얼라인먼트 장치의 촬상 수단으로 촬상하고, 상기 표면에 형성된 얼라인먼트용의 얼라인먼트 마크와 미리 얼라인먼트 장치에 기억시켜 놓은 얼라인먼트 마크의 패턴 매칭에 의해, 촬상 화상 중에 얼라인먼트 마크를 검출한다. 생산성 향상을 위해서는, 얼라인먼트 마크의 검출을 신속하게 행할 필요가 있다.

특허문헌 1 : 일본 특허 공개 제2002-261232호 공보 특허문헌 2 : 일본 특허 공개 평3-27043호 공보

그러나, 상기와 같은 여러가지 촬상 수단에서의 얼라인먼트 마크의 검출은 동일한 문제점을 갖고 있다. 즉, 얼라인먼트 장치의 스테이지에 반도체 웨이퍼를 배치할 때에는 반송 오차가 적지 않게 생기지만, 이러한 반송 오차가 얼라인먼트 장치에서의 촬상 수단의 시야보다 커지는 경우가 있다. 반송 오차에 의해 얼라인먼트 마크가 촬상 수단의 시야로부터 벗어나면, 촬상 수단으로 얼라인먼트 마크를 검출할 수 없게 된다. 그 때문에, 얼라인먼트 마크가 촬상 수단의 시야로부터 벗어난 경우는, 얼라인먼트 마크를 검출하는 전단계로서, 촬상 수단의 시야에 얼라인먼트 마크를 넣는 작업이 발생한다. 이러한 작업에서는, 작업자가 스테이지를 여러 방향으로 조금씩 이동시켜 촬상 수단의 시야 내에 얼라인먼트 마크를 위치시키고 있지만, 그 작업에 시간을 요한다고 하는 문제가 있다.

또, 배율이 상이한 2개의 적외선 카메라를 이용한 얼라인먼트가 제안되어 있다(특허문헌 2 참조). 특허문헌 2에 기재된 얼라인먼트에서는, 저배율의 적외선 카메라를 이용하여 넓은 시야로 얼라인먼트 마크를 검출하여, 고배율의 적외선 카메라의 시야에 얼라인먼트 마크가 들어가도록 반도체 웨이퍼가 대략 위치 맞춤된다. 이 위치 맞춤후, 저배율의 적외선 카메라를 고배율의 적외선 카메라로 전환하고, 고배율의 적외선 카메라로 얼라인먼트 마크를 검출하여 정밀한 위치 맞춤이 행해진다. 이러한 얼라인먼트에서는, 적외선 카메라를 2개 이용할 필요가 있어 비용적인 부담이 커진다.

본 발명은 상기 문제를 감안하여 이루어진 것으로, 그 목적은, 각종 가공에서 얼라인먼트에 요하는 시간을 단축할 수 있는 얼라인먼트 마크를 갖는 판형물을 제공하는 것이다.

본 발명의 판형물은, 위치 결정을 행하는 얼라인먼트 장치의 촬상 수단으로 인식되는 얼라인먼트용의 얼라인먼트 마크가 표면에 형성된 판형물로서, 상기 촬상 수단의 시야 범위에 복수개 포함되도록 하는 간격을 두고 형성되며, 형성된 장소로부터의 상기 얼라인먼트 마크의 방향을 나타내는 방향 지시 마크가 상기 얼라인먼트 마크를 둘러싸게 복수 형성되어 있는 것을 특징으로 한다.

또, 본 발명의 판형물에 있어서, 적어도 상기 얼라인먼트 마크를 중심으로 하여, 판형물을 상기 얼라인먼트 장치에 배치했을 때의 반송 오차보다 넓은 영역을 둘러싸게 상기 방향 지시 마크가 복수 형성되어 있는 것이 바람직하다.

본 발명의 판형물에서는, 얼라인먼트 마크를 둘러싼 주위의 적어도 반송 오차 범위에, 얼라인먼트 마크로의 방향 지시를 나타내는 방향 지시 마크를 복수 구비하고 있기 때문에, 카메라 등의 촬상 수단의 시야 내에 얼라인먼트 마크가 들어 있지 않은 경우에도 방향 지시 마크를 더듬어 감으로써, 촬상 수단과 판형물을 상대 이동할 때의 이동 궤적이 갈팡질팡하는 것을 회피할 수 있어, 촬상 수단의 시야 내에 얼라인먼트 마크를 위치시킬 때의 이동 궤적을 짧게 할 수 있고, 얼라인먼트 마크의 검출을 용이하고 신속하게 행할 수 있다. 또, 배율이 높고 시야가 좁은 촬상 수단을 1개만 구비하는 구성이라 하더라도, 방향 지시 마크를 더듬어 감으로써 얼라인먼트 마크를 용이하고 신속하게 시야에 넣을 수 있어, 종래와 같이 2개의 촬상 수단을 교환하는 작업을 생략할 수 있을 뿐만 아니라, 작업 시간을 대폭 단축할 수 있어, 생산성이나 조작성을 향상시킬 수 있다.

도 1은 제1 실시형태에 따른 얼라인먼트 장치의 사시도이다.
도 2는 제1 실시형태에 따른 얼라인먼트 장치를 일부 단면으로 본 모식도이다.
도 3은 제1 실시형태에 따른 판형물의 설명도이다.
도 4는 제2 실시형태에 따른 판형물 및 촬상 수단의 사시도이다.
도 5는 제2 실시형태에 따른 판형물의 얼라인먼트 마크 주위의 확대도이다.

(제1 실시형태)

이하, 첨부 도면을 참조하여 본 실시형태에 관해 설명한다. 도 1은, 본 실시형태에 따른 판형물을 위치 맞춤하는 얼라인먼트 장치의 사시도이다. 도 2는, 본 실시형태에 따른 얼라인먼트 장치를 일부 단면으로 본 정면도이다. 이하에서, 우선 본 실시형태에 따른 얼라인먼트 장치에 관해 설명한 후, 판형물에 관해 설명한다. 또한, 본 실시형태에 따른 얼라인먼트 장치는, 도 1 및 도 2에 나타내는 구성에 한정되지 않고 적절하게 변경 가능하며, 얼라인먼트 기능을 갖는 다른 장치에도 적용 가능하다. 또, 판형물로서 반도체 웨이퍼를 예를 들어 설명하지만, 이 구성에 한정되는 것은 아니다.

도 1 및 도 2에 나타낸 바와 같이, 얼라인먼트 장치(1)는, 제1 판형물(3) 및 제2 판형물(4)을 지지하여, 이들의 접합 위치를 위치 맞춤할 수 있도록 구성되어 있다. 얼라인먼트 장치(1)는, 하부 접합 스테이지(5)(하반) 및 상부 접합 스테이지(6)(상반)를 갖고 있다. 하부 접합 스테이지(5) 및 상부 접합 스테이지(6)는, 구동 기구(도시 생략)를 통해 수평 방향으로 상대 이동할 수 있도록 구성되어 있다. 도 2에 나타낸 바와 같이, 하부 접합 스테이지(5) 및 상부 접합 스테이지(6)의 상대면에는, 다공성 세라믹재에 의해 유지면(5a, 6a)이 각각 형성되어 있다. 각 유지면(5a, 6a)은, 부압에 의해 제1 판형물(3) 및 제2 판형물(4)을 흡착하고, 유로를 통하여 흡인원(도시 생략)에 접속되어 있다. 이에 따라, 하부 접합 스테이지(5)의 유지면(5a)에서는 제1 판형물(3)이 흡인 유지되고, 상부 접합 스테이지(6)의 유지면에서는 제2 판형물(4)이 접착된 투명한 유리 지지 기판(7)이 흡인 유지된다.

하부 접합 스테이지(5)의 외주 근처 2개소 위치에는, 두께 방향으로 관통하는 구멍(10a, 10b)이 형성되어 있다. 또, 상부 접합 스테이지(6)의 외주 근처 2개소 위치에는, 두께 방향으로 관통하는 관측 구멍(8a, 8b)이 형성되어 있다. 이들 관측 구멍(8a, 8b) 중 한쪽 관측 구멍(8a)의 상측에는 촬상 수단(9)이 설치되어 있다. 촬상 수단(9)은, 예컨대 적외선 카메라에 의해 구성되어 있다. 촬상 수단(9)은, 관측 구멍(8a)을 통하여 제2 판형물(4)의 표면을 영상으로서 인식하면서, 제2 판형물(4)을 투과하여 제1 판형물(3)의 표면을 영상으로서 인식 가능하게 설치되어 있다.

다음으로, 제1 판형물(3) 및 제2 판형물(4)에 관해, 도 1 내지 도 3을 참조하여 설명한다.

도 3A는 제1 판형물(3)의 디바이스 형성면측의 평면도이다. 제1 판형물(3)은, 격자형으로 배열된 분할 예정 라인에 의해 복수의 영역으로 구획되고, 이 구획된 영역에 IC, LSI 등의 반도체 디바이스(15)가 형성된 반도체 웨이퍼이다. 제1 판형물(3)의 외주 위치에는, 결정 방위를 나타내는 마크로서의 노치(16)가 형성되어 있다.

제1 판형물(3)의 디바이스 형성면측의 표면이며, 반도체 디바이스(15) 형성 영역의 외측의 2개소에, 제1 얼라인먼트 마크(19)가 각각 형성되어 있고, 또한 도 3B에 나타낸 바와 같이, 각 제1 얼라인먼트 마크(19)를 둘러싸게 복수의 방향 지시 마크(21)가 각각 형성되어 있다. 제1 얼라인먼트 마크(19)는, 예컨대 도 3C에 나타낸 바와 같이, 4개의 직사각형 마크편(19a)의 집합체로 구성된다. 이들 직사각형 마크편(19a)은, 중앙부에 십자형상의 간극(19b)을 형성하도록 2행 2열로 배치되도록 형성되어 있다.

도 3B에 나타낸 바와 같이, 제1 얼라인먼트 마크(19)를 둘러싸게 복수 형성되어 있는 방향 지시 마크(21)는, 평면에서 볼 때 L자형으로 각각 형성되어 있다. 후술하는 바와 같이, 방향 지시 마크(21)는, L자형의 방향에 의해 그 방향 지시 마크(21)의 위치로부터 볼 때 제1 얼라인먼트 마크(19)가 있는 방향을 나타내고 있다. 도 3B에는 촬상 수단(9)의 시야(V)가 나타나 있다. 방향 지시 마크(21)는, 제1 얼라인먼트 마크(19)의 상하 및 좌우 방향으로 복수열 나란히 형성되어 있지만, 방향 지시 마크(21)의 사이즈 및 배치 간격은, 촬상 수단(9)의 시야(V) 내에 복수개 포함되도록 설정되어 있다. 더구나, 방향 지시 마크(21)는, 적어도 제1 얼라인먼트 마크(19)를 중심으로 하여, 제1 판형물(3)을 얼라인먼트 장치(1)에 배치했을 때 상정되는 최대의 반송 오차보다 넓은 영역을 둘러싸하도록 형성 영역이 설정되어 있다. 예컨대, 도 3B에 나타내는 원형의 영역(S)이 반송 오차로서 최대 범위가 되는 경우, 방향 지시 마크(21)의 형성 영역은, 영역(S)보다 넓게 형성되어 영역(S) 전체를 포함하는 것이 된다. 따라서, 촬상 수단(9)의 시야(V)로부터 제1 얼라인먼트 마크(19)가 완전히 벗어났다 하더라도, 반드시 복수의 방향 지시 마크(21)가 시야(V)에 들어가도록 방향 지시 마크(21)가 형성되어 있다.

각 방향 지시 마크(21)는, 마크 자체의 L자형의 방향에 의해, 각각의 형성 장소로부터 제1 얼라인먼트 마크(19)의 방향을 나타내고 있다. 방향 지시 마크(21)의 L자형의 방향에 관해 도 3B를 참조하여 상세히 설명한다. 우선 설명의 편의상, 제1 얼라인먼트 마크(19)를 구성하는 4개의 직사각형 마크편(19a)에 의해 형성된 십자형상의 간극(19b)을 통과하는 직선을, 횡축 (C1) 및 종축 (C2)으로 한다. 방향 지시 마크(21)의 형성 영역을, 이들 횡축 (C1) 및 종축 (C2)에 의해 4개의 영역으로 구분한다. 이와 같이 구분된 영역에 관해, 제1 얼라인먼트 마크(19)의 우상측을 우상측 영역(A1), 좌상측을 좌상측 영역(A2), 좌하측을 좌하측 영역(A3), 우하측을 우하측 영역(A4)으로 칭하는 것으로 한다. 각각의 영역(A1∼A4)에서 동일 형상의 방향 지시 마크(21)가 배열되어 있지만, 영역(A1∼A4)마다 방향 지시 마크(21)의 L자형의 방향이 상이하다. 여기서, 우상측 영역(A1)의 방향 지시 마크(21)를 예를 들어 설명하면, L자형을 이루는 방향 지시 마크(21)의 코너부(21a)가 좌하측에 위치하여 좌하측 방향으로 돌출된 형상을 나타내고 있다. 이에 따라, 우상측 영역(A1)의 방향 지시 마크(21)는 좌측 아래쪽으로 경사진 방향, 즉, 제1 얼라인먼트 마크(19)가 존재하는 방향 또는 그것에 가까운 방향을 나타내게 된다. 도시한 바와 같이, 좌상측 영역(A2), 좌하측 영역(A3), 우하측 영역(A4)의 각 방향 지시 마크(21)에서도, 그 형상 및 방향에서 보면, 우상측 영역(A1)의 방향 지시 마크(21)와 마찬가지로, 제1 얼라인먼트 마크(19)의 방향을 나타내는 것이다.

도 2에 나타낸 바와 같이, 제2 판형물(4)은, 본 실시형태에서는, IC, LSI 등의 반도체 디바이스가 형성된 복수의 반도체 디바이스칩(12)을 갖는 반도체 웨이퍼가 된다. 제2 판형물(4)의 외주 위치에는, 제1 판형물(3)의 노치(16)에 대응한 노치(17)가 형성되어 있다. 얼라인먼트 장치(1)에 반송하기 전의 제2 판형물(4)의 형성에 있어서는, 우선, 유리 지지 기판(7)에 반도체 디바이스칩(12)을 배치하여 박리 가능한 접착제로 접착한다. 이어서, 반도체 디바이스칩(12)을 커버하도록 에폭시 수지 등의 수지(13)로 밀봉한다. 그 후, 연삭 장치에 의해 수지(13) 및 반도체 디바이스칩(12)을 연삭하여, 제2 판형물(4) 전체의 두께를 박화함으로써, 도 2와 같이 형성된다.

제2 판형물(4)의 표면(도 2의 상면)에서의 2개소 위치에는, 제2 얼라인먼트 마크(20)가 인쇄나 절삭 등의 처리에 의해 형성되어 있다. 제2 얼라인먼트 마크(20)는, 평면에서 보아, 제1 얼라인먼트 마크(19)의 간극(19b)과 대략 동일한 십자형상으로 형성되어 있다(도 3C 참조). 제1 얼라인먼트 마크(19) 및 제2 얼라인먼트 마크(20)의 상대 위치 관계는, 평면에서 보아, 제1 얼라인먼트 마크(19)의 간극(19b) 내에 제2 얼라인먼트 마크(20)가 합치했을 때, 제1 판형물(3) 및 제2 판형물(4)이 접합 위치에 위치 맞춤된 것으로 한다. 도 1에 나타낸 바와 같이, 제2 얼라인먼트 마크(20)를 둘러싸게 복수의 방향 지시 마크(22)가 형성되어 있다. 이러한 방향 지시 마크(22)는, 제1 얼라인먼트 마크(19)를 둘러싸는 방향 지시 마크(21)와 마찬가지로 제2 얼라인먼트 마크(22)를 둘러싸고 있고, 형상, 사이즈, 형성 위치에 관해서도 방향 지시 마크(21)와 동일하다.

다음으로, 얼라인먼트 장치(1)에 의한 제1 판형물(3) 및 제2 판형물(4)의 위치 맞춤 방법에 관해 설명한다.

도 2에 나타낸 바와 같이, 제2 판형물(4)이 유리 지지 기판(7)에 접착된 상태로 반송되어, 유리 지지 기판(7)측으로부터 상부 접합 스테이지(6)에 흡착 유지된다. 이것과 전후하여, 제1 판형물(3)이 하부 접합 스테이지(5)에 반송되어 흡착 유지된다. 이 상태에서, 제1 판형물(3)의 노치(16) 및 제2 판형물(4)의 노치(17)가 도시하지 않은 검출 수단을 통해 검출되고, 이 검출 데이터에 기초하여 적어도 한쪽의 스테이지(5, 6)를 회전시켜 각 판형물(3, 4)의 둘레 방향의 위치 맞춤이 행해진다. 이 위치 맞춤후, 촬상 수단(9)의 시야(V) 내에서 유리 지지 기판(7)을 투과하여, 제2 얼라인먼트 마크(20)를 둘러싸는 복수의 방향 지시 마크(22)의 윤곽이 명료해지도록 촬상 수단(9)에서의 포커스의 조정이 행해진다. 이 조정에서, 방향 지시 마크(22)가 없는 경우에 비교하여, 촬상 수단(9)의 포커스를 조정하는 노력 경감을 도모할 수 있다. 그 후, 방향 지시 마크(22)를 더듬어 감으로써 제2 얼라인먼트 마크(20)에 접근시켜, 시야(V) 내에 제2 얼라인먼트 마크(20)를 넣는다. 다음으로, 촬상 수단(9)의 시야(V) 내에서 제2 판형물(4)을 투과하여, 제1 얼라인먼트 마크(19)를 검출하기 위해 제1 얼라인먼트 마크(19)를 둘러싸는 복수의 방향 지시 마크(21)의 윤곽이 명료해지도록 제1 판형물(3)의 표면에 포커스 조정된다. 이 조정에서, 방향 지시 마크(21)가 없는 경우에 비교하여, 촬상 수단(9)의 포커스를 조정하는 노력 경감을 도모할 수 있다.

제1 판형물(3)의 표면의 검출에서, 예컨대 도 3B의 우상측 영역(A1)에 시야(V)가 위치하는 경우, 그 시야(V) 내에 복수개의 방향 지시 마크(21)가 검출되고, 이러한 방향 지시 마크(21)가 나타내는 방향은 좌측 아래쪽으로 경사진 방향이 된다. 이 검출 결과로부터, 작업자가 촬상 수단(9) 및 상부 접합 스테이지(6)를 좌측 아래쪽으로 경사진 방향으로 이동시키고, 이 이동중에 검출되는 복수의 방향 지시 마크(21)를 더듬어 감으로써 시야(V)를 제1 얼라인먼트 마크(19)에 접근시킨다. 그리고, 시야(V) 내에 제1 얼라인먼트 마크(19)가 들어가면, 제1 얼라인먼트 마크(19)에서의 직사각형 마크편(19a) 사이의 간극(19b) 내에 제2 얼라인먼트 마크(20)가 합치하도록, 촬상 수단(9) 및 상부 접합 스테이지(6)를 이동시킨다(도 3C 참조). 이 이동에 의해, 제1 얼라인먼트 마크(19)의 간극(19b) 내에 제2 얼라인먼트 마크(20)가 합치한 상태로, 상부 접합 스테이지(6)를 위치 결정함으로써, 제1 판형물(3) 및 제2 판형물(4)이 접합 위치에 위치 맞춤된다.

또한, 시야(V)가 우상측 영역(A1)과는 상이한 영역(A2∼A4)에 위치하는 경우에도, 이동 방향이 상이할 뿐 동일한 요령으로 얼라인먼트를 행하면 되는 것이며, 그 영역(A2∼A4)의 방향 지시 마크(21)를 더듬아 감으로써 시야(V) 내에 제1 얼라인먼트 마크(19)를 검출할 수 있다.

이상과 같이, 본 실시형태에 따른 제1 판형물(3)에 의하면, 얼라인먼트를 행할 때, 촬상 수단(9)의 시야(V)로부터 제1 얼라인먼트 마크(19)가 벗어났다 하더라도, 방향 지시 마크(21)를 더듬어 감으로써, 촬상 수단(9)의 시야(V) 내에 제1 얼라인먼트 마크(19)를 용이하고 신속하게 위치시킬 수 있다. 더구나, 1대의 촬상 수단(9)으로 얼라인먼트를 행할 수 있기 때문에, 배율이 상이한 복수의 촬상 수단을 교환하거나 하는 작업을 생략하여 생산성이나 조작성을 향상시킬 수 있다.

(제2 실시형태)

본 실시형태에서는, 전술한 제1 실시형태와는 상이한 구성의 판형물에 관해 설명한다. 도 4는, 본 실시형태에 따른 판형물을 나타내는 사시도이다. 도 5는, 본 실시형태에 따른 판형물의 얼라인먼트 마크 주위의 확대도이다.

도 4에 나타낸 바와 같이, 본 실시형태에 따른 판형물(25)은, CSP(Chip Size Package) 기판이며, 평면에서 보아 대략 직사각형으로 형성되어 있다. 판형물(25)은, 반도체 디바이스인 CSP가 종횡으로 등간격으로 배치된 CSP 기판이다. 판형물(25)은, CSP의 사이에 위치하는 절삭 예정 라인(스트리트)을 따라서 절삭 가공되어, 복수의 CSP 칩으로 분할된다.

판형물(25)의 표면측에서의 네 모서리 주변에는, 얼라인먼트 마크(26) 및 방향 지시 마크(27)가 형성되어 있다. 얼라인먼트 마크(26)는, 도 5에 나타낸 바와 같이 직사각형으로 형성되어 있다. 방향 지시 마크(27)는 얼라인먼트 마크(26)를 둘러싸게 복수 형성되어 있고, 이들의 상대 위치 관계는, 제1 실시형태에 따른 방향 지시 마크(21) 및 제1 얼라인먼트 마크(19)와 동일하게 설정된다. 또, 본 실시형태에 따른 방향 지시 마크(27)는, 도 3B 및 도 5에 나타낸 바와 같이, 제1 실시형태에 따른 방향 지시 마크(21)와 동일한 형상, 방향, 형성 영역으로 되기 때문에, 여기서는 설명을 생략한다.

본 실시형태에 따른 판형물(25)은, 스트리트를 따라서 행해지는 다이싱에 앞서 얼라인먼트가 행해진다. 이 얼라인먼트 전에, 미리 촬상 수단(29)을 포함하는 얼라인먼트 장치에 얼라인먼트 마크를 미리 기억시켜 놓는다. 또, 판형물(25)을 얼라인먼트 장치의 척테이블(도시 생략)에 반송하여 흡착 유지시킨다. 이 상태에서, 척테이블을 이동시켜, 촬상 수단(29)의 시야(V)를 판형물(25)의 네 모서리 중 어느 것에서의 얼라인먼트 마크(26)에 접근시킨다. 촬상 수단(9)의 시야(V) 내에서 판형물(25)이 촬상되고, 도 5에 나타내는 각 시야(V)와 같이 방향 지시 마크(27)가 검출된 경우, 제1 실시형태와 동일하게 하여 방향 지시 마크(27)를 더듬어 감으로써 시야(V) 내에 얼라인먼트 마크(26)를 넣는다. 그 후, 얼라인먼트 마크(26)와 미리 기억시켜 놓은 얼라인먼트 마크를 비교하고, 패턴 매칭 처리를 행하여 판형물(25)이 얼라인먼트된다.

또한, 본 발명은 상기 실시형태에 한정되지 않고, 다양하게 변경하여 실시하는 것이 가능하다. 상기 실시형태에서, 첨부 도면에 도시되어 있는 크기나 형상 등에 관해서는, 이것에 한정되지 않고, 본 발명의 효과를 발휘하는 범위내에서 적절하게 변경하는 것이 가능하다. 그 밖에, 본 발명의 목적으로 하는 범위를 일탈하지 않는 한 적절하게 변경하여 실시하는 것이 가능하다.

예컨대, 방향 지시 마크(21, 27)의 형상은, 화살표 형상으로 하거나, 방향을 가리키는 손형상으로 해도 되며, 얼라인먼트 마크(19, 26)의 방향을 나타내는 한 여러가지 변경을 할 수 있다.

또, 제1 실시형태의 제1 얼라인먼트 마크(19) 및 방향 지시 마크(21), 제2 실시형태의 얼라인먼트 마크(26) 및 방향 지시 마크(27)의 각 형성 위치는, 촬상 수단(9, 29)으로 인식할 수 있는 한 변경해도 좋다. 예컨대, 제1 실시형태에서, 반도체 디바이스(15)의 영역 내에 제1 얼라인먼트 마크(19) 및 방향 지시 마크(21)를 형성해도 좋다.

이상 설명한 바와 같이, 본 발명은 얼라인먼트에 요하는 시간을 단축할 수 있다고 하는 효과를 가지며, 특히 반도체 웨이퍼에서의 가공해야 할 영역을 검출하거나 접합 위치를 위치 맞춤하거나 할 때에 유용하다.

1 : 얼라인먼트 장치
3 : 제1 판형물(판형물)
9 : 촬상 수단
19 : 제1 얼라인먼트 마크(얼라인먼트 마크)
21 : 방향 지시 마크
25 : 판형물
26 : 얼라인먼트 마크
27 : 방향 지시 마크
29 : 촬상 수단

Claims

위치 결정을 행하는 얼라인먼트 장치의 촬상 수단으로 인식되는 얼라인먼트용의 얼라인먼트 마크가 표면에 형성된 판형물로서,
상기 촬상 수단의 시야 범위에 복수개 포함되도록 하는 간격을 두고 형성되며, 형성된 장소로부터의 상기 얼라인먼트 마크의 방향을 나타내는 방향 지시 마크가 상기 얼라인먼트 마크를 둘러싸게 복수 형성되어 있는 것을 특징으로 하는 판형물.
제1항에 있어서, 적어도 상기 얼라인먼트 마크를 중심으로 하여, 판형물을 상기 얼라인먼트 장치에 배치했을 때의 반송 오차보다 넓은 영역을 둘러싸게 상기 방향 지시 마크가 복수 형성되어 있는 것을 특징으로 하는 판형물.