KR20140099806A - 패키지 구조 및 그 형성 방법 - Google Patents

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치-시엔 린
시앙-타이 루
중-쿠오 투
퉁-훙 시에
첸-화 린
밍고 류
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
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Abstract

반도체 장치는 제1 능동 표면과, 이 제1 능동 표면에 대향하는 제1 후면을 포함하는 제1 다이, 제2 능동 표면과, 이 제2 능동 표면에 대향하는 제2 후면을 포함하는 제2 다이, 및 인터포저를 포함하고, 제1 다이의 제1 능동 표면은 인터포저의 제1 면에 전기적으로 연결되며, 제2 다이의 제2 능동 표면은 인터포저의 제2 면에 전기적으로 연결된다. 반도체 장치는 또한 인터포저 위의 제1 커넥터, 제2 다이를 둘러싸는 제1 봉입 물질, 및 제1 커넥터와 인터포저를 전기적으로 연결시키는 비아를 포함하고, 제1 봉입 물질은 인터포저 위의 제1 표면을 갖는다. 비아의 제1 단부는 제1 봉입 물질의 제1 표면과 실질적으로 동일한 높이에 있다.

Description

패키지 구조 및 그 형성 방법{PACKAGE STRUCTURE AND METHODS OF FORMING SAME}
본 발명은 패키지 구조 및 그 형성 방법에 관한 것이다.
집적 회로의 발명 이래로, 반도체 산업은 다양한 전자 구성요소들(즉, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도에 있어서의 부단한 개선으로 인해 계속적인 급속 성장을 경험하였다. 대부분의 부품의 경우, 집적 밀도에서의 이들 개선은 최소의 특징부 크기의 반복적인 축소로부터 비롯되어 보다 많은 구성요소들이 소정의 칩 영역에 집적되게 한다.
이들 집적 개선은 사실상 본질적으로 2차원(2D)이고, 집적된 구성요소들이 차지하는 용적은 본질적으로 반도체 웨이퍼의 표면 위이다. 리소그래피에서의 두드러진 개선으로 인해 2D 집적 회로 형성에서 상당한 개선이 초래되었지만, 2차원에서 달성될 수 있는 밀도에는 물리적인 한계가 존재한다. 이들 한계 중 하나는 이들 구성요소들을 제조하는 데에 요구되는 최소 크기이다. 또한, 보다 많은 장치들이 하나의 칩에 놓일 때에, 더 복잡한 설계가 요구된다. 추가적인 한계는 장치들의 갯수가 증가함에 따라 장치들 간의 상호 연결부의 갯수 및 길이에 있어서의 상당한 증가로부터 비롯된다. 상호 연결부의 갯수 및 길이가 증가될 때에, 회로 RC 딜레이 및 전력 소모가 모두 증가된다.
회로 밀도를 더 증가시키려는 시도로, 3차원(3D) IC가 연구되었다. 3D IC의 통상적인 형성 프로세스에서, 적어도 2개의 다이 또는 웨이퍼가 함께 본딩되고 기판 상에서 각 다이와 접촉 패드 사이에 전기 연결부가 형성된다. 예컨대, 하나의 시도는 2개의 다이 또는 웨이퍼를 상하로 본딩하는 것을 수반하였다. 이어서, 적층된 다이들은 패키징 기판에 본딩되고 와이어 본드 또는 솔더 범프가 각 다이 상의 접촉 패드를 패키징 기판 상의 접촉 패드에 전기적으로 연결시킨다.
다른 3D 패키지는 폼 팩터(form factor)를 감소시키도록 다이를 적층시키는 패키지-온-패키지(PoP; package-on-package) 또는 인터포저(interposer) 기술을 이용하였다. PoP는 통상적으로 다른 패키징된 다이 위에 배치되는 하나의 패키징된 다이를 포함하고, 다이들은 솔더 범프에 의해 전기적으로 연결된다. 이어서, 바닥 다이는 패키징 기판에 전기적으로 연결된다. 그러나, PoP 패키지는 폼 팩터를 감소시키기가 어렵다. 또한, 패키징 기판으로서 인터포저를 이용하는 현재의 기술은 x-y 치수를 최소화하기 어렵게 만드는 그 여전한 2D형(때때로 2.5D로서 지칭됨) 특징부들에 의해 제한된다.
본 발명은 반도체 장치를 제공하며, 이 장치는 제1 능동 표면과, 이 제1 능동 표면에 대향하는 제1 후면을 포함하는 제1 다이; 제2 능동 표면과, 이 제2 능동 표면에 대향하는 제2 후면을 포함하는 제2 다이; 인터포저 - 상기 제1 다이의 제1 능동 표면은 상기 인터포저의 제1 면에 전기적으로 연결되고, 상기 제2 다이의 제2 능동 표면은 상기 인터포저의 제2 면에 전기적으로 연결됨 -; 상기 인터포저 위의 제1 커넥터; 상기 제2 다이를 둘러싸고 상기 인터포저 위의 제1 표면을 갖는 제1 봉입 물질; 및 상기 제1 커넥터와 상기 인터포저를 전기적으로 연결시키는 비아를 포함하고, 상기 비아의 제1 단부는 상기 제1 봉입 물질의 제1 표면과 동일 평면 상에 있다.
또한, 본 발명은 반도체 장치를 제공하며, 이 장치는 제1 표면과 제2 표면 - 상기 제1 표면은 접촉 패드를 포함하고 상기 제2 표면은 상기 제1 표면에 대향함 - 을 포함하는 제1 다이; 제3 표면과 제4 표면 - 상기 제3 표면은 접촉 패드를 포함하고, 상기 제4 표면은 상기 제3 표면에 대향하며, 상기 제1 표면은 상기 제3 표면에 전기적으로 연결됨 - 을 포함하는 제2 다이; 제2 다이를 둘러싸며 상기 제4 표면과 동일한 평면에 있는 표면을 갖는 봉입 물질; 상기 제4 표면 및 상기 봉입 물질의 표면 위에 있는 유전체층; 상기 유전체층 위에 있는 복수의 커넥터; 및 상기 봉입 물질 내의 제1 비아를 포함하고, 상기 제1 비아는 상기 복수의 커넥터 중 적어도 하나에 그리고 상기 제1 다이에 전기적으로 연결된다.
이하, 본 실시예들, 및 그 이점의 보다 완벽한 이해를 위해, 첨부 도면과 함께 취한 이하의 설명을 참조한다. 도면에서:
도 1은 실시예에 따른 반도체 장치의 단면을 도시하고;
도 2는 실시예에 따른 반도체 장치를 제조하는 방법의 흐름도를 도시하며;
도 3 내지 도 12는 실시예에 따른 반도체 장치를 형성하는 중간 단계를 도시하고;
도 13은 다른 실시예에 따른 반도체 장치의 단면을 도시하며;
도 14는 다른 실시예에 따른 반도체 장치의 단면을 도시한다.
이하, 첨부 도면에 도시된 실시예를 상세하게 참조한다. 가능하다면 언제든, 동일한 또는 유사한 부품들을 가리키도록 동일한 참조 번호가 도면 및 설명에 사용된다. 도면에서, 형태 및 두께는 명확도 및 편의를 위해 과장될 수 있다. 이 설명은 특히 본 개시에 따른 방법 및 장치의 요소 형성 부품, 또는 더 직접적으로 협동 부품에 관한 것이다. 구체적으로 도시 또는 설명되지 않은 요소들은 당업자에게 널리 공지된 다양한 형태를 취할 수 있다는 것을 이해해야 한다. 본 개시에 의해 일단 제공되면 많은 변경 및 수정이 당업자에게 명백할 것이다.
본 명세서 전반에 걸쳐서 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 설명된 특정한 특징부, 구조 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸쳐 다양한 지점에서 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 모두 동일한 실시예를 지칭하지 않는다. 더욱이, 특정한 특징부, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 아래의 도면들은 실척으로 도시되지 않는다는 것을 알아야 한다. 오히려, 이들 도면은 단순히 예시를 위한 것이다.
실시예는 특정한 문맥, 즉 인터포저와, 이 인터포저에 본딩되는 양면 다이를 포함하는 웨이퍼 레벨 패키징에 대해 설명될 것이다. 그러나, 다른 실시예는 또한 패키지 기판을 갖는 또는 패키지 기판 또는 인터포저 없이 함께 본딩되는 다이를 갖는 다른 웨이퍼 레벨 패키지에 적용될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 반도체 장치(10)를 도시하고 있다. 반도체 장치(10)는 인터포저(200)를 포함하는데, 제1 다이(100)는 제1 세트의 도전성 조인트(120)을 통해 인터포저(200)의 제1 면에 부착되고 제2 다이(300)는 제2 세트의 도전성 조인트(240)을 통해 인터포저(200)의 제2 면에 부착된다. 제1 세트의 도전성 조인트(120)와 제2 세트의 도전성 조인트(240)는 예컨대 약 5 ㎛ 내지 약 50 ㎛의 직경을 갖는 마이크로범프를 포함할 수 있다. 반도체 장치(10)는 봉입 물질(360)에 비아(320)를 더 포함한다. 비아(320)는 인터포저(200)와 도전성 커넥터(350) 세트 사이에 전기 연결을 제공할 수 있는데, 도전성 커넥터는 다시 다른 반도체 장치, 패키징 기판, 또는 PCB 보드(도시 생략)에 연결될 수 있다.
인터포저(200)는 실리콘, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 또는 기타 일반적으로 사용되는 반도체 물질 등의 반도체 물질로 구성될 수 있다. 별법으로서, 인터포저(200)는 유리, 알루미늄 산화물, 알루미늄 질화물 등 또는 그 조합과 같은 유전체 물질로 구성된다. 인터포저(200)는 트랜지스터 및 다이오드 등의 능동 장치를 비롯한 집적 회로 장치가 실질적으로 없다. 더욱이, 인터포저(200)는 캐패시터, 레지스터, 인덕터, 버랙터(varactor) 등 또는 그 조합과 같은 패시브 장치를 포함할 수 있거나 없을 수 있다.
인터포저(200) 내의 관통 기판 비아(TSV; 220)와 접촉 패드(210)는 상호 연결부(230), 비아(320) 및 재분포층(RDL; redistribution layer)(340)을 통해 제1 다이(100)와 제2 다이(300) 사이 뿐만 아니라 도전성 커넥터(350)의 세트와 제1 다이(100) 및 제2 다이(300) 중 한쪽 또는 양쪽 사이에 전기 연결을 제공한다. 도전성 커넥터(350)의 세트는 RDL(340)과 제2 다이(300)와 봉입재(encapsulant; 360) 사이의 선택적인 유전체층(330)에 의해 RDL(340)에 연결된다.
제1 다이(100)와 제2 다이(300)는 특별한 용례를 위한 임의의 적절한 다이일 수 있다. 예컨대, 제1 다이(100)와 제2 다이(300) 중 하나는 DRAM, SRAM, NVRAM 및/또는 기타 등등과 같은 메모리 칩일 수 있고, 다른 다이는 논리 회로일 수 있다. 제1 다이(100)는 제1 세트의 도전성 조인트(120)를 통해 제1 다이(100)와 TSV(220) 사이에 전기 연결을 제공하도록 제1 세트의 접촉 패드(110)를 포함한다. 제2 다이(300)는 제2 세트의 도전성 조인트(240)를 통해 제2 다이(300)와 TSV(220)와 상호 연결부(230) 사이에 전기 연결을 제공하도록 제2 세트의 접촉 패드(310)를 포함한다.
제1 다이(100)와 제2 다이(300) 모두는 다이와 인터포저(200) 사이에 언더필 물질[언더필(130, 250)]을 가질 수 있다. 또한, 구성요소들을 환경 및 외부 오염물로부터 보호하도록 구성요소들 위에 봉입 물질(140, 360)이 형성될 수 있다.
도 2는 실시예에 따른 반도체 장치를 제조하는 방법(500)의 흐름도를 도시하고 있다. 방법(500)은 일련의 행위 또는 이벤트로서 아래에 예시 및 설명되어 있지만, 그러한 행위 또는 이벤트의 예시된 순서가 특정한 실시예로 제한되지 않는다는 것을 알 것이다. 예컨대, 몇몇의 행위는 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명된 것은 별 문제로 하고 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서에서 설명의 하나 이상의 양태 또는 실시예를 실시하기 위해 예시된 모든 행위가 요구되지 않을 수 있다. 또한, 본 명세서에 도시된 행위들 중 하나 이상은 하나 이상의 별개의 행위 및/또는 페이즈에서 수행될 수 있다.
단계(502)에서, 제1 다이(100)는 인터포저(200)의 제1 면에 부착된다. 단계(502)는 아래에서 설명되는 바와 같이 도 3 및 도 4에 예시되어 있다.
도 3을 참조하면, 인터포저(200)가 실시예에 따라 도시되어 있다. 실시예에서, 인터포저(200)는 기판, 접촉 패드(210), 및 TSV(220)를 포함한다. 일반적으로, 인터포저(200)는 다이를 형성하도록 사용되는 도핑된 실리콘 기판과 유사하다. 인터포저(200)는 다른 물질로 구성될 수 있지만, 인터포저를 위해 실리콘 기판을 이용하면 실리콘 인터포저와 다이에 대해 통상적으로 사용되는 실리콘 사이에 열팽창 계수(CTE)의 불일치가 상이한 물질로 구성된 인터포저에서보다 낮기 때문에 응력이 감소될 수 있다고 여겨진다.
TSV(220)는 이후의 처리 단계에서 완성될 때에 인터포저(200)의 제1 면 상의 접촉 패드(210)와 인터포저(200)의 제2 면 사이에 전기 전도성 경로를 제공한다. TSV(220)는 임의의 적절한 방법에 의해 형성될 수 있다. 예컨대, 개구는 예컨대 하나 이상의 에칭 프로세스, 밀링, 레이저 기술 등에 의해 기판(206)으로 연장하도록 형성될 수 있다. 실시예에서, 개구는 약 30 ㎛ 내지 약 300 ㎛의 깊이 및 약 3 ㎛ 내지 약 30 ㎛의 폭을 갖도록 형성될 수 있다. 개구는 확산 배리어층, 접착층, 절연층 및/또는 기타 등등과 정렬되고, 도전성 물질로 충전될 수 있다. 확산 배리어층은 예컨대 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있고, 도전성 물질은 예컨대 구리, 텅스텐, 알루미늄, 은, 그 조합 및/또는 기타 등등을 포함하고, 전자 화학적 패터닝 프로세스에 의해 형성됨으로써 TSV(220)를 형성할 수 있다. 절연층은 예컨대 SiOx, SiNx 등 또는 그 조합을 포함할 수 있다.
접촉 패드(210)는 인터포저(200)의 기판 위에 형성된다. 몇몇 실시예에서, TSV(220)와 접촉 패드(210) 사이에서 유전체층에 하나 이상의 유전체층을 포함하는 상호 연결 구조(도시 생략), 금속 라인 및 비아가 존재한다. 몇몇 실시예에서, 접촉 패드(210)는 재분포 라인(RDL)이다. 접촉 패드(210)는 알루미늄, 금, 구리 등 또는 그 조합을 포함할 수 있다.
다음에, 인터포저(200)의 제1 면 상에 제1 세트의 도전성 범프(212)가 형성되고 TSV(220)와 접촉 패드(210)에 전기적으로 연결된다. 몇몇 실시예에서, 도전성 범프(212)는 공융 솔더 범프 등의 솔더 범프이다. 몇몇의 다른 실시예에서, 도전성 범프(212)는 구리 범프 또는 금, 은, 니켈, 텅스텐, 알루미늄 등 또는 그 조합으로 형성되는 다른 금속의 범프이고 금속 필라 위의 솔더 범프 구조와, 배리어층을 포함할 수 있다.
제1 다이(100)는 트랜지스터, 캐패시터, 인덕터, 레지스터(도시 생략) 등과 같은 집적 회로 장치를 내부에 포함하는 장치 다이일 수 있다. 또한, 제1 다이(100)는 코어 회로를 포함하는 논리 다이일 수 있고, 예컨대 중앙 처리 유닛(CPU) 다이일 수 있다. 몇몇의 실시예에서, 제1 다이(100)는 메모리 적층과 같이 다수의 적층된 다이를 포함할 수 있다. 제1 다이(100) 상의 접촉 패드(110)는 전술한 접촉 패드(220)와 유사할 수 있으므로 여기에서는 설명을 반복하지 않는다. 또한, 접촉 패드(110) 위에 형성된 제2 세트의 도전성 범프(112)는 전술한 제1 세트의 도전성 범프(212)와 유사할 수 있으므로 여기에서는 설명을 반복하지 않는다.
제1 다이(100)의 능동 표면, 즉 제1 세트의 도전성 범프(112)를 포함하는 능동 표면은 인터포저(200)의 제1 면에 본딩된다. 제1 세트의 도전성 범프(212)와 제2 세트의 도전성 범프(112) 사이의 본딩은 솔더 본딩 또는 직접적인 금속 대 금속(예컨대, 구리 대 구리 또는 주석 대 주석) 본딩일 수 있다. 실시예에서, 제1 다이(100)는 약 100 분 동안에 약 200 ℃ 내지 약 300 ℃의 온도를 갖는 리플로우 프로세스에 의해 인터포저에 부착될 수 있다. 이 리플로우 프로세스 동안에, 제1 세트의 도전성 범프(112)는 제2 세트의 도전성 범프(212)와 접촉하여 제1 세트의 도전성 조인트(120)를 형성한다(도 4 참조).
도 4는 제1 세트의 도전성 조인트(120)에 의해 인터포저(200)에 부착된 제1 다이(100)를 예시하고 있다. 몇몇의 실시예에서, 도전성 조인트(120)는 약 10 ㎛ 내지 약 60 ㎛의 높이를 가질 수 있다. 선택적인 언더필 물질(130)이 제1 다이(100)와 인터포저(200) 사이의 공간에 사출되거나 달리 형성될 수 있다. 언더필 물질(130)은 예컨대 제1 다이(100)와 인터포저(200) 사이에 분배된 다음에 경화되어 딱딱해지는 액체 에폭시, 변형 가능한 겔, 실리콘 고무 등을 포함할 수 있다. 이 언더필 물질(130)은 특히 제1 세트의 도전성 조인트(120)에서의 크래킹을 감소시키고 조인트를 오염물로부터 보호하도록 사용된다.
단계(504)에서, 제1 다이(100)가 봉입된다. 단계(504)는 아래에 설명되는 바와 같이 도 5에 예시되어 있다.
도 5를 참조하면, 몰딩 콤파운드(140; 별법으로서 봉입 물질로서 지칭됨)가 제1 다이(100)와 인터포저(200) 상에 몰딩된다. 몰딩 콤파운드(140)의 상부면은 제1 다이(100)의 상부보다 높거나 동일한 높이일 수 있다. 몇몇 실시예에서, 몰딩 콤파운드(140)의 두께는 제1 다이(100)의 두께에 따라 약 300 ㎛ 내지 약 800 ㎛이다. 몇몇의 다른 실시예에서, 몰딩 콤파운드(140)와 언더필 물질(130)이 생략되고 제1 다이(100)가 캐리어 기판(도시 생략)에 부착될 수 있다.
단계(506)에서, 인터포저(200)의 후면이 얇게 될 수 있다. 단계(506)는 아래에 설명되는 바와 같이 도 6에 예시되어 있다.
도 6은 TSV(220)를 노출시키도록 인터포저(200)의 후면에 박화(thinning) 프로세스를 수행하는 것을 예시하고 있다. 박화 프로세스는 에칭 프로세스 및 평탄화 프로세스, 예컨대 화학적 기계적 폴리싱(CMP; chemical mechanical polishing) 프로세스를 이용하여 수행될 수 있다. TSV(220)는 인터포저(200)로부터 돌출될 수 있거나 실질적으로 인터포저(200)와 동일 평면 상에 있을 수 있다. 예컨대, 초기에 CMP 등의 평탄화 프로세스가 수행되어 관통 기판 비아(220)의 라이너를 초기에 노출시킬 수 있다. 그 후에, 라이너의 물질과 인터포저(200) 사이에 높은 에칭률 선택성을 갖는 하나 이상의 습식 에칭 프로세스가 수행됨으로써, 도 7에 예시된 바와 같이 인터포저(200)의 후면으로부터 돌출하는 TSV(220)를 남겨둘 수 있다. 인터포저(200)가 실리콘을 포함하는 실시예에서, 에칭 프로세스는 예컨대 HBr/O2, HBr/Cl2/O2, SF6/CL2, SF6 플라즈마 등을 이용하는 건식 에칭 프로세스일 수 있다.
단계(508)에서, 제2 다이가 인터포저의 제2 면에 부착된다. 단계(508)는 아래에 설명되는 바와 같이 도 7 및 도 8에 예시되어 있다.
인터포저(200)의 후면을 오목하게 한 후에, 유전체층(234)이 도 7에 예시된 바와 같이 인터포저(200)의 제2 면(또한 후면으로서 지칭됨) 상에 형성될 수 있는데, 인터포저(200)의 제2 면은 인터포저(200)의 제1 면에 대향한다. 유전체층(234)은 인터포저(200) 상에 형성될 수 있고, 유전체층(234)은 저온 폴리이미드층일 수 있거나, 스핀온 유리(spin-on glass), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등 또는 그 조합과 같이 일반적으로 공지된 유전체 물질로 형성될 수 있다. 유전체층(234)은 또한 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 저온 폴리이미드가 사용될 때에, 유전체층(234)은 또한 응력 버퍼층으로서 작용할 수 있다.
제3 세트의 접촉 패드(232)가 유전체층(234) 위에 형성되어 TSV(220)에 전기적으로 연결될 수 있다. 몇몇 실시예에서, TSV(220)와 접촉 패드(232) 사이의 유전체층에 더 많은 유전체층을 포함하는 상호 연결 구조(도시 생략), 금속 라인 및 비아가 존재할 수 있다. 몇몇 실시예에서, 접촉 패드(232)는 재분포 라인일 수 있다. 접촉 패드(232)는 알루미늄, 금, 구리 등 또는 그 조합을 포함할 수 있다.
유전체층(234) 위에 상호 연결부(230) 세트가 또한 형성될 수 있다. 상호 연결부(230)는 전술한 제3 세트의 접촉 패드(232)와 유사할 수 있으므로 여기에서는 그 설명을 반복하지 않는다. 그러나, 상호 연결부(230)는 접촉 패드(232)와 동일한 필요는 없다. 상호 연결부(230)는 인터포저(200), 제1 다이(100) 및/또는 제2 다이(300)를 나중에 형성되고 도전성 커넥터(350)에 연결될 수 있는 비아(320)에 전기적으로 연결시킨다.
다음에, 인터포저(200)의 제2 면 상에 제3 세트의 도전성 범프(236)가 형성되어 TSV(220)와 접촉 패드(232)와 상호 연결부(230)에 전기적으로 연결된다. 제3 세트의 도전성 범프(236)는 전술한 제1 세트의 도전성 범프(112) 및 제2 세트의 도전성 범프(212)와 유사할 수 있으므로 여기에서는 그 설명을 반복하지 않는다. 그러나, 제1 세트, 제2 세트, 및 제3 세트의 도전성 범프(112, 212, 236)는 동일할 필요는 없다.
제2 다이(300)는 트랜지스터, 캐패시터, 인덕터, 레지스터(도시 생략) 등과 같은 집적 회로 장치를 내부에 포함하는 장치 다이일 수 있다. 제2 다이(300)와 제1 다이(100)는 상이한 타입의 다이일 수 있다. 예컨대, 제1 다이는 CPU 다이와 같은 논리 다이일 수 있고, 제2 다이(300)는 메모리 다이일 수 있다. 몇몇 실시예에서, 제2 다이(300)는 다수의 적층된 다이를 포함할 수 있다. 제2 다이(300) 상의 접촉 패드(310)는 전술한 접촉 패드(220, 232)와 유사할 수 있으므로 여기에서는 그 설명을 반복하지 않는다. 또한, 접촉 패드(310) 위에 형성되는 제4 세트의 도전성 범프(312)는 전술한 제1 세트, 제2 세트 및 제3 세트의 도전성 범프(112, 212, 236)와 유사할 수 있으므로 여기에서는 그 설명을 반복하지 않는다.
제2 다이(300)의 능동 표면, 즉 제3 세트의 도전성 범프(236)를 포함하는 능동 표면은 인터포저(200)의 제2 면에 본딩된다. 제3 세트의 도전성 범프(236)와 제4 세트의 도전성 범프(312) 사이의 본딩은 솔더 본딩 또는 직접적인 금속 대 금속(예컨대, 구리 대 구리) 본딩일 수 있다. 몇몇 실시예에서, 제2 다이(300)는 약 10 분 동안에 약 200 ℃ 내지 약 300 ℃의 온도를 갖는 리플로우 프로세스에 의해 인터포저(200)에 부착될 수 있다. 이 리플로우 프로세스 동안에, 제3 세트의 도전성 범프(236)는 제4 세트의 도전성 범프(312)와 접촉하여 제2 세트의 도전성 조인트(240)를 형성한다(도 8 참조).
도 8은 제2 세트의 도전성 조인트(240)에 의해 인터포저(200)에 부착된 제2 다이(300)를 예시하고 있다. 몇몇 실시예에서, 도전성 조인트(240)는 약 10 ㎛ 내지 약 60 ㎛의 높이를 가질 수 있다. 선택적인 언더필 물질(250)이 제2 다이(300)와 인터포저(200) 사이의 공간에 사출되거나 달리 형성될 수 있다. 언더필 물질(250)은 예컨대 제2 다이(300)와 인터포저(200) 사이에 분배된 다음에 경화되어 딱딱해지는 액체 에폭시, 변형 가능한 겔, 실리콘 고무 등을 포함할 수 있다. 이 언더필 물질(250)은 특히 제2 세트의 도전성 조인트(240)에서의 크래킹을 감소시키고 조인트를 오염물로부터 보호하도록 사용된다.
단계(510)에서, 인터포저의 제2 면 상의 패드에 비아가 형성된다. 단계(510)는 아래에 설명되는 바와 같이 도 9에 예시되어 있다.
도 9는 상호 연결부(230)에 비아(320)를 형성하는 것을 예시하고 있다. 비아(320)는 상호 연결부(230)를 나중에 형성되는 도전성 커넥터(350; 도 12 참조)에 전기적으로 연결시킨다. 몇몇 실시예에서, 비아(320)는 상호 연결부(230)에 본딩되는 와이어를 포함할 수 있다. 와이어는 구리, 알루미늄, 금, 텅스텐, 니켈 등 또는 그 조합을 포함할 수 있고 약 0.5 mil 내지 약 3 mil의 직경을 가질 수 있다. 몇몇의 다른 실시예에서, 몰딩 콤파운드에 습식 에칭, 건식 에칭, 레이저 드릴링 등 또는 그 조합에 의해 개구를 형성하고 이 개구를 구리, 알루미늄, 금, 텅스텐, 니켈 등 또는 그 조합에 의해 충전함으로써 몰딩 콤파운드(360; 도 11 참조)를 이용하여 제2 다이가 봉입된 후에 비아(320)가 형성될 수 있다. 비아(320)의 상부면은 제2 다이(300)의 상부면보다 높거나 동일한 높이에 있을 수 있다.
단계(512)에서, 제2 다이와 비아가 봉입된다. 단계(512)는 아래에 설명되는 바와 같이 도 10 및 도 11에 예시되어 있다.
도 10은 제2 다이(300), 비아(320) 및 인터포저(200) 상에 몰딩 콤파운드(360; 별법으로서 봉입 물질로서 지칭됨)의 형성을 예시하고 있다. 몰딩 콤파운드(360)의 상부면은 제2 다이(300) 및/또는 비아(320)의 상부면보다 높거나 동일한 높이에 있을 수 있다. 실시예에서, 몰딩 콤파운드(360)의 두께는 제2 다이(300)의 두께 및 비아(320)의 깊이에 따라 약 300 ㎛ 내지 약 800 ㎛이다.
몰딩 콤파운드(360)의 상부면이 제2 다이(300)의 상부면 및/또는 비아(320)보다 높은 실시예에서, 몰딩 콤파운드(360)의 상부면은 도 11에 예시된 바와 같이 비아(320)를 노출시키도록 얇게 될 수 있다. 박화 프로세스는 에칭 프로세스 및/또는 평탄화 프로세스, 예컨대 그라인딩 프로세스를 이용하여 수행될 수 있다. 비아(320)는 몰딩 콤파운드(360)로부터 돌출될 수 있거나 몰딩 콤파운드(360)와 실질적으로 동일한 평면 상에 있을 수 있다.
단계(514)에서, 커넥터는 제2 다이와 비아 위에 형성된다. 단계(514)는 아래에 설명되는 바와 같이 도 12에 예시되어 있다.
도 12는 선택적인 유전체층(330), RDL(340), 및 RDL(340)에 연결되는 도전성 커넥터(350)의 형성을 예시하고 있다. 선택적인 유전체층(330)은 제2 다이(300)의 상부면 및 몰딩 콤파운드(360)의 상부면 위에 형성될 수 있다. 몰딩 콤파운드(360)가 제2 다이(300)의 상부면 위에 남아 있는 실시예에서, 유전체층(330)은 생략될 수 있다(도 11 참조). 유전체층(330)은 저온 폴리이미드층일 수 있거나, 스핀온 유리(spin-on glass), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등 또는 그 조합과 같이 일반적으로 공지된 유전체 물질로 형성될 수 있다. 유전체층(330)은 또한 CVD를 이용하여 형성될 수 있다. 저온 폴리이미드가 사용될 때에, 유전체층(330)은 또한 응력 버퍼층으로서 작용할 수 있다.
RDL(340)은 유전체층(330) 위에 형성되어 비아(320)에 전기적으로 연결될 수 있다. RDL(340)은 구리, 구리 합금, 알루미늄, 은, 금 등 또는 그 조합과 같은 임의의 적절한 도전성 물질로 구성되고, 임의의 적절한 기술, 예컨대 전자-화학적 도금(ECP; electro-chemical plating), 무전해 도금, 기타 증착 방법, 예컨대 스퍼터링, 프린팅, 및 CVD 방법 등에 의해 형성될 수 있다. 몇몇 실시예에서, RDL(340)과 비아(320) 사이의 유전체층에 하나 이상의 유전체층을 포함하는 상호 연결 구조(도시 생략), 금속 라인 및 비아가 존재할 수 있다.
다음에, 도전성 커넥터(350)는 RDL(340) 위에 형성될 수 있고 몇몇의 커넥터는 RDL(340)에 의해 비아(320)에 전기적으로 연결될 수 있다. 도전성 커넥터(350)는 공융 솔더, 무연 솔더 등으로 형성될 수 있다. 도전성 커넥터(350)는 제어형 붕괴 칩 연결(C4; Controlled Collapse Chip Connection), 볼 그리드 어레이(BGA) 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 몇몇 실시예에서, RDL(340)은 언더 범프 금속화(UBM; under bump metallization)를 포함할 수 있고 도전성 커넥터(350)는 UBM 위에 형성될 수 있다.
전술한 것과 같은 실시예들이 다이와 인터포저 사이의 응력을 감소시킬 수 있다는 것을 알았다. 이 감소는 부분적으로 제1 다이(100), 인터포저(200) 및 제2 다이(300) 사이의 CTE 불일치를 최소화하는 것에 기인한다. 또한, 전술한 실시예들에서, 다이가 그 트랜지스터 및/또는 다이오드 품질을 유지할 수 있고 TSV 형성의 응력에 저항하지 않도록 다이에 TSV가 형성될 필요가 없다. 또한, 상기 실시예들에서, 반도체 장치는 패키징 기판을 포함하지 않고 형성 중에 캐리어 기판의 사용을 필요로 하지 않는데, 이는 장치의 크기 및 비용을 저감시킬 수 있다.
도 13은 패키징 기판(400)을 포함하는 반도체 장치(20)를 예시하고 있다. 이 실시예는 제1 다이(100), 인터포저(200), 및 제2 다이(300)를 포함하는 구조가 패키징 기판(400)에 부착되고 와이어(380)에 의해 패키징 기판(400)에 연결된다는 점을 제외하고 상기 실시예와 유사하다. 이 실시예의 형성은 제2 다이(300)의 상부면이 패키징 기판에 부착되고 와이어(380)가 인터포저 및 패키징 기판(400) 상의 상호 연결부(230)에 본딩된다는 점을 제외하고 전술한 바와 유사하다. 제1 다이(100), 인터포저(200), 제2 다이(300) 및 와이어(380)는 모두 몰딩 콤파운드(140)에 의해 패키징 기판(400) 위에 봉입된다.
도 14는 제2 다이(300)에 직접 부착되는 제1 다이(100)를 포함하는 반도체 장치(30)를 예시한다. 이 실시예의 형성은 제1 다이(100)와 제2 다이(300)가 이들 사이에 인터포저가 없이 함께 직접적으로 본딩된다는 점을 제외하고 전술한 바와 유사하다. 본딩 프로세스는 제1 다이(100) 상의 제1 세트의 도전성 범프 및 제2 다이(300) 상의 제2 세트의 도전성 범프로부터 제1 세트의 도전성 조인트(120)를 형성하는 전술한 바와 같은 유사한 리플로우 프로세스일 수 있다. 비아(320)는 제1 다이(100) 상의 상호 연결부(230)를 몰딩 콤파운드(140)와 제2 다이(300)의 표면 위의 RDL(340)에 전기적으로 연결시킨다.
전술한 바와 같은 실시예들은 반도체 장치의 전체 크기를 감소시킬 수 있다는 것을 알았다. 또한, 전술한 실시예에서, 처리 단계들이 감소될 수 있고 구성요소들의 갯수가 감소될 수 있어 장치의 비용을 낮출 수 있다.
실시예는 제1 능동 표면과, 이 제1 능동 표면에 대향하는 제1 후면을 포함하는 제1 다이, 제2 능동 표면과, 이 제2 능동 표면에 대향하는 제2 후면을 포함하는 제2 다이, 및 인터포저를 포함하는 반도체 장치이고, 제1 다이의 제1 능동 표면은 인터포저의 제1 면에 전기적으로 연결되며, 제2 다이의 제2 능동 표면은 인터포저의 제2 면에 전기적으로 연결된다. 반도체 장치는 인터포저 위의 제1 커넥터, 제2 다이를 둘러싸는 제1 봉입 물질, 및 제1 커넥터와 인터포저를 전기적으로 연결시키는 비아를 더 포함하고, 제1 봉입 물질은 인터포저 위의 제1 표면을 갖는다. 비아의 제1 단부는 제1 봉입 물질의 제1 표면과 실질적으로 동일한 높이에 있다.
다른 실시예는 제1 표면과 제2 표면을 포함하는 제1 다이로서, 제1 표면은 접촉 패드를 포함하고 제2 표면은 제1 표면에 대향하는, 제1 다이, 제3 표면과 제4 표면을 포함하는 제2 다이로서, 제3 표면은 접촉 패드를 포함하고, 제4 표면은 제3 표면에 대향하며, 제1 표면은 제3 표면에 전기적으로 연결되는, 제2 다이, 및 제2 다이를 둘러싸는 봉입 물질로서, 제4 표면과 동일한 평면에 있는 표면을 갖는, 봉입 물질을 포함하는 반도체 장치이다. 반도체 장치는 상기 제4 표면 및 봉입 물질의 표면 위에 있는 유전체층, 유전체층 위에 있는 복수의 커넥터; 및 봉입 물질 내의 제1 비아를 더 포함하고, 제1 비아는 복수의 커넥터 중 적어도 하나에 그리고 제1 다이에 전기적으로 연결된다.
또 다른 실시예는 반도체 장치의 형성 방법으로서, 이 방법은 제1 다이를 인터포저의 제1 면에 부착하는 것, 제1 다이를 제1 봉입 물질로 봉입하는 것, 제2 다이를 인터포저의 제2 면에 부착하는 것, 및 제2 다이를 제2 봉입 물질로 봉입하는 것을 포함한다. 방법은 인터포저에 연결되는 제1 단부를 갖는 제2 봉입 물질에 제1 비아를 형성하는 것, 및 제2 다이와 제2 봉입 물질 위에 복수의 커넥터를 형성하는 것을 더 포함하고, 복수의 커넥터 중 적어도 하나는 비아의 제2 단부에 연결된다.
본 발명의 실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다.
10: 반도체 장치
100: 제1 다이
120: 제1 세트의 도전성 조인트
200: 인터포저
240: 제2 세트의 도전성 조인트
300: 제2 다이
320: 비아
350: 도전성 커넥터

Claims (10)

  1. 반도체 장치에 있어서,
    제1 능동 표면과, 이 제1 능동 표면에 대향하는 제1 후면을 포함하는 제1 다이;
    제2 능동 표면과, 이 제2 능동 표면에 대향하는 제2 후면을 포함하는 제2 다이;
    인터포저 - 상기 제1 다이의 제1 능동 표면은 상기 인터포저의 제1 면에 전기적으로 연결되고, 상기 제2 다이의 제2 능동 표면은 상기 인터포저의 제2 면에 전기적으로 연결됨 -;
    상기 인터포저 위의 제1 커넥터;
    상기 제2 다이를 둘러싸고 상기 인터포저 위의 제1 표면을 갖는 제1 봉입 물질; 및
    상기 제1 커넥터와 상기 인터포저를 전기적으로 연결시키는 비아를
    포함하고,
    상기 비아의 제1 단부는 상기 제1 봉입 물질의 제1 표면과 동일 평면 상에 있는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 비아는 상기 제1 봉입 물질 내에 있는 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 비아는 상기 인터포저의 제2 면 상의 상호 연결부에 본딩되는 와이어와, 상기 제1 봉입 물질 상의 재분포층을 포함하는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 제2 다이 위의 제2 커넥터를 더 포함하고, 상기 제1 커넥터는 상기 제1 봉입 물질 위에 있는 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 다이의 제1 후면과 동일한 평면에 있는 제2 표면을 갖는 제2 봉입 물질을 더 포함하고, 상기 제1 봉입 물질의 제1 표면은 제2 다이의 제2 후면과 동일한 평면에 있는 것인, 반도체 장치.
  6. 제1항에 있어서, 상기 인터포저는 복수의 관통 기판 비아를 포함하고, 상기 복수의 관통 기판 비아는 상기 제1 다이 및 상기 제2 다이를 전기적으로 연결시키는 것인, 반도체 장치.
  7. 반도체 장치에 있어서,
    제1 표면과 제2 표면 - 상기 제1 표면은 접촉 패드를 포함하고 상기 제2 표면은 상기 제1 표면에 대향함 - 을 포함하는 제1 다이;
    제3 표면과 제4 표면 - 상기 제3 표면은 접촉 패드를 포함하고, 상기 제4 표면은 상기 제3 표면에 대향하며, 상기 제1 표면은 상기 제3 표면에 전기적으로 연결됨 - 을 포함하는 제2 다이;
    제2 다이를 둘러싸며 상기 제4 표면과 동일한 평면에 있는 표면을 갖는 봉입 물질;
    상기 제4 표면 및 상기 봉입 물질의 표면 위에 있는 유전체층;
    상기 유전체층 위에 있는 복수의 커넥터; 및
    상기 봉입 물질 내의 제1 비아를
    포함하고,
    상기 제1 비아는 상기 복수의 커넥터 중 적어도 하나에 그리고 상기 제1 다이에 전기적으로 연결되는 것인, 반도체 장치.
  8. 제7항에 있어서, 상기 제1 표면과 상기 제3 표면 사이에 있는 제1 세트의 도전성 조인트와, 상기 제1 표면과 상기 제3 표면 사이에서 상기 제1 세트의 도전성 조인트를 둘러싸는 언더필 물질을 더 포함하는, 반도체 장치.
  9. 반도체 장치의 형성 방법에 있어서,
    제1 다이를 인터포저의 제1 면에 부착하는 단계;
    상기 제1 다이를 제1 봉입 물질로 봉입하는 단계;
    제2 다이를 상기 인터포저의 제2 면에 부착하는 단계;
    상기 제2 다이를 제2 봉입 물질로 봉입하는 단계;
    상기 인터포저에 연결되는 제1 단부를 갖는 상기 제2 봉입 물질에서 제1 비아를 형성하는 단계; 및
    상기 제2 다이와 제2 봉입 물질 위에 복수의 커넥터를 형성하는 단계를
    포함하고,
    상기 복수의 커넥터 중 적어도 하나는 상기 비아의 제2 단부에 연결되는 것인, 반도체 장치의 형성 방법.
  10. 제9항에 있어서,
    상기 인터포저에 관통 기판 비아 - 상기 관통 기판 비아는 상기 인터포저의 제1 면으로부터 제1 깊이로 형성됨 - 를 형성하는 단계; 및
    상기 인터포저를 얇게 하여 상기 관통 기판 비아의 단부를 노출시키는 단계를
    더 포함하는, 반도체 장치의 형성 방법.
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