KR20140067076A - 나노와이어 크기의 광-전기 구조 및 이를 제조하는 방법 - Google Patents

나노와이어 크기의 광-전기 구조 및 이를 제조하는 방법 Download PDF

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Abstract

광-전기 구조는 지지층 상에 나란히 배열된 복수의 나노 요소들로서, 각 나노 요소는 적어도 제 1 도전형 반도체 나노 크기의 코어를 포함하고, 코어 및 제 2 도전형 반도체는 pn 또는 pin 접합을 형성하며, 복수의 나노 요소들 상에서 확장하고 제 2 도전형 반도체의 적어도 한 부분과 전기적으로 접촉하는 제 1 전극층, 및 구조의 제 2 도전형 반도체 일측 상에 제공된 미러를 포함한다.

Description

나노와이어 크기의 광-전기 구조 및 이를 제조하는 방법{NANOWIRE SIZED OPTO-ELECTRONIC STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 이를테면 발광 장치들과 같은 나노 크기의 광-전기 구조들, 예를 들면 다이오드 구조들에 관한 것으로, 특히 나노 크기 기반의 발광 장치 어레이들 및 특히 이들의 접촉에 관한 것이다.
발광 다이오드들(LED)은 조명(lighting)을 위해 점점 더 사용되고 있으나, 실제적 돌파구에 도달하기 위해서 특히 대규모 가공에 관하여 극복하기 위한 몇몇 기술적 과제들이 여전히 존재한다.
최근 몇년간 나노와이어 기술에 관심이 증가하였다. 통상의 플래나 기술로 제작된 LED들과 비교하여, 나노와이어 LED들은 나노와이어들의 1차원적 특질에 기인한 고유한 특성들, 더 적은 격자 정합 제약들에 기인한 물질들 조합들에 있어 개선된 융통성, 및 큰 기판들 상에 가공할 기회들을 제공한다. 반도체 나노와이어들을 성장시키기 위한 적합한 방법들이 이 기술에 공지되어 있고 한 기본적인 공정은 입자-이용 성장 혹은 예를 들면 미국특허 7,335,908에 개시된 소위 VLS(vapor-liquid-solid) 메커니즘들에 의한 반도체 기판들 상에 나노와이어 형성이다. 입자-이용 성장은 CBE(chemical beam epitaxy), MOCVE(Metalorganic chemical vapour deposition), MOVPE(Metalorganic vapour phase epitaxy), MBE(Molecular beam epitaxy), 레이저 융삭 및 열 증발 방법들의 사용에 의해 달성될 수 있다. 그러나, 나노와이어 성장은 VLS 공정들로 제한되지 않으며, 예를 들면 WO2007/102781는 촉매로서 입자의 사용없이 반도체 기판들 상에 반도체 나노와이어들이 성장될 수 있음을 보여준다. 이 분야에서 한 중요한 돌파구는 Si-기판들 상에 III-V족 반도체 나노와이어들, 및 다른 것들을 성장시키기 위한 방법들이 시사되었다는 것이었는데, 이것은 이것이 현존의 Si 가공과의 호환성을 제공하며 부담스러운 III-V 기판들이 저렴한 Si 기판들에 의해 대체될 수 있기 때문에 중요하다.
하부 방출 나노와이어 LED의 일예가 WO2010/14032에 보여졌다. 이 나노와이어 LED는 기판의 버퍼층, 이를테면 Si 기판 상에 GaN 버퍼층 상에 성장된 반도체 나노와이어들 어레이를 포함한다. 각 나노와이어는 p-형 쉘 내에 둘러싸인 n-형 나노와이어 코어 및 pn 또는 pin 접합을 형성하는 n-형 및 p-형 지역들 사이에 형성된 활성층을 가진 p-전극을 포함한다. 버퍼층은 n-형 나노와이어 코어들에 연결하는 전류 수송층으로서 작용할 뿐만 아니라 나노와이어 성장을 위한 템플리트가 되는 기능을 갖는다. 또한, 버퍼층은 활성 영역에서 발생되는 광이 버퍼층을 통해 방출되기 때문에 투명하다.
잇점이 있는 특성들 및 성능이 있을지라도, 나노와이어 LED들의 접촉에 관련한 가공은 플래나 기술과 비교했을 때 새로운 루트들을 요구한다. 나노와이어 LED들은 나노와이어들의 큰 어레이들을 포함하고, 그럼으로써 큰 종횡비 구조들을 가진 3차원 표면을 형성하기 때문에, 조준선(line-of-sight) 공정들을 사용한 접촉 물질의 피착은 간단하지 않은 조작이다.
전술한 바에 비추어, 발명의 실시예들의 한 목적은 개선된 나노와이어 기반의 구조들, 특히 LED들과 같은 광-전기 구조들 및 이들의 접촉을 위한 새로운 루트들을 제공하는 것이다.
본 발명의 목적은 독립 청구항들에 따라 반도체 장치 및 반도체 장치를 형성하기 위한 방법에 의해 달성된다.
본원에 개시되는 바와 같은 나노 크기의 구조는 나란히 배열되는 복수의 나노 요소들을 포함한다. 각 나노 요소는 적어도 제 1 도전형(예를 들면, n-형) 코어를 포함한다. 코어는 바람직하게 둘러싸는 제 2 도전형(예를 들면, p-형) 쉘과 pn 또는 pin 접합을 형성하는 나노와이어 코어이다. 쉘은 나노 요소의 부분일 수도 있고 혹은 쉘은 벌크 반도체 요소를 포함할 수도 있다. 동작에서, 접합은 광 발생을 위한 활성 영역을 제공한다. 본원에서는 코어의 제 1 도전형이 n-형 반도체 코어로서 기술되고 본원에서 제 2 도전형 쉘이 p-형반도체 쉘로서 기술되지만, 이들의 도전형들은 반대가 될 수 있음을 알아야 한다. p-전극층은 복수의 나노 요소들 상에 확장하고 p-형 쉘에 연결하기 위해 나노요소들의 적어도 상부 부분과 전기적으로 접촉한다. p-전극층은 나노 요소들 사이에 적어도 부분적으로 가교될 수 있다. 이 출원의 목적상 "가교된"이라는 것은 p-전극층이 이웃하는 나노 요소들 사이에 거리에 걸쳐 확장하고 그럼으로써 연속된 층을 형성함을 의미한다. 와이어들 사이에 확장하는 p-전극의 부분들은 지지부에 의지하거나 자유로이 매달릴 수 있다(예를 들면, 공중-가교될 수 있다).
통상의 평탄한 LED들은 샌드위치 구조로 기능층들을 포함한다. 이들의 가장 간단한 형태에서, 평탄한 LED들은 적어도 3개의 기능층들로서 p-도핑된 층, 활성 영역, 및 n-도핑된 층을 포함한다. 또한, 기능층들은 웰들, 장벽들, 진성 및 경사 층들(예를 들면, 활성 영역의 부분으로서)을 포함할 수 있다. 발명의 실시예들에서 기술되는 LED 어레이들은 자신들을 어레이 내 둘러싸는 LED들로부터 전기적으로 분리되는 기능층들 중 적어도 하나에 의해 구별한다. 또 다른 구별되는 특징은 방출층들로서 기능층들 중 하나 이상의 면(facet) 및 비-평탄성의 이용이다.
예를 들면 나노와이어 제조 방법들을 교시하기 위해 참조로 본원에 포함된 Seifert 등의 미국특허 7,829,443에 기술된 바와 같이, 본원에 기술된 제조 방법이 바람직하게 코어-쉘 나노와이어를 형성하기 위해 코어들 상에 반도체 쉘 층들을 성장시키기 위해 나노와이어 코어를 이용할지라도, 발명은 그와 같이 제한되지 않음에 유의한다. 예를 들면, 이하 기술되는 바와 같이, 대안적 실시예들에서, 코어만이 나노구조(예를 들면, 나노와이어)를 구성하고 쉘은 선택적으로 전형적인 나노와이어 쉘들보다 큰 치수들을 가질 수도 있다. 또한, 장치는 많은 면들을 포함하게 하는 형상일 수 있고, 서로 다른 유형들의 면들 간에 영역 비는 제어될 수도 있다. 이것은 "각뿔" 면들 및 수직 측벽 면들에 의해 도면들에서 예시된다. LED들은 우세한 각뿔 면들 또는 측벽 면들을 가진 템플리트들 상에 방출층이 형성되게 제조될 수 있다. 방출층의 형상에 무관하게, 접촉층에 대해서도 마찬가지이다.
순차적인(예를 들면, 쉘) 층들의 사용은 최종의 개개의 장치(예를 들면, pn 또는 pin 장치)가 각뿔 형상(즉, 상부 또는 선단에서 좁고 기부에서 더 넓은) 내지장치의 장축에 수직한 원형 또는 6각형 또는 다른 다각형 단면을 가진 필라 형상(예를 들면, 선단 및 기부에서 거의 동일한 폭) 중 어느 형상을 가질 수 있게 한다. 이에 따라, 완성된 쉘들을 가진 개개의 장치들은 다양한 크기들을 가질 수도 있다. 예를 들면, 크기들은 100nm 내지 몇(예를 들면, 5)㎛, 이를테면 100nm 내지 1 미크론 미만 범위의 기부 폭들, 몇 100nm 내지 몇(예를 들면, 10) ㎛ 범위의 높이들을 갖고, 다양할 수 있다.
종래 기술의 방법들에서, 나노와이어 LED들의 어레이들은 나노와이어들의 전체 표면 및 나노와이어들 사이에 중간 표면들을 근본적으로 덮는 접촉층을 스퍼터링 또는 증발 기술들을 사용하여 피착함으로써 접촉된다. 큰 종횡비와 흔히 나노와이어들의 작은 간격에 기인하여, 이들 조준선 공정들은 콘포멀하지 않은 피복성을 초래한다. 특히, 접촉층이 불연속이 되고 중간 표면들(예를 들면, 수직 나노와이어들 사이에 노출된 수평 표면) 상에 접촉층이 너무 얇아지게 될 위험이 있다. 동작에서, 이것은 각각 일부 나노와이어들의 효과를 잃게 하고 장치에서 전류 스프레드(current spreading)가 불량하지게 할 것이다. 발명의 실시예들에 따라, 가교된 p-전극 사용으로, 불연속들에 대한 위험은 감소 또는 제거되고, 횡방향 전류 스프레드는 p-전극의 균일한 두께 및 p-전극 상에 피착된 선택적인 추가의 층들에 기인하여 개선된다.
상부-방출 나노 크기의 LED들을 위한 가교된 p-접촉 혹은 전극에 있어서, 두꺼운 접촉층은 나노와이어 LED의 상부 부분에 직접 접촉할 수 있다. 상부 방출 LED들에 있어서는 투명한 p-접촉층이 사용된다. 가교가 없으면, 상부 부분에 p-전극층을 훨씬 두껍게 만들어야 하는데, 이것은 흡수을 증가시킨다.
또한, 하부-방출 나노 크기의 LED들을 위한 가교 p-접촉 또는 전극에 있어서, 반사성 p-접촉층은 전체 원주의 나노와이어 영역이 아니라, 나노 요소들의 상부 부분 상에만 배열된다. 전체 원주의 영역 상에서 아래로 확장하는 반사성 층은 총 내부 반사에 기인하여 현저한 유실들을 줄 것이다.
이에 따라, 발명의 실시예들은 내부 전도율, 광발생 및 나노와이어 LED로부터 밖으로 광의 결합에 관하여, LED와 같은 효율적인 나노 크기의 장치를 얻는 것을 가능하게 한다.
발명의 실시예들은 종속 청구항들에 정의된다. 발명의 다른 목적들, 잇점들 및 신규한 특징들은 동반된 도면들 및 청구항들에 관련하여 고찰되었을 때 발명의 다음의 상세한 설명으로부터 명백해질 것이다.
발명의 실시예들이 이제 동반된 도면들을 참조하여 기술될 것이다.
도 1은 발명의 실시예들에 따라, 나노와이어 LED의 기반의 측단면도를 개요적으로 도시한 것이다.
도 2는 발명의 실시예들에 따라, 버퍼층 상에 나노와이어 LED 구조의 측단면도를 개요적으로 도시한 것이다.
도 3a ~ 도 3b는 발명의 실시예들에 따라, 가교된 p-전극들의 측단면도들을 개요적으로 도시한 것이다.
도 4a ~ 도 4h는 발명의 일 실시예에 따라 방법의 제 1 구현의 측단면도들을 개요적으로 도시한 것이다.
도 4i ~ 도 4s는 발명의 또 다른 실시예에 따라 방법의 제 2 구현의 측단면도들을 개요적으로 도시한 것이다.
도 5는 발명의 실시예들에 따라, 가교된 p-전극의 2개의 주사전자현미경 상을 도시한 것이다.
도 6a ~ 도 6i는 발명의 또 다른 실시예에 따라 방법의 제 3 구현의 측단면도들을 개요적으로 도시한 것이다.
도 7은 제 3 구현예에 따라 제조된 나노와이어 LED 구조의 주사전자현미경 상을 도시한 것이다.
도 8은 발명의 대안적 실시예에 따라, 축상 pn 접합들 및 가교된 p-전극을 포함하는 나노와이어 LED 구조들의 어레이의 측단면도를 개요적으로 도시한 것이다.
도 9는 발명의 또 다른 실시예에 따라 장치의 측단면도를 도시한 것이다.
도 10은 적합한 접촉들을 갖고 부-마운트 상에 장칙되는 도 9의 실시예의 장치의 측면도를 도시한 것이다.
도 11은 발명의 또 다른 실시예에 따라 장치의 측단면도를 도시한 것이다.
도 12는 적합한 접촉들을 갖고 부-마운트 상에 장칙되는 도 11의 실시예의 장치의 측면도를 도시한 것이다.
도 13은 또 다른 실시예의 측단면도를 도시한 것이다.
도 14는 적합한 콘택들을 가진 도 13의 실시예를 도시한 것이다.
도 15는 또 다른 실시예의 측단면도를 도시한 것이다.
도 16은 적합한 콘택들을 가진 도 15의 실시예를 도시한 것이다.
도 17은 나노 크기 구조의 또 다른 실시예를 도시한 것이다.
도 18은 나노 크기 구조의 또 다른 실시예를 도시한 것이다.
도 19는 나노 크기 구조의 또 다른 실시예를 도시한 것이다.
도 20은 나노 크기 구조의 또 다른 실시예 를 도시한 것이다.
본원에서 사용되는 바와 같이, "가교된 전극"이라는 용어는 채워진 스페이서 상에 이웃한 개개의 장치들 사이에서 확장하거나 이웃한 장치들 사이에 빈 공간(예를 들면, 공중-가교)을 남기는 전극 구조를 의미하게 취해진다. 빈 공간은 바람직하게 사이드들 상에 이웃한 장치들, "상부" 상에 가교된 전극, 및 "하부" 상에 장치들의 지지부에 의해 둘러싸이며, 여기에서 상부 및 하부 이라는 용어들은 장치가 어느 방법으로 위치되는가에 따라 상대적이다. 예를 들면, 각 개개의 장치가 반경방향 코어-쉘 나노와이어인 일 실시예에서, 가교된 전극은 나노와이어 지지층(예를 들면, 기판, 버퍼층, 반사성 또는 투명한 도전성 층, 절연 마스크 층, 등)과 전극 사이에 전극 밑에 빈 공간이 존재하게, 나노와이어 선단들과 나노와이어들 사이에 공간을 덮는다.
나노 기술에서, 나노와이어들은 일반적으로 나노-스케일 혹은 나노미터 치수들의 횡방향 크기(예를 들면, 원통형 나노와이어들에 있어선 직경이거나 각추의 또는 6각형 나노와이어들에 있어선 폭)을 가지지만 이의 종방향 크기는 구속되지 않은 나노구조들로서 해석된다. 이러한 나노구조들은 일반적으로 나노휘스커들, 1차원 나노-요소들, 나노로드들, 나노튜브들, 등이라고도 한다. 일반적으로, 다각형 단면을 가진 나노와이어들은 적어도 2 차원들 -이 각각은 300nm보다 크지 않다- 를 갖는 것으로 간주된다. 그러나, 나노와이어들은 약 1㎛까지의 직경 또는 폭을 가질 수 있다. 나노와이어들의 1차원적 특질은 고유한 물리적, 광학적, 및 전자적 특성들을 제공한다. 이들 특성들은 예를 들면 양자역학적 효과를 이용하는(예를 들면, 양자 와이어들을 사용하는) 장치들을 형성하거나 일반적으로 큰 격자 부정합에 기인하여 조합될 수 없는 조성적으로 서로 다른 물질들의 헤테로구조들을 형성하기 위해 사용될 수 있다. 나노와이어라는 용어가 암시하는 바와 같이, 1차원적 특질은 흔히 길다란 형상에 연관된다. 즉, "1차원적"이라는 것은 1 미크론 미만의 폭 또는 직경 및 1 미크론보다 큰 길이를 지칭한다. 나노와이어들은 다양한 단면 형상들을 가질 수 있기 때문에, 직경은 유효 직경을 지칭하게 의도된다. 유효 직경이라는 것은 구조의 단면의 장축과 단축의 평균을 의미한다.
본 발명의 실시예들에서, 완성된 구조들은 "나노 요소들"이라 지칭된다. 도면들에서, 나노 요소들이 필라와 유사한 것으로 도시되고 나노와이어 코어들, 즉 대체로 "1차원적" 코어들에 기초할지라도, 코어들은 또한 정방형, 6각형, 8각형, 등과 같은 다양한 다각형 기부들을 가진 각뿔들과 같은 다른 기하구조들을 가질 수 있음에 유의한다. 이에 따라, 본원에서 사용되는 바와 같이, 코어는 1 미크론 미만의 폭 또는 직경 및 1 미크론보다 큰 길이를 갖는 임의의 적합한 나노 요소를 포함할 수 있고 단일의 구조 또는 복수-성분 구조를 포함할 수 있다. 예를 들면, 코어는 일 도전형의 반도체 나노와이어를 포함할 수 있고 혹은 코어는 동일 도전형의 하나 이상의 반도체 쉘들에 의해 둘러싸이고 필라 혹은 각뿔 형상을 갖는 코어를 갖는 일 도전형의 반도체 나노와이어를 포함할 수 있다. 간략성을 위해서, 단일 성분 나노와이어 필라 코어가 이하 기술되고 도면들에 도시될 것이다.
도 1은 발명의 실시예들에 따라 나노와이어 LED 구조에 대한 기반을 개요적으로 도시한 것이다. 원리적으로, 나노와이어 LED를 형성하기 위해선 하나의 단일의 나노와이어로 충분하나, 이들의 작은 크기에 기인하여, 나노와이어들은 LED 구조를 형성하기 위해 나란히 수 천개의 나노와이어들(즉, 나노-장치들 또는 장치들)을 포함하는 어레이들로 바람직하게 배열된다. 예시 목적들을 위해서 개개의 나노와이어 LED 장치들은 본원에서는 n-형 나노와이어 코어(2) 및 적어도 부분적으로 나노와이어 코어(2) 및 중간 활성층(4)을 둘러싸는하는 p-형 쉘(3)을 갖는 나노와이어들(1)로부터 구성되는 것으로서 기술될 것이다. 그러나, 발명의 실시예들의 목적을 위해, 나노와이어 LED들은 이것으로 제한되지 않는다. 예를 들면 나노와이어 코어(2), 활성층(4) 및 p-형 쉘(3)은 다수의 층들 또는 세그먼트들로부터 구성될 수 있다. 그러나, 성장 조건들을 제어함으로써, LED의 최종 기하구조는 길고 좁은 "필라 구조들"에서 비교적 넓은 기반의 각뿔 구조들에 이르는 범위일 수 있다. 위에 기술된 바와 같이, 대안적 실시예들에서, 코어(2)만이 1 미크론 미만의 폭 또는 직경을 가짐으로써 나노구조 또는 나노와이어를 포함할 수 있고, 반면, 쉘(3)은 1 미크론 이상의 폭 또는 직경을 갖는 벌크 p-형 반도체 요소를 포함할 수 있다. LED로서 기능하기 위해서, 각 나노와이어(1)의 n-측 및 p-측은 접촉되어야 한다.
위치를 정의하고 나노와이어들(1)의 하부 계면 영역을 결정하기 위해서 선택적으로 성장 마스크(6)(예를 들면, 질화물층, 이를테면 실리콘 질화물 유전체 마스킹 층)을 사용하여, 성장 기판(5) 상에 나노와이어들(1)을 성장시킴으써, 기판(5)은 적어도 가공 동안에, 기판(5)으로부터 돌출하는 나노와이어들(1)을 위한 캐리어로서 기능한다. 나노와이어들의 하부 계면 영역은 마스킹 층(6) 내 각 개구 안쪽에 코어(2)의 영역을 포함한다. 기판(5)은 전체를 참조로 본원에 포함시키는 스웨덴 특허출원 SE 1050700-2(GLO AB에 양도된)에 기술된 바와 같이, 이를테면 III-V 또는 II-VI 반도체들, Si, Ge, Al2O3, SiC, 석영, 유리, 등과 같은 서로 다른 물질들을 포함할 수 있다. 일 실시예에서, 나노와이어들(1)은 성장 기판(5) 상에 직접적으로 성장된다.
바람직하게, 기판(5)은 또한 각 나노와이어(1)의 n-측에 연결하는 전류 수송층으로서 기능하게 적응된다. 이것은 도 2에 도시된 바와 같이 나노와이어들(1)에 면하는 기판(5)의 표면 상에 배열된 버퍼층(7), 예로서 Si 기판(5) 상에 GaN 및/또는 AlGaN 버퍼층(7)과 같은 III-질화물층을 포함하는 기판(5)을 가짐으로써 달성될 수 있다. 버퍼층(7)은 일반적으로 요망되는 나노와이어 물질에 정합되고, 이에 따라 제조 공정에서 성장 템플리트로서 기능한다. n-형 코어(2)에 대해서, 버퍼층(7) 또한 바람직하게는 도핑된 n-형이다. 버퍼층(7)은 단일 층(예를 들면, GaN), 몇개의 부(sub)-층들(예를 들면, GaN 및 AlGaN) 혹은 높은 Al 함량 AlGaN에서 낮은 Al 함량 AlGaN 또는 GaN으로 경사되는 경사 층을 포함할 수 있다. 나노와이어들은 임의의 반도체 물질을 포함할 수 있으나, 나노와이어 LED들을 대해서는 임의의 반도체 물질을 포함할 수 있으나, 나노와이어 LED들에 대해서는 III-질화물 반도체(예를 들면, GaN, AlInGaN, AlGaN 및 InGaN, 등)와 같은 III-V 반도체들 혹은 이외 다른 반도체들(예를 들면, InP, GaAs)가 일반적으로 바람직하다. 나노와이어(1)는 몇개의 서로 다른 물질들(예를 들면, GaN 코어, InGaN 활성층 및 활성층과는 다른 In 대 Ga 비를 갖는 InGaN 쉘)를 포함할 수 있음에 유의한다. 일반적으로, 기판(5) 및/또는 버퍼층(7)은 본원에서는 나노와이어들을 위한 지지부 또는 지지층이라 지칭된다. 도 9 ~ 도 12에 관하여 이하 기술되는 바와 같이, 도전성 층(예를 들면, 미러 또는 투명한 접촉)은 기판(5) 및/또는 버퍼층(7) 대신에 혹은 이에 더하여 지지부로서 사용될 수도 있다. 이에 따라, "지지층" 또는 "지지부"라는 용어는 이들 요소들 중 임의의 하나 이상을 포함할 수 있다.
이에 따라, 버퍼층(7)은 나노와이어들(1)의 n-측에 접촉하기 위한 수단을 제공한다. 종래 기술의 나노와이어 LED들에서, 각 나노와이어(1)의 p-측의 접촉은 전형적으로 각 나노와이어(1)의 p-형 쉘(3)을 둘러싸며 기판 또는 버퍼층 상에 절연층까지 확산하는 도전성 층을 포함하는 p-전극을 피착함으로써 달성된다. 도전성 층은 이 절연층 상에서 이웃한 나노와이어들까지 확산한다. 그러나, 나노와이어 LED의 나노와이어들은 높은 루미네선스를 얻기 위해서 밀접하게 이격되고 높은 종횡비를 갖기 때문에, p-전극 피착은 간단하지 않은 조작이다. 전형적으로 전극 피착을 위해 스퍼터링 또는 증발과 같은 조준선 공정들이 사용된다. 조준선 피착에 기인하여, 나노와이어들(1)의 기부 쪽으로 두께가 감소되는 p-전극의 테이퍼링을 초래하는, 나노와이어들의 선단들 상에 우선적 성장 및 쉐도잉 효과가 관찰된다. 따라서, 효율적인 횡방향 전류 스프레드를 얻기 위해서, p-전극의 두께는 나노와이어들 사이 내에서 불충분하게 두꺼워지는 반면 나노와이어들의 선단들 상에서 불필요하게 두꺼워질 것이다. 또한, 쉐도잉 효과가 매우 심할 수 있어 p-전극에서 불연속들이 존재할 수 있다.
발명의 실시예들에 따라 p-전극(8)이 이웃한 나노와이어들(1) 사이에서 적어도 부분적으로 가교될 수 있다. 도 3a는 일 그룹의 나노와이어들(1)을 덮는 p-전극(8)을 개요적으로 도시한 것이다. 위에 언급된 바와 같이, 나노와이어들(1)의 쉘(3)이 n-형이라면, 전극(8)은 n-전극이 될 것이다. 그러나, 전극(8)은 본원에서는 용이한 설명을 위해 p-전극이라 지칭된다. 공중-가교된 전극의 경우에, p-전극(8)은 이웃한 나노와이어들(1) 사이에서 자유로이 매달리며, 나노와이어들(1)에 의해서만 지지된다. p-전극(8)은 각 나노와이어(1)의 상부 부분을 둘러싸며 그럼으로써 나노와이어 LED 구조의 p-측에 접촉한다. p-전극은 예를 들면, 기판(5)(이하 더 상세히 기술되며 도 3a의 우측 에지 및 좌측 에지 상에 도시된 바와 같이) 상에 배열된 패드에의 연결을 제공하기 위해서, 주변 나노와이어들의 사이드들을 따라 아래로 확장할 수 있다.
p-전극 상에 서로 다른 추가의 층들이 피착될 수 있다. 예를 들면, 전기 전도율 혹은 나노와이어로부터 밖으로/나노와이어 안으로 광의 결합을 개선하는 층들이 나노와이어 상에 피착될 수 있다.
본 발명의 실시예들의 나노와이어 LED 구조는 상부 방출, 즉, p-전극을 통한 광 방출 혹은, 하부 방출, 즉, 지지층(즉, 도전성 층 및/또는 버퍼층 및/또는 기판을 통한)을 통한 광 방출을 위해 적응된다. p-전극에 관한 요건들은 이들 두 경우들에 대해 서로 다르다. 본원에서 사용되는 바와 같이, 광 방출이라는 용어는 UV 또는 IR 방사선 뿐만 아니라 가시광(예를 들면, 청색 또는 자외광)을 다 포함한다. 본 발명의 실시예들은 하부 방출 장치들에 적합하다.
하부 방출 LED에 있어서, p-전극은 바람직하게 반사성이다. 다음 예들에서 보이는 바와 같이, p-전극은 반사성 및/또는 도전성 특성들을 개선하기 위해 p-전극 상에 피착된 하나 이상의 추가의 층들을 포함할 수 있다.
도 3b는 발명의 실시예들에 따라 나노와이어 LED 구조의 일 실시예를 개요적으로 도시한 것이다. 원리적으로, 이것은 도 3a에 도시된 바와 동일한 구조이지만, p-전극은 p-형 쉘(3)을 둘러싸는 비교적 얇은 도전성 층(8') 및 얇은 도전성 층(8') 상에 배열된 비교적 두꺼운 가교된 도전성 층(8")을 포함한다. 얇은 도전성 층(8')은 두꺼운 도전성 층(8")보다 길게, 나노와이어(1)의 기부 쪽으로 아래로 확장한다. 얇은 도전성 층(8')은 예를 들면 원자 층 피착을 사용하여 피착되거나 p-형 쉘 상에 에피택셜층으로서 성장될 수 있다. 층(8')은 이웃한 나노와이어들 사이에서 불연속할 수 있고, 나노와이어들 사이에 마스킹 층(6) 또는 버퍼층(7)은 아니고 나노와이어들만을 덮을 수 있다. 이 배열로, 얇은 도전성 층(8')은 p-형 쉘(3)에 대한 최적의 계면을 얻기 위해 사용될 수 있고, 두꺼운 도전성 층(8")은 전류 스프레드 및/또는 광 결합 및/또는 반사를 위해 최적화될 수 있다. 이에 따라, 가교를 형성하기 위해 층(8")만이 사용될 수 있다. 두꺼운 도전성 층(8")은 이하 기술되는 바와 같이 피착된다.
대안적 실시예에서, 마스크 층(6)에 더하여, 나노와이어들 사이에 공간은 실리콘 산화물과 같은 유전체(즉, 절연) 물질로 완전히 또는 부분적으로 채워질 수 있다. 부분적으로 채워진 공간에 있어서, 가교 밑에 갭 크기는 감소된다. 완전히 채워진 공간에 있어서는 더 이상 공중-가교는 없다. 이에 따라, 나노와이어들을 위한 접촉 수법들에 관련하여 이하 기술되는 실시예들에 있어서, 나노와이어들은 공중-가교, 비-공중-가교 또는 비-가교된 구성들로 접촉될 수 있음을 이해해야 한다.
다음에서 상부 방출 나노와이어 LED 구조를 형성하기 위한 방법의 제 1 구현이 도 4a ~ 도 4h를 참조하여 기술된다. 이 실시예에서, 동일 도전성 층이 p 전극층 및 n 전극층 둘 다를 형성하기 위해 패터닝된다. 이 구현에서, 장치의 n-측 및 p-측에의 연결을 위한 패드들은 나노와이어 LED를 형성하는 나노와이어들에 이웃한 패드 영역들 내에 형성된다. 그러나, 발명은 이 구성으로 제한되지 않는다.
도 4a는 성장 마스킹 층(6)을 통해 버퍼층(7)으로부터 성장된 나노와이어들(1) 어레이를 도시한 것이다. 나노와이어들은 바람직하게 도 1에 도시된 바와 같이, 광 발생을 위한 중간 활성층(4)과 함께 p-형 쉘 층(3) 내에 둘러싸여진 n-형 나노와이어 코어(2)를 포함한다. 성장 마스크(6)는 예를 들면 미국특허 7,829,443에 기술된 바와 같이, 나노와이어 성장을 위한 개구들을 정의하기 위해 포토그소그래피에 의해 패터닝될 수 있다. 이 구현에서, 나노와이어들은 n-패드 영역, 비-활성 영역, LED 영역(즉, 광을 방출하는 영역) 및 p-패드 영역으로 그룹화된다. 그러나, 발명의 실시예들은 이것으로 제한되지 않는다. 예를 들면, p-패드 영역은 전체를 참조로 본원에 포함시키고 2010년 2월 4일에 공개된 Konsek, 등의 PCT 국제출원 공개 번호 WO2010/014032 A1에 기술된 바와 같이, 나노와이어 LED 구조의 발광 부분을 형성하는 나노와이어들 위에 배열될 수 있고, 이에 의해 p-패드 영역 및 LED 영역은 일치한다.
도 4b를 참조하면, 다음 단계에서, 나노와이어들을 후속 가공으로부터 보호하기 위해서, 나노와이어들이 LED들을 형성할 적어도 LED-영역 내에 보호층(9)이 피착된다. 아니면 포토레지스트로부터 잔류물들 및 스퍼터링 및 반응성 이온 에칭 (RIE)으로부터 반응성 이온들은 결함들 및/또는 오염을 야기할 수 있다. 원자 층 피착(ALD)으로 피착된 ZnO은 보호층으로서 사용될 수 있다. 피착 기술로서 ALD를 사용하는 한 잇점은 이의 완벽한 단차 피복성이다. ALD 또는 다른 피착 기술들로 피착된, 다른 금속 또는 실리콘 산화물들과 같은 다른 물질들, 예를 들면, Al2O3 또는 SiO2이 사용될 수도 있다. 이 층은 이것이 남겨질 영역들 상에 절연체로서 추가의 역할을 이행할 수 있다.
보호층(9) 피착에 이어 리소그래피 및 에칭을 통해, n-패드 영역(11) 내 보호층 및 성장 마스크를 통하여 버퍼층(7)까지 개구하는 것이 이어진다. 즉, 도 4b에 도시된 바와 같이 포토레지스트 또는 또 다른 마스킹 층(점선들(12)로 도시된)이 전체 장치 상에 형성되고 이어 포토그소그래피에 의해 n-패드 영역(11) 내에서 제거된다. 나노와이어들(1) 사이에 노출된 보호층(9) 및 노출된 마스킹 층(6)은 버퍼층 상에서 정지할 수 있는 임의의 적합한 에칭 방법(예를 들면, III-질화물 반도체 버퍼층에 관하여 선택적으로 금속 산화물 또는 실리콘 산화물을 에칭할 수 있는 임의의 습식 또는 건식 에칭 방법)에 의해 에칭된다. 목적은 버퍼층(7)을 통해 나노와이어들(1)의 n-측에의 전기적 연결(즉, n-형 층(7)을 통해 n-형 나노와이어 코어들(2)에의 전기적 연결)을 제공하기 위해서, 전극을 배열하기 위한 버퍼층(7)에 액세스하는 것이다.
도 4c를 참조하면, 다음 단계는 비-활성 영역 및 p-패드 영역 상에서 확장하는 2개의 서로 다른 두께들을 갖고, 포토레지스트 또는 또 다른 적합한 희생 물질층과 같은 희생층(10)을 형성하는 것이다. 포토레지스트 층은 비-활성 영역(13) 내에 나노와이어들을 완전히 덮어야 하며, 반면 이것은 LED 영역(14) 내 나노와이어들(1)을 부분적으로 덮어, LED 영역(14) 내 각 나노와이어(1)의 상부 부분이 노출되게 한다. 동일한 접촉 물질들이 n- 및 p-전극들, 접촉 패드들로서 액세스되어야 하는 영역들, 즉, n-패드 영역(11) 및 p-패드 영역(15)에서 사용될 것이라면, n-패드 영역(11)은 바람직하게 포토레지스트에 의해 덮이지 않는다. 이것은 도 4c의 좌측 부분에서 명백하게 보여진다. 당업자가 아는 바와 같이, 포토레지스트 층은 예를 들면, 포토레지스트를 피착하고 2개의 마스크들 및 2번의 노광들 및 2번의 현상, 혹은 포지티브 포토레지스트(또는 반대로 네거티브 포토레지스트에 대해서)을 위해서는 영역(13)에서보다 영역(14)에서 더 큰 진폭 노광을 사용함으로써 형성될 수 있다. 또한, 포토레지스트는 복수의 층들을 포함할 수 있다(예를 들면, 영역들(13, 14)에선 제 1 레지스트를 형성, 노광 및 현상하고 이어 제 1 레지스트상에 영역(13) 내에서만 제 2 레지스트를 형성, 노광 및 현상한다). 요망된다면, 포토레지스트(10)은 층들(9, 6)을 패터닝하기 위해 도 4b에서 사용되는 포토레지스트 층(12)의 부분을 포함할 수 있다. 이 경우에, 포토레지스트 층(12)은 영역(13)(또는 반대로 네거티브 포토레지스트에 대해서)에선 아니고 영역들(14, 15)에선 위에 기술된 방법들을 사용하여 2회째 노출되고 이어 영역(15)에선 완전히 그리고 영역(14)에선 부분적으로 현상된다.
도 4d을 참조하면, 다음 단계는 포토레지스트 패턴(10)의 바깥에 노출된 LED 영역(14) 내 나노와이어들의 적어도 노출된 상부 부분들 상에 보호층(9)을 제거하는 것이다. 이것은 마스킹 층(6)(예를 들면, 실리콘 질화물) 또는 반도체 버퍼층(7) 또는 반도체 나노와이어들(1)이 아니고 산화물 보호층(9)을 선택적으로 에칭하는 선택적 에칭에 의해 행해질 수 있다. 요망된다면, 층(9)은 마스킹 층(6) 위에 추가의 전기적 절연을 제공하기 위해 층(9)이 반도체 물질과 각각의 전극 간에 접촉에서 인터페이스하지 않는 영역들에선 남겨질 수 있다. 예를 들면, 실리콘 질화물 마스킹 층(6)과 조합하여 이러한 영속적인 보호층(9)으로서 알루미늄 산화물 층이 사용될 수 있다.
그후에 p-전극층(16)이 피착된다. p-전극은 고양되고 나노와이어들(1) 사이에 좁은 공간 안으로 깊게 아래로 확장할 필요가 없기 때문에, 스퍼터링 또는 증발과 같은 조준선 공정들이 사용될 수 있다. 물론, n-전극층은 n-패드 영역(11)이 노출되기 때문에 동시에 형성된다. p-전극(16)은 버퍼층(7)이 p-패드 영역에선 마스킹 층(6)에 의해 덮이기 때문에 p-패드 영역(15)에선 n-형 버퍼층(7)과 접촉하지 않음에 유의한다. 이에 따라, p-전극과 n-버퍼층/n-나노와이어 코어들 사이에 단락회로가 회피된다. 그러나, n-전극을 형성하기 위해 층(16)의 좌측 부분이 사용된다면, 층(16)의 이 부분은 n-패드 영역(11) 내 나노와이어들 사이에 노출된 버퍼층(7)에 접촉한다. 층(16)은 포토레지스트(13)에 의해 덮이는 비-활성 영역(13) 내 나노와이어들(1)에 접촉하지 않음에 유의한다.
도 4e을 참조하면, 다음 단계는 p-패드 영역(15), LED 영역(14) 및 n-패드 영역(11)에 또 다른 포토레지스트 패턴(17)을 남기는 또 다른 리소그래피 단계를 행하는 것이다. 이것은 도 4d에 도시된 장치 상에(비-활성 영역(13) 내 레지스트 패턴(10)을 덮인 금속 전극(16) 위를 포함하여) 또 다른 포토레지스트 층을 형성하고 포토레지스트를 노광 및 현상하여 레지스트 패턴(10)이 덮인 금속 전극(16)의 양측 상에 포토레지스트 패턴(17)을 남게 함으로써 행해질 수 있다.
도 4f를 참조하면, 다음 단계는 전극 물질이 이전 단계로부터 레지스트 패턴(17)에 의해 덮이지 않은 영역들 상에, 즉, 비-활성 영역(13) 내 전극 물질(16)을 제거하는 것으로, 이것은 포토레지스트 패턴들(10, 17)을 제거하지 않는 선택적 건식 또는 습식 에칭에 의해 행해질 수 있다. 이것은 전극층(16)이 불연속이 되어 n-패드 영역(11)과 활성 p-패드 영역들(14, 15) 사이에 비-활성 영역(13) 내에서 제거되게 한다.
도 4g을 참조하면, 다음 단계는 모든 남아 있는 포토레지스트(10, 17)의 제거이며, 이것은 용해 및/또는 플라즈마 에칭에 의해 행해질 수 있다. 이것은 p-전극층(16)이 LED 영역(14) 내 나노와이어들(1) 사이에서 자유로이 매달리게 둔다. 이것은 전극(16), 나노와이어들(1)과 마스킹 층(6) 사이에 빈 공간(18)을 가진 공중-가교를 형성한다.
선택적으로, 포토레지스트 층은 가교 층 밑에 남겨질 수도 있을 것이며 이어 다른 물질 선택들이 행해질 수 있다.
이에 따라, 가교된 p-전극 밑에 물질을 남기는 것이 요망되는 경우에, 공정은 수정되어야 한다. 전체 장치에 포토레지스트를 도포하는 대신에, 가교된 p-전극이 위치되어질 곳에 스핀-온 글래스, 폴리머, 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 질화물)과 같은 또 다른 물질이 피착된다. 이들 물질들은 포토레지스트를 제거하는 에치에 의해 영향받지 않을 것이다. 층들은 광을 안내하거나, 추출 특성들을 변경하거나, p-접촉과 n-측 사이에 격리를 추가하거나 p-측에의 전기적 전도율을 증가시키는 목적들을 가질 수도 있을 것이다.
도 4h를 참조하면, 마지막으로, 아직 존재하여 있을 수 있는 비-활성 영역(13) 상에 보호층(9)의 잔류물들이 제거된다. 이에 따라, 층(16)은 n-패드 영역(11) 내 n-버퍼층(7)에 접촉하는 n-전극(16b) 뿐만 아니라, 나노와이어(1) p-쉘들(3)의 선단들에 접촉하고 p-패드 영역 내 마스킹 층(6)에 접촉하는 p-전극(16a)을 형성한다. 도 5는 발명의 이 실시예에 따라 가교된 p-전극의 2개의 주사전자현미경 상들 도시한 것이다. 공중-가교된 p-전극을 가진 비-활성 영역과 LED 영역 간에 교차를 좌측에서 볼 수 있다.
층(16)은 비-활성 영역(13)에서 제거되었기 때문에, p- 및 n-전극들 둘 다를 형성하기 위해 동일한 층(16)이 사용될 수 있다. 이에 따라, 도 4a 내지 도 4h에 의해 도시된 위에 공정 순서에서, p-전극 및 n-전극은 동일 단계에서 피착된다. n-전극층(16b)은 버퍼층(7)의 제 1 부분 상에 n-패드 영역(11)을 포함한다. p-전극층(16a)은 LED 활성 영역(14) 내 나노와이어들 상에, 혹은 LED 활성 영역 내 나노와이어들에 이웃한 버퍼층(7) 상에 유전체 마스킹 층(6) 상에 p-패드 영역(15)을 포함한다. n-패드 영역 및 p-패드 영역은 p-전극(즉, 이들 나노와이어들은 광을 방출하지 않는다)과 접촉하지 않는 더미 나노와이어들(1)을 포함하는 비 활성 영역(13)에 의해 분리된다.
그러나, 대안적 제 2 실시예에서, p-전극은 제 1 단계에서 제공되며, n-전극은 나중 단계에서 다른 물질로부터 형성된다. 이러한 공정은 도 4i 내지 도 4s에서 개시되고 이하 간략히 기술될 것이다. 도 4a ~ 도 4h로부터 동일 요소들 및 단계들의 설명은 간략성을 위해 반복되지 않을 것이다.
제 2 실시예 방법에서 제 1 두 단계들은 제 1 실시예 방법과 동일한데, 즉 도 4a 및 도 b는 도 4i 및 도 4j와 동일한 단계들을 나타낸다. 그러나, 보호층(9) 및 마스킹 층(6)은 도 4b에서와 같이 도 4j에 n-패드 영역(11) 내에선 제거되지 않는다.
다음 단계에서, 제 1 실시예에서와 같이 n-패드 영역(11)에서 어떠한 나노와이어들도 덮이지 않은 채로 있지 않게 2개의 서로 다른 두께들로 희생(예를 들면, 레지스트) 층(10a)이 피착된다. 이에 따라, 도 4k의 좌측에서 영역(11) 내 나노와이어들은 n-패드 영역(11) 내 맨 좌즉에 나노와이어들이 완전히 덮이지 않는 도 4c에서와는 반대로, 비-활성 영역(13) 내 중앙에 나노와이어들처럼 전체적으로 덮여짐을 알 수 있다. LED 영역(14) 내 나노와이어들은 포토레지스트(10a) 내 상부 상에서 부분적으로 노출된다. p-패드 영역(15)은 포토레지스트 패턴(10a) 내에서 완전히 노출된다.
도 4l은 영역(13) 내 나노와이어들의 p-쉘(3)과 p-전극 간에 접촉을 제공하기 위해서, 보호층(9)이 LED 영역(13) 내 노출된 나노와이어 선단들로부터 적어도 부분적으로 제거됨을 도시한다.
이어서, 도 4m에 도시된 바와 같이 p-전극층(16)이 피착된다. 층(16)은 전체 구조를 덮는다. 비활성 13 및 n-접촉 11 영역들은 이제 포토레지스트(10a))에 의해 덮여지며 층(16)은 포토레지스트(10a) 위에 형성된다. 층(16)은 LED 영역(14) 내 나노와이어들의 노출된 p-쉘들(3) 및 p-패드 영역(15) 내 마스킹 층(6)에 접촉한다.
도 4n에 도시된 바와 같이, 제 2 포토레지스트 패턴(17a)은 이제 LED 영역(14) 및 p-패드 영역(15) 내 p-전극층(16) 상에 제공된다. 포토레지스트 패턴(17a)은 영역들(13, 11)에서 제거된다. 이에 따라, 층(16)은 영역들(11, 13) 내에서 노출된다.
이어, 노출된 p-전극층(16)은 도 4o에 도시된 바와 같이, 선택적 에칭에 의해 영역들(11, 13)로부터 제거된다.
도 4p에 도시된 바와 같이, p-전극층(16)이 LED 영역(14) 내 나노와이어들 사이에 밑에 빈 공간들(18)을 가진 공중-가교를 형성하고 영역(15) 내에서 p-접촉 패드를 형성하게 모든 포토레지스트(10a, 17a)가 제거된다.
다음에, 도 4q에서 볼 수 있는 바와 같이, n-패드 영역(11)이 아니라 영역들(13, 14, 15)을 덮기 위해 새로운 포토레지스트 패턴(19)이 도포된다. 노출된 영역(11)으로부터 보호층(9) 및 마스킹 층(6)이 제거된다.
이어, 도 4r에 도시된 바와 같이 전체 구조 상에 N-전극층(20)이 피착된다. 층(20)은 Ti 및 Al 부-층들 혹은 임의의 다른 적합한 금속을 포함할 수 있다. 층(20)은 영역(11) 내 노출된 버퍼층(7) 및 "더미" 단락된 나노와이어들에 접촉한다. 층(20)은 영역들(13, 14, 15) 내 포토레지스트(19) 상에 의지한다.
도 4s는 영역(11) 내 남아 있는 층(20)이 n-전극을 형성하게, 영역들(13, 14, 15) 내 층(20)을 리프트 오프하기 위해서 포토레지스트 패턴(19)이 제거되는 리프트 오프 단계를 도시한 것이다. 비-활성 영역(13) 내엔 전극층들(16, 20)이 없다. 이것은 층(16, 20)의 단락을 방지한다. 더미 나노와이어들은 비-활성 영역(13) 내 위치된다.
도 4h 및 도 4s는 각각 p-전극(16a, 16) 및 n-전극(16b, 20)에의 접촉들(예를 들면, 리드 와이어들 또는 범프 전극들)의 형성 전에 장치들을 공정 중에 도시한 것이다. 그러나, 도 6, 도 10 또는 도 12에 관련하여 기술된 접촉들이 각각 p-패드 영역(15) 및 n-패드 영역(11) 내 p-전극에 대해 행해짐을 알아야 한다. 또한, 위에 언급된 바와 같이, p-패드 영역(15)은 도 4h 및 도 4s에 도시된 바와 같이 나노와이어들 사이가 아니라 나노와이어들(예를 들면, 영역들(14, 15)이 조합된다) 위에 있을 수 있다.
하부 방출 나노와이어 LED 구조를 형성하기 위한 방법의 다음 제 3 구현이 도 6a ~ 도 6h을 참조하여 기술된다. 이 구현에서, n-측 및 p-측에 연결하기 위한 패드들은 나노와이어 LED를 형성하는 나노와이어들에 이웃한, n-패드 영역들 및 p-패드 영역들 내에 각각 다시 형성된다. 그러나, 발명은 이것으로 제한되지 않는다. 위에 기술되었던 동일한 요소들은 간략성을 위해 이하 다시 기술되지 않을 것이다.
도 6a는 도 4a와 유사한 구조를 도시한 것이다. 도 4a에 관하여 앞서 기술된 바와 같이, 2개의 두께들을 가진 포토레지스트 층 또는 패턴(10b)은 비-활성 영역(13) 내 나노와이어들을 완전히 덮으며, LED 영역(14) 내 나노와이어들을 부분적으로 둘러싸며, 상부 나노와이어 부분들은 노출되게 한다. n-패드 영역(11) 및 p-패드 영역(15)은 개방되고 포토레지스트 패턴(10b)에 의해 덮이지 않는다.
도 6b를 참조하면, 다음 단계에서, LED 영역(14) 내 나노와이어들의 노출된 상부 부분 상에 보호층(9)이 선택적으로 제거된다. 이어, p-전극층(16c), 전류 스프레드 층(16d) 및 하나 이상의 반사체 층들(16e)이 예를 들면 스퍼터링 또는 증발에 의해 전체 장치 상에 피착된다. 이들 층들 중 하나 이상은 적어도 한 도전성 층이 형성되는한, 생략될 수도 있다(예를 들면, 별도의 미러가 사용될 것이라면, 반사체 층(16d)은 생략될 수도 있다).
도 6c를 참조하면, 다음 단계에서, 포토레지스트(10b)은 층들(16c, 16d, 16e)을 리프트 오프하기 위해 제거되고, 선택적으로 이에 이어 층들의 특성들을 조율하기 위해 열 처리가 이어진다. 이것은 영역들(11, 14, 15) 내에 층들(16c ~ 16e)을 남긴다. 위에 기술된 빈 공간들(18)을 가진 공중 가교가 영역(14) 내에 형성된다. 이것은 도 6d에 도시된 바와 같이, p-전극(22) 및 n-전극들(23) 내에 층(16c ~ 16e)을 분리한다.
도 6d를 참조하면, 다음 단계에서, 요망된다면, 비-활성 영역(13) 상에 보호층(9)의 잔류물들이 제거된다.
도 6e를 참조하면, 다음 단계에서, 땜납 볼 범프들(SBB)(예를 들면, p-범프(21) 및 n-범프(21b))가 각각 p-패드(15) 및 n-패드(11) 영역들에 부착된다. p-패드 영역(15)에서, p-전극(22)은 마스킹 층(6)에 의해 n-버퍼층(7)으로부터 격리된다. p-전극(22)은 영역(14) 내 p-범프(21a)와 p-쉘들(3) 간에 전기적 접촉을 제공한다. n-전극(23)은 n-범프(21b)와 n-버퍼층(7)와 n-코어들(2) 간에 접촉을 제공한다. 이에 따라, 버퍼층은 n-전극/n-범프에 의해 액세스되며, 쉘들은 LED들에의 외부 전기적 연결을 제공하기 위해 p-전극/p-범프에 의해 액세스된다.
도 6f를 참조하면, 다음 단계에서, 칩, 즉, LED 구조는 뒤집어지고 범프들(21a, 21b) 상에 남아 있는 도전성 접착물(23)에 담군다. 전기적 전도율을 제공하는 것에 더하여, 도전성 접착물은 방열 특성들을 개선할 수 있다.
도 6g을 참조하면, 다음 단계에서, p- 및 n-전극들(25, 26)이 선-가공된 캐리어(24) 상에 칩이 장착된다. SBB 배열에 관련하여 기술되었을지라도, 리드 와이어 또는 리드 프레임 연결들과 같은 다른 접촉 대안들이 존재함을 당업자는 안다.
도 6h를 참조하면, 다음 단계에서, 칩과 캐리어 사이에 공간은 예를 들면 에폭시 물질(27)에 의해 언더필(underfill) 된다. 언더필은 구조적 견고성을 제공하며, 개선된 방열에 기여할 수도 있다.
도 6i를 참조하면, 다음 단계에서, Si 기판(5)은 버퍼층(7)을 노출하는 개구(28)를 형성하기 위해 예를 들면 습식 혹은 건식 에칭에 의해 완전히 혹은 부분적으로 제거된다. 요망된다면, 버퍼층(7)은 나노와이어(1) 기부들을 노출하기 위해 개구(28)를 통해 제거될 수도 있다.
도 7은 땜납 범프가 나노와이어들 상에 배열된 방법의 이 구현에 의해 얻어진 나노와이어 구조를 도시한 것이다. p- 및 n-전극들은 p-접촉(29) 및 n-접촉(30)을 사용하여 캐리어 웨이퍼를 통해 액세스된다. 이것은 버퍼층(7)을 통해 LED 영역들(14)로부터 광을 방출하는 하부 방출 LED 장치를 형성한다.
위에 언급된 바와 같이, 나노와이어들은 pn 또는 pin 접합을 형성하는 위에 예시된 반경방향 헤테로구조들과 같은 조성적으로 서로 다른 물질들, 도전형 및/또는 도핑의 헤테로구조들을 포함할 수 있다. 또한, 나노와이어 코어 내에 축상(axial) 헤테로구조들이 형성될 수도 있다. 이들 축상 헤테로구조들은 나노와이어 LED에서 광 발생을 위해 사용될 수 있는 pn- 또는 p-i-n-접합들을 형성할 수 있다. 도 8은 가교 전극(8) 배열을 가진 p-측(3) 상에서 접촉되는 축상 pn-접합들(예를 들면, 축상 방향으로 n-부분(2) 위에 위치된 p-부분(3))을 가진 복수의 나노와이어들을 개요적으로 도시한 것이다.
본 발명이 나노와이어 LED들의 접촉에 관하여 기술할지라도, 전계효과 트랜지스터들, 다이오드들과 같은 다른 나노와이어 기반 반도체 장치들, 및 특히, 광검출기들, 태양전지들, 레이저들, 등과 같은 광 흡수 또는 광 발생을 수반하는 장치들이 동일 방식으로 접촉될 수 있고, 특히 가교 배열이 임의의 나노와이어 구조들 상에 구현될 수 있음을 알 것이다.
상부, 하부, 기부, 횡방향, 등에의 모든 언급들은 단지 이해를 용이하게 위해 도입되고, 구체적 방위로 제한하는 것으로서 간주되어서는 안 된다. 또한, 도면들에서 구조들의 치수들은 반드시 축척에 맞지는 않는다.
발명의 또 다른 측면에서, 위에 기술된 바와 같은 나노구조들 어레이들에 접촉하기 위한 공정들이 제공된다. 이러한 공정들 및 결과적인 장치들이 도 9 ~ 도 16을 참조하여 이하 기술될 것이다. 기술된 방법들은 LED 장치들을 하부 방출이 되게 한다.
일반적으로, 접촉은 방출된 광을 장치의 버퍼층을 통해 반대방향으로 보내기 위해서 각 개개의 발광 나노요소의 상부 부분들에 혹은 가까이에, 즉 인접하여 이를테면 미러와 같은 반사성 수단을 제공하는 것을 수반한다.
이에 따라, 도 9에서, 위에 기술된 바와 같이 제공된, p-접촉(90)이 투명하며 인듐 주석 산화물(ITO)과 같은 도전성 산화물로 적합하게 만들어지는 제 1 실시예가 도시되었다. 알 수 있는 바와 같이, 이 p-접촉층은 얼마간에 토폴로지를 나타낼 것이다. 일부 실시예들에서, 이 토폴로지는 미러(92)를 제공할 때 평탄화될 수 있다. 이것은 평탄화가 손상을 야기함이 없이 수행될 수 있게 하는 두께로 스피닝 기술에 의해 예를 들면, 투명 유리 층(91)(예를 들면, 스핀-온 글래스, SOG)을 적용함으로써 행해질 수 있다.
유리 층은 연마, 리플로 및/또는 에칭과 같은 적합한 방법들에 의해 평탄화될 수 있다.
바깥으로부터 p-접촉에 접촉을 만들기 위해서, 유리 층 내에 구멍(93)이 제공된다. 이 구멍은 포토레지스트 마스크를 사용하여 유리 층(91)을 에칭함으로써, 이를테면 건식 에칭에 의해 만들어진다.
충분한 평탄도가 달성되었을 때, Ag와 같은 반사성 물질(92)이 유리 층(91)상에 피착된다. 원리적으로, 어떠한 다른 반사성 도전성 물질이든 사용될 수 있을 것이다. 피착 방법들은 스퍼터링, 금속 증발, 전기도금 및 무전해 도금에서 선택될 수 있다. 적합하게, 반사성 층이 약 500 ~ 1000nm의 두께로 제공될 수 있다. 알 수 있는 바와 같이, Ag 층(92)은 유리 층 내 구멍(93) 내에도 피착되고 이에 따라 전기적 접촉을 확립할 것이다.
캐리어 기판에 본딩하기 위해서, 공융 본딩 방법이 사용될 수 있다. 예를 들면, AuSn 층(95)과 같은 본딩 매질이 사용될 수 있다. 그러나, 확산 장벽(96)이 먼저 반사성 층(92) 상에 적합하게 제공될 수 있다. 확산 장벽은 예를 들면 Ti, Ni, Pd, 등으로부터 선택된 적합한 금속층 형태일 수 있다.
공융 본딩은 당업자에게 그 자체가 공지되어 있고 상세히 기술되지 않을 것이다. 본딩 물질은 도 10에 도시된 캐리어(100A) 상에 혹은 LED 장치 표면 상에 제공될 수 있다고 언급하는 것만으로 충분하다. 캐리어 및 LED 장치는 약간의 압력 및 선택적으로 가열 하에 접촉하게 된다.
대안적 실시예에서, 공융 본딩층(95) 대신에 도금된 본딩층(95)가 사용될 수도 있다. 도금된 본딩층(95)은 확산 장벽(96) 상에 전기도금 혹은 무전해 도금에 의해 도금되는 구리 또는 구리 합금과 같은 임의의 적합한 금속층을 포함할 수 있다. 도금 후에, 층(95)은 바람직하게는 이의 표면을 평탕화하기 위해 연마되고 이어 캐리어(100A)에 융합 본딩된다. 바람직하게, 캐리어(100A)는 이의 상측(즉, 본딩) 표면 상에, 구리 또는 구리 합금과 같은, 도금된 본딩 층(95)과 유사한 물질의 융합 본딩층(103)을 내포한다. 도금된 본딩층(95)은 도 10에 도시된 바와 같이, 캐리어(100A)에 LED 장치를 융합 본딩하기 위해 융합 본딩층(103)에 융합 본딩된다.
본딩이 종료되었을 때, LED 장치의 방출 표면을 형성할 버퍼층(7)(예를 들면 도 2에서 AlGaN 층(7))을 노출시키기 위해 원래의 기판(예를 들면, 도 2에서 기판(5))이 제거된다. 버퍼층의 표면은 GaN에 접촉할 수 있도록 AIN(버퍼층의 부분일 수도 있는)을 제거하기 위해 선택적으로 에칭되며 및/또는 광 아웃커플링을 증가시키기 위해 거칠어진다.
마지막으로, 적합하게 Ti/Al 또는 다른 적합한 금속 물질(들)로 만들어지는 n-접촉층(94)은 와이어 본딩을 위한 기부를 제공하기 위해 버퍼층(7)의 선택된 영역들 상에 피착된다. 이와 같이 제작된 전체 조립체는 이제 도 10에 도시된 바와 같이, 도전성 물질(103) 및 공융 본딩층(95)을 사용하여 마운트 구조(100A)로 "플립-칩"된다. 적합하게 실리콘(silicone) 또는 유사한 물질로 만들어진 보호 "벌브"(101)가 전체 구조 상에 제공될 수 있다. 도전성 와이어(102)는 마운트 구조(100B)의 제 2 부분에 접촉층을 전기적으로 연결 할 수 있다.
이제 도 11 및 도 12로 돌아가서 또 다른 실시예가 기술된다. 여기에서, p-접촉(90)을 "가교된" 접촉로서 제공하는 대신에, p-접촉(90)은 전체 발광 나노 요소를 덮는데, 즉 물질은 나노 요소들 사이에서 그리고 나노 요소들(1)의 사이드들 을 따라 절연(6)(마스크 층)까지 아래로 줄곧 확장한다. 이것은 개구들 -이를 통해 나노 요소들(1)이 돌출한다- 을 내포하는 연속한 접촉층(90)을 포함하는 "반-콘포멀" 접촉이라 지칭된다. 도 11에서 알 수 있는 바와 같이, 모든 나노 요소들(1)이 이 반-콘포멀 접촉층(90)으로 코팅되는 것은 아니다.
제 2 세트의 나노 요소들(1)이 아니라 제 1 세트 상에 접촉층(90)을 형성하기 위해서 제 2 세트의 나노 요소들 상에 마스크(예를 들면, 포토레지스트)가 형성될 수 있고, 노출된 제 1 세트의 나노 요소들 상에 그리고 마스크 상에 접촉층이 피착된다. 이어, 마스크는 제 1 세트의 나노 요소들 상에 그리고 이들 사이에 접촉층(90)을 남기면서 제 2 세트의 나노 요소들(1)위로부터 접촉층(90)을 제거하기 위해 리프트 오프된다. 대안적으로, 접촉층(90)이 전체 장치 상에 피착되고 이어 포토그소그래피 및 에칭을 통해 패터닝될 수도 있다(예를 들면, 제 1 세트의 나노 요소들 상에 층(90) 상에 포토레지스트 마스크를 형성하고 제 2 세트의 나노 요소들 위에 층(90)의 부분을 에칭함으로써). 접촉층(90)이 스퍼터링과 같은 임의의 적합한 방법에 의해 피착될 수 있다.
이 반-콘포멀 p-접촉이 피착되었을 때, 나노 요소들(1) 사이에 위치된 접촉층(97) 위에 공간들을 채우기 위해서, 실리콘 산화물, 등과 같은, 전기적 절연 물질(97)이 피착된다. 그러나, 이 물질은 도 11 및 도 12에서 볼 수 있는 바와 같이, 미러층(92)이 접촉층(90)에 전기적으로 접촉하게 하기 위해서, 스핀 온 유리 층(91) 내 구멍(93) 내에 나노 요소들 중 일부 위에 위치된 접촉층(90)의 상측 부분을 노출시키기 위해 나노 요소들(1)의 높이의 부분까지만 피착된다. 이후에, 공정은 도 9 및 도 10을 참조하여 기술된 실시예에서와 동일하며 여기에서는 반복되지 않을 것이다.
위에 기술된 장치의 또 다른 변형예가 도 13 및 도 14에 개시된다. 여기에서, 나노 요소들 사이에 표면 및 또한 높이의 약 90% 이상이 아니라 어떤 높이까지 개개의 나노 요소들의 둘레를 덮기기 위해 p-접촉(90)이 피착된다. 바람직하게 약 30 ~ 90%, 이를테면 나노 요소 높이의 약 80%가 코팅된다. 접촉은 개구들 -이를 통해 나노 요소들(1)이 돌출한다- 를 내포하는 연속한 접촉층(90)을 포함한다. 이 실시예에서, 절연층(97) 및 스핀 온 유리 층(91)을 통하는 구멍(93)은 미러층(92)이접촉층(90)에 전기적으로 접촉할 수 있게 접촉층(90)(예를 들면, 나노 요소들(1) 사이에 마스크 층(6) 상에 층(90)의 수평 부분)의 하측 부분까지 아래로 확장한다. 다시, 이 실시예에서, 장치를 완성하기 위해 도 9 및 도 10을 참조로 기술된 것과 동일한 절차가 사용되며 여기에서는 반복되지 않을 것이다.
또 다른 실시예에서, 도 15 및 도 16에 도시된 바와 같이, p-접촉층 및 미러층은 조합되거나 단일의 층(92)으로 통합된다. 미러층(92)은 나노 요소들 간에 가교될 수 있다. 예를 들면, 반사성 미러층(92)은 나노 요소들 사이에 위치된 절연 물질(97) 상에 위치되고 미러층이 나노 요소들에의 p-형 접촉으로서 작용하게 절연 물질(92) 내 노출된 나노 요소들(1)의 일부의 상부 부분들과 접촉할 수 있다. 이 실시예에서, 스핀 온 유리 층(91) 및 구멍은 생략될 수도 있다. 일체화된 미러/p-접촉층(92)은 도 4a ~ 도 4f을 참조하여 기술된 절차들에 의해 형성될 수 있다. 이에 따라, 반사성 p-접촉층(92)이 형성된 후에, 반사성 p-접촉(92)의 오염 없이 장벽(96) 상에 형성된 본딩층(95)을 사용하여 후속 공융 본딩을 할 수 있게 반사성 접촉층(92) 상에 확산 장벽(96)이 제공된다. 이어, 결과적인 조립체는 위에 기술된 바와 같이 그리고 도 16에 도시된 바와 같이 공융 본딩에 의해 마운트 구조로 "플립-칩" 된다.
도 1 ~ 도 8에 도시된 것들과는 다른 나노 요소들 혹은 나노구조들(1)이 도 9 ~ 도 16의 실시예들에서 사용될 수 있음에 유의한다. 도 17 ~ 도 20은 도 9 ~ 도 16의 실시예들에서 사용할 수 있는 나노 요소들 또는 나노구조들(1)의 몇몇 대안적 실시예들을 도시한 것이다. 구체적으로, 도 17~ 도 20은 도 1 및 도 2에 개시된 것들과 동일한 일반적은 구성을 가진 나노 요소(1)를 도시한 것으로, 즉, 나노 요소(1)는 n-형 나노와이어 코어(2), 및 선택적으로 나노와이어 코어(2) 및 중간 활성층(4)을 적어도 부분적으로 둘러싸는 p-형 쉘(3)을 갖는다. 나노 요소는 기판(5) 상에 제공된다.
모든 도 17 ~도 20에서, 기반 구조 상에 제공된 층들 중 어느 것이든 매우 반사성 또는 매우 투명할 수 있다. 그러나, 도 17 ~ 도 20에 도시된 모든 층들이 투명하다면, 하부 방출 장치를 제공하기 위해서 상부 상에 추가의 반사성층이 요구된다. 또한, 이웃한 나노 요소들이 어떻게 인접한 관계로 제공되는지가 점선들로 도시되었다.
도 17은 나노 요소(1) 상에 p-접촉층(170)을 도시한 것이다. 이 층은 적합하게 금속, TCO 또는 도전성 폴리머로부터 만들어지며, 나노 요소의 측벽들을 그리고 선택적으로 기판 표면 위(예를 들면, 기판(5) 위에 버퍼층(7) 상에 마스크 층(6) 위) 및/또는 나노 요소들의 측벽들에 더하여 나노 요소들의 선단들 위를 덮는다. 이 층은 나노 구조를 위한 p-접촉층을 구성한다. 이 층을 형성하는 물질은 매우 반사성 또는 매우 투명할 수도 있을 것이다.
또한, 기판(5)의 표면(만)을 덮는 금속, TCO 또는 도전성 폴리머와 같은 또 다른 도전성 층(172)이 제공될 수도 있는데, 즉 도전성 층(172)은 나노 요소들의 측벽들 위까지는 확장하지 않는다. 그보다는, 도전성 층(172)은 이웃한 나노 요소들 사이에 도전성 연결을 형성하며, 이에 따라 전도 전도 용량을 증가시키게 의도된다. 이 층(172)을 위한 물질은 높은 방열 특성들을 제공하게 선택되어야 한다. 물질은 매우 반사성이거나 매우 투명할 수도 있을 것이다.
마지막으로, 누설, 주변으로부터 영향을 감소시키고, 또한 광 추출 특성들을 수정하기 위해서, 폴리머, 산화물, 질화물 혹은 유사한 절연 물질들과 같은 전기적 절연 패시베이트 층(174)(도 9에 참조부호 97)이 나노 요소에 제공될 수도 있다. 패시베이트 층을 위한 물질은 높은 방열 특성들을 제공하게 선택되어야 하고 매우 반사성이거나 매우 투명할 수도 있을 것이다.
도 18에 도시된 실시예는 도 17에 실시예와 동일한 일반적인 구성을 갖는다. 그러나, 여기에서 구조는 금속, TCO 또는 도전성 폴리머와 같은 또 다른 도전성 층(176)로 덮인다. 이 층(176)은 나노 요소 선단들을 덮으며, 이웃한 나노 요소들(예시 목적들을 위해, 이웃 요소는 점선들로만 도시되었다) 사이에 가교(178)을 생성하기 위해 횡방향으로 더욱 확장한다. 이 층(176)의 목적은 도 17에서 층(172)과 같이, 전류 전도 용량을 증가시키는 것이다. 바람직한 실시예에서, 이 층(176)은 구조를 위한 실제 p-전극층을 형성한다. 바람직하게, 이 층은 동작에서 장치를 하부 방출이 되게 하기 위해 반사성이다. 이러한 경우에, p-접촉층(170)은 선택적이다. 또 다른 도전성 층(176)을 위한 물질은 높은 방열 특성들을 제공하게 선택되어야 하고, 매우 반사성이거나 매우 투명할 수도 있을 것이다. 이 실시예에서, 패시베이트 층(174)은 도 17에서와 같이 전체 구조 상에 걸쳐 확장하지 않으나, 하부 로부터 측벽들을 따라 그리고 위쪽으로(예를 들면, 나노 요소의 하부로부터 나노 요소 높이의 50 ~ 90%을 따라)로 어느 정도까지만 확장한다. 이에 의해, 이것은 가교된 전극층(176)에 대한 지지부를 형성한다.
도 19는 유사한 기부 구조를 가진 또 다른 실시예를 도시한 것이다. 그러나, 이 실시예에서, p-접촉층(170)은 나노 요소의 수직 측벽들 상에서만 확장한다. 또 다른 두꺼운 도전성 층(180)이 p-접촉층(170) 상에 제공된다. 이 층(180)은 금속, TCO 또는 도전성 폴리머와 같은 물질로부터 적합하게 만들어진다. 층(180)은 측벽들을 그리고 선택적으로 기판 표면(예를 들면, 기판(5) 상에 버퍼층(7) 위에 마스크 층(6) 상에) 위 및/또는 나노 요소들의 선단들 위를 덮으며, 장치의 전류 전도 용량을 증가시키게 의도된다. 이 층을 위한 물질은 높은 방열 특성들을 제공하게 선택되고, 이것은 매우 반사성이거나 매우 투명할 수 있다.
도 19(도 17 및 도 18에 도시된 것와 유사하게)에 도시된 전체 구조는 누설, 주변로부터 영향을 감소시키고 또한 광 추출 특성들을 수정하기 위해 폴리머, 산화물, 질화물 또는 유사한 것과 같은 패시베이트 층(174)으로 덮인다. 패시베이트 층을 위한 물질은 높은 방열 특성들을 제공하게 선택되어야 하고 매우 반사성이거나 매우 투명할 수 있다. 패시베이트 층(174)은 층(180)에의 전기적 접촉이 층(174) 내 구멍을 통해 만들어지게, 도전성 층(180)의 상부 및 사이드들을 덮을 수 있다.
도 20에서, 전체 구조에 걸쳐 확장하는 도전성 층(182)이 제공된 점에서, 즉, 기판 표면(예를 들면, 마스크 층(6) 표면) 및 나노 요소 측벽들과 나노 요소(이 구성은 "터틀-넥"이라 칭한다)의 선단을 덮는 점에서, 도 17에 도시된 구조와는 다른 구조가 도시되었다. 또한, 여기에서 목적은 전류 전도 용량을 증가시키는 것이다. 물질은 높은 방열 특성들을 제공하게 선택되고, 매우 반사성이거나 매우 투명할 수 있다. 이 실시예에서, 층(170)은 선택적이다.
다시, 누설, 주변로부터 영향을 감소시키고 또한 광 추출 특성들을 수정하기 위해 폴리머, 산화물, 질화물 또는 유사한 것과 같은 패시베이트 층(174)이 제공된다. 패시베이트 층(174)은 층(182)에의 전기적 접촉이 층(174) 내 구멍을 통해 만들어지게, 도전성 층(182)의 상부 및 사이드들을 덮을 수 있다.
특히, 도면들이 필라 유사 기하구조를 가진 실시예들을 도시하고 나노 와이어 코어, 즉 "1차원적" 코어들에 기초할지라도, 코어들은 성장 조건들을 변경함으로써 각추 형상들과 같은 다른 기하구조들을 가질 수 있음을 알아야 함을 강조한다. 또한, 성장 조건들을 변경함으로써, 최종의 나노 요소는 각추 형상, 혹은 필라 유사와 각뿔 형상 사이의 임의의 형상을 가질 수 있다.
발명이 현재 가장 현실적이고 바람직한 실시예들인 것으로 간주되는 것에 관련하여 기술되었으나, 발명은 개시된 실시예들로 제한되지 않으며, 반대로 첨부된 청구항들의 범위 내에서 다양한 수정들 및 등가적 배열들을 포함하게 의도된 것임을 알아야 한다.

Claims (28)

  1. 광-전기 구조에 있어서,
    지지층 상에 나란히로 배열된 복수의 나노 요소들로서, 각 나노 요소는 적어도 제 1 도전형 반도체 나노 크기의 코어를 포함하고, 상기 코어 및 제 2 도전형 반도체는 pn 또는 pin 접합을 형성하는, 복수의 나노 요소들;
    상기 복수의 나노 요소들 상에 확장하며 상기 제 2 도전형 반도체의 적어도 부분과 전기적으로 접촉한 제 1 전극층; 및
    상기 구조의 제 2 도전형 반도체 사이드 상에 제공된 미러를 포함하는, 광-전기 구조.
  2. 제 1 항에 있어서, 상기 미러는 상기 제 1 전극층 상에 반사성 물질층으로서 제공된, 광-전기 구조.
  3. 제 2 항에 있어서, 상기 나노 크기의 코어들에 전기적으로 연결하는 제 2 전극층을 더 포함하는, 광-전기 구조.
  4. 제 3 항에 있어서, 상기 지지층은 기판 상에 n-형 반도체 버퍼층을 포함하며, 상기 버퍼층은 n-접촉으로서 작용하며, 상기 제 2 전극층은 상기 버퍼층과 접촉하는, 광-전기 구조.
  5. 제 1 항에 있어서, 상기 제 1 전극층은 반사성이며 상기 미러를 포함하는, 광-전기 구조.
  6. 제 2 항에 있어서, 상기 제 1 전극층은 투명한, 광-전기 구조.
  7. 제 2 항에 있어서, 상기 제 1 전극층의 두께는 150nm ~ 900nm인, 광-전기 구조.
  8. 제 3 항에 있어서, 상기 미러 상에 확산 장벽층을 더 포함하는, 광-전기 구조.
  9. 제 8 항에 있어서, 상기 확산 장벽층 상에 공융 본딩층 또는 도금된 본딩층을 더 포함하는, 광-전기 구조.
  10. 제 9 항에 있어서, 상기 제 1 전극 상에 투명한 절연층을 더 포함하고, 상기 투명 절연층은 상기 미러를 위한 평탄한 표면을 제공하며, 상기 미러는 상기 투명 절연층 내 개구를 통해 상기 제 1 전극층에 전기적으로 접촉하는, 광-전기 구조.
  11. 제 10 항에 있어서, 상기 구조는 상기 공융 본딩층 또는 상기 도금된 본딩층을 사용하여 캐리어 상에 접촉 전극들 상에 플립-칩 본딩되며, 상기 캐리어의 제 1 부분은 상기 공융 또는 상기 도금된 본딩층, 상기 확산 장벽층 및 상기 미러에 의해 상기 제 1 전극층에 전기적으로 연결되고, 상기 캐리어의 제 2 부분은 와이어에 의해 상기 제 2 전극층에 연결된, 광-전기 구조.
  12. 제 2 항에 있어서, 상기 제 2 도전형 반도체는 상기 나노 요소의 부분인 반도체 쉘을 포함하고, 각 나노 요소는 상기 코어, 상기 쉘 및 상기 코어와 상기 쉘 사이에 활성 영역을 내포하는 나노구조를 포함하는, 광-전기 구조.
  13. 제 2 항에 있어서, 상기 제 2 도전형 반도체는 상기 나노 요소의 부분이 아닌 벌크 반도체 요소를 포함하고; 상기 코어는 상기 제 1 도전형의 반도체 나노와이어 혹은 상기 제 1 도전형의 상기 반도체 나노와이어 및 상기 제 1 도전형의 적어도 한 반도체 쉘을 포함하며; 각 나노 요소는 상기 코어, 및 상기 코어와 상기 벌크 반도체 요소 사이에 활성 영역을 내포하는 나노구조를 포함하는, 광-전기 구조.
  14. 광-전기 구조 제조 방법에 있어서,
    지지층을 제공하는 단계;
    상기 지지층 상에 나란하게 배열된 복수의 나노 요소들을 제공하는 단계로서, 각 나노 요소는 적어도 제 1 도전형 반도체 나노 크기의 코어를 포함하고, 상기 코어 및 제 2 도전형 반도체는 pn 또는 pin 접합을 형성하는, 복수의 나노 요소들을 제공하는 단계;
    상기 복수의 나노 요소들 상에 확장하고 상기 제 2 도전형 반도체의 적어도 한 부분과 전기적으로 접촉한 제 1 전극층을 제공하는 단계; 및
    상기 구조의 제 2 도전형 반도체 사이드 상에 미러를 제공하는 단계를 포함하는, 광-전기 구조 제조 방법.
  15. 제 14 항에 있어서, 상기 제 1 도전형은 n-형을 포함하고, 상기 제 2 도전형은 p-형을 포함하고, 상기 제 1 전극층은 p-전극층을 포함하는, 광-전기 구조 제조 방법.
  16. 제 15 항에 있어서, 상기 n-형 코어들에 전기적으로 연결하는 제 2 n-전극층을 피착하는 단계를 더 포함하는, 광-전기 구조 제조 방법.
  17. 제 16 항에 있어서, 상기 지지층은 기판 상에 n-형 반도체 버퍼층을 포함하며, 상기 버퍼층은 n-접촉으로서 작용하며, 상기 n-전극층은 상기 버퍼층에 접촉하는, 광-전기 구조 제조 방법.
  18. 제 16 항에 있어서, 상기 제 2 도전형 반도체는 상기 나노 요소의 부분인 반도체 쉘을 포함하고, 각 나노 요소는 상기 코어, 상기 쉘 및 상기 코어와 상기 쉘 사이에 활성 영역을 내포하는 나노구조를 포함하는, 광-전기 구조 제조 방법.
  19. 제 16 항에 있어서, 상기 제 2 도전형 반도체는 상기 나노 요소의 부분이 아닌 벌크 반도체 요소를 포함하고; 상기 코어는 상기 제 1 도전형의 반도체 나노와이어 혹은 상기 제 1 도전형의 상기 반도체 나노와이어 및 상기 제 1 도전형의 적어도 한 반도체 쉘을 포함하며; 각 나노 요소는 상기 코어, 및 상기 코어와 상기 벌크 반도체 요소 사이에 활성 영역을 내포하는 나노구조를 포함하는, 광-전기 구조 제조 방법.
  20. 제 16 항에 있어서, 상기 제 1 전극층은 반사성이며, 상기 제 1 전극을 제공하는 단계 및 상기 미러를 제공하는 단계들이 동일 단계에서 행해지게, 상기 미러를 포함하는, 광-전기 구조 제조 방법.
  21. 제 16 항에 있어서, 상기 제 1 전극층은 투명하며, 상기 미러는 상기 제 1 전극층과 전기적으로 접촉하여 피착된 반사성 도전성 층을 포함하는, 광-전기 구조 제조 방법.
  22. 제 21 항에 있어서, 상기 제 1 전극층 상에 투명 절연층을 피착하는 단계, 상기 투명 절연층을 평탄화하는 단계 및 상기 투명 절연층 내에 개구를 형성하는 단계를 더 포함하고, 상기 반사성 도전성 층은 상기 제 1 전극층과 전기적으로 접촉하여 있게 상기 투명 절연층 상에 그리고 상기 개구 내에 피착되는, 광-전기 구조 제조 방법.
  23. 제 22 항에 있어서, 상기 투명 절연층은 스핀-온 글래스를 포함하는, 광-전기 구조 제조 방법.
  24. 제 22 항에 있어서, 상기 미러 상에 확산 장벽층을 피착하는 단계 및 상기 확산 장벽층 상에 공융 본딩층 또는 도금된 본딩층을 피착하는 단계를 더 포함하는, 광-전기 구조 제조 방법.
  25. 제 24 항에 있어서, 상기 구조를 공융 혹은 융합 본딩을 사용한 상기 공융 또는 상기 도금된 본딩층을 사용하여 캐리어 상에 접촉 전극들 상에 플립-칩 본딩하는 단계를 더 포함하는, 광-전기 구조 제조 방법.
  26. 제 25 항에 있어서, 상기 캐리어의 제 1 부분은 상기 공융 또는 상기 도금된 본딩층, 상기 확산 장벽층 및 상기 미러에 의해 상기 제 1 전극층에 전기적으로 연결되고, 상기 캐리어의 제 2 부분은 와이어에 의해 상기 제 2 전극층에 연결되는, 광-전기 구조 제조 방법.
  27. 제 17 항에 있어서, 상기 기판은 에칭, 연삭 또는 연마에 의해 제거되는, 광-전기 구조 제조 방법.
  28. 제 27 항에 있어서, 상기 버퍼층은 광의 추출을 증가시키기 위해 거칠어지거나 에칭되는, 광-전기 구조 제조 방법.
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