KR102066928B1 - 기판 구조체 제거 - Google Patents

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KR102066928B1
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마이클 슈르
알렉산더 도브린스키
맥심 에스. 샤탈로프
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센서 일렉트로닉 테크놀로지, 인크
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Abstract

광전자 디바이스에서 사용하기 위한 III 족 질화물 헤테로구조체와 같은 헤테로구조체의 제조가 설명된다. 헤테로구조체는 기판 구조체 상에 위치된 희생 층 상에서 에피택셜적으로 성장될 수 있다. 희생 층은 레이저를 사용하여 적어도 부분적으로 분해될 수 있다. 기판 구조체는 헤테로구조체로부터 완전히 제거될 수 있거나 또는 거기에 부착된 채로 남아 있을 수 있다. 헤테로구조체로부터 기판 구조체를 분리하기 위한 하나 이상의 추가적인 해법들이 사용될 수 있다. 헤테로구조체는 광전자 디바이스를 형성하기 위한 추가적인 프로세싱을 겪을 수 있다.

Description

기판 구조체 제거
관련 출원들에 대한 참조
본 출원은 2015년 07월 01일자로 출원된 미국 가특허 출원 번호 제62/187,707호에 대한 이익을 주장하며, 이는 이로써 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 반도체 제조에 관한 것으로서, 더 구체적으로는, 기판 구조체의 레이저-기반 제거에 관한 것이다.
하나 이상의 에피택셜적으로(epitaxially) 성장된 III 족 질화물 반도체 층들을 포함하는 기판들은, 예를 들어, 집적 회로(integrated circuit; IC) 디바이스들(예를 들어, 로직 프로세서들 및 메모리 디바이스들), 방사-방출 디바이스들(예를 들어, 발광 다이오드(light emitting diode; LED)들, 공진 공동 발광 다이오드(resonant cavity light-emitting diode; RCLED)들, 수직 공동 표면 방출 레이저(vertical cavity surface emitting laser; VCSEL)들), 방사 센싱 디바이스들(예를 들어, 광 센서들), 및 전력 제어 시스템들에서 사용되는 전자 디바이스들을 포함하는 매우 광범위한 반도체 구조체들 및 디바이스들을 제조하기 위하여 흔히 사용된다.
III 족 질화물 반도체 구조체들을 성장시키기 위하여, 현재 벌크(bulk) GaN 및 벌크 AlN 기판들과 같은 고 품질 벌크 반도체 기판들을 생산하기에 비싸기 때문에 격자 불일치 기판들이 전형적으로 사용된다. 다수의 경우들에 있어서, 사파이어가 격자 불일치 기판으로서 사용된다. 다른 기판들은, 예를 들어, 실리콘(Si), 탄화 실리콘(SiC)과 같은 반도체 재료들, III-V 유형 반도체 재료들, 및 당업계에서 공지된 다른 기판들을 포함한다.
개별적인 반도체 구조체들(예를 들어, 다이(die)들 또는 웨이퍼들)은 상대적으로 얇고 반도체 구조체들을 프로세싱하기 위한 장비를 가지고 핸들링하기 어려울 수 있다. 따라서, 소위 "캐리어(carrier)" 다이들 또는 웨이퍼들이 동작 반도체 디바이스들의 능동 및 수동 컴포넌트들을 포함하는 실제 반도체 구조체들에 부착될 수 있다. 캐리어 다이들 또는 웨이퍼들은 전형적으로 형성될 반도체 디바이스의 어떠한 능동 또는 수동 컴포넌트들도 포함하지 않는다. 이러한 캐리어 다이들 및 웨이퍼들은 본원에서 "캐리어 기판들"로서 지칭된다. 캐리어 기판들은 반도체 구조체들의 전체 두께를 증가시키며, 그 위에 제조될 반도체 디바이스의 능동 및 수동 컴포넌트들을 포함할 거기에 부착된 반도체 구조체들 내의 능동 및/또는 수동 컴포넌트들을 프로세싱하기 위하여 사용되는 프로세싱 장비에 의한 반도체 구조체들의 핸들링을 가능하게 한다.
반도체 구조체들의 제조 동안 기판들의 부분들을 분리하기 위하여 레이저 리프트-오프(lift-off)가 사용될 수 있다. 예를 들어, 예시적인 접근 방식에 있어서, 에피택셜 층이 제 1 기판 상에 성장될 수 있으며, 개별적인 칩들이 에피택셜 층 내에 형성될 수 있다. 제 2 기판이 에피택셜 층에 결합될 수 있다. 레이저가 제 1 기판을 가열하고, 제 1 기판을 에피택셜 층으로부터 릴리즈(release)한다. 개별적인 칩들은 제 2 기판에 부착된 채로 남아 있는다.
본 발명의 측면들은 광전자 디바이스에서 사용하기 위한 III 족 질화물 헤테로구조체(heterostructure)와 같은 헤테로구조체를 제조하기 위한 해법을 제공한다. 헤테로구조체는 기판 구조체 상에 위치된 희생 층 상에서 에피택셜적으로 성장될 수 있다. 희생 층은 레이저를 사용하여 적어도 부분적으로 분해(decompose)될 수 있다. 기판 구조체는 헤테로구조체로부터 완전히 제거될 수 있거나 또는 거기에 부착된 채로 남아 있을 수 있다. 헤테로구조체로부터 기판 구조체를 분리하기 위한 하나 이상의 추가적인 해법들이 사용될 수 있다. 헤테로구조체는 광전자 디바이스를 형성하기 위한 추가적인 프로세싱을 겪을 수 있다.
본 발명의 제 1 측면은 III 족 질화물 헤테로구조체를 제조하는 방법을 제공하며, 상기 방법은: 기판 구조체 위에 희생 층을 에피택셜적으로 성장시키는 단계; 희생 층 바로 위에 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계; 및 기판 구조체로부터 III 족 질화물 헤테로구조체를 적어도 부분적으로 릴리즈하기 위하여 레이저를 가지고 희생 층을 조사함으로써 희생 층을 분해하는 단계를 포함한다.
본 발명의 제 2 측면은 광전자 디바이스를 제조하는 방법을 제공하며, 상기 방법은: 기판 구조체 위에 희생 층을 에피택셜적으로 성장시키는 단계; 희생 층 바로 위에 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계로서, III 족 질화물 헤테로구조체는 광전자 디바이스에 대한 활성 영역을 포함하는, 단계; 및 기판 구조체로부터 III 족 질화물 헤테로구조체를 적어도 부분적으로 릴리즈하기 위하여 레이저를 가지고 희생 층을 조사함으로써 희생 층을 분해하는 단계를 포함한다.
본 발명의 제 3 측면은 광전자 디바이스를 제조하는 방법을 제공하며, 상기 방법은: 기판 구조체 위에 희생 층을 에피택셜적으로 성장시키는 단계; 희생 층 바로 위에 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계로서, III 족 질화물 헤테로구조체는 광전자 디바이스에 대한 활성 영역을 포함하는, 단계; 및 기판 구조체로부터 III 족 질화물 헤테로구조체를 적어도 부분적으로 릴리즈하기 위하여 레이저를 가지고 희생 층을 조사함으로써 희생 층을 적어도 부분적으로 분해하는 단계를 포함한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상의 해결하기 위해 설계된다.
본 개시의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1a 및 도 1b는 일 실시예에 따른 III 족 질화물 헤테로구조체의 제조를 예시한다.
도 2a 및 도 2b는 실시예들에 따른 측방으로 변화하는 조성들을 갖는 희생 층들을 예시한다.
도 3은 일 실시예에 따른 희생 층의 예시적인 조성 변동들의 개략도를 도시한다.
도 4a 및 도 4b는 실시예들에 따른 복합 희생 층들을 포함하는 예시적인 성장 헤테로구조체들을 도시한다.
도 5a 및 도 5b는 일 실시예에 따른 원주형(columnar) 구조체들을 성장시키기 위한 예시적인 프로세스를 도시하며, 반면 도 5c는 일 실시예에 따른 복수의 서브-층들을 포함하는 예시적인 원주형 구조체를 예시한다.
도 6은 일 실시예에 따른 마스킹 재료 내에 위치된 측방 비균질(inhomogeneous) 원주형 구조체들의 상면도를 도시한다.
도 7은 일 실시예에 따른 복수의 서브-층들을 포함하는 예시적인 희생 층을 도시한다.
도 8a 및 도 8b는 일 실시예에 따른 예시적인 성장 구조체 및 상단 기판 구조체 층을 도시한다.
도 9는 패턴화된 상단 기판 구조체 층을 포함하는 성장 구조체의 일 부분을 도시한다.
도 10a 내지 도 10f는 일 실시예에 따른 성장 구조체로부터 디바이스를 제조하기 위한 예시적인 프로세스 단계들을 도시한다.
도 11a 및 도 11b는 파장, 흡수 계수, 및 AlGaN 재료의 알루미늄 함량 사이의 관계를 예시한다.
도 12a 및 도 12b는 실시예들에 따른 III 족 질화물 헤테로구조체로부터 기판 구조체를 분리하기 위하여 전류를 사용하기 위한 예시적인 개략도들을 도시한다.
도 13a 및 도 13b는 실시예들에 따른 기계적 힘과 조합된 레이저 분해를 포함하는 예시적인 제거 프로세스들을 도시한다.
도 14a 및 도 14b는 실시예들에 따른 희생 층의 부분적 어블레이션(ablation) 이후의 예시적인 디바이스 구조체들을 도시한다.
도 15는 일 실시예에 따른 III 족 질화물 헤테로구조체로부터 제조된 예시적인 광전자 디바이스의 개략적인 구조체를 도시한다.
도 16은 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞추어질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들 내에서, 유사한 도면번호들이 도면들 사이에서 유사한 엘리먼트를 나타낸다.
이상에서 언급된 바와 같이, 본 발명의 측면들은 광전자 디바이스에서 사용하기 위한 III 족 질화물 헤테로구조체와 같은 헤테로구조체를 제조하기 위한 해법을 제공한다. 헤테로구조체는 기판 구조체 상에 위치된 희생 층 상에서 에피택셜적으로 성장될 수 있다. 희생 층은 레이저를 사용하여 적어도 부분적으로 분해될 수 있다. 기판 구조체는 헤테로구조체로부터 완전히 제거될 수 있거나 또는 거기에 부착된 채로 남아 있을 수 있다. 헤테로구조체로부터 기판 구조체를 분리하기 위한 하나 이상의 추가적인 해법들이 사용될 수 있다. 헤테로구조체는 광전자 디바이스를 형성하기 위한 추가적인 프로세싱을 겪을 수 있다.
달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 달리 지정되지 않는 한, 각각의 값은 근사치이며, 본원에 포함된 값들의 각각의 범위는 범위를 정의하는 말단 값들을 포함하는 것으로 이해되어야 한다. 본원에서 사용될 때, 달리 언급되지 않는 한, 용어 "약(approximately)"은 언급된 값의 +/- 10 퍼센트 내의 값들을 포함하며, 반면 용어 "실질적으로(substantially)"는 언급된 값의 +/- 5 퍼센트 내의 값들을 포함한다. 달리 언급되지 않는 한, 더 작은 값이 더 큰 값의 +/- 25 퍼센트 이내일 때 2개의 값들이 "유사"하다. 값 y가 식 0.1x≤y≤10x를 충족시킬 때 값 y는 대략 언급된 값 x이다.
또한 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 통과하는 것을 허용할 때, 층은 투과성 층이다. 또한, 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 반사할 때, 층은 반사성 층이다. 일 실시예에 있어, 방사의 목표 파장은 디바이스의 동작 동안 광전자 디바이스의 활성 영역에 의해 방출되거나 또는 센싱되는 방사의 파장(예를 들어, 피크 파장 +/- 5 나노미터)에 대응한다. 주어진 층에 대하여, 파장은 고려사항의 재료에서 측정될 수 있으며, 재료의 굴절률에 의존할 수 있다. 추가적으로, 본원에서 사용될 때, 접촉부가 희망되는 정확도에 대한 전류들/전압들의 관련된 범위(예를 들어, +/- 1 퍼센트) 내의 접촉 영역을 통한 전류-전압 관계를 근사화하기 위한 1차 종속(linear dependence)의 사용을 가능하게 하기 위하여 전류들/전압들의 관련된 범위에 걸쳐 선형적인 전류-전압 거동에 가까운 거동을 나타낼 때, 접촉부는 "오믹(ohmic)"인 것으로 간주된다.
본원에서 설명되는 실시예들은 III 족 질화물-기반 디바이스들의 제조에 관한 것일 수 있으며, 이는 III 족 질화물 재료로 형성된 하나 이상의 활성 층들을 포함한다. III 족 질화물 재료들은 하나 이상의 III 족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하여 BwAlxGayInzN이며, 여기에서, 0 ≤ w, x, y, z ≤ 1, 및 w+x+y+z = 1이다. 예시적인 III 족 질화물 재료들은, 2원, 3원 및 4원 합금들, 예컨대, III 족 원소들의 임의의 몰 분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
본 발명의 예시적인 측면들이 III 족 질화물 헤테로구조체와 관련하여 설명되지만, 본 발명의 실시예들이 다른 재료들을 사용하여 형성된 헤테로구조체들을 사용하는 다양한 유형들의 디바이스들의 제조와 관련하여 사용될 수 있다는 것이 이해될 것이다. 예를 들어, 실시예들은 III 족 비화물 재료들, III 족 인화물 재료들, 및/또는 유사한 것을 사용하여 제조된 디바이스들과 같은 다른 유형의 III-V 족 재료를 사용하여 제조되는 디바이스들에 관한 것일 수 있다. III 족 질화물 재료들이 아닌 재료들로 형성된 헤테로구조체들과 함께 사용될 때, 상이한 파라미터들의 사용, 상이한 재료들의 선택, 및/또는 유사한 것과 같은 하나 이상의 변형들이 요구될 수 있다는 것이 이해될 것이다.
이제 도면들을 참조하면, 도 1a 및 도 1b는 일 실시예에 따른 III 족 질화물 헤테로구조체(16)의 제조를 예시한다. 도 1a에 예시된 바와 같이, III 족 질화물 헤테로구조체(16)는 성장 구조체(10)의 부분으로서 제조될 수 있으며, 이는 기판 구조체(12), 기판 구조체(12) 바로 위의 희생 층(14), 및 희생 층(14) 바로 위의 III 족 질화물 헤테로구조체(16)를 포함한다. 그 다음에, 도 1b에 예시된 바와 같이, 희생 층(14)은 2개의 별개의 구조체들, 즉, III 족 질화물 헤테로구조체(16) 및 기판 구조체(12)를 남기고 분해될 수 있다. 이러한 프로세스는 III 족 질화물 헤테로구조체(16)의 리프트-오프, III 족 질화물 헤테로구조체(16)의 릴리즈, 및/또는 유사한 것으로서 지칭될 수 있다. III 족 질화물 헤테로구조체(16)는 III 족 질화물-기반 광전자 디바이스들의 세트를 제조하기 위하여 추가로 프로세싱될 수 있다. 일 실시예에 있어서, 기판 구조체(12)가 프로세싱되고(예를 들어, 세정되고) 그리고 하나 이상의 추가적인 III 족 질화물 헤테로구조체(16)의 후속 제조를 위해 재사용될 수 있다.
일 실시예에 있어서, III 족 질화물 헤테로구조체(16)는 대응하는 광전자 디바이스를 제조하기 위한 헤테로구조체의 층들 중 전부 또는 일부를 포함한다. 일 실시예에 있어, 광전자 디바이스는 방출 디바이스, 예컨대 발광 다이오드(LED), 예를 들어 통상적인 또는 초 발광 LED 또는 레이저 다이오드(laser diode; LD), 발광 고체 상태 레이저, 및/또는 유사한 것으로서 동작하도록 구성된다. 그러나, 디바이스는 광-검출기, 포토다이오드, 고-전자 이동성 트랜지스터(high-electron mobility transistor; HEMT)와 같은 다른 유형의 디바이스, 또는 다른 유형의 광전자 디바이스일 수 있다는 것이 이해되어야 할 것이다.
광전자 디바이스가 방출 디바이스로서 동작될 때, 밴드 갭(band gap)에 비할만한 바이어스의 인가는 광전자 디바이스의 활성 영역으로부터의 전자기 방사의 방출을 야기한다. 광전자 디바이스에 의해 방출되는(또는 센싱되는) 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 일 실시예에 있어, 디바이스는 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출(또는 센싱)하도록 구성된다. 더 구체적인 실시예에 있어, 지배적인 파장은 약 210 내지 약 360 나노미터 사이의 파장들의 범위 내 이다.
성장 구조체(10)는 임의의 해법을 사용하여 제조될 수 있다. 일 실시예에 있어서, 성장 구조체(10)의 제조는 처음에 기판(20) 바로 위에 III 족 질화물 층들(22A, 22B)의 세트를 에피택셜적으로 성장시키는 단계를 포함한다. 기판(20)은 본원에서 설명되는 프로세스에서 사용하기에 적절한 임의의 유형의 기판을 포함할 수 있다. 예시적인 실시예에 있어서, 기판(20)은 사파이어이다. 그러나, 기판(20)은, 예를 들어, 탄화 실리콘(SiC), 실리콘(Si), 벌크 GaN, 벌크 AlN, AlGaN의 벌크 또는 필름, BN의 벌크 또는 필름, AlON, LiGaO2, LiAlO2, 산질화 알루미늄(AlOxNy), MgAl2O4, GaAs, Ge, 또는 임의의 적절한 재료를 포함하는 임의의 적절한 재료로 형성될 수 있다는 것이 이해될 것이다.
기판 구조체(12)는 임의의 수의 III 족 질화물 층들을 포함할 수 있으며, 이는 III 족 질화물 헤테로구조체(16) 내의 후속 층들의 고 품질 성장을 촉진시키도록 설계될 수 있다. 이러한 정도로, 기판 구조체(12)가 2개의 III 족 질화물 층들(22A, 22B)을 포함하는 것으로서 도시되지만, 기판 구조체(12)의 실시예들이 더 적거나 또는 더 많은 III 족 질화물 층들을 포함할 수 있다는 것이 이해될 것이다. 추가적인 실시예에 있어서, 어떠한 III 족 질화물 층들도 없는 기판 구조체(12)가 본원에서 설명되는 프로세스에서 사용될 수 있다. 그럼에도 불구하고, 포함될 때, III 족 질화물 층들(22A, 22B)은, 예를 들어, 핵형성 층(22A) 및 버퍼 층(22B)을 포함할 수 있다. 핵형성 층(22A) 및 버퍼 층(22B)의 각각은 임의의 적절한 재료, 예컨대 III 족 질화물 재료로 구성될 수 있다. 예시적인 III 족 질화물 재료들은 AlN, AlGaN/AlN 초격자, 및/또는 유사한 것을 포함한다. 다른 실시예에 있어서, 층(22A)은 버퍼 층을 포함하며, 층(22B)은 전이 층(transition layer)을 포함한다. 이러한 경우에 있어서, 층(22A)은 AlN으로 구성될 수 있으며, 층(22B)은 AlwInxByGazN으로 구성될 수 있고, 여기에서 0 ≤ w,x,y,z ≤ 1, 및 w+x+y+z= 1이다. III 족 질화물 헤테로구조체(16)가 자외선 발광 다이오드의 제조를 위하여 구성될 때, 층(22B)은 AlN일 수 있으며 III 족 질화물 헤테로구조체(16)의 층들 내의 전위들의 수를 최소화하도록 선택된 두께를 가질 수 있다. 예를 들어, 층(22B)의 두께는 1-10 마이크로미터 사이일 수 있다.
희생 층(14)은 기판 구조체(12) 상에서, 예를 들어, 층(22B)의 표면 상에서 직접적으로 에피택셜적으로 성장될 수 있다. 희생 층(14)은 레이저에 의해 조사될 때 분해되는 임의의 적절한 재료일 수 있다. 일 실시예에 있어서, 희생 층(14)은 III 족 질화물 재료로 형성된다. 예를 들어, 희생 층(14)은 기판 구조체(12) 내의 임의의 층의 밴드갭 값보다 더 낮은 밴드갭을 갖는 III 족 질화물 반도체 재료로 형성될 수 있다. 일 실시예에 있어서, 밴드갭 값의 변화는 기판 구조체(12) 내의 임의의 반도체 층에 비하여 조사되는 레이저 광의 적어도 자릿수가 증가된 희생 층(14)에 의한 흡수를 야기한다. 일 실시예에 있어서, 희생 층(14)은 GaN으로 형성되며, 기판 구조체(12) 내의 각각의 III 족 질화물 반도체 층(22A, 22B)은 적어도 0.5의 알루미늄 몰 분율을 갖는다. 보다 더 특정한 실시예에 있어서, 희생 층(14)에 바로 인접한 III 족 질화물 반도체 층(22B)은 AlN이다.
희생 층(14)의 (성장 방향에서의) 두께는, 크지만 희생 층(14) 위에 성장된 반도체 층(예를 들어, III 족 질화물 헤테로구조체(16) 내의 제 1 층) 내에 존재하는 전위들의 수를 크게 변경하지는 않는 응력들 및 변형들을 희생 층(14) 내에 야기하도록 구성될 수 있다. 일 실시예에 있어서, 희생 층(14)의 두께는 다음 반도체 층 내의 전위들의 수를 감소시키도록 선택된다. 예시적인 실시예에 있어서, 이러한 두께는 10 나노미터 내지 500 나노미터 사이이다. 희생 층(14)에 대한 실질적인 최적 두께는, 예를 들어, 상이한 두께들로 희생 층들을 성장시키고 전위 형성의 개시로 이끄는 최소 두께를 결정함으로써 결정될 수 있다. 희생 층(14)은 결정된 최소 두께보다 약 10 퍼센트 더 적은 두께까지 성장될 수 있다.
희생 층(14)의 일 실시예는 교번하는 서브-층들을 포함할 수 있으며, 이들은 교번하는 인장 및 압축 응력들을 갖도록 구성된다. 인장 및 압축 서브-층들은, 예를 들어, 희생 층(14)의 에피택셜 성장 동안 사용되는 V-III 전구체 비율을 변화시킴으로써 획득될 수 있다. 희생 층(14)의 격자 구조의 변화들을 유도하기 위하여 및/또는 희생 층(14)을 사용하는 리프트-오프 프로세스를 개선하기에 특히 유용할 수 있는 희생 층(14) 내의 내부 응력들을 유도하기 위하여 다른 성장 파라미터들(예를 들어, 시간, 온도, 압력, 및/또는 유사한 것)이 변화될 수 있다는 것이 이해될 것이다. 예를 들어, 희생 층(14)의 일 실시예는 그 안에 포인트 결함들 및 다른 결함들을 유도하기 위하여 고농도로 도핑될 수 있으며, 이는 줄 가열을 통한 어블레이션을 유도할 수 있다.
도 2a 및 도 2b는 실시예들에 따른 예시적인 희생 층들(14A, 14B)을 도시하며, 이들의 각각은 도 1에 도시된 성장 구조체(10) 내의 희생 층(14)으로서 구현될 수 있다. 도 2a에서, 희생 층(14A)은 측방으로 변화하는 조성을 갖는다. 예를 들어, 희생 층(14A)은 제 2 조성 영역들(22B)의 세트와 교번하는 제 1 조성 영역들(24A)의 세트를 포함할 수 있다. 일 실시예에 있어서, 제 2 조성 영역들(22B)의 세트는 기판 구조체(12) 내의 III 족 질화물 반도체 층(22B)의 최상단 부분으로부터 형성된다. 이러한 경우에 있어서, 층(22B)은 이 성장될 수 있으며, 표면은 그 이후에 그 바로 위의 제 1 조성 영역들(24A)의 세트의 후속 성장을 위한 개구부들의 세트를 층(22B) 내에 형성하기 위하여 패턴화될 수 있다. 대안적으로, 제 2 조성 영역들(22B)은 용이하게 화학적으로 에칭될 수 있는 이산화 실리콘과 같은 마스킹 재료로 형성될 수 있다. 패턴화하는 단계는, 예를 들어, 패턴을 규정하는 마스킹 재료를 영역들 위에 적용(apply)하는 단계, 및 개구부들의 세트를 형성하기 위하여 마스킹되지 않은 부분들을 에칭하는 단계를 포함할 수 있다. 개구부들은 층(22B) 내로 임의의 거리로 연장할 수 있다. 예를 들어, 거리는 희생 층(14)의 두께에 대하여 본원에서 설명되는 접근 방식을 사용하여 결정될 수 있다.
제 1 조성 영역들(24A)의 세트는 임의의 적절한 유형의 III 족 질화물 재료를 포함할 수 있다. 예를 들어, 제 1 조성 영역(24A)은 GaN으로 형성될 수 있다. 도 2b에 도시된 실시예에 있어서, 제 1 조성 영역(24B)은 III 족 질화물 재료들의 교번하는 서브층들로 형성될 수 있다. 서브층들은 희생 층(14B) 내에 큰 응력을 유도하도록 설계된 초격자(superlattice)를 형성할 수 있다. 응력은 격자 불일치 서브층들을 에피택셜적으로 성장시킴으로써 유도될 수 있다. 예를 들어, 서브층들은 AlxGa1-xN/AlyGa1-yN 층들의 교번하는 층들로 형성될 수 있으며, 여기에서 0 ≤ x, y ≤ 1이고 x와 y의 몰 분율들 사이의 차이는 적어도 0.1이다. 더 구체적인 실시예에 있어서, x와 y 사이의 차이는 0.5보다 더 크다.
희생 층들(14A, 14B) 둘 모두가 기판 구조체(12)의 패턴화된 표면에 형성되는 것으로 설명되지만, 희생 층의 일 실시예가 하나 이상의 패턴화된 서브-층들을 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 희생 층의 제조는 제 1 서브-층의 성장, 제 1 서브-층을 패턴화하는 단계, 및 패턴화된 제 1 서브-층 바로 위에 제 2 서브-층을 성장시키는 단계를 포함할 수 있다. 제 2 서브-층의 성장은 제 1 서브-층의 조성에 비하여 제 2 서브-층에 대한 조성 중 하나 이상의 변화들을 포함할 수 있다. 이러한 변화들은 다음 중 하나 이상을 포함할 수 있다: 조성 변화들; V-III 전구체 비율 변화들; 성장 온도 변화들; 및/또는 유사한 것. 그러나, 서브-층들 둘 모두의 성장이 동일한 성장 조건들을 사용할 수 있다는 것이 이해될 것이다. 본원에서 2개의 서브-층들의 성장이 설명되지만, 희생 층의 제조는 임의의 수의 서브-층들의 성장을 포함할 수 있다는 것이 이해될 것이다.
희생 층들(14A, 14B)의 각각이 특정한 수의 영역들을 포함하는 것으로 도시되지만, 희생 층(14A, 14B)이 임의의 수의 영역들을 포함할 수 있다는 것이 이해될 것이다. 유사하게 제 1 조성 영역(24B)이 특정한 수의 서브층들을 갖는 것으로 도시되지만, 제 1 조성 영역(24B)이 임의의 수의 서브층들을 포함할 수 있다는 것이 이해될 것이다. 초격자 내의 서브층들의 총 수는, 희생 층(14B)이 성장 구조체 내에 포함되지 않는 경우, 크지만 희생 층(14B) 위에 성장된 층들 내에 존재하는 전위들의 수를 크게 변경하지는 않는 응력들 및 변형들을 희생 층(14B) 내에 유도하도록 구성될 수 있다. 일 실시예에 있어서, 그 다음 성장되는 층(들) 내의 전위 밀도는 희생 층(14B)의 도입에 기인하여 10%가 넘게 증가되지는 않아야만 한다. 다른 실시예에 있어서, 희생 층(14B)은 희생 층(14B)을 갖지 않는 반도체 구조체들과 비교할 때 전위 밀도를 감소시킨다.
도 1a에 도시된 희생 층(14)과 같은 본원에서 설명되는 희생 층의 일 실시예는 다수의 측방 조성 변동들을 포함할 수 있다. 이러한 변동들은 희생 층(14)의 측면 구역의 치수들 둘 모두에 걸쳐 존재할 수 있다. 예를 들어, 도 3은 일 실시예에 따른 희생 층(14)의 예시적인 조성 변동들의 개략도를 도시한다. 예를 들어, 희생 층(14C)은 알루미늄 및/또는 인듐 몰 분율들의 측방 변동들을 갖는 AlxInyGa1-x-yN 합금을 포함할 수 있다.
희생 층(14C)의 조성 변동들은 성장 프로세스의 한계들에 기인하는 정상적인 변동들을 초과한다. 이러한 변동들의 크기를 증가시키기 위하여 3 차원 성장 방법이 희생 층(14C)에 대하여 사용될 수 있다. 예시적인 3 차원 성장 프로세스는 미국 특허 제8,787,418호, 미국 특허 출원 제14/721,082호, 및 미국 특허 제9,281,441호에서 설명되며, 이로써 이들의 각각이 참조로서 포함된다. 이러한 정도로, 이러한 변동들은 나노-스케일 및/또는 마이크론-스케일 조성 비균질성들일 수 있다. 조성의 변동들은 몇 퍼센트(예를 들어, 3 퍼센트) 또는 그 이상일 수 있다.
도 1a에 도시된 희생 층(14)과 같은 본원에서 설명되는 희생 층의 일 실시예는 개구부들 또는 공백부(vacancy)들을 포함할 수 있거나 및/또는 나눠(disjoint)질 수 있다. 예를 들어, 본원에서 설명되는 희생 층은 원주형 구조체들을 포함하는 하나 이상의 영역들을 포함할 수 있다. 이러한 층 및 이들의 제조의 예들은 미국 특허 출원 제14/504,456호, 미국 특허 출원 제14/519,230호, 및 미국 특허 출원 제14/628,281호에서 설명되고 도시되며, 이로써 이들의 각각이 참조로서 포함된다.
이러한 정도로, 도 4a 및 도 4b는 각기 실시예들에 따른 복합 희생 층들(14D, 14E)을 포함하는 예시적인 성장 헤테로구조체들(10A, 10B)을 도시한다. 도 4a에서, 복합 희생 층(14D)은 복수의 서브-층들(26A-26C)을 포함할 수 있다. 제 1 서브-층(26A)은 복수의 원주형 구조체들을 포함할 수 있으며, 제 2 서브-층(26B)은 적어도 부분적으로 연속적이다(예를 들어, 희생 층(14D)의 측방 구역의 적어도 50 퍼센트를 채운다). 제 2 서브-층(26B)은 제 1 서브-층(26A)의 원주형 구조체들의 적어도 일부를 물리적으로 연결할 수 있지만, 다양한 공동(cavity)들(28)을 포함할 수 있다. 복합 희생 층(14D)은 또한 제 3 서브-층(26C)을 포함할 수 있으며, 이는 최대 10 퍼센트의 공극들을 포함하는 본질적으로 연속적인 반도체 층일 수 있다(즉, 측방 구역의 적어도 90 퍼센트가 본질적으로 연속적인 서브-층(26C)에 의해 커버된다). 원주형 서브-층(26A)의 포함은 기판 구조체(20)로부터 III 족 질화물 헤테로구조체(16)의 분리를 더 용이하게 만들 수 있다. 일 실시예에 있어서, 원주형 서브-층(26A)은 본원에서 설명되는 바와 같은 어블레이션에 기인하여 서브-층(26A)의 분해를 유도하기 위하여 사용되는 조사되는 광을 흡수하는 III 족 질화물 반도체 재료로 제조된다.
도 4b에서, 원주형 구조체들은 몇몇 서브-층들을 포함한다. 예를 들어, 희생 층(14E)은 제 1 재료의 원주형 구조체들을 갖는 제 1 서브-층, 이어서 원주형 구조체들의 재료가 변화된 제 2 서브-층(26D), 및 다시 원주형 구조체들의 재료가 변화된 제 3 서브-층(26E)을 포함한다. 일 실시예에 있어서, 서브-층들(26A, 26E)은 동일한 재료들을 포함하지만, 서브-층(26D)은 서브-층들(26A, 26E)과는 별개의 재료이다. 예를 들어, 서브-층(26D)의 재료는 도 2b를 참조하여 도시되고 설명된 초격자 층들(24B)과 같은 초격자 층일 수 있다.
추가로, 명료성을 위하여 도시되지는 않았지만, 서브-층(26A)은 그 안에 원주형 구조체들이 성장되는 개구부들을 포함하는 원주형 구조체들을 둘러싸는 충전제 재료를 포함할 수 있다. 예시적인 충전재 재료는 이산화 실리콘을 포함한다. 이러한 정도로, 도 5a 및 도 5b는 일 실시예에 따른 원주형 구조체들을 성장시키기 위한 예시적인 프로세스를 도시한다. 도 5a에서, 마스킹 영역(domain)(25)이 기판 구조체(20)의 상단 표면 상에 형성될 수 있다. 예시된 바와 같이, 마스킹 영역(25)은 천공들을 포함할 수 있으며, 이들은 마스킹 영역(25)을 통해 기판 구조체(20)까지 완전히 연장한다. 도 5b에서, 원주형 구조체들(27)은 마스킹 영역(25)의 천공들 내에서 성장된다. 마스킹 영역(25)의 두께는 아래의 기판 구조체(20)에 대한 희생 층의 부정형(pseudomorphic) 성장을 유지하도록 선택될 수 있다.
도 4b에 도시된 바와 같이, 원주형 구조체들(27)은 상이한 조성의 영역들을 포함할 수 있다. 이러한 정도로, 도 5c는 일 실시예에 따른 복수의 서브-층들(29A, 29B)을 포함하는 예시적인 원주형 구조체(27)를 도시한다. 예시적인 실시예에 있어서, 서브-층들(29A)은 갈륨의 높은 조성 및 인듐의 어떤 조성을 갖는 AlInGaN을 포함하며, 반면 서브-층들(29B)은 알루미늄의 더 높은 조성을 갖는 AlInGaN을 포함한다. 예를 들어, 서브-층(29B)의 알루미늄 몰 분율은 0.6보다 더 클 수 있으며, 반면 서브-층(29A)은 0.5 미만의 알루미늄 몰 분율을 가질 수 있다.
마스킹 영역(25)은 측방으로 비균질한 원주형 구조체들을 포함하는 희생 층을 생성하기 위하여 복수 회 패턴화되고 에칭될 수 있다. 예를 들어, 도 6은 일 실시예에 따른 SiO2와 같은 마스킹 재료(25) 내에 위치된 측방 비균질 원주형 구조체들의 상면도를 도시한다. 이러한 경우에 있어서, 원주형 구조체들은 각기 상이한 재료로 형성되는 원주형 구조체들(27A-27C)을 포함한다. 예를 들어, 원주형 구조체(27A)는 알루미늄이 풍부한 재료일 수 있으며, 원주형 구조체(27B)는 유전체 재료(예를 들어, UV 투과성 유전체 재료)일 수 있고, 원주형 구조체(27C)는 갈륨 풍부 영역들일 수 있다. 각각의 유형의 원주형 구조체(27A-27C)는 마스킹 재료(25)의 대응하는 패턴화 및 에칭 이후에 차례로 성장될 수 있다. 다양한 재료들(25, 27A-27C)의 특정 배열이 예시되지만, 주기적인 또는 불규칙적인 임의의 적절한 배열이 사용될 수 있다는 것이 이해될 것이다.
본원에서 설명되는 원주형 구조체 및/또는 희생 층의 서브-층들이 임의의 수의 변형들을 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 도 7에 예시된 바와 같이, 희생 층(14F)(또는 그것의 원주형 구조체)은 몇몇 서브-층들(26F-26J)을 포함할 수 있으며, 이들은 다양한 상이한 재료들, 도핑 레벨들, 성장 파라미터들(예를 들어, 온도, 시간 V/III 비율), 및/또는 유사한 것을 사용하여 형성될 수 있다. 추가적으로, 서브-층(26G)과 같은 서브-층들 중 하나 이상이 단계적(graded) 조성 및/또는 단계적 도핑 레벨을 가질 수 있다. 서브-층들(26F-26J) 사이의 불규칙적인 계면들에 의해 예시되는 바와 같이, 성장 프로세스는 서브-층들 중 하나 이상에 대하여 표면 경계에서 변형을 촉진할 수 있다.
본원에서 설명되는 바와 같이, 기판 구조체(12)는 하나 이상의 III 족 질화물 층들을 포함할 수 있다. 일 실시예에 있어서, 본원에서 설명되는 성장 구조체는 본원에서 설명되는 제거 프로세스의 하나 이상의 특징들을 개선하도록 구성된 III 족 질화물 층들의 세트를 포함하는 기판 구조체(12)를 포함할 수 있다.
예를 들어, 도 8a는 일 실시예에 따른 예시적인 성장 구조체(10C)를 도시한다. 이러한 경우에 있어서, 성장 구조체(10C)는 그 위에 제 1 층(22C) 및 상단 기판 구조체 층(22D)이 성장되는 기판(20)을 포함하는 기판 구조체(12)를 포함한다. 제 1 층(22C)은 버퍼 층을 포함할 수 있다. 상단 기판 구조체 층(22D)은 희생 층(14)에 바로 인접한 상단 표면에서 감소된 수의 전위들(50)을 갖는 III 족 질화물 재료의 층을 포함할 수 있다. 일 실시예에 있어서, 상단 기판 구조체 층(22D)은 질화 알루미늄의 상대적으로 두꺼운(예를 들어, 1-20 μm) 층을 포함한다. 더 구체적인 실시예에 있어서, AlN 상단 기판 구조체 층(22D)은 5-20 μm 범위의 두께를 갖는다. 이러한 AlN 상단 기판 구조체 층(22D)은 전위 밀도들의 감소를 가능하게 할 수 있으며, 또한 III 족 질화물 헤테로구조체(16)의 제거 이후에 후속 성장을 위해 재사용될 수 있다. 이러한 두꺼운 AlN 층(22D)의 성장은 III 족 질화물 반도체 필름들의 에피택셜 성장 기술의 최첨단 기술이며, 압축/인장 서브-층들의 도입을 통해 필름 내의 응력들을 완화시킴으로써 달성될 수 있고, 여기에서 서브-층들은 성장 동안 V/III 몰 비율을 변화시킴으로써 성장된다.
도 8b는 적층(laminate) 구조체를 형성하는 몇몇 서브-층들을 포함하는 상단 기판 구조체 층(22D)의 예시적인 실시예를 도시한다. 일 실시예에 있어서, 서브-층들은 주기적인 패턴을 형성할 수 있으며, 이러한 경우 상단 기판 구조체 층(22D)은 초격자를 포함한다. 조성적 초격자를 포함하는 상단 기판 구조체 층(22D)은 응력들을 추가로 완화시킬 수 있다. 예를 들어, 상단 기판 구조체 층(22D)은 다음의 유형의 격자들을 포함할 수 있으며: AlxGa1-xN/AlN, 여기에서 x는 0.7-0.9 사이이거나; 또는 AlxGa1-xN/AlyGa1-yN, 여기에서 x, y > 0.7 및 │x-y│ < 0.2이다.
유사하게, 희생 층(14)은, 본원에서 설명되는 제거 프로세스에서 사용되는 조사되는 파장에서 방사의 상당한(예를 들어, 적어도 80%) 또는 완전한(적어도 95%) 흡수를 가능하게 하기에 충분히 두꺼울 수 있다. 예를 들어, 희생 층(14)은 AlxGa1-xN을 포함할 수 있으며, 여기에서 알루미늄 몰 분율 및 두께는 희생 층(14)의 이완(relaxation)을 방지하도록 구성되고, 이는 또한 희망되는 두께를 가지면서 많은 수의 전위들을 초래할 수 있다. 두께, 이완, 및 흡수 속성들을 추가로 제어하기 위하여, 희생 층(14)은 또한 상이한 조성들의 복수의 서브-층들을 포함하는 적층 구조체를 포함할 수 있다. 희생 층(14)의 일 실시예는: 양자 우물들 및 장벽들을 갖는 초격자를 포함하거나; 단계적 조성을 갖는 하나 이상의 서브-층들을 포함하거나; 주기적 패턴을 형성하지 않는 서브-층들을 포함하거나; 및/또는 유사한 것을 포함할 수 있다.
본원에서 설명되는 바와 같이, 기판 구조체(12)의 표면은 그 위에 성장되는 희생 층(14) 및/또는 III 족 질화물 헤테로구조체(16)의 하나 이상의 속성들을 개선하도록 구성될 수 있다. 이러한 정도로, 도 9는 패턴화된 상단 기판 구조체 층(22E)을 포함하는 성장 구조체의 일 부분을 도시한다. 예를 들어, 패턴화하는 단계는, 부분적으로 상단 기판 구조체 층(22E) 내로 연장하는 개구부들 및/또는 필라(pillar)의 주기적인 또는 불규칙적인 배열을 포함할 수 있다. 그 다음에, 희생 층(14)이 그 위에 성장될 수 있으며, 그 다음 III 족 질화물 헤테로구조체(16)의 성장이 이어질 수 있다. 예시된 바와 같이, III 족 질화물 헤테로구조체(16)의 성장은 헤테로구조체(16) 내의 반도체 층들의 응력을 완화시키고 품질을 개선하기 위한 다양한 접근 방식들을 사용할 수 있다. 이러한 접근 방식들은, 예를 들어, 교번하는 인장/압축 층들, 초격자들, 및/또는 유사한 것을 성장시키는 것을 포함할 수 있다. 일반적으로, 희생 층(14)에 인접한 헤테로구조체(16) 내의 제 1 반도체 층은 응력 제어를 위하여 설계되며, 접촉 층을 포함할 수 있다. 이러한 구성에 대하여, 제 1 반도체 층은 p-형 또는 n-형 도핑될 수 있다. 그 후에 성장되는 층들은 헤테로구조체(16)가 사용될 대응하는 디바이스에 기초하여 구성될 수 있다.
본원에서 설명되는 바와 같이, 희생 층은, 기판 구조체(12)가 III 족 질화물 헤테로구조체(16)로부터 분리되는 것을 가능하게 하기 위하여 성장 구조체 내에 포함된다. 헤테로구조체(16)는 헤테로구조체(16)를 포함하는 디바이스 패키지를 제조하기 위하여 추가로 프로세싱될 수 있다. 이러한 정도로, 도 10a 내지 도 10f는 일 실시예에 따른 성장 구조체로부터 디바이스를 제조하기 위한 예시적인 프로세스 단계들을 도시한다. 도 10a에 도시된 바와 같이, 성장 구조체(10)를 제조한 이후에, 캐리어 기판(30)과 같은 핸들링(handling) 부재가 임의의 해법을 사용하여 헤테로구조체(16)에 부착될 수 있다. 예를 들어, 캐리어 기판(30)은 에폭시, 땜납, 및/또는 유사한 것과 같은 임의의 적절한 결합 재료(32)를 사용하여 III 족 질화물 헤테로구조체(16)에 결합될 수 있다. 캐리어 기판(30)은, 예를 들어, 사파이어, 유리, 및/또는 유사한 것을 포함할 수 있다.
그 이후에, 희생 층(14)은 III 족 질화물 헤테로구조체(16)로부터 기판 구조체(12)를 릴리즈하기 위하여 분해된다. 일 실시예에 있어서, 희생 층(14)을 분해하는 단계는 희생 층(14)의 측면 표면을 레이저(34)로 조사하는 단계를 포함한다. 레이저(34)는 도 10b에 도시된 구조체를 야기하기 위하여 기판 구조체(12) 및 III 족 질화물 헤테로구조체(16)를 완전히 분리하기 위하여 사용될 수 있다.
III 족 질화물 헤테로구조체(16)를 디바이스에 대한 서브마운트(submount) 및/또는 패키지에 부착하기 위하여 추가적인 프로세싱이 수행될 수 있다. 도 10c에서, 새로운 캐리어 기판(36)(예를 들어, 사파이어 또는 유리)이 임의의 적절한 결합 재료(38)(예를 들어, 에폭시 또는 땜납)를 사용하여 III 족 질화물 헤테로구조체(36)의 하단 부분에 부착될 수 있다. 도 10d에서, 캐리어 기판(30)은 임의의 해법(예를 들어, 화학제품을 사용하여 에폭시는 용해시키는 것 또는 땜납을 리플로(reflow)시키는 것)을 사용하여 제거된다. 도 10e에서, 서브마운트(40)가 임의의 해법을 사용하여 III 족 질화물 헤테로구조체(16)에 부착될 수 있다. 예를 들어, 서브마운트(40)는 전극들의 세트를 사용하여 헤테로구조체(16)의 하나 이상의 층들에 부착될 수 있다. 도 10f에서, 캐리어 기판(36)은 임의의 해법(예를 들어, 화학제품 또는 리플로)을 사용하여 제거된다. 결과적으로, 프로세스의 완료 시에, III 족 질화물 헤테로구조체(16)를 포함하는 디바이스가 제공된다. 디바이스 및 디바이스의 목표 용도에 기초하여, 단계들의 시퀀스가 변경될 수 있으며 일부 단계들이 제거되거나 또는 변화될 수 있다는 것이 이해될 것이다. 예를 들어, 도 10a의 제 1 단계로서 서브마운트(40) 및 서브마운트 운반 구조체를 부착하는 것이 가능하다. 일반적으로, 기판(30)의 부착이 에폭시를 사용하여 수행될 수 있지만, 서브마운트(40)의 부착은 납땜을 사용하여 수행될 수 있으며 헤테로구조체(16)와의 매우 상이한 영구적인 연결을 야기할 수 있다는 것이 이해될 것이다.
III 족 질화물 헤테로구조체(16)로부터 기판 구조체(12)를 릴리즈하기 위하여 사용되는 방사의 파장은, 기판 구조체(12) 내의 층들에서의 실질적인 흡수 없이 희생 층(14)에서의 높은 흡수를 제공하도록 선택될 수 있다. 본원에서 설명되는 바와 같이, 희생 층(14)은 AlGaN 반도체 층을 포함할 수 있다. 이러한 정도로, 도 11a 및 도 11b는 파장, 흡수 계수, 및 AlGaN 재료의 알루미늄 함량(x) 사이의 관계를 예시한다. 구체적으로, 도 11a는 AlGaN에 대한 다양하고 예시적인 알루미늄 몰 분율들(x)에 대한 파장의 함수로서 흡수 계수를 도시하며, 반면 도 11b는 몇몇 알루미늄 몰 분율 및 파장 쌍들에 대한 흡수 적합성(absorption fit)을 도시한다. 도 11a에 예시된 바와 같이, 각각의 알루미늄 몰 분율은 그 지점에서 흡수 계수가 현저하게 떨어지는 대응하는 흡수 에지를 갖는다. 그러나, 모든 알루미늄 몰 분율들에 대하여, 흡수 에지 위에서의 흡수는 대략 α=105 1/cm이며, 더 보수적으로는 도 11b에 도시된 바와 같이 α=104 1/cm이고, 이는 강도
Figure 112018011698839-pct00001
의 손실을 야기하며, 이는 몇 백 나노미터의 두께에 걸쳐 완전한 흡수를 제공한다. 이러한 정도로, 희생 층(14)의 일 실시예는 GaN 또는 Al0.2Ga0.8N을 포함할 수 있으며, 이는, 예를 들어, 주파수-배증형(frequency-doubled) Nd:YVO4 레이저로부터의 532 nm 방사를 배증(double)함으로써 획득될 수 있는 약 260 nm가 되도록 선택된 방사 파장을 갖는다. 도 11b가 근사치이며 정확하게 선형적이지는 않다는 것이 이해될 것이다. 예를 들어, 하부 파장들에서, 흡수는 어느 정도 비-선형적인 거동을 나타낸다.
레이저 방사의 파워(power)는
Figure 112018011698839-pct00002
에 의해 계산될 수 있으며, 여기에서 C는 특정 열(1 그램의 물질을 1 도만큼 상승시키기 위하여 요구되는 에너지)이고, ρ는 필름(예컨대 희생 층(14))의 밀도이며, H는 필름의 두께이고, I는 레이저 강도이며, △T는 재료를 분해하기 위해 요구되는 온도의 변화량이다. 이러한 값들은 AlGaN 반도체 디바이스들에 대한 문헌에서 입수할 수 있으며, 레이저 강도는 용이하게 추정될 수 있다. 예를 들어, GaN/사파이어 리프트-오프에 대한 레이저 강도는 대략 750 mJ/cm2일 수 있다.
희생 층(14)의 두께(H)는, 방사의 강도가 그것은 원래 강도의 2/3만큼 감소하는 대응하는 재료 내의 길이에 대응하는 특성 흡수 길이보다 더 크게 선택될 수 있다. 일 실시예에 있어서, 희생 층(14)의 두께는 50 nm 내지 1 μm 사이일 수 있다.
III 족 질화물 헤테로구조체(16)로부터 기판 구조체(12)를 분리하기 위한 레이저(34)의 사용이 구조체들(12, 16)을 분리하기 위한 하나 이상의 다른 접근 방식들과 조합될 수 있다는 것이 이해될 것이다. 이러한 정도로, 기판 구조체(12)의 제거는 희생 기판(14)을 에칭하는 것과 같은 화학적 제거를 더 포함할 수 있다. 예를 들어, 희생 층(14)은 불화 수소산 또는 유사한 것을 사용하여 적어도 부분적으로 에칭될 수 있다. 이러한 경우에 있어서, 적어도 기판 구조체(12) 및 희생 기판(14)은 불화 수소산 또는 유사한 것의 배스(bath) 내에 위치될 수 있다. 일 실시예에 있어서, 제거 프로세스는 구조체들(12, 16)을 완전히 분리하기 위하여 레이저 분해 및 화학적 에칭을 포함한다.
다른 실시예에 있어서, 구조체들(12, 16)의 분리는 전류를 희생 층(14)을 통해 통과시키는 것을 포함한다. 이러한 정도로, 도 12a 및 도 12b는 실시예들에 따른 III 족 질화물 헤테로구조체로부터 기판 구조체를 분리하기 위하여 전류를 사용하기 위한 예시적인 개략도들을 도시한다. 도 12a에서, 전류 소스(명료성을 위하여 미도시) 및 희생 층(14)의 대향되는 측면들에 연결된 전극들(42A, 42B)의 쌍을 통해 희생 층(14)을 관통하여 전류가 투여될 수 있다. 이러한 경우에 있어서, 희생 층(14)은 고농도로 도핑될 수 있으며, 전류는 줄 가열을 통한 어블레이션을 유도할 수 있다.
제거 프로세스가 레이저 분해, 화학적 에칭, 및/또는 줄 가열의 임의의 조합을 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 도 12b는 실시예에 따른 전류 및 화학적 에칭을 사용하여 III 족 질화물 헤테로구조체(16)로부터 기판 구조체(12)를 분리하기 위한 예시적인 개략도를 도시한다. 이러한 경우에 있어서, 구조체(12) 및 희생 층(14)은, 예를 들어, 불화 수소(HF) 또는 다른 적절한 산을 포함하는 챔버(44) 내에 위치된다. 전극들(46A, 46B)의 쌍이 부착되고, 전류가 전기-화학 리프트-오프를 가능하게 하기 위하여 이를 통해 통과된다. 전극(48)은 백금과 같은 챔버(44) 내의 산의 영향에 대하여 저항성이 있는 재료를 포함할 수 있다. 이러한 에칭은, 희생 층(14)이 이산화 실리콘과 같은 마스킹 재료 및 본원에서 설명된 바와 같은 원주형 구조체들을 포함할 때 특히 유용할 수 있다.
추가로, 제거 프로세스는 기계적 힘과 조합되는 레이저 분해, 화학적 에칭, 및/또는 줄 가열 중 하나 이상을 포함할 수 있다. 이러한 정도로, 도 13a 내지 도 13b는 실시예들에 따른 기계적 힘과 조합된 레이저 분해를 포함하는 예시적인 제거 프로세스들을 도시한다. 예시된 바와 같이, 레이저(34)는 기판 구조체(12)를 통해 희생 층(14)을 향해 보내질 수 있다. 이러한 경우에 있어서, 기판 구조체(12)는, 레이저가 희생 층(14)에 도달하기 이전에 레이저(34)의 상당한 부분을 흡수하지 않는 기판(20) 및 반도체 층들(22A-22B)의 세트를 포함할 수 있다. 희생 층(14)은, 레이저가 III 족 질화물 헤테로구조체(16)에 도달하기 이전에 레이저(34)의 실질적으로 전부를 흡수하는 재료 및 두께를 포함할 수 있다.
이와 무관하게, III 족 질화물 헤테로구조체(16)는 기계적 작동기(50)에 (예를 들어, 도 10b에 도시된 캐리어 기판(30)을 통해) 물리적으로 부착될 수 있으며, 이는 레이저(34)가 희생 기판(14)을 향해 보내지는 동안 기계적 힘을 생성한다. 도 13a에 예시된 바와 같이, 기계적 힘(52)은 헤테로구조체(16) 상에 가해지는 일정한(steady) 전단력일 수 있다. 도 13b에 예시된 바와 같이, 기계적 힘(54)은 헤테로구조체(16) 상에 가해지는 진동력일 수 있다. 레이저(34) 및 기계적 힘들(52, 54)의 조합은 기판 구조체(12)로부터의 헤테로구조체(16)의 리프트-오프를 야기할 수 있다. 일 실시예에 있어서, 레이저(34)는 펄스 모드로 동작될 수 있다. 이러한 경우에 있어서, 기계적 힘(52, 54)은 희생 층(14) 내의 화학적 결합들의 재결정화를 방지하고 리프트-오프를 개선할 수 있다. 기계적 힘(52, 54)은, 희생 층(14)의 어떤 분해가 먼저 일어나는 것을 가능하게 하기 위하여 레이저(34)를 동작시키는 초기 기간 이후에 개시될 수 있다는 것이 이해될 것이다.
기판 구조체(12)로부터 III 족 질화물 헤테로구조체(16)를 분리하는 것과 관련하여 주로 도시되고 설명되었지만, 실시예들이 기판 구조체(12)로부터 헤테로구조체(16)의 단지 부분적인 분리로 인도될 수 있다는 것이 이해될 것이다. 예를 들어, 이러한 부분적인 분리는 응력을 완화시키거나, 광학적 산란을 제공하거나, 및/또는 유사한 것을 위하여 사용될 수 있다.
이러한 정도로, 도 14a 및 도 14b는 각기 실시예들에 따른 희생 층(14G, 14H)의 부분적 어블레이션 이후의 예시적인 디바이스 구조체들(60A, 60B)을 도시한다. 이러한 경우에 있어서, 각각의 디바이스 구조체(60A, 60B)는, 예를 들어, 레이저 어블레이션, 화학적 에칭, 기계적 힘들, 전류, 및/또는 유사한 것에 의해 부분적으로 파괴된 희생 층(14G, 14H)에 의해 기판 구조체(12)에 부착된 활성 III 족 질화물 헤테로구조체(16)를 포함한다. 부분적 레이저 어블레이션은 사용되는 레이저 방사의 강도를 측방으로 변화시킴으로써 달성될 수 있으며, 이는 주기적인 어블레이션 패턴들을 갖는 희생 층(14H) 또는 랜덤한 어블레이션 패턴을 갖는 희생 층(14G)을 야기할 수 있다. 방사를 방출하도록 구성된 디바이스(60A, 60B)를 제조하기 위하여, 희생 층(14G, 14H)에 대한 어블레이션 패턴은 광 결정(photonic crystal)을 포함하거나, 분포 브래그 반사기(distributed Bragg reflector)를 형성하거나, 회절 격자를 형성하거나, 및/또는 방사의 속성들을 조작하기 위한 임의의 다른 유사한 유형의 분포 엘리먼트를 형성하도록 구성될 수 있다. 대안적인 실시예에 있어서, 구조체들(60A, 60B)은 중간 구조체들일 수 있으며, 헤테로구조체(16)의 완전한 리프트-오프는 후속 기계적 힘들(예를 들어, 물리적 박리), 화학적 에칭, 및/또는 유사한 것에 의해 달성될 수 있다.
기판 구조체(12)의 제거에 더하여, III 족 질화물 헤테로구조체(16)는 완료된 디바이스를 야기하기 위한 추가적인 프로세싱을 겪을 수 있다. 도 15는 일 실시예에 따른 III 족 질화물 헤테로구조체(16)로부터 제조된 예시적인 광전자 디바이스(62)의 개략적인 구조체를 도시한다. 이러한 경우에 있어서, 디바이스(62)는, n-형 접촉 층(17A), 활성 영역(17B)(일련의 교번하는 양자 우물들 및 장벽들), 전자 차단 층(17C), 및 p-형 접촉 층(17D)을 포함하는 헤테로구조체(16)로부터 제조된다. 그러나, 헤테로구조체(16)가 단지 예시적이며, 다양한 대안적인 헤테로구조체들(16)이 사용될 수 있다는 것이 이해될 것이다.
예시된 바와 같이, 디바이스(62)는 플립-칩(flip-chip) 구성으로 동작하도록 구성된다. 이러한 경우에 있어서, n-형 접촉 층(17A)은 광전자 디바이스(62)의 상단 측 상에 위치되며, 활성 영역(17B)에 의해 생성되는 방사에 투과성이 되도록 구성될 수 있다. 이러한 정도로, 예를 들어, 그 위에 바로 n-형 접촉 층(17A)이 성장될 수 있는 희생 층의 어블레이션을 통한 본원에서 설명된 기판 구조체의 제거 이후에, 커버 층(64)이 n-형 접촉 층(17A) 상에 형성될 수 있다. 커버 층(64)은 디바이스(62)로부터의 방사의 추출을 개선하기 위한 하나 이상의 특징부들을 포함할 수 있다. 일 실시예에 있어서, 커버 층(64)은 절연 투과성 재료와 같은 임의의 유형의 봉지(encapsulating) 재료로 형성될 수 있다. 예를 들어, 커버 층(64)은 자외선 투과성 폴리머 또는 가시성 에폭시 유형 폴리머들의 그룹으로부터 선택된 불소폴리머를 포함할 수 있다. 대안적인 실시예에 있어서, 커버 층(64)은 III 족 질화물 헤테로구조체(16) 내에 포함된 재료의 III 족 질화물 층일 수 있다. 어느 경우에든, 커버 층(64)의 상단 표면은 거칠기를 포함할 수 있거나, 패턴화될 수 있거나, 광 결정을 포함할 수 있거나, (예를 들어, 프레넬 렌즈를 형성하기 위한 또는 표면의 광학적 속성들을 수정하기 위한) 각인(imprint)들 포함할 수 있거나, 및/또는 유사한 것을 포함할 수 있으며, 이들은 디바이스(62)로부터의 광 추출의 하나 이상의 속성들을 개선할 수 있다.
추가적으로, 헤테로구조체(16)는 이에 대한 접촉부의 부착을 위하여 n-형 접촉 층(17A)의 상단 표면을 노출시키기 위해 에칭될 수 있다. p-형 접촉 층(17D)에 대한 오믹 접촉부를 형성할 수 있는 p-형 접촉부(66)가 p-형 접촉 층(17D)에 부착될 수 있으며, p-형 전극(68)이 p-형 접촉부(66)에 부착될 수 있다. 유사하게, n-형 접촉 층(17A)에 대한 오믹 접촉부를 형성할 수 있는 n-형 접촉부(70)가 n-형 접촉 층(17A)에 부착될 수 있으며, n-형 전극(72)이 n-형 접촉부(70)에 부착될 수 있다. 접촉부들(66, 70) 및 전극들(68, 72)은 임의의 적절한 재료(예를 들어, 금속의 하나 이상의 층들)로 형성될 수 있으며, 활성 영역(17B)에 의해 방출되는 방사에 대하여 반사성 또는 투과성이 되도록 구성될 수 있다.
광전자 디바이스(62)에 대하여 추가로 도시된 바와 같이, 디바이스(62)는 전극들(68, 70)을 통해 서브마운트(40)에 장착될 수 있다. 전극들(68, 72) 둘 모두가 각기 접촉 패드들(74, 76)을 통해 서브마운트(40)에 부착(예를 들어, 납땜)될 수 있다. 서브마운트(40)는 적어도 헤테로구조체(16) 내의 마지막 반도체 층(예를 들어, p-형 접촉 층(17D))의 열 전도율의 열 전도율 크기를 가질 수 있다. 예시적인 실시예에 있어서, 서브마운트(40)는 질화 알루미늄(AlN), 탄화 실리콘(SiC), 및/또는 유사한 것으로 형성될 수 있다.
디바이스(62)가 플립-칩 구성을 갖는 것으로 도시되지만, 본원에서 설명된 디바이스가 임의의 적절한 구성을 가질 수 있다는 것이 이해될 것이다. 예를 들어, 대안적인 실시예에 있어서, 헤테로구조체(16)는 수직 디바이스 구성으로 구현될 수 있다. 이러한 경우에 있어서, 헤테로구조체(16)를 에칭하지 않고 n-형 접촉부가 n-형 접촉 층(17A)의 노출된 표면 상에 형성될 수 있으며, p-형 접촉부가 p-형 접촉 층(17D)의 노출된 표면 상에 형성될 수 있다. n-형 접촉 층(17A) 또는 p-형 접촉 층(17D) 중 하나가 본원에서 설명된 희생 층 바로 위에 성장되기 때문에, 대응하는 접촉부의 형성은 리프트-오프가 완료된 이후에 수행될 수 있다.
각각의 구성에 있어서, 전극(68, 70)이 부착되는 표면의 적어도 일 부분은 대응하는 전극에 의해 커버되지 않은 채로 남아 있을 수 있다. 이러한 경우에 있어서, 접촉 층들(17A, 17D)의 노출되지 않은 표면들 중 하나 이상이 이를 통한 광 추출을 개선하도록 구성될 수 있다. 예를 들어, 표면은 본원에서 설명된 바와 같이 거칠게 되거나 또는 패턴화될 수 있다. 대안적인 실시예에 있어서, 접촉 층들(17A, 17D)의 커버되지 않은 표면들 중 하나 이상은 방출 표면으로 방사를 보내기 위하여 재료의 반사성 층으로 커버될 수 있다. 어느 경우에든, 투과성 또는 반사성 재료는 각기 확산 투과성 또는 확산 반사성일 수 있다.
본원에서 설명된 특정 특징들이 도면들 중 하나 또는 서브세트에서만 예시되었지만, 본원에서 설명된 실시예들이 이러한 특징들 중 2개 이상의 임의의 조합을 포함할 수 있다는 것이 이해될 것이다. 이러한 정도로, 도면들은 본원에서 설명된 본 발명의 상호 배타적인 실시예들을 제공하는 것으로서 해석되지 않아야만 한다.
본 발명의 예시적인 측면들이 광전자 디바이스에 대한 헤테로구조체 및 이러한 헤테로구조체의 제조 방법과 관련하여 본원에서 도시되고 설명되었지만, 본 발명의 측면들이 추가로 다양한 대안적인 실시예들을 제공한다는 것이 이해되어야 한다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 16은 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)가 (예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서) 회로 설계 시스템(120)에 제공될 수 있으며, 사용자는 (예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함으로써) 회로 설계(122)를 생성하기 위해 디바이스 설계를 사용할 수 있다. 회로 설계(122)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본원에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. III 족 질화물 헤테로구조체(heterostructure)를 제조하는 방법으로서,
    기판 구조체 위에 희생 층을 에피택셜적으로(epitaxially) 성장시키는 단계;
    상기 희생 층 바로 위에 상기 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계;
    레이저로 상기 희생 층을 조사함으로써 상기 희생 층을 분해하는 단계; 및
    불화 수소산으로 상기 희생 층을 에칭하는 단계를 포함하며,
    상기 에칭하는 단계 및 상기 분해하는 단계는 상기 기판 구조체로부터 상기 III 족 질화물 헤테로구조체를 완전히 릴리즈(release)하는, 방법.
  2. 청구항 1에 있어서,
    상기 기판 구조체는 기판 및 상기 기판 바로 위의 III 족 질화물 층들의 세트를 포함하며, 상기 희생 층은 상기 III 족 질화물 층들의 세트 내의 III 족 질화물 층의 표면 바로 위에 성장되는, 방법.
  3. 청구항 1에 있어서,
    상기 방법은 상기 분해하는 단계 이전에 핸들링(handling) 부재를 상기 III 족 질화물 헤테로구조체의 상단 표면에 결합하는 단계를 더 포함하는, 방법.
  4. 청구항 3에 있어서,
    상기 결합하는 단계는 상기 핸들링 부재를 상기 III 족 질화물 헤테로구조체의 상기 상단 표면에 납땜하는 단계를 포함하는, 방법.
  5. 청구항 1에 있어서,
    상기 III 족 질화물 헤테로구조체의 상단 표면은 p-형 층의 표면이며, 상기 방법은 전극들의 세트를 포함하는 서브마운트(submount)를 상기 p-형 층에 부착하는 단계를 더 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 서브마운트의 열 전도율 크기는 적어도 상기 p-형 층의 열 전도율 크기인, 방법.
  7. 청구항 5에 있어서,
    상기 서브마운트는 탄화 실리콘으로 형성되는, 방법.
  8. 청구항 1에 있어서,
    상기 희생 층에 바로 인접한 상기 III 족 질화물 헤테로구조체 내의 제 1 III 족 질화물 층은 n-형 도핑을 포함하며, 상기 방법은 상기 분해하는 단계 이후에 상기 제 1 III 족 질화물 층의 표면 상에 n-형 전극을 형성하는 단계를 더 포함하는, 방법.
  9. 청구항 2에 있어서,
    상기 희생 층은 상기 기판 구조체 내의 상기 III 족 질화물 층들의 세트의 각각의 밴드갭보다 더 작은 밴드갭을 갖는, 방법.
  10. 청구항 1에 있어서,
    상기 방법은 상기 기판 구조체의 표면 바로 위에 상기 희생 층을 성장시키는 단계 이전에 상기 기판 구조체의 표면을 패턴화하는 단계를 더 포함하는, 방법.
  11. 청구항 1에 있어서,
    상기 레이저에 의해 생성되는 방사는 상기 희생 층의 측방 평면에서 변화하는, 방법.
  12. 광전자 디바이스를 제조하는 방법으로서,
    기판 구조체 위에 희생 층을 에피택셜적으로 성장시키는 단계;
    상기 희생 층 바로 위에 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계로서, 상기 III 족 질화물 헤테로구조체는 상기 광전자 디바이스에 대한 활성 영역을 포함하는, 단계; 및
    상기 기판 구조체로부터 상기 III 족 질화물 헤테로구조체를 적어도 부분적으로 릴리즈하기 위하여 레이저로 상기 희생 층을 조사함으로써 상기 희생 층을 분해하는 단계로서, 상기 레이저에 의해 생성되는 방사는 상기 희생 층의 측방 평면에서 변화하는, 단계를 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 방법은,
    n-형 전극을 상기 III 족 질화물 헤테로구조체의 n-형 접촉 층에 부착하는 단계; 및
    p-형 전극을 상기 III 족 질화물 헤테로구조체의 p-형 접촉 층에 부착하는 단계를 더 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 방법은 서브마운트를 상기 n-형 전극 또는 상기 p-형 전극 중 적어도 하나에 부착하는 단계를 더 포함하는, 방법.
  15. 청구항 12에 있어서,
    상기 방법은 상기 분해하는 단계 이후에 상기 III 족 질화물 헤테로구조체의 하단 층 상에 커버 층을 형성하는 단계를 더 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 커버 층은 절연 투과성 재료로 형성되는, 방법.
  17. 청구항 12에 있어서,
    상기 분해하는 단계는 상기 III 족 질화물 헤테로구조체에 기계적 힘을 인가하는 단계를 더 포함하는, 방법.
  18. 광전자 디바이스를 제조하는 방법으로서,
    기판 구조체 위에 희생 층을 에피택셜적으로 성장시키는 단계;
    상기 희생 층 바로 위에 III 족 질화물 헤테로구조체를 에피택셜적으로 성장시키는 단계로서, 상기 III 족 질화물 헤테로구조체는 상기 광전자 디바이스에 대한 활성 영역을 포함하는, 단계; 및
    상기 기판 구조체로부터 상기 III 족 질화물 헤테로구조체를 적어도 부분적으로 릴리즈하기 위하여 레이저로 상기 희생 층을 조사함으로써 상기 희생 층을 적어도 부분적으로 분해하는 단계로서, 상기 조사하는 것은 상기 광전자 디바이스의 상기 활성 영역에 의해 방출되는 방사의 속성들을 조작하기 위한 분포 엘리먼트를 형성하는, 단계를 포함하는, 방법.
  19. 청구항 18에 있어서,
    상기 레이저에 의해 생성되는 방사는 상기 희생 층의 측방 평면에서 변화하는, 방법.
  20. 청구항 18에 있어서,
    상기 방법은 기계적 힘, 화학적 에칭, 또는 전류 중 적어도 하나를 사용하여 상기 기판 구조체로부터 상기 III 족 질화물 헤테로구조체를 제거하는 단계를 더 포함하는, 방법.
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