KR101867867B1 - 응력-감소 버퍼 구조체를 갖는 반도체 구조체 - Google Patents

응력-감소 버퍼 구조체를 갖는 반도체 구조체 Download PDF

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알렉산더 도브린스키
마이클 슈르
레미지유스 가스카
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Abstract

버퍼 구조체 및 버퍼 구조체의 제 1 면에 인접하여 형성된 반도체 층들의 세트를 포함하는 반도체 구조체가 제공된다. 버퍼 구조체는, 실온에서의 반도체 층들의 세트 내의 전체 응력이 압축적이며, 약 0.1 GPa 내지 2.0 GPa 사이의 범위 내에 있도록 하는 유효 격자 상수 및 두께를 가질 수 있다. 버퍼 구조체는, 목표 유효 격자 상수를 달성하고, 버퍼 구조체의 성장 동안 존재하는 응력들을 제어하며, 및/또는 반도체 구조체가 냉각된 이후에 존재하는 응력들을 제어하도록 선택된 성장 파라미터들의 세트를 사용하여 성장될 수 있다.

Description

응력-감소 버퍼 구조체를 갖는 반도체 구조체{SEMICONDUCTOR STRUCTURE WITH STRESS-REDUCING BUFFER STRUCTURE}
관련 출원들에 대한 참조
본 출원은 2014년 2월 22일자로 출원된 미국 가특허 출원 번호 61/943,365호에 대한 이익을 주장하며, 이는 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 반도체 구조체들에 관한 것으로서, 더 구체적으로, 개선된 버퍼 구조체를 갖는 반도체 구조체에 관한 것이다.
III 족 질화물 반도체들은 효율적인 청색 및 자외선 발광 디바이스들(예를 들어, 다이오드들, 레이저들, 등), 자외선 검출기들, 및 전계 효과 트랜지스터들을 위해 광범위하게 사용된다. 넓은 밴드-갭(band-gap)에 기인하여, 이러한 재료들은 심 자외선 발광 다이오드(deep ultraviolet light emitting diode; DUV LED)들을 제조하기 위한 주된 선택이다. 최근에, DUV LED들의 효율을 개선함에 있어 상당한 발전이 이루어졌다. 그러나, 이러한 디바이스들의 전체 효율들은 낮은 채로 남아 있다. DUV LED들의 제조를 위하여, 임의의 Al-풍부(rich) III 족 질화물 반도체 층들의 후속 성장을 위해 기저 층(underlying layer)으로서 고 품질 질화 알루미늄(AlN) 버퍼 층을 달성하는 것이 중요할 수 있다. 그러나, 현재 III 족 질화물 디바이스들의 성장을 위한 주된 기판들인 사파이어, 탄화 실리콘(SiC), 및 실리콘으로 형성된 기판들 상에서의 높은 결정 품질을 갖는 AlN 층의 성장이 극히 어렵다.
발광 다이오드(LED)들 및 특히 심 자외선 LED(DUV LED)들과 같은 발광 디바이스들에 대하여, 반도체 층들 내의 크랙(crack)들의 수 및 전위 밀도를 감소시키는 것이 디바이스의 효율성을 증가시킨다. 이에 더하여, 이는 디바이스의 증가된 신뢰성을 야기할 수 있다. 이러한 정도로, 패턴화된 기판들 상에 저-결함 반도체 층들을 성장시키기 위한 몇몇 접근방식들이 찾아져 왔다. 이러한 접근방식들은 전형적으로 에피택셜적으로(epitaxially) 성장된 반도체 층들에 존재하는 응력들을 감소시키는 것에 의존한다.
예를 들어, 에피택셜적으로 성장된 층 내의 응력 축적을 감소시키기 위한 하나의 접근방식은 마이크로채널 에피택시(microchannel epitaxy; MCE)를 사용하여 기저 기판을 패턴화하는 것에 의존한다. MCE를 사용하면, 협소한 채널이 기판으로부터 저 결함 정보(low defect information)를 포함하는 핵형성 중심으로서 사용된다. 마스크의 개구(opening)는 결정 정보를 과성장된 층으로 전사(transfer)하는 마이크로채널로서 역할하며, 반면 마스크는 전위들이 과성장된 층으로 전사되는 것을 방지한다. 결과적으로, 과성장된 층이 전위가 없게 될 수 있다. MCE의 3-차원 구조는 또한 응력 해소(stress release)에 대한 다른 이점을 제공한다. 과성장된 층이 용이하게 변형(deform)될 수 있기 때문에, 잔여 응력이 효율적으로 해소될 수 있다. 다른 접근방식에 있어, 마스크는 전위들의 추가적인 전파를 막기 위하여 전위 밀도들의 큰 농도의 위치에 도포(apply)될 수 있다.
다른 접근방식들은 III 족 질화물 기반 반도체 초격자(superlattice)를 에피택셜적으로 성장시키는 것에 의존한다. 초격자 구조체는, 질화 알루미늄(AlN)/사파이어 템플릿(template)과 후속의 두꺼운 AlxGa1-xN(여기에서 0 ≤ x ≤ 1) 층들 사이의 변형율(strain) 차이를 경감시킨다. DUV LED들과 같은 디바이스들에 대하여, (예를 들어, 약 수 마이크로미터의) 두꺼운 AlGaN 에피택셜 층들이 전류 집중을 감소시키기 위해 바람직하다. 초격자 접근방식을 사용하면, 2축 인장 변형율(biaxial tensile strain)을 감소시키기 위해 AlN/AlGaN 초격자가 성장되며, 3.0 μm-두께의 Al0.2Ga0.8N이 어떠한 크랙들도 없이 사파이어 상에서 달성되었다. 이러한 초격자는, 초격자 엘러먼트들의 서브-층(sub-layer)들 내의 변화하는 응력들에 기인하는 전위 밀도를 최소화하기 위하여 사용될 수 있다.
초격자 접근방식들이 에피택셜적으로 성장된 질화물 반도체 층들 내의 인장 응력 및 압축 응력의 어떤 제어를 가능하게 하지만, 이러한 접근방식들은 균일한 조성을 갖는 질화물 기반 반도체 층들의 에피택셜 성장을 가능하게 하지 않는다. 질화 갈륨(GaN) 성장으로부터 얻어진 이전의 경험에 기초하여, 수평 에피택셜 과성장(lateral epitaxial overgrowth; LEO)은 GaN 필름들의 전위를 상당히 감소시키기 위한 효율적인 방식인 것으로 증명되었다. 펜데오-에피택셜(pendeo-epitaxial), 캔틸리버 에피택시(cantilever epitaxy), 및 패싯 제어형(facet controlled) LEO와 같은 LED로부터 진화된 몇몇 다른 기술들이 또한 개발되었다. 이상의 접근방식들은 GaN 반도체 층들의 에피택셜 성장에 대해 잘 동작하지만, 질화 알루미늄(AlN) 층들의 에피택셜 성장은 AlN 필름들의 상대적으로 작은 수평 성장에 기인하여 더 도전이 된다.
다른 선행 접근방식들은, 예를 들어, 패턴화된 사파이어 기판(patterned sapphire substrate; PSS)과 같은 패턴화된 기판 위의 AlN 필름들의 성장을 포함한다. PSS-기반 접근방식이 전반적으로 감소된 응력 및 낮은 전위 밀도들을 갖는 AlN 층을 생산하지만, 패턴화 프로세스 및 AlN 필름들의 후속 성장이 기술적으로 복잡하며 비용이 많이 든다.
본 발명의 측면들은, 버퍼 구조체 및 버퍼 구조체의 제 1 면(side)에 인접하여 형성된 반도체 층들의 세트를 포함하는 반도체 구조체를 제공한다. 버퍼 구조체는, 실온에서의 반도체 층들의 세트 내의 전체 응력이 압축적(compressive)이며 약 0.1 기기파스칼(gigapascal; GPa) 내지 2.0 GPa 사이의 범위 내에 있도록 하는 유효 격자 상수 및 두께를 가질 수 있다. 버퍼 구조체는, 목표 유효 격자 상수를 달성하고, 버퍼 구조체의 성장 동안 존재하는 응력들을 제어하며, 및/또는 반도체 구조체가 냉각된 이후에 존재하는 응력들을 제어하도록 선택된 성장 파라미터들의 세트를 사용하여 성장될 수 있다.
본 발명의 제 1 측면은 반도체 구조체를 제공하며, 상기 반도체 구조체는: 버퍼 구조체; 및 버퍼 구조체의 제 1 면에 인접하여 형성된 반도체 층들의 세트를 포함하며, 여기에서 버퍼 구조체는, 반도체 층들의 세트 내의 전체 응력이 실온에서 압축적이며 약 0.1 Gpa 내지 2.0 Gpa 사이의 범위 내에 있도록 하는 유효 격자 상수 및 두께를 갖는다.
본 발명의 제 2 측면은 반도체 구조체를 제조하는 방법을 제공하며, 상기 방법은: 버퍼 구조체를 성장시키기 위한 성장 파라미터들의 세트를 선택하는 단계로서, 성장 파라미터들의 세트는 버퍼 구조체에 대한 목표 유효 격자 상수를 달성하도록 구성되는, 단계; 선택된 성장 파라미터들의 세트를 사용하여 버퍼 구조체를 성장시키는 단계; 및 버퍼 구조체 상에 반도체 층들의 세트를 성장시키는 단계를 포함하며, 여기에서 목표 유효 격자 상수는 실온에서의 반도체 층들의 세트 내의 전체 응력이 압축적이며 약 0.1 GPa 내지 약 2.0 GPa 사이의 범위 내에 있게끔 한다.
본 발명의 제 3 측면은 반도체 디바이스를 제조하는 방법을 제공하며, 상기 방법은: 반도체 디바이스에 대한 반도체 헤테로구조체(heterostructure)를 제조하는 단계를 포함하고, 상기 제조하는 단계는: 멀티-스테이지(multi-stage) 프로세스를 사용하여 기판 상에 직접적으로 버퍼 층을 성장시키는 단계로서, 상기 멀티-스테이지 프로세스는: 복수의 핵형성(nucleation) 아일랜드(island)들의 밀도를 증가시키도록 선택된 성장 지속기간 및 상대적으로 작은 아일랜드들을 형성하도록 구성된 V/III 비율을 사용하여 기판 상에 III 족 질화물 재료로 형성된 복수의 핵형성 아일랜드들을 성장시키는 단계로서, 상기 V/III 비율은 약 100 내지 약 50000 사이의 범위 내에 있으며, 상기 지속기간은 약 1 분 내지 약 20 분의 범위 내에 있는, 단계; 증가된 성장 온도를 사용하여 복수의 핵형성 아일랜드들의 수직적 성장을 유도하는 단계; 및 높은 성장 온도를 사용하여 복수의 핵형성 아일랜드들을 단일 층으로 융합(coalesce)하는 단계로서, 단일 층은 약 100 옹스트롬 내지 약 100 마이크론의 범위 내의 두께까지 성장되는, 단계를 포함하는, 상기 버퍼 층을 성장시키는 단계, 및 버퍼 층 상에 III 족 질화물 반도체 층들의 세트를 성장시키는 단계로서, 실온에서 III 족 질화물 반도체 층들의 세트 내의 전체 응력이 압축적이며 약 0.1 GPa 내지 약 2.0 GPa 사이의 범위 내에 있는, 상기 III 족 질화물 반도체 층들의 세트를 성장시키는 단계를 포함한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상의 해결하기 위해 설계된다.
본 개시의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 예시적인 광전자 디바이스의 개략적인 구조체를 도시한다.
도 2a 및 도 2b는 실시예들에 따른 기판 상에서 성장된 예시적인 핵형성 아일랜드들의 평면도들을 도시한다.
도 3a 내지 도 3c는 일 실시예에 따른 버퍼 층을 성장시키기 위한 예시적인 멀티-스테이지 프로세스를 도시한다.
도 4는 일 실시예에 따른 본원에서 설명되는 3-스테이지 성장 프로세스를 사용하여 성장된 예시적인 버퍼 층의 상단 표면의 원자간력 현미경 이미지를 도시한다.
도 5는 일 실시예에 따른 중간 층 및 n-형 층을 포함하는 예시적인 헤테로구조체를 도시한다.
도 6은 일 실시예에 따른 활성 영역을 포함하는 예시적인 헤테로구조체를 도시한다.
도 7은 일 실시예에 따른 제 1 p-형 층을 포함하는 예시적인 헤테로구조체를 도시한다.
도 8은 일 실시예에 따른 중간 층으로서 초격자를 포함하는 예시적인 헤테로구조체를 도시한다.
도 9는 일 실시예에 따른 AlN 층에 대한 V/III 비율의 함수로서 격자 상수들 a 및 c의 예시적인 플롯(plot)들을 도시한다.
도 10은 일 실시예에 따른 AlN 층에 대한 V/III 비율의 함수로서 응력 및 변형율의 예시적인 플롯들을 도시한다.
도 11a 내지 도 11b는 실시예들에 따른 예시적인 중간 층들을 도시한다.
도 12는 일 실시예에 따른 AlGaN 층 내의 알루미늄 몰 분율의 함수로서 AlN 층의 성장 동안의 중심 변위(displacement)(굽음(bowing))의 함수로서 격자 상수 a의 다양한 플롯들을 도시한다.
도 13은 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞추어질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들 내에서, 유사한 도면번호들이 도면들 사이에서 유사한 엘러먼트를 나타낸다.
이상에서 표시된 바와 같이, 본 발명의 측면들은, 버퍼 구조체 및 버퍼 구조체의 제 1 면에 인접하여 형성된 반도체 층들의 세트를 포함하는 반도체 구조체를 제공한다. 버퍼 구조체는, 실온에서의 반도체 층들의 세트 내의 전체 응력이 압축적이며 약 0.1 GPa 내지 2.0 GPa 사이의 범위 내에 있도록 하는 유효 격자 상수 및 두께를 가질 수 있다. 버퍼 구조체는, 목표 유효 격자 상수를 달성하고, 버퍼 구조체의 성장 동안 존재하는 응력들을 제어하며, 및/또는 반도체 구조체가 냉각된 이후에 존재하는 응력들을 제어하도록 선택된 성장 파라미터들의 세트를 사용하여 성장될 수 있다.
본원에서 설명되는 바와 같이, 버퍼 구조체는 헤테로구조체 내의 내부 응력들을 감소시키도록 구성될 수 있으며, 이는 디바이스의 개선된 신뢰성을 야기할 수 있다. 헤테로구조체의 다른 층들뿐만 아니라 버퍼 구조체가 성장 동안 존재하는 응력들을 제어하도록 구성된 성장 파라미터들을 사용하여 성장될 수 있다. 또한, 디바이스의 신뢰성은 층들 내에 존재하는 전위들의 수에 의존한다. 일반적으로, 두꺼운 층들에 대하여, 전위 밀도는 전위 소멸 및 벤딩(bending)을 통한 층 이완(layer relaxation)에 기인하여 실질적으로 감소된다. 그러나, 두꺼운 반도체 층들이 증가된 응력들을 야기할 수 있다. 결과적으로, 헤테로구조체의 설계는 전형적으로 층들 내의 응력들과 전위들의 수 사이의 균형을 요구한다. 그러나, 신뢰할 수 있는 디바이스들을 위하여, 이들이 디바이스의 전체 이완을 야기할 수 있음에 따라 어떤 수의 전위들이 존재하는 것이 바람직할 수 있다.
달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 본원에서 사용되는 바와 같이, 대응하는 재료들의 몰 분율들이 최대로 10 퍼센트(더 특정한 실시예에서 5 퍼센트)만큼 상이할 때 2개의 재료들은 비할만한 조성들을 갖는다. 예를 들어, 2개의 III 족 질화물 재료들, AlxInyBzGa1-x-y-zN 및 Alx’Iny’Bz’Ga1-x’-y’-z’N을 고려하면, 몰 분율들의 각각, 즉, x, y, 및 z가 10 퍼센트 미만만큼 대응하는 몰 분율들 x’, y’, 및 z’와 상이할 때 2개의 재료들이 비할만한 조성들을 가지며, 여기에서 퍼센트는 몰 분율들 사이의 차이를 취하고 더 높은 몰 분율에 의해 값을 나눔으로써 계산된다. 유사하게, 2개의 층들은 대응하는 두께들이 최대로 10 퍼센트(더 특정한 실시예에서 5 퍼센트)만큼 상이할 때 비할만한 두께들을 갖는다. 또한 본원에서 사용되는 바와 같은, 2개의 도펀트 농도들은 이들이 서로 동일한 자릿수(order)일 때 비할만하다. 더 높은 수 대 더 낮은 수의 비율이 10 미만일 때 2개의 수들이 서로 동일한 자릿수라는 것이 이해되어야 한다.
본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트가 이를 통과하게 할 때, 층은 "투명한" 층이다. 또한, 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 반사할 때, 층은 "반사성" 층이다. 일 실시예에 있어, 방사의 목표 파장은 디바이스의 동작 동안 층을 포함하는 디바이스에 의해 방출되거나 또는 센싱되는 방사의 파장(예를 들어, 피크 파장 +/- 5 나노미터)에 대응한다. 주어진 층에 대하여, 파장은 고려사항의 재료에서 측정될 수 있으며, 재료의 굴절률에 의존할 수 있다.
본 발명의 측면들은 광전자 디바이스, 예컨대 통상적인 또는 초발광 발광 다이오드(LED), 발광 레이저, 레이저 다이오드, 광 센서, 광검출기, 포토다이오드, 아발란치 다이오드, 및/또는 유사한 것 내에 통합될 수 있는 (이를 제조하는데 사용될 수 있는) 헤테로구조체를 제공한다. 그러나, 광전자 디바이스들이 단지 예시적이라는 것이 이해되어야 한다. 예를 들어, 본 발명의 측면들은, 다른 유형들의 전자 디바이스들, 예컨대 고 전자 이동성 트랜지스터, 전계 효과 트랜지스터, p-n 다이오드, 쇼트키(Schottky) 다이오드, 또는 유사한 것 내에 통합될 수 있는 헤테로구조체를 제공한다. 이러한 정도로, 본 발명의 측면들은, 응력 특성들을 제어하는 것이 크랙 및 전위 감소를 위해 중요한 임의의 유형의 디바이스의 제조에 적용될 수 있다. 특히, III 족 질화물 반도체 층들을 사용하여 제조되는 발광 다이오드들에 대하여, 활성 층 내의 그리고 이에 인접한 응력 및 전위들의 제어는 개선된 디바이스 동작, 디바이스의 연장된 동작 수명, 및/또는 유사한 것을 제공할 수 있다.
도면들을 참조하면, 도 1은 일 실시예에 따른 예시적인 광전자 디바이스(10)의 개략적인 구조체를 도시한다. 더 구체적인 실시예에 있어, 광전자 디바이스(10)는 방출 디바이스, 예컨대 발광 다이오드(LED)로서 동작하도록 구성된다. 이러한 경우에 있어, 광전자 디바이스(10)의 동작 동안, 밴드 갭에 비할만한 바이어스의 인가는 광전자 디바이스(10)의 활성 영역(18)으로부터의 전자기 방사의 방출을 야기한다. 광전자 디바이스(10)에 의해 방출되는 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 일 실시예에 있어, 디바이스(10)는 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출하도록 구성된다. 더 구체적인 실시예에 있어, 지배적인 파장은, 예를 들어, 약 210 내지 약 350 나노미터 사이의 심 자외선 방사를 포함하는 파장들의 범위 이내이다.
광전자 디바이스(10)는, 기판(12) 및 이에 인접하여 위치된 버퍼 구조체(13)를 포함하는 헤테로구조체를 포함한다. 버퍼 구조체(13)는, 기판(12)에 인접한 버퍼 층(14) 및 버퍼 층(14)에 인접한 중간 층(15)을 포함하는 것으로 도시된다. 광전자 디바이스(10)는, 버퍼 구조체(13)에 인접한 n-형 층(16)(예를 들어, 클래딩(cladding) 층, 전자 공급 층, 접촉 층, 및/또는 유사한 것), 및 n-형 층(16)에 인접한 n-형 면(19A)을 갖는 활성 영역(18)을 더 포함한다. 또한, 광전자 디바이스(10)의 헤테로구조체는, 활성 영역(18)의 p-형 면(19B)에 인접한 제 1 p-형 층(20)(예를 들어, 전자 차단 층) 및 제 1 p-형 층(20)에 인접한 제 2 p-형 층(22)(예를 들어, 클래딩 층, 홀 공급 층, 접촉 층, 및/또는 유사한 것)을 포함한다.
더 특정한 예시적인 실시예에 있어, 광전자 디바이스(10)는, 그 안에서 다양한 층들의 전부 또는 일부가 III-V 족 재료 시스템으로부터 선택된 원소들로 형성된 III-V 족 재료 기반 디바이스이다. 또 다른 더 구체적이고 예시적인 실시예에 있어, 광전자 디바이스(10)의 다양한 층들은 III 족 질화물 기반 재료들로부터 형성된다. III 족 질화물 재료들은 하나 이상의 III 족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하여 AlxGayBzIn1-x-y-zN이며, 여기에서, 0 ≤ x,y,z ≤ 1, 및 0 ≤ 1-x-y-z ≤ 1이다. 예시적인 III 족 질화물 재료들은, 2원, 3원 및 4원 합금들, 예컨대, III 족 원소들의 임의의 몰 분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
III 족 질화물 기반 광전자 디바이스(10)의 예시적인 일 실시예는, InyAlxGa1-x-yN, GazInyAlxB1-x-y-zN, AlxGa1-xN 반도체 합금, 또는 유사한 것으로 구성된 활성 영역(18)(예를 들어, 일련의 교번하는(alternating) 양자 우물들 및 장벽들)을 포함한다. 유사하게, n-형 층(16) 및 제 1 p-형 층(20) 둘 모두는 InyAlxGa1-x-yN 합금, GazInyAlxB1-x-y-zN 합금, 또는 유사한 것으로 구성될 수 있다. x, y, 및 z에 의해 주어지는 몰 분율들은 다양한 층들(16, 18, 및 20) 사이에서 변화할 수 있다. 기판(12)은 사파이어, 탄화 실리콘(SiC), 실리콘(Si), GaN, AlGaN, AlON, LiGaO2, LiGaO2, ScMgAlO4, MgAl2O4, 또는 다른 적절한 재료일 수 있으며, 버퍼 층(14) 및 중간 층(15)의 각각은 AlN, InN, GaN, SiN, 또는 그들의 합금들, AlGaN/AlN 초격자, 및/또는 유사한 것으로 구성될 수 있다.
광전자 디바이스(10)에 대하여 도시된 바와 같이, p-형 금속(24)이 제 2 p-형 층(22)에 부착될 수 있으며, p-형 접촉부(전극)(26)가 p-형 금속(24)에 부착될 수 있다. 유사하게, n-형 금속(28)이 n-형 층(16)에 부착될 수 있으며, n-형 접촉부(전극)(30)가 n-형 금속(28)에 부착될 수 있다. p-형 금속(24) 및 n-형 금속(28)은 각기 대응하는 층들(22, 16)에 대한 오믹(ohmic) 접촉부들을 형성할 수 있다. 일 실시예에 있어, p-형 금속(24) 및 n-형 금속(28) 각각은 몇몇 전도성 및 반사성 금속 층들을 포함하며, 반면 n-형 접촉부(30) 및 p-형 접촉부(26) 각각은 고 전도성 금속을 포함한다. 일 실시예에 있어, 제 2 p-형 층(22) 및/또는 p-형 접촉부(26)는 활성 영역(18)에 의해 생성되는 전자기 방사에 대해 투명(예를 들어, 반-투명 또는 투명)할 수 있다. 예를 들어, 제 2 p-형 층(22) 및/또는 p-형 접촉부(26)는 단주기 초격자 격자 구조, 예컨대 적어도 부분적으로 투명한 마그네슘(Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조(short period superlattice structure; SPSL)를 포함할 수 있다. 예시적인 실시예에 있어서, 제 2 p-형 층(22)은 AlxGa1-xN/AlyGa1-yN 층들을 포함하는 초격자이며, 여기에서 0.2<x<1, 및 0<y<0.8이고, 초격자의 각각의 층은 0.1 내지 20 나노미터의 범위 내의 두께를 갖는다. 또한, p-형 접촉부(26) 및/또는 n-형 접촉부(30)는 활성 영역(18)에 의해 생성된 전자기 방사에 대해 반사성일 수 있다. 다른 실시예에 있어, n-형 층(16) 및/또는 n-형 접촉부(30)는 단주기 초격자, 예컨대 활성 영역(18)에 의해 생성된 전자기 방사에 대해 투명한 AlGaN SPSL로 형성될 수 있다.
광전자 디바이스(10)에 대하여 추가로 도시된 바와 같이, 디바이스(10)는 플립 칩(flip chip) 구성으로 접촉부들(26, 30)을 통해 서브마운트(submount)(36)에 장착될 수 있다. 이러한 경우에 있어, 기판(12)은 광전자 디바이스(10)의 상단 상에 위치되며, 이는 디바이스(10)의 동작 동안 개선된 열 관리를 제공할 수 있다. 이러한 정도로, p-형 접촉부(26) 및 n-형 접촉부(30) 둘 모두가 각기 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 질화 알루미늄(AlN), 탄화 실리콘(SiC), 및/또는 유사한 것으로 형성될 수 있다.
광전자 디바이스(10)의 다양한 층들 중 임의의 층이 실질적으로 균일한 조성 또는 그레이딩된(graded) 조성을 포함할 수 있다. 예를 들어, 층은 다른 층과의 헤테로계면(heterointerface)에서 그레이딩된 조성을 포함할 수 있다. 일 실시예에 있어, 제 1 p-형 층(20)은 그레이딩된 조성을 갖는 p-형 전자 차단 층을 포함한다. 그레이딩된 조성(들)은, 예를 들어, 응력을 감소시키기 위하여, 캐리어 주입을 개선하기 위하여, 및/또는 유사한 것을 위하여 포함될 수 있다. 유사하게, 층은 응력을 감소시키기 위해 및/또는 유사한 것을 위해 구성될 수 있는 복수의 주기들을 포함하는 초격자를 포함할 수 있다. 이러한 경우에 있어, 각 주기의 조성 및/또는 폭은 주기별로 주기적으로 또는 비주기적으로 변화할 수 있다.
본원에서 설명되는 광전자 디바이스(10)의 층 구성이 단지 예시적이라는 것이 이해되어야 한다. 이러한 정도로, 광전자 디바이스에 대한 헤테로구조체는, 하나 이상의 층들을 포함되지 않거나 및/또는 하나 이상의 추가적인 층들이 포함되는 대안적인 층 구성을 포함할 수 있다. 결과적으로, 다양한 층들이 서로 바로 인접한 것으로(서로 접촉하는 것으로) 도시되지만, 하나 이상의 중간 층들이 광전자 디바이스의 헤테로구조체 내에 존재할 수 있다는 것 및/또는 도시된 층들 중 하나 이상이 존재하지 않을 수 있다는 것이 이해되어야 한다. 예를 들어, 광전자 디바이스에 대한 예시적인 헤테로구조체는 제 2 p-형 층(22) 및 n-형 층(16) 중 하나 또는 둘 모두와 활성 영역(18) 사이에 도핑되지 않은 층을 포함할 수 있다. 유사하게, 광전자 디바이스에 대한 예시적인 헤테로구조체는 중간 층(15) 없이, 기판(12)이 제거된 상태로, 및/또는 유사하게 구현될 수 있다.
더 나아가, 대안적인 디바이스 헤테로구조체는 활성 영역(18)의 p-형 면(19B) 상에 위치된 3개(또는 그 이상)의 p-형 층들을 포함할 수 있다. 예를 들어, p-형 층들은: 활성 영역(18)에 바로 인접하여 위치된 전자 차단 층(예를 들어, 제 1 p-형 층(20)); 전자 차단 층에 바로 인접하여 위치된 p-형 클래딩 층(예를 들어, 제 2 p-형 층(22)); 및 (예를 들어, 제 2 p-형 층(22)과 p-형 금속(24) 사이에) p-형 클래딩 층에 바로 인접하여 위치된 p-형 도핑 층을 포함할 수 있다. 이러한 경우에 있어서, 각각의 p-형 층은 선행하는 층 상에서 에피택셜적으로 성장될 수 있다. 더 구체적인 실시예에 있어서, p-형 도핑 층은 AlxGa1-xN(여기에서 0≤x≤0.5)으로 형성될 수 있으며, 1 나노미터 내지 500 나노미터 사이의 범위 내의 두께를 가질 수 있고, cm3 당 1×1018 도펀트들 이상의 p-형 도핑 농도를 가질 수 있다.
또한, 광전자 다비이스에 대한 헤테로구조체는 분포 브래그 반사기(Distributive Bragg Reflector; DBR) 구조체를 포함할 수 있으며, 이는 특정 파장(들)의 광, 예컨대 활성 영역(18)에 의해 방출되는 광들을 반사하도록 구성될 수 있고, 그럼으로써 디바이스/헤테로구조체의 광 출력을 향상시킨다. 예를 들어, 예시된 플립 칩 구성에 대하여, DBR 구조체는 제 2 p-형 층(22)과 활성 영역(18) 사이에 위치될 수 있다. 유사하게, 광전자 디바이스에 대한 헤테로구조체는 제 2 p-형 층(22)과 활성 영역(18) 사이에 위치된 제 1 p-형 층(20)을 포함할 수 있다. DBR 구조체 및/또는 제 1 p-형 층(20)은 디바이스에 의해 생성되는 광의 희망되는 파장에 기초하여 선택된 임의의 조성을 가질 수 있다. 일 실시예에 있어, DBR 구조체는 Mg, Mn, Be, 또는 Mg+Si-도핑된 p-형 조성을 갖는다. 제 1 p-형 층(20)은 p-형 AlGaN, AlInGaN, 및/또는 유사한 것을 가질 수 있다. 광전자 디바이스에 대한 헤테로구조체가 DBR 구조체 및 (DBR 구조체와 제 2 p-형 층(22) 사이에 위치될 수 있는) 제 1 p-형 층(20) 둘 모두를 포함할 수 있거나 또는 DBR 구조체 또는 제 1 p-형 층(20) 중 하나만을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, 제 1 p-형 층(20)은 전자 차단 층 대신에 디바이스/헤테로구조체 내에 포함될 수 있다. 다른 실시예에 있어, 제 1 p-형 층(20)은 제 2 p-형 층(22)과 전자 차단 층 사이에 포함될 수 있다.
일 실시예에 있어, 층들(14, 15, 16, 18, 20, 22)의 각각은 기판(12) 상에서 에피택셜적으로 성장된다. III 족 질화물 층들(14, 15, 16, 18, 20, 22)에 대한 예시적인 성장 파라미터들은: 분 당 약 0.1 내지 200 마이크로몰 사이의 III 족 전구체 흐름 레이트(flow rate); 분당 약 100 내지 10000 표준 입방 센티미터(standard cubic centimeters per minute; SCCM) 사이의 질소 전구체 흐름 레이트; 및 약 1 내지 760 토르 사이의 압력을 포함할 수 있다.
일 실시예에 있어서, 버퍼 층(14)은 기판(12)의 위치에 대향되는 버퍼 층(14) 상의 면 상에 위치된 반도체 층들의 세트 내의, 예를 들어, 중간 층(15), n-형 층(16), 활성 영역(18), p-형 층들(20, 22), 및/또는 유사한 것 내의 응력을 완화시키도록 구성된다. 이러한 정도로, 버퍼 층(14)은, 실온에서 측정될 때 버퍼 층(14) 내의 전체 응력이 압축적이면서 작을 수 있도록 하는 유효 격자 상수를 가질 수 있다. 본원에서 사용될 때, 응력이 약 2 Gpa 이하일 때 압축 응력이 작다. 일 실시예에 있어서, 실온에서 측정될 때, 반도체 층들의 세트는 약 0.1 GPa 내지 약 2.0 GPa 사이의 범위 내의 압축 응력을 갖는다. 예를 들어, 압축 응력은, 그 위에서 에피택셜 필름이 성장되는 기판 웨이퍼의 굽음을 사용하여 추정될 수 있다. 굽음은, 웨이퍼의 에지(edge)에 대한 웨이퍼의 중간의 변위에 의해 특징지어진다. 본원에서 설명되는 버퍼 층(14)에 대한 예시적인 성장 프로세스는, 약 500°C 내지 약 1500°C 사이의 범위 내의 성장 온도, 및 시간 당 약 0.01 마이크로미터 내지 시간 당 약 10 마이크로미터 사이의 성장 레이트를 사용할 수 있다.
일 실시예에 있어서, 버퍼 층(14) 내의 작은 압축 응력을 획득하기 위하여 버퍼 층(14)이 멀티-스테이지 프로세스를 사용하여 성장된다. 프로세스의 제 1 스테이지에서, 복수의 핵형성 아일랜드들이 기판(12)의 표면 상에 성장된다. 제 1 스테이지 동안, 핵형성 아일랜드들의 다양한 속성들이 핵형성 아일랜드들의 성장 동안 사용되는 하나 이상의 조건들을 변화시킴으로써 제어될 수 있다. 예시적인 속성들은: 핵형성 아일랜드들의 평균 크기; 핵형성 아일랜드들의 밀도(예를 들어, 평균 분리 거리); 핵형성 아일랜드들의 수직적 크기 대 수평적 크기의 평균 비율; 및/또는 유사한 것을 포함한다. 변화될 수 있는 예시적인 성장 조건들은: 성장 온도; V 족 전구체(들) 대 III 족 전구체(들)의 비율(V/III 비율); 성장 지속기간; 성장 압력; 및/또는 유사한 것을 포함한다. 예시적인 성장 조건들의 추가적인 논의는 약 1 토르 내지 약 760 토르 사이의 범위 내의 성장 압력을 가정한다. 그러나 이러한 것이 단지 예시적이라는 것이 이해되어야 한다. 추가적으로, 본원에서 설명되는 성장 프로세스는 AlN 버퍼 층(14)의 성장과 관련되어 설명된다. 그러나, 유사한 성장 프로세스가 다른 유형의 재료 및/또는 2개 이상의 재료들의 조합의 층(버퍼 층(14)일 수도 있으며 그렇지 않을 수도 있음)을 형성하기 위하여 사용될 수 있다는 것이 이해되어야 한다.
도 2a 및 도 2b는 실시예들에 따른 기판 상에서 성장된 예시적인 핵형성 아일랜드들의 평면도들을 도시한다. 도 2a에 도시된 핵형성 아일랜드들(14A, 14B)은, 도 2b에 도시된 핵형성 아일랜드들(14C, 14D)에 비하여 상대적으로 작고 상대적으로 조밀하게 패킹(pack)된다. 도 2a의 핵형성 아일랜드들(14A, 14B)은, 약 600°C 내지 약 1100°C의 범위 내의 상대적으로 낮은 온도들 및 약 1 분 내지 약 20 분 사이의 연장된 지속기간에 의해 특징지어지는 핵형성 성장 모드로부터 기인할 수 있다. 도 2b의 핵형성 아일랜드들(14C, 14D)은 약 10 분 또는 그 이상의 지속기간 및 약 1100°C 내지 약 1300°C의 범위 내의 온도들에 의해 특징지어지는 대안적인 핵형성 성장 모드로부터 기인할 수 있다.
일반적으로, 작은 핵형성 아일랜드들의 융합(coalescence)이 증가된 인장 응력들을 야기할 수 있다. 이러한 성장 조건들 하에서, 크랙들의 생성 없이 오로지 질화 알루미늄의 상대적으로 얇은 층들만이 생성될 수 있다. 단지 몇몇 핵형성 아일랜드들의 성장이 더 낮은 인장 응력들을 초래할 수 있거나, 또는 일부 경우들에 있어서, 후속 성장 동안 작은 압축 응력들을 초래할 수 있다. 그러나, 낮은 인장 응력들이 반도체 층의 성장 동안 유익할 수 있지만, 냉각 동안 전개되는 후속하는 큰 압축 응력들이 재료의 품질에 심각하게 영향을 줄 수 있으며, 이는 결과적인 디바이스들의 전체 신뢰성을 감소시킬 수 있다.
핵형성 아일랜드들의 성장 동안의 V/III 비율의 변화들이 결과적인 버퍼 층(14)(도 1)의 격자 상수의 변동을 야기하고 층 내의 공극(void)들 및/또는 나노-캐비티(nano-cavity)들의 생성을 야기할 수 있다. 이러한 공극들/나노-캐비티들은 결과적인 버퍼 층(14)의 탄성 속성들에 추가적으로 영향을 줄 수 있으며, 이는 그것을 "더 부드럽게" 만들고 그 이후에 성장되는 에피택셜 층들에 기인하는 응력들을 더 용이하게 흡수하는 것을 가능하게 만든다. 이에 더하여, V/III 비율이 증가함에 따라, 수직적 성장 레이트가 향상되며, 측방적 성장 레이트가 제한된다.
일 실시예에 있어서, 본 발명자들은, 결과적인 버퍼 층 내의 인장 응력들에 대한 더 용이한 제어를 가능하게 하는 핵형성 아일랜드들의 목표 크기 및 목표 밀도를 선택할 것을 제안한다. 핵형성 아일랜드들(14A-14D)의 성장 동안, 본 발명자들은 성장 동안에 사용되는 V/III 비율을 조정함으로써 핵형성 아일랜드들(14A-14D)의 전형적인 크기를 제어할 것을 제안한다. 또한, 본 발명자들은 핵형성 아일랜드 성장의 지속기간을 증가시킴으로써 핵형성 아일랜드들(14A-14D)의 밀도를 증가시킬 것을 제안한다. 핵형성 아일랜드들(14A-14D)의 수는: 에피택셜 성장의 지속기간; 다양한 유기 금속 전구체들의 흐름 세트; 성장 온도; 성장 압력; V 족 전구체들 대 III 족 전구체들의 비율; 및/또는 유사한 것을 포함하는 하나 이상의 성장 파라미터들을 조정함으로써 조정될 수 있다. AlN 버퍼 층(14)의 성장을 위한 예시적인 성장 프로세스가 본원에서 설명된다. 그러나, 상이한 성장 조건들(예를 들어, 온도 및 V/III 비율에 대한 범위들)을 갖는 유사한 기술들이 다양한 AlxInyGa1-x-yN 합금 층들 중 임의의 합금 층의 성장에 적용될 수 있다는 것이 이해되어야 한다.
도 3a 내지 도 3c는 일 실시예에 따른 버퍼 층을 성장시키기 위한 예시적인 멀티-스테이지 프로세스를 도시한다. 본원에서 설명되는 바와 같이, 도 3a에 도시된 제 1 스테이지에서, 복수의 핵형성 아일랜드들(14A-14B)이 기판(12) 상에 성장될 수 있다. 일 실시예에 있어서, 핵형성 아일랜드들(14A-14B)은 유사한 재료(예를 들어, AlN)로 형성된다. 대안적으로, 핵형성 아일랜드들(14A-14B)은: InN, GaN, AlN, SiN, 또는 이들의 합금들 중 2개 이상의 임의의 조합과 같이 복수의 비유사한 재료들로 형성될 수 있다. 비유사한 재료들로 형성된 핵형성 아일랜드들(14A-14B)의 도입은 버퍼 구조체 내에서의 응력들의 추가적인 제어를 가능하게 할 수 있으며, 이는 그 이후 성장되는 반도체 층들의 응력 관리에 있어서 전체적인 개선을 초래할 수 있다.
제 1 스테이지 동안 사용되는 성장 조건들이 핵형성 아일랜드들(14A-14B)의 3차원 성장을 유도할 수 있다. 일 실시예에 있어서, 결과적인 핵형성 아일랜드들(14A-14B)은 약 1 나노미터 내지 약 100 나노미터 사이의 범위 내의 전형적인(예를 들어, 평균) 크기를 가지며, 인접한 아일랜드들 사이에서 에지(edge)-대-에지로부터 측정되는 바와 같은, 약 10 나노미터 내지 약 200 나노미터 사이의 범위 내의 전형적인(예를 들어, 평균) 간격을 갖는다. 일 실시예에 있어서, 성장 조건들은: 약 600°C 내지 약 1300°C의 범위 내의 (더 구체적인 실시예에 있어서 1100°C의) 상대적으로 낮은 온도; 약 100 내지 약 50000의 범위 내의 상대적으로 높은 V/III 비율; 및 약 1 분 내지 약 20 분의 범위 내의 연장된 지속기간을 포함한다.
도 3b에 도시된 성장 프로세스의 제 2 스테이지에서, 핵형성 아일랜드들(14A-14B)의 수직적 성장을 유도하는 성장 조건들이 사용될 수 있다. 예를 들어, 성장 온도가 증가될 수 있으며, 높은 V/III 비율이 사용될 수 있고, 전구체 흐름 레이트가 약 1 마이크로몰/분 내지 약 100 마이크로몰/분의 범위로 변화(예를 들어, 감소)될 수 있다. 일 실시예에 있어서, 제 2 스테이지에 대한 성장 조건들은: 약 1000°C 내지 약 1300°C의 범위 내의 상대적으로 높은 온도; 약 1000 내지 약 50000의 범위 내의 상대적으로 높은 V/III 비율; 및 약 1 시간 내지 약 10 시간의 지속기간을 포함한다. 일 실시예에 있어서, 핵형성 아일랜드들(14A-14B)은 약 5 옹스트롬 내지 약 100 옹스트롬의 범위 내의 높이까지 성장된다.
도 3c에 도시된 성장 프로세스의 제 3 스테이지에서, 핵형성 아일랜드들(14A-14B)의 단일 층(14)으로의 융합을 야기하는 성장 조건들이 사용될 수 있다. 예를 들어, 성장 온도가 다시 증가될 수 있으며, 낮은 V/III 비율이 사용될 수 있다. 일 실시예에 있어서, 제 3 스테이지에 대한 성장 조건들은: 약 1100°C 내지 약 1600°C의 범위 내의 상대적으로 높은 온도; 약 1 내지 약 2500의 범위 내의 상대적으로 낮은 V/III 비율; 및 융합된 아일랜드들(14A-14B)이 약 100 옹스트롬 내지 약 100 마이크론의 범위 내의 두께까지 성장하는 것을 가능하게 하기에 충분한 지속기간을 포함한다. 제 3 스테이지 동안, 반도체 층 내에 작은 몰 분율(예를 들어, 1 내지 5 퍼센트)의 갈륨이 부가될 수 있으며, 이는 핵형성 아일랜드들(14A-14B)의 융합을 추가적으로 증가시킬 수 있다. 핵형성 아일랜드 융합 동안 존재하는 응력들은 인장적(tensile)일 수 있다. 일 실시예에 있어서, 본원에서 설명되는 성장 조건들은, 버퍼 층(14)의 성장 동안 존재하는 작은 인장 응력들을 야기하고, 실온에서 상기 작은 압축 응력들을 야기하도록 선택된다.
제 3 스테이지의 완료 후, 핵형성 아일랜드들(14A-14B)은 구멍이 없는(pit-free) 단-결정질 반도체(예를 들어, AlN) 층으로 완전히 융합될 수 있다. 예시된 바와 같이, 결과적인 버퍼 층(14)은 적어도 2개의 별개의 서브층들, 즉, 핵형성 아일랜드들(14A-14B)을 포함하는 핵형성 서브층, 및 그 안에서 핵형성 아일랜드들(14A-14B)이 융합된 고온 성장 서브층을 포함한다.
일 실시예에 있어서, 도 3a 내지 도 3c에 도시된 멀티-스테이지 성장 프로세스는 버퍼 층(14) 내에 응력 관리를 위한 변화하는 탄성 및 열-기계적(thermo-mechanical) 속성들의 다양한 서브-층들을 생성하기 위하여 2회 이상 반복된다. 이러한 경우에 있어서, 멀티-스테이지 성장 프로세스의 각각의 반복되는 적용이 이전의 적용과 동일한 성장 조건들을 사용할 수 있거나, 또는, 하나 이상의 상이한 성장 조건들(예를 들어, 성장 지속기간의 변화, V/III 비율의 변화, 및/또는 유사한 것)을 사용할 수 있다.
도 4는 일 실시예에 따른 본원에서 설명되는 3-스테이지 성장 프로세스를 사용하여 성장된 예시적인 버퍼 층의 상단 표면의 원자간력 현미경(atomic force microscope; AFM) 이미지를 도시한다. 예시된 바와 같이, 버퍼 층이 몹시 평평한 표면 모폴로지(morphology)를 갖는다. 구체적으로, 원자 스텝(atomic step)은 5μm×5μm 스캔을 가지고 약 1.0 옹스트롬의 RMS를 보여준다. 또한, 본원에서 설명되는 해법을 사용하여 성장된 버퍼 층의 일 실시예는 cm2 당 약 1×109 또는 그 미만의 전위 코어들을 가질 수 있다.
헤테로구조체의 추가적인 층들이 버퍼 층(14) 상에 형성(예를 들어, 성장)될 수 있다. 이러한 정도로, 도 5는 일 실시예에 따른 중간 층(15) 및 n-형 층(16)을 포함하는 예시적인 헤테로구조체(11A)를 도시한다. 예시된 바와 같이, 헤테로구조체(11A)는 그 위에 형성된 버퍼 층(14)을 갖는 기판(12)을 포함한다. 중간 층(15)은 버퍼 층(14)과 n-형 층(16)(예를 들어, n-형 접촉 층) 사이에 위치될 수 있다. 도 6에 예시된 바와 같이, 헤테로구조체(11B)의 제조는, 복수의 장벽들(밝은 서브-층들)과 교번하는 복수의 양자 우물들(어두운 서브-층들)을 포함할 수 있는 활성 영역(18)의 에피택셜 성장이 뒤따르는 n-형 층(16)의 성장을 포함할 수 있다.
중간 층(15)은: 버퍼 층(14)으로부터 n-형 층(16) 및 활성 층(18)으로의 전위들의 전파를 추가적으로 완화시키며; 그 이후에 에피택셜적으로 성장되는 n-형 접촉 층(16) 및 활성 층(18)과 같은 층들을 이완시키고; 및/또는 유사한 것을 수행하도록 구성될 수 있다. 예를 들어, 헤테로구조체들(11A, 11B) 내에 도시된 수직으로 연장하는 라인들에 의해 예시되는 바와 같이, 중간 층(15)이 더 많은 수의 전위들을 포함할 수 있으며, 이는 n-형 층(16)과 같은 그 이후에 성장된 층들 내의 이완을 야기할 수 있다. 추가적으로 예시된 바와 같이, 버퍼 층(14) 내에 존재하는 전위들 중 일부가 종료되고 중간 층(15) 내로 연장하지 않을 것이며, 유사하게, 중간 층(15) 내에 존재하는 전위들 중 일부가 종료되고 n-형 층(16) 내로 연장하지 않을 것이다. 도 5 및 도 6에 도시된 원들은 전위가 위치되는 영역들을 나타낸다. 도면들에 있어서, 전위들은 각각의 원이 이러한 전위들의 코어에 대응하도록 평면 내에 놓여 있다. 이들이 에지 전위들이며, 이들은 평면 상에서 측면 방향으로 전파된다. 일 실시예에 있어서, 버퍼 층(14)의 두께 및 중간 층(15)의 두께는, 후속 반도체 층들 내에서 목표 양의 이완을 초래하도록 선택된다. 일 실시예에 있어서, n-형 층(16)은 부분적으로 이완된 층이다. 예를 들어, 버퍼 층(14) 및 중간 층(15)의 각각의 두께는 약 1 마이크론(예를 들어, 0.1 마이크론 내지 10 마이크론)일 수 있다. 예시적인 실시예에 있어서, 활성 영역(18) 내의 쓰레딩 전위(threading dislocation) 밀도는 cm2 당 약 1×103 내지 약 5×109의 쓰레딩 전위들의 범위 내이다.
헤테로구조체의 층들의 형성이 활성 영역(18)의 p-형 면 상에서 추가적으로 계속될 수 있다. 예를 들어, 도 7은 일 실시예에 따른 활성 구조체(18) 상에서 성장될 수 있는 제 1 p-형 층(20)(예를 들어, 전자 차단 층)을 포함하는 예시적인 헤테로구조체(11C)를 도시한다. 도 7에 예시된 바와 같이, 헤테로구조체(11C)는 중간 층(15)을 포함하지 않고 형성될 수 있다. 이러한 경우에 있어서, n-형 층(16)이 버퍼 층(14) 상에 직접적으로 에피택셜적으로 성장될 수 있다. 일 실시예에 있어서, n-형 층(16)은, 그 위에 n-형 층(16)이 성장되는 층, 예를 들어, 버퍼 층(14) 또는 중간 층(15) 내의 알루미늄의 몰 분율에 비하여 n-형 층(16) 내의 알루미늄의 감소된 몰 분율에 기인하는 압축력을 받는다.
일 실시예에 있어서, 헤테로구조체는 n-형 접촉 층(16) 내의 압축을 완화시키도록 구성된 중간 층(15)을 포함할 수 있으며, 이는 n-형 접촉 층(16) 내의 전위 밀도를 감소시킬 수 있다. 예를 들어, 도 8은 일 실시예에 따른 중간 층(15)으로서 초격자를 포함하는 예시적인 헤테로구조체(11D)를 예시한다. 일 실시예에 있어서, 중간 층(15)은 AlxGa1-xN 층들과 교대되는 AlN 층들을 포함하는 초격자이다. 이러한 초격자의 각각의 층은 약 10 나노미터(예를 들어, 5 내지 15 나노미터)의 범위 내의 두께를 가질 수 있으며, AlxGa1-xN 층들은 약 0.7과 같이 낮은(예를 들어, 약 0.6 내지 약 0.9의 범위 내의) 알루미늄의 몰 분율 x를 포함할 수 있다. 다양한 AlxGa1-xN 층들의 알루미늄 몰 분율은 초격자 전체에 걸쳐 일정하게 유지될 수 있거나 또는 임의의 해법을 사용하여 초격자의 높이에 걸쳐 변화할 수 있다(예를 들어, 버퍼 층(14) 측으로부터 n-형 층(16) 측으로 점진적으로 감소할 수 있음). 또한, 초격자는 수십개의 주기들(예를 들어, 약 10개 내지 약 100개)을 포함할 수 있으며, 각각의 주기는 층들의 AlN/AlxGa1-xN 쌍을 포함한다. 일반적으로, 이러한 초격자의 존재는 전위 밀도의 감소를 제공하고, (예를 들어, 10 퍼센트를 초과하는) 알루미늄 몰 분율의 큰 변화를 갖는 반도체 층들 사이의 급격한 계면들에서 응력들을 완화시킨다.
일 실시예에 있어서, 중간 층(15)의 초격자는 목표 방식으로 헤테로구조체(11D) 내의 응력들을 조작하도록 구성된 성장 조건들의 세트를 사용하여 성장될 수 있다. 예를 들어, 초격자의 성장 동안, V/III 비율은, 바로 인접한 층들의 변화하는 알루미늄 몰 분율에 기인하는 초격자의 각각의 층 내의 결과적인 인장 및 압축 응력들을 추가적으로 변경하도록 변화될 수 있다.
이러한 정도로, 도 9는 일 실시예에 따른 AlN 층에 대한 V/III 비율의 함수로서 격자 상수들 a 및 c의 예시적인 플롯들을 도시한다. 상이한 격자 방향들이 AlN 층에 대한 상이한 인장 및 압축 속성들을 야기할 수 있다. 예를 들어, (예를 들어, 약 1800 미만의) 낮은 V/III 비율에 대하여, AlN 층에 대한 격자 상수는 점 결함(point defect)들이 존재하지 않는 AlN 층에 대한 격자 상수(예를 들어, 약 3.112)보다 약간 더 크다. 격자 상수의 차이가 층 내에 축적되는 인장 응력들을 야기한다. (예를 들어, 약 1800보다 더 큰) 높은 V/III 비율에 대하여, AlN 층에 대한 격자 상수는 점 결함들이 존재하지 않는 AlN 층에 대한 격자 상수보다 약간 더 작으며, 이는 층 내에 축적되는 압축 응력들을 야기한다. V/III 비율은 또한 격자 상수 c에도 영향을 준다. 이러한 경우에 있어서, (예를 들어, 약 750 아래의) V/III 비율의 작은 값들은 층 내에 압축 응력들을 초래하는 (예를 들어, 약 4.982 아래의) 격자 상수 c를 야기하며, 반면 (예를 들어, 약 750 이상의) V/III 비율의 더 큰 값들은 층 내에 인장 응력들을 초래하는 격자 상수 c를 야기한다.
도 10은 일 실시예에 따른 AlN 층에 대한 V/III 비율의 함수로서 응력 및 변형율의 예시적인 플롯들을 도시한다. 예시된 바와 같이, (예를 들어, 약 1800 미만의) 낮은 V/III 비율 하에서 성장된 AlN 층은 인장 응력 내에 있으며, 반면 (예를 들어, 약 1800 이상의) 높은 V/III 비율 하에서 성장된 AlN 층은 압축 응력 내에 있다. 추가적으로 예시된 바와 같이, V/III 비율을 조절함으로써 AlN 층의 변형율의 작은 변화들만이 생성된다. 일 실시예에 있어서, 버퍼 층(14)의 성장은 성장 동안 국부적인 인장 응력들을 감소시키도록 조정된 성장 파라미터들의 세트를 사용한다. 또한, 성장 파라미터들의 세트는 성장 동안 압축 응력을 제한하도록 구성될 수 있다. 일 실시예에 있어서, 압축 응력은 성장 동안 약 1.0 GPa 또는 그 미만으로 제한된다.
일 실시예에 있어서, 중간 층(15)의 성장은 교번하는 인장 및 압축 응력들을 갖는 일련의 서브-층들(예를 들어, 필름들)의 성장을 포함한다. 층은 각각의 서브-층 내의 V/III 비율을 조절함으로써 인장 또는 압축 응력을 갖도록 선택적으로 구성될 수 있다. 예를 들어, 조절은 압축 및 인장 서브-층들을 생성하기 위한 세트 스케줄에 따라 V/III 비율을 변화시키는 것을 포함할 수 있다. 추가적으로, 하나 이상의 추가적인 증착 조건들, 예컨대 성장 온도, 가스 흐름, 및/또는 유사한 것이 변화될 수 있다. 또한, 서브-층들의 하나 이상의 속성들, 예컨대 서브-층의 상대적인 두께, 각각의 서브-층 내의 응력의 분포, 및/또는 유사한 것이 층의 성장 동안 조정될 수 있다. 증착 조건들의 세트의 조절이 증가된 압축 응력들의 영역들 및 증가된 인장 응력의 영역들을 야기할 수 있다. 이러한 방식으로, 결과적인 중간 층(15)이 (예를 들어, 약 0 또는 거의 0의) 목표 전체 잔여 응력을 갖도록 구성될 수 있다.
도 11a 내지 도 11b는 실시예들에 따른 예시적인 중간 층들(15A-15B)을 도시한다. 각각의 중간 층(15A-15B)은 기판(12) 상에 성장될 수 있는 버퍼 층(14) 상에 성장되는 것으로 도시된다. 일 실시예에 있어서, 기판(12)은 사파이어, SiC, 또는 유사한 것과 같은 외래(foreign) 기판이다. 버퍼 층(14)(예를 들어, 핵형성 층)은 기판(12)과 대응하는 중간 층(15A-15B) 사이의 큰 격자 불일치를 수용하기 위한 전환부(transition)를 제공할 수 있다. 일 실시예에 있어서, 버퍼 층(14)은 AlxGa1-xN/AlyGa1-yN 초격자를 포함할 수 있으며, 여기에서 0 ≤ x, y ≤ 1이다. 각각의 초격자 층은, 예를 들어, 몇 나노미터의 두께에 이를 수 있다. 일 실시예에 있어서, (예를 들어, x 및 y에 의해 표시되는) 상이한 알루미늄 함량을 갖는 층들이 유사한 두께들을 가질 수 있다. 예시적인 실시예에 있어서, 버퍼 층(14)은 거의 0 나노미터 내지 약 2000 나노미터 사이의 범위 내의 두께를 갖는다. 다른 실시예에 있어서, 버퍼 층(14)의 성장은 섭씨 약 500 도 내지 약 1200 도 사이의 성장 온도 및 시간 당 약 0.01 마이크로미터 내지 약 10 마이크로미터 사이의 성장 레이트를 사용한다.
이와 무관하게, 각각의 중간 층(15A-15B)은 복수의 인장 서브-층들(42A-42C)과 교번하는 복수의 압축 서브-층들(40A-40C)로 형성된다. 중간 층(15A) 내에서 압축 서브-층(40A)이 처음으로 성장되며, 반면 중간 층(15B) 내에서는 인장 서브-층(42A)이 처음으로 성장된다. 각각의 중간 층(15A-15B)이 에피택셜 성장의 3개의 주기들(예를 들어, 각각의 주기가 압축 및 인장 층을 포함함)을 포함하는 것으로 도시되지만, 중간 층(15A-15B)이임의의 수의 주기들을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어서, 응력은 압축 층과 인접한 인장 층 사이에서 급격하게 변화한다. 대안적으로, (예를 들어, 그레이딩되는 인장 또는 압축 응력을 갖는 층들을 성장시킴으로써) 응력이 인접한 층들 사이에서 점진적으로 변화할 수 있다. 또한, 인장 및 압축 응력은 중간 층(15A-15B)의 주기들 사이에서 실질적으로 일정할 수 있거나 또는 주기별로 점진적으로 변화할 수 있다.
중간 층(15A-15B)의 성장, 및 중간 층(15A-15B)을 형성하는 대응하는 서브-층들(40A-40C, 42A-42C)의 성장은 증착 조건들의 임의의 세트를 사용할 수 있다. 예를 들어, 서브-층(40A-40C, 42A-42C)에 대한 증착 조건들의 세트는: 분 당 약 0.1 내지 200 마이크로몰 사이의 III 족 전구체 흐름 레이트; 분당 약 100 내지 10000 표준 입방 센티미터(SCCM) 사이의 질소 전구체 흐름 레이트; 약 1 내지 760 토르 사이의 압력; 약 10 내지 약 10000 사이의 V 족 전구체들 대 III 족 전구체들의 몰 비율(V/III 비율); 및 섭씨 약 500 도 내지 약 1800 도 사이의 성장 온도를 포함할 수 있다. 또한, 서브-층(40A-40C, 42A-42C)은 부정형(pseudomorphic) 성장을 회피하기 위하여 임계 두께보다 더 큰 두께까지 성장될 수 있다. 일 실시예에 있어서, 각각의 서브-층(40A-40C, 42A-42C)은 약 1 나노미터 내지 5 마이크로미터 사이의 두께를 갖는다.
본원에서 설명되는 바와 같이, 중간 층(15A-15B)의 성장 동안, 서브-층(40A-40C, 42A-42C)을 에피택셜적으로 성장시키기 위한 증착 조건들의 세트 중 하나 이상이 결과적인 서브-층(40A-40C, 42A-42C)이 인장 또는 압축 잔여 응력 중 하나를 나타내게끔 하기 위하여 변화될 수 있다. 예를 들어, 압축 서브-층의 성장 및 인장 서브-층의 성장은 적어도 10 퍼센트만큼 상이한 V 족 전구체들 대 III 족 전구체들의 몰 비율들을 사용할 수 있다. 일 실시예에 있어서, 압축 서브-층의 조성은 약 5 퍼센트 이하만큼 인장 서브-층의 조성과 상이하다. 예를 들어, 인장 서브-층 내의 알루미늄의 분율은 약 5 퍼센트 이하만큼 압축 서브-층 내의 알루미늄의 분율과 상이할 수 있다. 유사하게, 압축 및 인장 서브-층들은 적어도 0.0001 옹스트롬의 격자 불일치를 가질 수 있다. 또한, 압축 및 인장 서브-층들의 성장 레이트가 변화될 수 있다. 일 실시예에 있어서, 압축 및 인장 서브-층들에 대한 성장 레이트들은 적어도 10 퍼센트만큼 상이하다. 압축 및 인장 서브-층들에 대한 성장 온도가 실질적으로 동일하거나 또는 변화될 수 있다. 일 실시예에 있어서, 압축 및 인장 서브-층들에 대한 성장 온도들은 적어도 2 퍼센트만큼 상이하다. 더 나아가, 서브-층의 성장 동안 존재하는 전구체들 및/또는 에이전트(agent)들의 수 및/또는 유형은 서브-층의 탄성 속성들을 변경하기 위하여 조정될 수 있다. 예를 들어, 전구체들 및 에이전트들 예컨대: ZnO, TiN, SiN, GaAs, AlAs, GaN, InN 및/또는 유사한 것은 서브-층 내의 불균일성들을 유도할 수 있으며, 그에 따라 서브-층의 탄성 속성들을 변경할 수 있다.
일 실시예에 있어서, 중간 층(15)의 조성은 버퍼 층(14)의 응력들에 대한 기판(12)의 굽음의 효과에 기초하여 선택된다. 예를 들어, 도 12는 일 실시예에 따른 AlxGa1-xN 층 내의 알루미늄 몰 분율의 함수로서 그리고 AlN 층(예를 들어, 버퍼 층(14))의 성장 동안의 중심 변위(굽음)의 함수로서 격자 상수 a의 다양한 플롯들을 도시한다. 플롯들은, 예를 들어, (예를 들어, 약 0.5 마이크론의 두께를 갖는) AlN 버퍼 층(14) 내의 응력을 완화시키도록 구성된 중간 층(15)(예를 들어, 중간 층(15)을 형성하는 초격자)의 조성을 선택하기 위해 사용될 수 있다.
도 12에 예시된 바와 같이, 핵형성 단계 이후의 버퍼 층(14)의 성장 동안, 버퍼 층(14)은 굽음에 기인하는 높은 인장 응력들을 경험할 수 있으며, 이는 버퍼 층(14)에 대한 유효 격자 상수의 증가를 야기할 수 있다. 인장 응력들은 버퍼 층(14)의 성장 동안 발생하는 굽음의 양과 상관되며, 기판(12) 및 성장 온도에 대응하는 알려진 굽음의 양을 사용하여 추정될 수 있다. 또한, 유효 격자 상수의 변화는 버퍼 층(14)의 추정된 2축 모듈러스(biaxial modulus)에 의해 영향을 받는다. 도 12는 AlN 버퍼 층(14)에 대한 3개의 상이한 추정된 2축 모듈러스들(MAlN)에 대응하는 3개의 플롯들을 포함한다. 일 실시예에 있어서, 굽음은 버퍼 층(14)의 에피택셜 성장을 위해 사용된 기판(12)(예를 들어, 사파이어 웨이퍼)의 중심의 변위로서 측정된다. 사파이어 웨이퍼에 대하여, 이러한 측정치는 전형적으로 10-400 마이크론 사이의 범위 내에 있을 수 있다.
일 실시예에 있어서, 중간 층(15)을 형성하는 AlN/AlxGa1-xN 초격자의 AlxGa1-xN 서브-층의 조성은, 버퍼 층(14)의 성장 동안 발생하는 굽음(중심 변위)의 양 및 버퍼 층(14)의 추정된 2축 모듈러스에 기초하여 선택된다. 예를 들어, 400 GPa의 추정된 2축 모듈러스 및 24 마이크론의 중심 변위를 사용하면, AlN 버퍼 층(14)에 대한 유효 격자 상수는 1300°C의 성장 온도에서 3.135A을 초과할 수 있다. AlN 버퍼 층(14)의 실제 격자 상수는 이러한 성장 동안 획득된 인장 응력들 및 핵형성 성장 조건들을 겪는다는 것이 이해되어야 한다. 3.135A의 결과적인 격자 상수는 열 팽창만에 기인하는 3.125A보다 더 크다. 버퍼 층(14)에 대한 증가된 격자 상수 a는 1300°C의 성장 온도에서 약 0.8의 알루미늄 몰 분율을 갖는 AlxGa1-xN 층과 가장 가깝게 매칭된다. 이러한 정도로, 중간 층(15)은 Al0.8Ga0.2N 층을 포함할 수 있으며, 이는 성장 온도에서 층 내에 낮은 응력들을 야기할 수 있다. 일 실시예에 있어서, 식별된 알루미늄 몰 분율이 중간 층(15)을 형성하는 AlN/AlxGa1-xN 초격자의 제 1 AlxGa1-xN 서브-층 내의 알루미늄 몰 분율로서 사용된다. 대안적인 실시예에 있어서, 식별된 알루미늄 몰 분율은 초격자 내의 모든 서브-층들 내에 존재하는 평균 알루미늄 몰 분율로서 사용된다.
본 발명의 일 실시예는, 그 안에서 후속 층의 함량이 적어도 부분적으로 기존의(existing) 헤테로구조체의 응력 및 변형율에 기초하여 선택되는 다중-층 반도체 구조체를 성장시키기 위한 프로세스를 제공한다. 이러한 경우에 있어서, 기존의 헤테로구조체의 곡률이 목표 격자 상수 a1을 갖는 제 1 층(예를 들어, 버퍼 층(14))의 성장 동안에 및/또는 그 이후에 인-시튜(in-situ)로 측정될 수 있다. 측정된 곡률은, 예를 들어, 수정된 스토니(Stoney)의 공식을 사용하여 제 1 층 내의 응력 및 변형율을 결정하기 위해 사용될 수 있다. 응력 및 변형율은 성장될 다음 층의 조성의 하나 이상의 측면들 및/또는 하나 이상의 성장 파라미터들을 선택/조정하기 위해 사용될 수 있다. 예를 들어, III 족 반도체 층에 대하여, 반도체 층 내에 존재하는 III 족 원소들의 하나 이상의 몰 분율이 조정될 수 있다. 일 실시예에 있어서, III 족 질화물 조성은,
Figure 112016091929113-pct00001
이 되도록 완전히 이완될 때 목표 격자 상수 a2를 갖도록 선택되며, 여기에서 ε0은 0.5 퍼센트 이하이고, ε1은 -0.05 퍼센트 이상이다. 그 뒤, 제 2 층이 선택된 조성을 갖도록 성장된다. 유사하게, 하나 이상의 성장 파라미터들, 예컨대: 온도, V/III 비율, 성장 레이트, 챔버 압력, 전구체 펄스(pulse)들의 지속기간, 전구체들의 유형, 및/또는 유사한 것이 예상된 굽음 값들과 매칭되도록 기판의 굽음에 영향을 주기 위하여 조정될 수 있다. 굽음을 측정하고 다음 층의 조성을 조정하는 이러한 프로세스는 다중-층 반도체 구조체의 제조 동안 임의의 횟수로 반복될 수 있다.
프로세스의 일 실시예는 다양한 영역들을 마스킹하는 것을 더 포함할 수 있다. 예를 들어, 마스킹 영역들의 세트가 기판 상에 위치될 수 있다. 그 다음, 선택적인 영역 성장이 마스킹되지 않은 영역들(예를 들어, 10×10 마이크론 영역(들)) 상에서 수행될 수 있다. 마스킹 영역들의 세트 중 0 또는 그 이상이 선택적인 성장 이후에 제거될 수 있다. 그 다음, 제 1 층이 목표 유효 격자 상수 a1을 갖도록 성장될 수 있으며, 프로세스가 본원에서 설명되는 바와 같이 계속될 수 있다.
버퍼 층(14) 및/또는 중간 층(15)에 대한 설계 및 성장 조건들이, 이를 위해 헤테로구조체가 제조되는 디바이스의 유형(예를 들어, 광전자 또는 전자)에 기초하여 추가적으로 선택될 수 있다는 것이 이해되어야 한다. 예를 들어, 발광 다이오드를 제조하기 위하여, 상이한 버퍼 및 중간 층 성장 조건들이 대응하는 발광 다이오드에 의해 방출될 목표 파장에 의존하여 사용될 것이다. 일 실시예에 있어서, 버퍼 층의 두께 및/또는 중간 층의 알루미늄 몰 분율은 디바이스의 활성 영역의 양자 우물들 내의 알루미늄 몰 분율이 증가함에 따라 증가할 수 있다. 예를 들어, 발광 다이오드가 (예를 들어, 240-270 나노미터 사이의 범위 내의 파장들을 갖는) 심 자외선 방사를 방출하도록 구성될 때, 버퍼 층의 두께 및/또는 중간 층의 알루미늄 몰 분율은, 활성 영역 내의 더 작은 알루미늄 몰 분율을 요구하는 270-310 나노미터 사이의 범위 내의 파장을 갖는 방사를 방출하도록 구성된 발광 다이오드에 대해 사용되는 것들보다 더 클 수 있다. 예시적인 비교로서, 280 nm 파장에서 동작하도록 구성된 발광 다이오드를 제조하기 위하여, 중간층은 알루미늄 몰 분율 x=0.8을 갖는 교번하는 AlN/AlxGa1-xN 층들의 초격자를 포함할 수 있으며, 반면 310 nm 파장에서 동작하도록 구성된 발광 다이오드를 제조하기 위하여, 중간층은 0.7 미만의 알루미늄 몰 분율 x를 갖는 교번하는 AlN/AlxGa1-xN 층들의 초격자를 포함할 수 있다.
본원에서 설명된 헤테로구조체는 임의의 해법을 사용하여 제조될 수 있다. 예를 들어, 본원에서 설명된 다양한 반도체 층들은 에피택셜 성장 절차를 사용하여 기판 위에 성장될 수 있다. 본원에서 설명되는 바와 같이, 층에 대하여 사용되는 성장 조건들 중 하나 이상이 층에 대한 희망되는 속성을 생성하도록 구성될 수 있다. 예를 들어, 층이 초격자를 포함할 때, 이러한 초격자의 성장 조건들이 초격자 층들 내의 응력들 및 변형율들에 영향을 줄 수 있다. 구체적으로, 이러한 초격자는 헤테로구조체 전체에 걸친 응력들의 분포를 추가적으로 제어할 수 있는 압축 및 인장 층들을 포함할 수 있다. 또한, 응력들 및 변형율들의 튜닝(tuning)은 반도체 층의 에피택셜 성장 파라미터들을 제어함으로써 달성될 수 있다. 예를 들어, 반도체 층의 3-차원 성장을 유도함으로써, 결과적인 층이 층 내의 결과적인 응력들 및 변형율들에 영향을 줄 수 있는 조성 및/또는 도핑 농도 불균일성들을 나타낼 수 있다. 또한, 이러한 불균일성들은, 높은 전도성의 영역들과 교대하는 높은 투명성의 영역들을 야기할 수 있으며, 여기에서 용어 "높은"은 반도체 층 내의 상이한 영역들의 투명성 또는 전도성 속성들을 비교할 때의 상대적인 용어인 것으로 이해되어야 한다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 13은 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)가 (예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서) 회로 설계 시스템(120)에 제공될 수 있으며, 사용자는 (예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함으로써) 회로 설계(122)를 생성하기 위해 디바이스 설계를 사용할 수 있다. 회로 설계(122)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본원에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 반도체 구조체로서,
    버퍼 구조체로서, 상기 버퍼구조체는,
    버퍼 층; 및
    상기 버퍼 층에 바로 인접하여 위치되는 중간 층으로서, 상기 중간 층은 교번하는 인장 및 압축 응력들을 갖는 복수의 III 족 질화물 반도체 필름들을 포함하며, 상기 응력들은 상기 복수의 반도체 필름들의 성장 동안 사용되는 V/III 비율을 변화시킴으로써 조정되는, 상기 중간 층을 포함하는, 상기 버퍼 구조체; 및
    상기 중간 층에 바로 인접하여 형성된 III 족 질화물 반도체 층들의 세트로서, 상기 버퍼 구조체는, 상기 III 족 질화물 반도체 층들의 세트 내의 전체 응력이 실온에서 압축적이며 0.1 Gpa 내지 2.0 Gpa 사이의 범위 내에 있도록 하는 유효 격자 상수 및 두께를 갖는, 상기 III 족 질화물 반도체 층들의 세트를 포함하는, 반도체 구조체.
  2. 청구항 1에 있어서,
    상기 반도체 구조체는, 제 1 면에 대향되는 상기 버퍼 구조체의 제 2 면에 바로 인접한 기판을 더 포함하는, 반도체 구조체.
  3. 청구항 1에 있어서,
    상기 중간 층에 바로 인접하여 형성된 상기 III 족 질화물 반도체 층들의 세트 내의 반도체 층은 부분적으로 이완된(relaxed) 층인, 반도체 구조체.
  4. 청구항 1에 있어서,
    상기 복수의 III 족 질화물 반도체 필름들은 초격자를 형성하는, 반도체 구조체.
  5. 청구항 1에 있어서,
    상기 버퍼 층의 상단에서의 전위 밀도는 평방 센티미터 당 1×109 전위 코어들 이하인, 반도체 구조체.
  6. 청구항 1에 있어서,
    상기 III 족 질화물 반도체 층들의 세트는,
    상기 중간 층에 바로 인접하여 위치되는 n-형 층;
    상기 중간 층에 대향되는 상기 n-형 층의 면 상에 위치되는 활성 영역; 및
    상기 n-형 층에 대향되는 상기 활성 영역의 면 상에 위치되는 p-형 층을 포함하는, 반도체 구조체.
  7. 청구항 6에 있어서,
    상기 활성 영역은 자외선 방사를 방출하도록 구성되며, 평방 센티미터 당 1×103 내지 5×109 쓰레딩 전위(threading dislocation)들의 범위 내의 쓰레딩 전위 밀도를 갖는, 반도체 구조체.
  8. 반도체 구조체를 제조하는 방법으로서,
    버퍼 구조체를 성장시키기 위한 성장 파라미터들의 세트를 선택하는 단계로서, 상기 성장 파라미터들의 세트는 상기 버퍼 구조체에 대한 목표 유효 격자 상수를 달성하도록 구성되는, 단계;
    상기 선택된 성장 파라미터들의 세트를 사용하여 상기 버퍼 구조체를 성장시키는 단계로서, 상기 버퍼 구조체를 성장시키는 단계는,
    버퍼 층을 성장시키는 단계; 및
    상기 버퍼 층 상에 직접적으로 중간 층을 성장시키는 단계로서, 상기 중간 층은 교번하는 인장 및 압축 응력들을 갖는 복수의 서브-층들을 포함하며, 상기 응력들은 상기 복수의 서브-층들의 상기 성장 동안 사용되는 V/III 비율을 변화시킴으로써 조정되는, 단계를 포함하는, 상기 버퍼 구조체를 성장시키는 단계; 및
    상기 버퍼 구조체 상에 III 족 질화물 반도체 층들의 세트를 성장시키는 단계로서, 상기 목표 유효 격자 상수는, 실온에서의 상기 III 족 질화물 반도체 층들의 세트 내의 전체 응력이 압축적이며 0.1 GPa 내지 2.0 GPa 사이의 범위 내에 있도록 하는, 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 버퍼 구조체를 성장시키는 단계는, 성장 동안 존재하는 국부적인 인장 응력들을 감소시키며 성장 동안 압축 응력들을 1.0 GPa 이하로 제한하도록 상기 성장 파라미터들의 세트를 조정하는 단계를 포함하는, 방법.
  10. 청구항 8에 있어서,
    상기 버퍼 구조체를 성장시키는 단계는, 멀티-스테이지 프로세스를 사용하여 기판 상에 직접적으로 상기 버퍼 층을 성장시키는 단계를 포함하며,
    상기 멀티-스테이지 프로세스는,
    상기 기판 상에 복수의 핵형성 아일랜드(nucleation island)들을 성장시키는 단계; 및
    높은 성장 온도를 사용하여 상기 복수의 핵형성 아일랜드들을 단일 층으로 융합하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서,
    상기 복수의 핵형성 아일랜드들을 성장시키는 단계는 목표 크기 및 목표 밀도를 갖는 핵형성 아일랜드들을 성장시키도록 선택된 아일랜드 성장 조건들의 세트를 사용하며, 상기 아일랜드 성장 조건들의 세트는: 1 분 내지 20 분의 범위 내의 지속기간 및 600°C 내지 1300°C의 범위 내의 온도를 포함하는, 방법.
  12. 청구항 8에 있어서,
    그 위에 상기 중간 층이 성장될 기존의(existing) 헤테로구조체의 응력 또는 변형율 중 적어도 하나에 기초하여 상기 중간 층에 대한 목표 함량을 선택하는 단계를 포함하는, 방법.
  13. 청구항 8에 있어서,
    상기 버퍼 구조체를 성장시키는 단계는,
    상기 버퍼 층을 성장시키는 단계 이후에 기존의 헤테로구조체(heterostructure)의 인-시튜(in-situ) 곡률을 측정하는 단계; 및
    상기 인-시튜 곡률을 사용하여 상기 중간 층에 대한 재료의 적어도 하나의 속성을 결정하는 단계를 더 포함하며,
    상기 중간 층을 성장시키는 단계는 상기 적어도 하나의 속성에 기초하여 선택된 성장 조건들의 세트를 사용하는, 방법.
  14. 반도체 디바이스를 제조하는 방법으로서,
    상기 반도체 디바이스에 대한 반도체 헤테로구조체를 제조하는 단계를 포함하며,
    상기 제조하는 단계는,
    멀티-스테이지 프로세스를 사용하여 기판 상에 직접적으로 버퍼 층을 성장시키는 단계로서, 상기 멀티-스테이지 프로세스는,
    상대적으로 작은 아일랜드들을 형성하도록 구성된 V/III 비율 및 복수의 핵형성 아일랜드들의 밀도를 증가시키도록 선택된 성장 지속기간을 사용하여 상기 기판 상에 III 족 질화물 재료로 형성된 상기 복수의 핵형성 아일랜드들을 성장시키는 단계로서, 상기 V/III 비율은 100 내지 50000 사이의 범위 내에 있으며, 상기 지속기간은 1 분 내지 20 분의 범위 내에 있는, 단계;
    증가된 성장 온도를 사용하여 상기 복수의 핵형성 아일랜드들의 수직적 성장을 유도하는 단계; 및
    높은 성장 온도를 사용하여 상기 복수의 핵형성 아일랜드들을 단일 층으로 융합하는 단계로서, 상기 단일 층은 100 옹스트롬 내지 100 마이크론의 범위 내의 두께까지 성장되는, 단계를 포함하는, 단계; 및
    상기 버퍼 층 상에 III 족 질화물 반도체 층들의 세트를 성장시키는 단계로서, 실온에서의 상기 III 족 질화물 반도체 층들의 세트 내의 전체 응력이 압축적이며 0.1 GPa 내지 2.0 GPa 사이의 범위 내에 있는, 단계를 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 반도체 헤테로구조체를 제조하는 단계는, 상기 III 족 질화물 층들의 세트를 성장시키는 단계 이전에, III 족 질화물 중간 층을 상기 버퍼 층 상에 직접적으로 성장시키는 단계로서, 상기 중간 층은 상기 III 족 질화물 층들의 세트 내의 압축을 완화시키도록 구성되는, 단계를 더 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 중간 층은 교번하는 인장 및 압축 응력들을 갖는 복수의 서브-층들을 포함하는 초격자를 포함하는, 방법.
  17. 청구항 15에 있어서,
    상기 반도체 헤테로구조체를 제조하는 단계는, 상기 III 족 질화물 중간 층을 성장시키는 단계 이전에,
    상기 버퍼 층을 성장시키는 단계 이후에 그 위에 상기 중간 층이 성장될 기존의 헤테로구조체의 인-시튜 곡률을 측정하는 단계; 및
    상기 인-시튜 곡률을 사용하여 상기 중간 층에 대한 재료의 적어도 하나의 속성을 결정하는 단계를 더 포함하며,
    상기 중간 층을 성장시키는 단계는 상기 적어도 하나의 속성에 기초하여 선택된 성장 조건들의 세트를 사용하는, 방법.
  18. 청구항 17에 있어서,
    상기 중간 층은 복수의 서브-층들을 포함하며, 상기 적어도 하나의 속성은 상기 버퍼 층 상에 직접적으로 위치된 제 1 서브-층의 알루미늄 몰 분율을 포함하는, 방법.
  19. 청구항 17에 있어서,
    상기 적어도 하나의 속성은 상기 중간 층의 평균 알루미늄 몰 분율을 포함하는, 방법.
  20. 청구항 14에 있어서,
    상기 디바이스는 광전자 디바이스인, 방법.
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