JP6239735B2 - 応力を解放する半導体層 - Google Patents

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Description

全般的に本開示は半導体層の成長に関連し、特に半導体層の成長のための、よりよい解決法に関連するものである。
第ＩＩＩ族窒化物半導体は、高効率な青色・紫外発光ダイオードやレーザー、紫外検出器、電界効果トランジスタに広く用いられている。広いバンドギャップに起因し、これらの材料は深紫外発光ダイオード（ＤＵＶ ＬＥＤｓ）を作製する際に優先的に選択されるものの一つである。近年、ＤＵＶ ＬＥＤの効率の改善に非常に大きな進歩が見られているが、これらのデバイスの全体的な効率は低いに留まっている。ＤＵＶ ＬＥＤｓの作製においては、Ａｌリッチな任意の第ＩＩＩ族窒化物半導体層の成長のためにも、下地層として高品質のＡｌＮバッファ層を形成することが重要である。しかしながら、第ＩＩＩ族窒化物デバイスの成長に現在主に用いられているサファイアやシリコンカーバイド（ＳｉＣ）、シリコンなどの基板上に、結晶品質の高いＡｌＮ層を成長させることは極めて困難である。
発光ダイオード（ＬＥＤｓ）や、特に深紫外ＬＥＤｓ（ＤＵＶ ＬＥＤｓ）などの発光デバイスでは、半導体層中の転位密度とクラックの数を最大限低減することによってデバイスの効率を上げることができる。このような観点から、パターニングされた基板上に低欠陥半導体層を成長させるいくつかのアプローチが検討されている。これらのアプローチは概ね、エピタキシャル成長した半導体層中に存在する応力を低減することを旨としている。
例えば一つのアプローチでは、エピタキシャル成長した層内で蓄積された応力を低減するため、下地基板のパターニングにマイクロチャネルエキタピシー（ＭＣＥ）を利用している。ＭＣＥを用いる時には、基板からの欠陥情報をあまり含まない核形成中心として、狭いチャネルが用いられる。マスク中の開口部がマイクロチャネルとして働いて結晶情報を過剰成長層へ伝達するが、その際、マスクは転位が過剰成長層へ移動することを防いでいる。その結果、過剰成長層には転位が存在しなくなる。また、ＭＣＥの三次元構造には応力を解放するという利点がある。過剰成長層が容易に変形するので、残存する応力を効果的に解放することができる。他のアプローチでは、転位密度の濃度が高い場所にマスクが設けられ、転位がさらに成長することを防いでいる。
他のアプローチでは、エピタキシャル成長した第ＩＩＩ族窒化物系半導体超格子が利用されている。超格子構造により、窒化アルミニウム（ＡＮ）／サファイアのテンプレートとその上に成長する厚いＡｌｘＧ１−ｘＮ（ここで、０≦ｘ≦１）層との間の応力の差が軽減される。ＤＵＶ ＬＥＤｓなどのデバイスでは、電流集中を減らすために厚い（例えば、数マイクロメートルのオーダーの）ＡｌＧａＮエピタキシャル層が望まれる。超格子を用いるアプローチを利用することで、ＡｌＮ／ＡｌＧａＮ超格子を成長させて２軸伸長歪みを低減させ、クラックの無い３．０μｍの厚さのＡｌ０．２Ｇａ０．８Ｎがサファイア上に形成されている。このような超格子は、超格子エレメントのサブレーヤー中の応力が変化するため、転位密度を最小化するために用いることができる。
超格子を用いるアプローチは、エピタキシャル成長した窒化物半導体層の引張歪みと圧縮歪みをある程度制御することができるが、この方法では均一な組成を有する窒化物系半導体層をエピタキシャル成長させることは不可能である。ＧａＮの成長で得られた経験に基づくと、横方向のエピタキシャル過剰成長（ＬＥＯ）は、ＧａＮ膜の転位を大幅に減少させるのに効果的な方法であることが分かっている。ＬＥＯから発展した他の技術、例えばペンデオ―エピタキシャル、カンチレバーエピタキシー、ファセット制御ＬＥＯなども開発されている。上記アプローチはＧａＮ半導体層のエピタキシャル成長に有効であるが、ＡｌＮ膜は横成長が小さいので、ＡｌＮ層のエピタキシャル成長はよりチャレンジングである。
その他の主要なアプローチとして、パターニングされた基板、例えばパターニングされたサファイア基板（ＰＳＳ）上にＡｌＮ膜を成長させる方法が挙げられる。一般的にＰＳＳ系アプローチは、応力が小さく、転位密度が低いＡｌＮ層を生成することができるが、パターニングプロセスと引き続くＡｌＮ膜の成長は技術的に複雑であり、高コストとなる。
過去に開示されたアプローチの一つでは、上部が平坦で、互いに融合していない柱状アイランドの自己組織化多孔質ＡｌＮ層を基板上に形成することにより、ＡｌＧａＮ層とサファイア基板との間の転位密度を低減させることが提案されている。このアプローチでは、６０という比較的低いＶ／ＩＩＩ比で自己組織化多孔質ＡｌＮ層が成長される。ＡｌＮ層は多孔質であると記載されているが、このような層の詳細な定義は何も開示されておらず、細孔の接続方法やサイズ、密度なども開示されていない。
発明者らは、開示された従来技術と比較して極めて高いＶ／ＩＩＩ比において第ＩＩＩ−Ｖ族層を成長させる技術を提案する。発明者らは、核形成層、キャビティー層、及び引き続き形成されるキャビティーを含まない半導体層を成長させるため、Ｖ／ＩＩＩ比、および／または温度スケジュールを変えることで第ＩＩＩ−Ｖ族層中のキャビティーのサイズと密度を制御することを提案する。キャビティーのサイズと密度の一つの形態の特質がここに開示され、キャビティーは互いに良好に分離され、従来技術で開示された細孔とはモルフォロジー的に異なるという実験結果が示される。
本発明の態様は、第ＩＩＩ族窒化物系半導体構造などの半導体構造である。この半導体構造はキャビティー含有半導体層を含む。このキャビティー含有半導体層は、二つのモノレーヤーよりも大きな厚さを有し、多数のキャビティーを有することができる。キャビティーは少なくとも１ナノメートルという代表的なサイズと、少なくとも５ナノメートルという代表的な間隔を有することができる。
本発明の第１の態様は、キャビティー含有層を有する構造であり、前記キャビティー含有層は半導体材料で形成され、二つのモノレーヤーよりも大きな厚さを有し、複数のキャビティーを有し、前記複数のキャビティーは少なくとも１ナノメートルという代表的なサイズと、少なくとも５ナノメートルという代表的な間隔を有する。
本発明の第２の態様は、キャビティー含有層と前記キャビティー含有層に直に隣接する半導体層を有するデバイスであり、前記キャビティー含有層は半導体材料で形成され、二つのモノレーヤーよりも大きな厚さを有し、複数のキャビティーを有し、前記複数のキャビティーは少なくとも１ナノメートルという代表的なサイズを有し、前記半導体層はキャビティーを含まない。
本発明の第３の形態は、半導体構造を形成することを含む方法であり、前記半導体構造の形成は、キャビティー含有層を形成することを含み、前記キャビティー含有層は、二つのモノレーヤーよりも大きな厚さを有し、複数のキャビティーを有し、前記複数のキャビティーは少なくとも１ナノメートルという代表的なサイズと、少なくとも５ナノメートルという代表的な間隔を有する。
例示された本発明の態様は、ここで開示される問題の一つあるいは複数を解決するために意図されており、かつ／または、開示されていない他の問題の一つあるいは複数を解決するために意図されている。
本開示のこれらの特徴、そして他の特徴は、発明の様々な態様を図示した添付図面に関連付けされた発明の様々な態様に関する以下の詳細な説明からより容易に理解されるであろう。
従来技術に係る、転位を低減する従来のアプローチを示す。 一つの態様に係る例示的構造を示す。 一つの態様に係る例示的構造を示す。 一つの態様に係る例示的構造を示す。 一つの態様に係る例示的構造を示す。 一つの態様に係る超格子を含む例示的構造を示す。 一つの態様に係る例示的構造を示す。 一つの態様に係る例示的なキャビティー含有層の表面モルフォロジーのイメージを示す。 一つの態様に係る回路を作製するための例示的フローダイアグラムを示す。
なお、図面は正確に寸法を表していない。図面は本発明の典型的な態様を描くことを意図しているだけであり、したがって、本発明の範囲を制限するものと認識すべきではない。図面においては、類似するナンバリングは、図面間で類似する要素を表している。
上述したように、本発明の態様は第ＩＩＩ族窒化物系半導体構造などの半導体構造である。半導体構造はキャビティー含有半導体層を含む。キャビティー含有半導体層は二つのモノレーヤーよりも大きな厚さを有し、多数のキャビティーを有することができる。キャビティーは少なくとも１ナノメートルという代表的なサイズと、少なくとも５ナノメートルという代表的な間隔を有することができる。発明者らは、半導体層中の内部応力、貫通転位、そしてクラックを低減するように、このような構造の実施形態が構成できることを見出した。さらにこれらの実施形態は、構造内で蓄積された内部応力を制御する、そして／または開放するために用いることができる。ここで用いるように、特筆しない限り、「セット」という用語は一つ以上（すなわち、少なくとも一つ）を意味し、「いかなる解決法」という用語は、現在知られている、あるいは後に開発される解決方法を意味する。
図１は、従来技術に係る、転位を低減するための従来のアプローチを示す。このアプローチでは、構造１は基板２と、その上に成長した核形成層４を含有する。半導体（例えば融合された）層８は核形成層４の上に成長する。核形成層４は、半導体層８が直接基板２の上で成長した場合と比較して、半導体層８中に存在する転位９の数を低減するように構成されている。
図２は本実施形態に係る例示的構造１０を示す。構造１０は、基板１２、核形成層１４、キャビティー含有層１６、半導体（例えば融合された）層１８を含む。キャビティー含有層１６は構造１０において応力解放層として働く。図示されているように、半導体層１８は、従来技術の半導体層８（図１）と比較して転位１９が非常に少ない。
一つの実施形態では、構造１０の半導体層１４、１６、１８は第ＩＩＩ−Ｖ族材料群から選ばれた材料で形成される。より特殊な実施形態では、各層１４、１６、１８は第ＩＩＩ族窒化物材料で形成される。基板１２は、基板として適切な、いかなる材料を有することができる。第ＩＩＩ族窒化物層の例示的な基板材料として、サファイア、シリコンカーバイド、シリコン、アルミン酸リチウム（γ―ＬｉＡｌＯ２）、ＬｉＡｌＯ２、ガリウム酸リチウム、スピネル（ＭｇＡｌ２Ｏ４）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム、酸化亜鉛（ＺｎＯ）などが挙げられる。各層１４、１６、１８は二つのモノレーヤーよりも大きな厚さを有することができる。一つの実施形態では、各１４、１６、１８の厚さは約１０から約１００００ナノメートルの範囲である。キャビティー含有層１６の厚さは、アイランドが融合する厚さに基づいて選択することができ、これは核形成層１４中の核形成アイランド間の最初の分離間隔に大きく依存する。半導体層１８の厚さは、クラックを制限するように選択される。例えば半導体層１８の厚さは、従来技術と比較して約一桁転位密度を低減するように選択することができる。より具体的な例示的実施形態では、核形成層１４の厚さは約５ナノメートルから約１００ナノメートルであり、キャビティー含有層１６の厚さは約１ミクロンから約１０ミクロンであり、半導体層１８の厚さは約１ミクロンから約４ミクロンである。
一つの実施形態では、各層１４、１６、１８を基板１２上にエピタキシャル成長させる。例えば、核形成層１４は基板１２上に直接エピタキシャル成長させてもよい。核形成層１４を成長させる際、大きな核形成アイランド１４Ａ、１４Ｂが得られるような成長温度とＶ／ＩＩＩ比で、複数の核形成アイランド１４Ａ、１４Ｂを成長させることができる。例えば、成長温度を約７００℃から約１０５０℃の範囲とし、Ｖ／ＩＩＩ比を約１０００から約２０００の範囲とすることができる。核形成層１４が成長している間、核形成アイランド１４Ａ、１４Ｂの代表的な大きさは、核形成中にＶ／ＩＩＩ比を調整することで制御することができる。一つの実施形態では、核形成アイランド１４Ａ、１４Ｂは同じような分離間隔で隔てられ、数ナノメートルから数百ナノメートル（例えば数十ナノメートル）という比較的大きな横方向のサイズを持っている。
キャビティー含有層１６は核形成層１４の上に直接エピタキシャル成長させることができる。一つの実施形態では、キャビティー含有層１６中に一つ以上のキャビティー（ボイド）１６Ａ、１６Ｂが生成するようにキャビティー含有層１６を成長させる。例えば、キャビティー含有層１６は比較的高い温度で成長させることができ、その温度は核形成層１４を成長させる温度よりも約数百℃程度高い。核形成アイランド１４Ａ、１４Ｂの大きさとキャビティー間の間隔の相関に起因し、核形成アイランド１４Ａ、１４Ｂの代表的な大きさによってキャビティー含有層１６に存在するキャビティー１６Ａ、１６Ｂの代表的な大きさと密度を制御することができる。例えば、キャビティーは核形成アイランド１４Ａ、１４Ｂの境界の一部に（必ずしもすべての境界ではなく）生じるため、核形成アイランド１４Ａ、１４Ｂを大きくする程、キャビティー同士がさらに遠くに隔てられる。より大きなサイズを有する核形成アイランド１４Ａ、１４Ｂを用いて核形成層１４上にキャビティー含有層１６を成長させることによって、キャビティー含有層１６に存在するキャビティー１６Ａ、１６Ｂの密度を低減することができ、これによって半導体層１８に存在する貫通転位１９の数を大幅に減らすことができる。
さらに、キャビティー含有層１６を成長させる際の温度、および／またはＶ／ＩＩＩ比によって、例えばキャビティー含有層１６中のアイランド形成の横方向の成長速度を変えることで、キャビティー１６Ａ、１６Ｂの縦方向の大きさを制御することができる。キャビティー含有層１６中にキャビティー１６Ａ、１６Ｂが存在することによって、構造１０の半導体層の内部応力や貫通転位１９、クラックを低減することができる。
この後は、任意の方法でキャビティー含有層１６上に直接半導体層１８をエピタキシャル成長させることができる。これに関しては、融合された半導体層を与えるように、半導体層１８をどのような成長温度やＶ／ＩＩＩ比で成長させてもよい。一つの実施形態では、キャビティー含有層１６の成長時よりも低いＶ／ＩＩＩ比と高い成長温度で半導体層１８を成長させる。一つの実施形態では、半導体層１８はキャビティー含有層１６とは異なる化学量論比を有する。キャビティー１６Ａ、１６Ｂを有するキャビティー含有層１６を含有する構造１０は、この構造でなければ半導体層１８に存在し得るヘテロエピタキシーに関連する応力を低減することができる。その結果、半導体層１８の転位１９やクラックを低減することができる。
ここで述べるように、半導体構造１０の一つの実施形態は、種々の層１４、１６、１８の形成中に一つ以上の成長条件（例えば温度や圧力、組成など）を変えることで作製してもよい。窒化アルミニウム（ＡｌＮ）系材料で形成される層１４、１６、１８を含む半導体構造１０を作製する例示的方法を以下に述べる。層１４、１６、１８は異なる個別の層として記述するが、層１４、１６、１８が同一の組成（以下の例ではＡｌＮ）で形成される場合、構造１０は３つの異なる成長期間（各期間は層１４、１６、１８に対応する）を用いて形成された単一の層を有すると認識することが可能である。いずれにせよ、以下の例は単に例示に過ぎないことは明らかであり、類似する方法（ただし、成長条件に異なるレンジを用いて）を適用することで、例えばＡｌｘＩｎｙＢｚＧａ１−ｘ−ｙ−ｘＮ（ここで、０≦ｘ、ｙ、ｚ≦１であり、０≦ｘ＋ｙ＋ｚ≦１）合金層といった、一つ以上の組成比の任意の組み合わせで形成される層１４、１６、１８を含む半導体構造１０を作製することができる。例示的実施形態では、アルミニウムのモル分率ｘは少なくとも０．８である。
ＡｌＮ系核形成層１４の成長条件は、三次元成長が誘起されるように調整することができる。例えば、核形成層１４の成長温度は約６００℃から１３００℃の間のレンジとすることができ、Ｖ／ＩＩＩ比は約１００から約５００００のレンジとすることができる。Ｖ／ＩＩＩ比を高くすることにより、縦方向の成長速度を増大させ、横方向の成長を抑制することができる。この点に関しては、Ｖ／ＩＩＩおよび／あるいは成長期間を、核形成層１４のアイランドが目的とする典型的なサイズを持つように調節することができる。さらに核形成層１４は、例えば窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、これらの合金など、異なる材料を用いて形成することができる。
ＡｌＮ系キャビティー含有層１６の成長条件は、キャビティー含有層１６中においてアイランドの成長とキャビティー含有層１６中でキャビティーの形成が誘起するように調整することができる。例えば、キャビティー含有層１６の成長温度は約８００℃から１５００℃の間のレンジとすることができ、Ｖ／ＩＩＩ比は約１００を超える、例えば約１００から約１００００のレンジとすることができる。Ｖ／ＩＩＩ比はターゲットの横方向の成長速度に基づいて調節すればよく、これによってキャビティーの縦方向の大きさを調節することができる。さらに、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）、ＳｉＮ、ヒ化ガリウム（ＧａＡｓ），ヒ化アルミニウム（ＡｌＡｓ）、ＧａＮ、ＩｎＮ，などの追加の補助剤（例えば前駆体）を用い、キャビティー含有層１６中にキャビティーを誘起してもよく、これによってキャビティー含有層１６の弾性を変化させることができる。
ＡｌＮ系半導体層１８の成長条件は、核形成アイランドのキャビティー含有層１６中における融合を誘起して、単一の層が形成されるように調整することができる。例えば、半導体層１８の成長温度を約１１００℃から１６００℃の間のレンジとし、Ｖ／ＩＩＩ比を約１から約２５００の間のレンジとすることができる。引き続く成長によって完全に融合した、くぼみの無い単結晶ＡｌＮ半導体層を与えることが可能である。半導体層１８は、例えば１ナノメートルから１００００ナノメートルの間の厚さのレンジで、任意の厚さまで成長させることができる。半導体層１８に小さいモル分率（例えば１から５％）でガリウムを添加することによって核形成アイランドの融合を促進することができる。一つの実施形態では、半導体層１８中のアルミニウムのモル分率はキャビティー含有層１６中のアルミニウムのモル分率と、少なくとも２％異なる。半導体層１８の成長時の圧力は１００ｔｏｒｒよりも低くすることができ、成長が継続している間ずっと一定に保つことができる。圧力は、例えばチャンバー内の水素の量を変えることでバランスをとることができる。
一つあるいは一つ以上の成長パラメータ、例えば温度、圧力、Ｖ／ＩＩＩ比、第ＩＩＩ族元素のモル濃度などを変えることで、構造１０の種々の実施形態を実現することができる。さらに、一つあるいは一つ以上の追加の前駆体を流すことにより、一つあるいは一つ以上の層１４、１６、１８を成長させることができる。例示的な前駆体としては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、トリエチルガリウム、トリエチルホウ素などが挙げられる。前駆体は、少なくとも毎分１マイクロモルのフローレートでフローさせれば良い。
図３は他の実施形態に係る例示的構造２０を図示している。この場合構造２０は、基板１２上にエピタキシャル成長可能であり、大きなサイズのキャビティーを持たない核形成層２４を有している。一つの実施形態では、核形成層２４は少なくとも１ナノメートルの厚さを有している。核形成層２４は小さなサイズのキャビティーを有していてもよく、層２４を形成する核形成アイランド２４Ａ，２４Ｂに起因して不均一であってもよいことが分かる。ここで用いられるように、小さなサイズのキャビティーは約１ナノメーターあるいはそれ以下の代表的なサイズ（例えば、キャビティーの最大横断面によって決定されるような）を有するキャビティーといえる。
キャビティー含有層２６は、キャビティー含有層２６中に大きなサイズのキャビティー２６Ａ，２６Ｂが形成されるような成長パラメータを用い、核形成層２４の上に成長させることができる。キャビティー含有層２６は、例えば約１０ナノメートルから１００００ナノメートルの間のレンジで任意の厚さを持つことができる。キャビティー含有層２６を導く大きな構造を形成するための成長条件は、三次元成長が確保できるように選択される。例えば、高いＶ／ＩＩＩ比で、核形成層２４の成長に用いられる温度と比較して数百℃温度を上げることによって形成される。そして次にＶ／ＩＩＩ比を減らし、成長温度をさらに上げることで（例えば数１００℃上げる）成長条件を変え、二次元成長を促進し、この構造を融合する。
キャビティー２６Ａ、２６Ｂは、キャビティー含有層２６にわたって種々のサイズがあり、多様な分散と濃度を持つことができる。例えば、大きなサイズのキャビティー２６Ａ、２６Ｂの代表的なサイズは約１ナノメートルを超えてもよい。より特殊な例示的実施形態では、大きなサイズのキャビティー２６Ａ、２６Ｂの代表的なサイズは約１０ナノメートルから４０００ナノメートルの間のレンジをとることができる。さらに、キャビティー２６Ａ、２６Ｂは種々の代表的な間隔を任意にとることができる。一つの実施形態では、キャビティー２６Ａ，２６Ｂ間の代表的な間隔（例えば、隣接する二つのキャビティーの端部間の最小間隔で決定されるような）は、約５ナノメートルから約１ミクロン（例えば、一つの例示的実施形態では約百ナノメートル）の間のレンジをとることができる。いずれにせよ、ここで述べるように、キャビティー含有層２６に存在するキャビティー２６Ａ、２６Ｂの代表的なサイズは、成長温度、圧力、Ｖ／ＩＩＩ比など、キャビティー含有層２６をエピタキシャル成長させる際に用いられる成長パラメータ―によって決定される。
一つの実施形態では、半導体構造２０において、隣接する層の間で成長パラメータが異なる。例えば、半導体構造中の各半導体層は、隣接する層の成長時の温度と少なくとも５％異なる温度で成長させてもよい。同様に半導体構造中の各半導体層は、隣接する層の成長時のＶ／ＩＩＩ比と少なくとも５％異なる温度で成長させてもよい。半導体層の弾性／可塑性を変化させたり内部に蓄積した応力を解放するために、ここで述べたエピタキシャル成長の一部、あるいは複数の部分を再度適用する、かつ／あるいは繰り返し適用することができ、半導体層ならびに／あるいは超格子を有する様々な構造を製造することができる。
例えば、図４は他の実施形態に係る例示的構造３０を図示している。この場合、構造３０は、基板１２上に直接成長した核形成層３４と、核形成層３４上に直接成長したキャビティー含有層３６を有している。ここで述べるように、キャビティー含有層３６の成長時に用いられる成長条件は、層３６中に複数のキャビティー３６Ａが生成するように調整される。図２で示すように、キャビティー含有層３６の上に成長する層（例えば半導体層１８）は、大きなサイズのキャビティーが存在しないような成長条件で成長させることができる。あるいは図４に示すように、キャビティー含有層３６中に存在するキャビティー３６Ａ（例えば、キャビティー含有層３６の上部に存在するキャビティー）が第２のキャビティー含有層３８の中に拡張していくような成長条件で、第２のキャビティー含有層３８を直接キャビティー含有層３６の上に成長させる。その結果、第２のキャビティー含有層３８はさらに、キャビティー含有層３６中に存在するキャビティー３６Ａと実質的に一列に並んだ複数のキャビティー３８Ａを含有することになる。例えば第２のキャビティー含有層３８に対して一つあるいはそれ以上異なる成長条件を用いるため、このようなキャビティー３８Ａの形状、および／またはサイズは、キャビティー含有層３６中に存在するキャビティー３６Ａのそれと異なるようにすることができる。
図５はさらに一つの実施形態に係る例示的構造４０を示す。この場合、図４に示した構造３０と同様に、核形成層３４は基板１２の直上に位置しており、キャビティー含有層３６は核形成層３４の直上に位置している。しかしながら構造４０はさらに、キャビティー含有層３６の上に成長した第２の核形成層４４と、第２の核形成層４４の上に成長した第２のキャビティー含有層４６を含有している。この点では、構造４０は多重の核形成層３４、４４と多重のキャビティー含有層３６、４６を有していることになる。構造４０が二つの核形成層３３、４４と二つのキャビティー含有層３６、４６を有していることを示したが、構造４０は任意の数の核形成層、および／または任意の数のキャビティー含有層を有することができる。
図示したように、キャビティー含有層３６、４６に存在する対応するキャビティー３６Ａ、４６Ａは層３６、４６に用いる成長条件によっては互いに異なるサイズ、異なる密度などを有することができる。さらに、キャビティー含有層３６、４６に存在するキャビティー３６Ａ、４６Ａは、特にアライメントされていなくてもよく、ずれていてもよい。一つの実施形態では、構造４０はキャビティー含有層４６などのキャビティー含有層を有しており、キャビティー４６Ａの一つあるいはそれ以上の代表的な特徴（例えば横方向の大きさ、縦方向の大きさ、密度、間隔など）は、それに対応する、キャビティー含有層４６よりも前に形成されるキャビティー含有層３６に存在するキャビティー３６Ａの代表的な特徴と、少なくとも５％異なる。
キャビティー３６Ａ、４６Ａが存在することで対応する半導体層３６、４６の弾性が影響されるため、多層半導体構造４０が種々のキャビティーサイズと密度を有する多重の半導体層３６、４６を含むことで、半導体構造４０の縦方向にわたって半導体層の弾性を制御することができる。半導体層の超格子は、キャビティーを有する半導体層と大きなサイズのキャビティーを持たない半導体層が交互に現れる構造を有するが、これを用いることで半導体構造の弾性をさらに制御することができる。
この点に関し、図６Ａ乃至６Ｃに、超格子５５Ａ乃至５５Ｃをそれぞれ含有する実施形態に係る例示的構造５０Ａ乃至５０Ｃを示す。図示されているように、構造５０Ａ乃至５０Ｃの各々は基板１２とその上に位置する核形成層５４を有し、これらはいずれも以下に述べられるように構成されている。各超格子５５Ａ乃至５５Ｃは核形成層５４の上に成長させることができる。各超格子５５Ａ乃至５５Ｃは、交互に現れるキャビティー含有層５６Ａ乃至５６Ｃと大きなサイズのキャビティーを持たない半導体層５８Ａ乃至５８Ｃを含む。構造５０Ａ乃至５０Ｃは、いずれも６つの層を有する超格子５５Ａ乃至５５Ｃを含有するように示されているが、ここで述べられる超格子は任意の数の層を有してもよいことは明らかである。さらに一つの実施形態では、超格子の一部ではない、図６Ａ乃至６Ｃで示した構成に類似する構成を有していてもよいことが理解される。
いずれにせよ、超格子５５Ａ乃至５５Ｃはとり得る様々な構成をとることができる。例えば図６Ａに示すように、超格子５５Ａ中の層５６Ａ乃至５６Ｃと層５８Ａ乃至５８Ｃのいずれもが実質的に同じ縦方向の厚さを有していてもよい。一つの実施形態では、超格子は対になった層を複数有していてもよく、各対は層５６Ａなどのキャビティー含有層と隣接する半導体層５８Ａを含有していてもよい。各対の片方の層あるいは両方の層の一つあるいはそれ以上の特質は、超格子の片側からもう一方の側にわたり、変化していてもよい。例えば図６Ｂでは、超格子５５Ｂは、超格子５５Ｂの全体にわたって厚さＨの異なるキャビティー含有層５６Ａ乃至５６Ｃを含有している。一つの実施形態では、各キャビティー含有層５６Ａ乃至５６Ｃの厚さＨは核形成層５４からの距離に従って減少する。同様に図６Ｃに示すように、超格子５５Ｃは、超格子５５Ｃ全体にわたって異なる厚さＨ１を有する半導体層５８Ａ乃至５８Ｃを有する。一つの実施形態では、各半導体層５８Ａ乃至５８Ｃの厚さＨ１は、核形成層５４の距離に従って増大する。より特殊な例示的実施形態では、隣接する対の層の厚さＨ、および／あるいはＨ１は少なくとも５％異なる。
ここで述べた種々の層は実質的に均一な組成で形成することができる。あるいは、一つあるいはそれ以上の層の組成を層の形成中に変化させてもよい。例えば図７Ａと７Ｂに実施形態に係る例示的構造６０Ａ、６０Ｂを示す。構造６０Ａ、６０Ｂの各々は、基板１２とその上に位置する核形成層６４を含むことが示されており、それぞれ以下に述べるように構成することができる。一連の層は核形成層６４の上に成長させることができ、これらの層はキャビティー含有層６６Ａ乃至６６Ｃと大きなキャビティーを持たない半導体層６８Ａ乃至６８Ｃを交互に含んでいる。一つの実施形態では、一連の層６６Ａ乃至６６Ｃと６８Ａ乃至６８Ｃは超格子を形成する。
図７Ａでは、構造６０Ａ中の半導体層６８Ａ乃至６８Ｃは、組成が互いに少なくとも１％異なる。一つの実施形態では、層６８Ａ乃至６８Ｃの組成によって、層６８Ａ乃至６８Ｃのバンドギャップを互いに少なくとも２％異なるようにすることができる。第ＩＩＩ族窒化物層６８Ａ乃至６８Ｃの組成は、層６８Ａ乃至６８Ｃ中のアルミニウムのモル分率に基づいて決定することができる。一つの実施形態では、層６８Ａ乃至６８Ｃの組成として、１と構造中のｎ型コンタクト層のモル分率の間のおおよその平均を選択することができる。例えば、もしｎ型コンタクト層のアルミニウムモル分率ｘ＝０．６である場合、超格子層６８Ａ乃至６８Ｃの平均組成は約ｘ＝０．８とすることができ、超格子層の個々の組成はこのような平均組成を維持できるように選択される。例えば超格子層は、超格子内で平均組成０．８を与えるように、Ａｌ０．６５Ｇａ０．３５Ｎ層と適当な厚さを有するＡｌＮを交互に有することができる。
さらに、一つあるいはそれ以上の層６８Ａ乃至６８Ｃは段階的な組成を有していてもよく、層６８Ａ乃至６８Ｃ中の一つあるいはそれ以上の元素のモル分率が層６８Ａ乃至６８Ｃにわたって変化していてもよい。例えば第ＩＩＩ族窒化物層６８Ａ乃至６８Ｃに関しては、アルミニウムのモル分率が層６８Ａ乃至６８Ｃの間で、あるいは各層６８Ａ乃至６８Ｃの中で変化していてもよい。この点に関しては、第ＩＩＩ族窒化物層６８Ａ乃至６８Ｃを形成する一連の成長段階において、各成長段階で少なくともＶ／ＩＩＩ比と成長温度のいずれかを変化させる。一つの実施形態では、前段階の成長段階で使われるＶ／ＩＩＩ比および／または成長温度と少なくとも１％異なるように変化させる。あるいは、Ｖ／ＩＩＩ比および／または成長温度を連続的（例えば単調に、パルス的に、あるいは周期的）に変化させて第ＩＩＩ族窒化物層６８Ａ乃至６８Ｃを成長させてもよい。一つの実施形態では、元素のモル分率、例えば段階的第ＩＩＩ族窒化物層中のアルミニウムモル分率は、層の片方の側から他方の側にかけて、少なくとも１％異なる。例えば、構造６０のＡｌＮ層に近い側でアルミニウム含量が高く、構造６０Ａ側のｎ型コンタクト層に近い側でアルミニウム含量が低くなるように段階的に変化してもよい。同様に図７Ｂでは、構造６０Ｂのキャビティー含有層６６Ａ乃至６６Ｃは、互いに少なくとも１％組成が異なっていてもよく、かつ／あるいは段階的な組成を有していてもよい。さらに、各キャビティー含有層６６Ａ乃至６６Ｃのキャビティーは、代表的な密度（例えば間隔）、ならびに／あるいは代表的なサイズが他のキャビティー含有層６６Ａ乃至６６Ｃのキャビティーのそれらと少なくとも１％異なっていてもよい。
特質（例えば厚さ、組成、キャビティーなど）を変えるための例示的なシナリオは図６Ａ乃至６Ｃおよび図７Ａ、７Ｂで個別に説明されているが、一つの構造では、異なる特質を任意に組み合わせることができる。さらに、図６Ａ乃至６Ｃ、および図７Ａ、７Ｂで示した方法とは別の方法で特質を変化させてもよい。例えば、厚さは別の方向に、不連続に変化させるなどしてもよい。いずれにせよ、一つの構造中の半導体層の弾性が目標とする分布を持ち、その結果構造全体で目標とする応力分布を実現できるよう、種々の層の特質を調整することができる。
半導体構造中に一つあるいはそれ以上のキャビティー含有層を含有させ、そしてさらに他の公知の技術を組み合わせて半導体層内の応力を緩和してもよい。例えばここに述べる構造では、引張応力と圧縮応力を交互に有する半導体層を含有させ、キャビティー含有層と組み合わせることができる。引張応力と圧縮応力は、例えば層の成長中にＶ／ＩＩＩ比を調節することによって変化させることができる。
発明者らは、ここで述べた構造を作製、分析した。図８は一つの実施形態に係る例示的キャビティー含有層の表面モルフォロジーを示すイメージである。キャビティー含有層は、ここで述べた方法によってエピタキシャル成長させた。イメージは原子間力顕微鏡（ＡＦＭ）を用いて取り込み、５ミクロン×５ミクロンの表面エリアを示している。図示したように、原子ステップはＲＭＳが約１．０Åという極めて平坦な表面を示している。
ここで示した構造は様々なタイプの光電子デバイスや電子デバイスの一部として実施することができる。一つの実施形態は、第ＩＩＩ族窒化物半導体層を用いて形成されたデバイスである。このような場合、応力特性の制御はクラックや転位を低減させるために重要となる可能性がある。より特殊な実施形態では、デバイスはダイオードなどの発光デバイスであり、活性層とその近傍の応力と転位を制御することによってデバイスの操作性を改善し、寿命を延ばすことができる。例示的なデバイスとして、レーザーダイオード、発光ダイオード、フォトダイオード、深紫外発光ダイオード、高移動度電子トランジスタ、電界効果トランジスタ、ｐ−ｎダイオード、ショットキーダイオードなどが挙げられる。
一つの実施形態では、構造１０（図２）や構造２０（図３）など、ここで述べた構造は、いかなるタイプのデバイスを引き続き作製するためのテンプレートとして使用される。この場合、テンプレートを形成することで、様々なタイプの半導体デバイスの任意の組み合わせの一つ以上の層をテンプレート上に形成するために、テンプレートを提供することができる。この点に関し、半導体デバイスは、半導体構造（例えば、テンプレート）上にｎ型コンタクト層をエピタキシャル成長させ、ｎ型コンタクト層上に活性層（例えば、量子井戸と量子バリアを含む活性層）をエピタキシャル成長させ、活性層上にｐ型コンタクト層をエピタキシャル成長させることによって作製することができる。他の実施形態では、自立した半導体層の構造を創成するため、キャビティー領域に沿って基板を例えばレーザーによって除去してもよい。
一つの実施形態では、本発明により、ここで述べたように設計・作製された一つ以上のデバイスを含む回路（例えば、ここで述べた半導体構造を用いて作製された一つ以上のデバイスを含む回路）を設計および／または作製する方法が提供される。この点に関して、一つの実施形態に係る回路１２６を作製するための例示的フローダイアグラムを図９に示す。まずユーザーは、ここに述べるように、デバイスデザインシステム１１０を利用して半導体デバイスのデバイスデザイン１１２を生成する。デバイスデザイン１１２はプログラムコードを有しており、プログラムコードはデバイス作製システム１１４で用いられ、デバイスデザイン１１２で定義された特徴にしたがって物理デバイスのセット１１６を生成する。同様に、デバイデザイン１１２は回路デザインシステム１２０に提供され（例えば、回路内での使用のために利用可能なコンポーネントとして）、ユーザーは回路デザインシステム１２０を利用して回路デザイン１２２を生成する（例えば、一つ以上の入力と出力を回路に含まれる種々のデバイスに接続することによって）。回路デザイン１２２はここで述べるように設計されたデバイスを含むプログラムコードを有することができる。いずれにせよ、回路デザイン１２２および／または一つ以上の物理デバイス１１６は回路作製システム１２４に提供され、回路作製システム１２４は回路デザイン１２２に従って物理回路１２６を生成することができる。物理回路１２６は、ここで述べるように設計された一つ以上のデバイス１１６を含むことができる。
他の実施形態では、本発明により、ここで述べるような半導体デバイス１１６を設計するためのデバイスデザインシステム１１０、および／または半導体デバイス１１６を作製するためのデバイス作製システム１１４が提供される。この場合システム１１０、１１４は、ここで述べた半導体デバイス１１６を設計および／または作製する方法を実施するようプログラムされた汎用演算機を含有していてもよい。同様に本発明の実施形態により、ここで述べるたように設計および／あるいは作製されたデバイス１１６の少なくとも一つを含む回路１２６を設計するための回路デザインシステム１２０、および／または回路１２６を作製するための回路作製システム１２４が提供される。この場合システム１２０、１２４は、ここで述べた半導体デバイス１１６の少なくとも一つを含む回路１２６を設計および／または作製する方法を実行するようプログラムされた汎用演算機を含有していてもよい。
さらに他の実施形態では、本発明により、少なくとも一つのコンピューター可読媒体に固定されたコンピュータプログラムが提供され、このコンピュータプログラムが実行されると、ここで述べたような半導体デバイスを設計および／または作製する方法がコンピューターシステムによって実行される。例えば、コンピュータプログラムによってデバイスデザインシステム１１０は、ここで述べたようなデバイスデザイン１１２を生成することができる。この点に関し、コンピューター可読媒体はプログラムコードを含んでおり、プログラムコードがコンピューターシステムによって実行されると、ここで述べたプロセスのいくつか、あるいは全てが実行される。「コンピューター可読媒体」という用語は、一つあるいはそれ以上の、手に触れることのできる、表現の媒体を含むものであり、現在公知であるか、あるいは後に開発されることもあり、これにより、保存されたプログラムコードのコピーを知ることができ、再現でき、あるいは計算機によって通信できるものである。
他の実施形態では、本発明によりプログラムコードのコピーが提供され、プログラムコードをコンピューターシステムによって実行することにより、ここで述べられたプロセスのいくつか、あるいは全てを実行することができる。この場合コンピューターシステムは、プログラムコードのコピーを処理して一連のデータ信号を生成し、第２の異なる場所で受信するためにデータ信号を送信する。この一連のデータ信号は、そのプログラムコードのコピーをエンコードするような方法で設定、および／あるいは変更されたその一つ以上の特性を有する。同様に本発明の一つの実施形態により、ここで述べるプロセスのいくつか、あるいは全てを実行するプログラムコードのコピーを獲得する方法が提供される。この方法は、ここで述べる一連のデータ信号を受信し、翻訳し、コンピューター可読媒体の少なくとも一つに固定されたコンピュータープログラムとしてコピーする。いずれのケースでも、どのようなタイプの通信リンクを用いても一連のデータ信号を送受信することができる。
さらに他の実施形態では、本発明により、ここで述べられた半導体デバイスを設計するためのデバイスデザインシステム１１０を生成する方法、および／あるいは半導体デバイスを作製するためのデバイス作製システム１１４が提供される。この場合、コンピューターシステムが入手され（例えば、創成される、維持される、利用可能になるなど）、ここで述べたプロセスを行うための一つ以上のコンポーネントが入手され（例えば、創成される、購入される、使用される、修飾されるなど）、コンピューターシステムに展開される。この点に関し、（１）コンピューターデバイスにプログラムコードをインストールし、（２）コンピューターシステムに一つ以上のコンピューティングおよび／あるいはＩ／Ｏデバイスを加え、（３）コンピューターシステムを組み込む、および／あるいは修飾し、ここで述べたプロセスを行う、などの段階によって展開が行われる。
本発明の種々の態様に関する以上の記述は、例示し、説明するために与えられたものであり、発明を網羅するように、あるいは開示形式に精密に制限しようとするものではなく、様々な修飾や変更が可能であることは明らかである。当業者にとって自明かもしれないこのような修飾や変更も、請求の範囲で定義される本発明の範疇に含まれる。

Claims (20)

  1. 基板と、
    前記基板上に位置し、前記基板の全面に接し、複数の核形成アイランドを含む核形成層と、
    前記核形成層の直上のキャビティー含有層を有し、
    前記キャビティー含有層は半導体材料で形成され、複数のキャビティーを有し、
    前記複数のキャビティーの最大横断面のサイズは少なくとも１ナノメートルであり、隣接する二つのキャビティーの端部間の最小間隔は少なくとも５ナノメートルである、構造。
  2. 前記核形成層は、５ナノメートルから１００ナノメートルの厚さを有し、最大横断面が１ナノメートル以下のキャビティーを有する、請求項１に記載の構造。
  3. 前記サイズは１０ナノメートルから４０００ナノメートルの範囲内である、請求項１に記載の構造。
  4. 前記キャビティー含有層に直に隣接する半導体層をさらに有する、請求項１に記載の構造。
  5. 前記半導体層は、前記キャビティー含有層に対し、前記基板の反対側に位置している、請求項４に記載の構造。
  6. 前記キャビティー含有層と前記半導体層は、複数のキャビティー含有層と複数の半導体層が交互に含まれる半導体層の超格子の一部である、請求項４に記載の構造。
  7. 第２のキャビティー含有層をさらに有し、
    前記第２のキャビティー含有層は複数のキャビティーを有し、
    前記第２のキャビティー含有層の前記複数のキャビティーの最大横断面のサイズは少なくとも１ナノメートルであり、互いに少なくとも５ナノメートル離れている、請求項１に記載の構造。
  8. 前記キャビティー含有層と前記第２のキャビティー含有層の間に核形成層をさらに有し、
    前記核形成層は少なくとも１ナノメートルの厚さを有する、請求項７に記載の構造。
  9. 基板と、
    前記基板上に位置し、前記基板の全面に接し、複数の核形成アイランドを有する核形成層と、
    前記核形成層上のキャビティー含有層と、
    前記キャビティー含有層に直に隣接する半導体層を有し、
    前記キャビティー含有層は半導体材料で形成され、複数のキャビティーを有し、
    前記複数のキャビティーの最大横断面のサイズは少なくとも１ナノメートルであり、隣接する二つのキャビティーの端部間の最小間隔は少なくとも５ナノメートルであるデバイス。
  10. 前記核形成層は、５ナノメートルから１００ナノメートルの厚さを有し、最大横断面が１ナノメートル以下のキャビティーを有する、請求項９に記載のデバイス。
  11. 前記キャビティー含有層と前記半導体層は同一の組成で形成されている、請求項９に記載のデバイス。
  12. 前記キャビティー含有層と前記半導体層は、複数のキャビティー含有層と複数の半導体層が交互に含まれる半導体層の超格子の一部である、請求項９に記載のデバイス。
  13. 前記複数のキャビティー含有層、あるいは前記複数の半導体層の少なくとも一つは、前記超格子中で少なくとも５％変化する厚さを有している、請求項１２に記載のデバイス。
  14. 前記複数のキャビティー含有層、あるいは前記複数の半導体層の前記少なくとも一つは、前記超格子の第１の側から前記超格子の第２の側の方向で増加する厚さを有している、請求項１３に記載のデバイス。
  15. 前記デバイスは、レーザーダイオード、発光ダイオード、フォトダイオード、深紫外発光ダイオード、高移動度電子トランジスタ、電界効果トランジスタ、ｐ−ｎダイオード、あるいはショットキーダイオードのうちの一つとして駆動されるように構成されている、請求項１３に記載のデバイス。
  16. 基板上に、前記基板の全面に接するように、複数の核形成アイランドを有する核形成層を形成すること、および
    前記核形成層上にキャビティー含有層を形成することを含み、
    前記キャビティー含有層は半導体材料を含み、複数のキャビティーを有し、
    前記複数のキャビティーの最大横断面のサイズは少なくとも１ナノメートルであり、隣接する二つのキャビティーの端部間の最小間隔は少なくとも５ナノメートルである、半導体構造の作製方法。
  17. 前記核形成層は、５ナノメートルから１００ナノメートルの厚さを有し、最大横断面が１ナノメートル以下のキャビティーを有する、請求項１６に記載の作製方法。
  18. 前記キャビティー含有層上に半導体層を成長させることを含む、請求項１６に記載の作製方法。
  19. 前記半導体構造を用いてデバイスを作製することをさらに含む、請求項１６に記載の作製方法。
  20. 前記キャビティー含有層の形成は、補助剤を用いて複数のキャビティーを誘起することを含む、請求項１６に記載の作製方法。
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