JP2004055864A - 半導体素子用基板の製造方法および半導体素子用基板ならびに半導体素子 - Google Patents
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Abstract
【課題】半導体素子用基板において、広範囲にわたって低欠陥な領域を得る。
【解決手段】(0001)面サファイア基板11上に、20nm程度の膜厚のGaNバッファ層12、2μm程度のGaN層13を結晶成長させ、GaN層13に深さ1.0μm、1.0〜2.5μm径の穴13aを形成する。次に、厚さ0.5μm程度のSiO2膜15を成膜し、微細な穴以外部分(13b)上のSiO2膜15をエッチングし、表面が平坦になるまでGaN層18を再成長する。次に、GaN層18に深さ1.0μm、1.0〜2.5μm径の穴18aを形成する。次に、厚さ0.5μm程度のSiO2膜19を成膜し、微細な穴以外の部分(18b)上のSiO2膜19をエッチングする。その後、表面が平坦になるまでGaN層21を再成長する。
【選択図】 図2
【解決手段】(0001)面サファイア基板11上に、20nm程度の膜厚のGaNバッファ層12、2μm程度のGaN層13を結晶成長させ、GaN層13に深さ1.0μm、1.0〜2.5μm径の穴13aを形成する。次に、厚さ0.5μm程度のSiO2膜15を成膜し、微細な穴以外部分(13b)上のSiO2膜15をエッチングし、表面が平坦になるまでGaN層18を再成長する。次に、GaN層18に深さ1.0μm、1.0〜2.5μm径の穴18aを形成する。次に、厚さ0.5μm程度のSiO2膜19を成膜し、微細な穴以外の部分(18b)上のSiO2膜19をエッチングする。その後、表面が平坦になるまでGaN層21を再成長する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子用基板およびその製造方法ならびにその基板を用いた半導体素子に関するものである。
【0002】
【従来の技術】
410nm帯の短波長半導体レーザ素子として、サファイア基板上にGaN層を形成した後、GaN層上に形成したSiO2をストライプパターン状のマスクとし、このSiO2マスクにより露出するGaN層のストライプ状部分を成長の核として選択横成長により GaN厚膜を形成した後、このGaN厚膜を剥がして基板とし、このGaN基板(ELOG基板)上に、n−GaNバッファ層、n−InGaNクラック防止層、n−AlGaN/GaN変調ドープ超格子クラッド層、n−GaN光導波層、n−InGaN/InGaN 多重量子井戸活性層、p−AlGaNキャリアブロック層、p−GaN光導波層、p−AlGaN/GaN変調ドープ超格子クラッド層、p−GaNコンタクト層を積層してなり、端面コート膜としてSiO2膜とTiO2膜とを交互に積層した構成を用いているものが、Jpn.J.Appl.Phys.Vol.37 (1998) pp.L1020において報告されている。この半導体レーザ素子においては、30mW程度の横基本横モード発振しか得られていない。
【0003】
【発明が解決しようとする課題】
高出力で信頼性の高い半導体レーザを得るためには、基板上の導波路が形成される箇所が低欠陥領域となっている必要がある。すなわち、高出力半導体レーザを得るためには半導体レーザに幅広のストライプ構造を備える必要があるが、この幅広ストライプ構造を有する半導体レーザにおいて高信頼性を得るためには、広範囲に亘って欠陥の少ないGaN基板を用いて半導体レーザを構成する必要がある。
【0004】
しかし、上記文献のELOG基板は、SiO2マスクに露出する GaN層のストライプ状部分を成長の核としてGaN層を選択横成長させて形成するので、GaN層の選択横成長した領域においては欠陥が低減されたものとなるが、結晶成長時の成長核形成密度が高いために成長核が小さい状態で架橋し、この架橋部分においては欠陥密度が高くなり、広範囲に亘って欠陥の少ない領域を形成することができない。また、選択横成長で形成するGaN層を厚膜とすることにより欠陥密度はさらに増加するため、広範囲に亘って低欠陥領域を形成することは困難である。
【0005】
そこで、例えば本出願による特願2002−25214号あるいは特願2001−272894号において、GaN層を基板上にバッファ層を介して形成し、その上に通常のリソグラフィとドライエッチング技術を用いて2.5μm以下の径で深さ0.5μm程度の穴を開け、その上にGaN層を結晶成長する方法が提案されている。この方法によれば、それまでの基板より2桁以上低欠陥なGaN膜を得ることができることが確認されている。しかしながら、結晶成長されたGaN層における穴部分上部では結晶欠陥が依然存在しており、さらに結晶欠陥を低減する上で問題となっている。一方、半導体素子用基板上に半導体層を備えてなる半導体素子の信頼性は、一般に基板の欠陥密度に左右されるため、広範囲に亘って欠陥の少ない基板を得ることは半導体素子全般に亘って求められている。
【0006】
本発明は上記事情に鑑みて、広範囲に亘って欠陥密度が低い半導体素子用基板の製造方法および半導体素子用基板、ならびにそれを用いた信頼性の高い半導体素子を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
本発明の第1の半導体素子用基板の製造方法は、基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させることを特徴とするものである。
【0008】
また、本発明の第2の半導体素子用基板の製造方法は、前記第二のGaN層の表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のGaN層の露出している表面を結晶成長の核として第二のGaN層上に第三のGaN層を表面が平坦化するまで結晶成長させるものであってもよい。
【0009】
なお、第二のGaN層を、
第一のGaN層の露出している表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第1の工程と、該第1の工程で結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第2の工程とにより、形成してもよい。
【0010】
また、同様に、第三のGaN層を、
第二のGaN層の露出している表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第3の工程と、該第3の工程とにより結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第4の工程とにより、形成してもよい。
【0011】
隣接する多数の微細な穴の間の間隔は、2.5μm以下であることが望ましい。
【0012】
微細な穴が形成されるGaN層の表面における該微細な穴の占める面積の割合は、40%以上90%以下であることが望ましい。
【0013】
また、誘電体膜は、SiO2およびSiNの少なくとも1つからなることが望ましい。
【0014】
さらに、本発明の半導体素子用基板の製造方法は、最上層として導電性のGaN層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去するものであってもよい。
【0015】
また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去するものであってもよい。
【0016】
基板は、SiC、ZnO、LiGaO2、LiAlO2、ZrB2、GaAs、GaP、GeおよびSiの1つからなることが望ましい。
【0017】
本発明の半導体素子は、上記の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とするものである。
【0018】
本発明の第1の半導体素子用基板は、第一のGaN層と、該第一のGaN層表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のGaN層の露出した表面を結晶成長の核として該第一のGaN層上に表面が平坦化するまで結晶成長された第二のGaN層とを備え、第一の誘電体膜と第二のGaN層との間に空間を有することを特徴とするものである。
【0019】
また、本発明の第2の半導体素子用基板は、さらに第二のGaN層の表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のGaN層の露出した表面を結晶成長の核として第二のGaN層上に表面が平坦化するまで結晶成長された第三のGaN層とを備え、第二の誘電体膜と第三のGaN層との間に空間を有するものであってもよい。
【0020】
なお、第二のGaN層は、第一のGaN層の露出した表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとしてもよい。
【0021】
また、第三のGaN層は、第二のGaN層の露出した表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとしてもよい。
【0022】
【発明の効果】
本発明の第1の半導体素子用基板の製造方法によれば、基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させるので、結果として第二のGaN層の表面付近では広範囲にわたって低欠陥な領域を有するものとすることができる。
【0023】
すなわち、穴に被覆されている誘電体膜上から第二のGaN層が成長する速度は、第一のGaN層の露出している表面から第二のGaN層が成長する速度に比べ遅いため、第二のGaN層は第一のGaN層の露出している表面から横方向にも結晶成長しながら縦方向に結晶成長が進むため、第一のGaN層の貫通欠陥等をそのまま引き継ぐことなく、結晶欠陥が低減された第二のGaN層を得ることができる。
【0024】
また、最大幅2.5μm以下の多数の微細な穴を離散させて形成することにより、従来のELOG基板に比べて成長核形成密度を小さくできるため、成長核が十分成長された状態で、横方向からの結晶成長が架橋するため、結晶欠陥の少ない良好な結晶を得ることができる。また、従来のELOG基板のようにストライプ状に成長が進んだ後、ストライプが長手端面で合体するような結晶成長ではなく、微細な穴以外の露出している表面から穴を塞ぐように四方に結晶成長が進むため、成長核が大きくなった場合に生じる面倒れを低減することが可能となり、成長核の架橋部分での貫通欠陥を低減することができる。
【0025】
本発明の第2の半導体素子用基板の製造方法によれば、さらに、第二のGaN層の表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のGaN層の露出している表面を結晶成長の核として第二のGaN層上に第三のGaN層を表面が平坦化するまで結晶成長させるので、すなわち、上記第1の半導体素子用基板の製造方法と同様の工程を再度行うことによって、第二のGaN層よりさらに結晶欠陥が低減された第三のGaN層を得ることができる。
【0026】
また、第二のGaN層を、第一のGaN層の露出している表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第1の工程と、該第1の工程で結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第2の工程とにより、形成することにより、さらに成長核形成密度を低減させることができる。
【0027】
また、第三のGaN層を、第二のGaN層の露出している表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第3の工程と、該第3の工程とにより結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第4の工程とにより、形成することにより、上記同様に、成長核形成密度を低減させることができる。
【0028】
最上層として導電性のGaN層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去することにより、導電性のGaN層からなる導電性基板を得ることができる。この導電性基板を、例えば半導体レーザ素子の基板に用いれば、この導電性基板の裏面に電極を形成することができ、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【0029】
また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去することにより、導電性基板を得ることができるので、上記同様、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【0030】
隣接する多数の微細な穴の間の間隔は、2.5μm以下とすることにより、また、微細な穴が形成されるGaN層の表面における微細な穴の占める面積の割合を、40%以上90%以下とすることにより、さらに効果的に成長核形成密度を低減することができる。
【0031】
本発明の半導体素子によれば、上記の半導体素子用基板の製造方法により製造された、結晶欠陥の少ない半導体素子用基板上に半導体層を備えてなるものであるので、高い信頼性を有するものとすることができる。
【0032】
本発明の第1の半導体素子用基板によれば、第一のGaN層と、該第一のGaN層表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のGaN層の露出した表面を結晶成長の核として該第一のGaN層上に表面が平坦化するまで結晶成長された第二のGaN層とを備え、第一の誘電体膜と前記第二のGaN層との間に空間を有するものであるので、結晶成長された第二のGaN層を広範囲に亘って低欠陥領域を有するものとすることができる。また、誘電体膜と第二のGaN層との間に空間を有していることにより、基板との熱膨張差により、結晶成長時の温度の上昇および降下の際に生じる歪を緩和することができるので、歪によって生じる欠陥の発生を抑制することができる。
【0033】
また、本発明の第2の半導体素子用基板は、さらに第二のGaN層の表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のGaN層の露出した表面を結晶成長の核として第二のGaN層上に表面が平坦化するまで結晶成長された第三のGaN層とを備え、第二の誘電体膜と第三のGaN層との間に空間を有するものであるので、第1の半導体素子用基板よりさらに広範囲にわたって低欠陥領域を有する第三のGaN層を得ることができる。
【0034】
第二のGaN層を、第一のGaN層の露出した表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとすることにより、成長核形成密度をさらに低減させることができるので、より低欠陥なGaN結晶を得ることができる。
【0035】
また、第三のGaN層を、第二のGaN層の露出した表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとすることにより、上記同様、成長核形成密度をさらに低減させることができるので、より低欠陥なGaN結晶とすることができる。
【0036】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
【0037】
本発明の6つの実施の形態による半導体素子用基板について説明する。それら半導体素子用基板の断面図を図1(a)〜(f)に示す。
【0038】
第1の実施の形態による半導体素子用基板は、図1(a)に示すように、サファイア基板11上に形成されたGaNバッファ層12およびGaN層13と、GaN層13に離散して形成された最大幅2.5μm以下の多数の微細な穴13aと、穴13aの内壁に穴13aを充填しない厚さで被覆されたSiO2膜15と、GaN層13の露出した表面13bを結晶成長の核としてGaN層13上に表面が平坦化するまで結晶成長されたGaN層18とを備えてなるものである。
【0039】
また、図1(b)に示すように、GaN層18上に、GaN層18に離散して形成された最大幅2.5μm以下の多数の微細な穴18aと、穴18aの内壁に穴18aを充填しない厚さで被覆されたSiO2膜19と、GaN層18の露出した表面18bを結晶成長の核としてGaN層18上に表面が平坦化するまで結晶成長されたGaN層21とを備えてなり、SiO2膜15とGaN層18との間、およびSiO2膜19とGaN層21の間に、それぞれ空間17および20を有するものとしてもよい。最終的に結晶成長されたGaN層21は広範囲にわたって低欠陥な領域を有するものとすることができる。
【0040】
なお、GaN層18を、図1(c)、(d)および(f)に示すように、GaN層13の上面に対する角度が20°〜70°のファセット51aを有し、上面を構成する面のうちGaN層13の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaN層51と、該凹凸状のGaN層51を結晶成長の核として表面が平坦化するまで結晶成長されたGaN層52とからなるものとしてもよい。
【0041】
またさらに、GaN層21を、図1(e)および(f)に示すように、上面に対する角度が20°〜70°のファセット55aを有し、上面を構成する面のうちGaN層18の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaN層55と、該凹凸状のGaN層55を結晶成長の核として表面が平坦化するまで結晶成長されたGaN層56とからなるものとしてもよい。
【0042】
次に、本実施の形態による半導体素子用基板の製造方法について、上述の図1(b)に示すGaN基板を用いて説明する。その製造過程の断面図を図2に示す。
【0043】
図2(a)に示すように、(0001)面サファイア基板上11に、低温でGaNバッファ層12を形成する。続いて、高温でGaN層13を成長させる。レジストを塗布し、フォトリソグラフィにより、最大径2.5μm以下のドット状の穴パターン14を形成する。低温により形成されるGaNバッファ層を形成することは、サファイア基板とGaNとの格子不整合により生じる欠陥を低減させるのに効果的である。
【0044】
次に、図2(b)に示すように、ドライエッチングにより、GaN層13をエッチングして穴13aを形成する。
【0045】
次に、図2(c)に示すように、レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVD法により、SiO2膜15を穴13aが充填されない厚さで成膜する。フォトリソグラフィにより、レジスト16をGaN層13に形成された穴13aの内部に相当する領域にのみ形成する。
【0046】
次に、図2(d)に示すように、ドライエッチングにより、レジスト16が形成されていない微細な穴以外の部分(13b)上のSiO2膜15をエッチングする。
【0047】
次に、図2(e)に示すように、レジスト16を除去した後、表面が平坦になるまでGaN層18を再成長する。GaN層13の穴13aの内壁に形成されたSiO2膜15上には、従来技術によるELOG法による選択成長と同様の効果によって、GaやNがトラップされにくく、GaNが形成されない。よって、GaN層13の露出している表面13bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層18が形成される。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じ、空洞17は基板11とGaNとの熱膨張差によって生じる歪を緩和する効果を有し、従来の穴を形成した後GaNを結晶成長させる方法に対してさらなる結晶欠陥の低減効果を有する。
【0048】
次に、図2(f)に示すように、フォトリソグラフィにより、最大径2.5μm以下のドット状の微細な穴パターンを形成し、ドライエッチングにより、GaN層18をエッチングして穴18aを形成する。レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVDによりSiO2膜19を穴18aが充填されない厚さで成膜する。フォトリソグラフィにより、GaN層18に形成された穴18aの内部に相当する領域にのみレジストパターンを形成し、ドライエッチングにより、GaN層18上に形成された穴以外の部分(18b)のSiO2膜19をエッチングする。
【0049】
次に、図2(g)に示すように、レジストを除去し、表面が平坦になるまでGaN層21を再成長する。GaN層18の露出している表面18bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層21が形成される。SiO2膜19とGaN層21との間には空洞20が形成される。
【0050】
なお、GaN層21に、図2(f)および(g)の工程、すなわち、SiO2膜で被覆された多数の微細な穴を形成しGaN層を結晶成長する工程を行うことにより、さらに結晶欠陥の低減を図ることができる。
【0051】
図3は、多数の微細な穴のレイアウトを示す平面図である。例として穴13aを用いて説明する。穴は、図3(a)に示すように、穴の幅Axと穴間隔Bxとが等間隔、穴の幅Byと穴間隔Byとが等間隔となるように整列されていてもよいし、あるいは図3(b)に示すように、穴が正三角形状整列されていてもよい。また、図3(c)に示すように、穴が無秩序に並べられていてもよい。図3(b)においては、正三角形状に限らず規則的に並べられた三角形状であってもよい。但し、いずれの場合にも、最隣接穴同士の間隔(各図においてZa,Zb,Zc)が2.5μm以下となるようにすることが望ましい。図3(c)においては穴が無秩序に並べられているため、各穴毎に最隣接穴との間隔が異なるが、いずれの穴についても最隣接の穴との間隔が2.5μm以下となるようにすることが望ましい。
【0052】
上記実施の形態で形成する穴の占有面積は、該穴が形成されるGaN層の表面の40〜90%の範囲であることが望ましい。
【0053】
上記実施の形態では、基板11にサファイア基板を用いたが、SiC、ZnO、LiGaO2、LiAlO2、GaAs、GaP、Ge、Si、ZrB2等を用いてもよい。
【0054】
微細な穴を被覆する材料としては、SiO2の他にSiNを用いてよい。またSiO2とSiNとからなるものであってもよい。
【0055】
結晶成長の方法としては、有機金属気層成長法を用いたが、MBE、HVPE等の結晶成長法を用いてよい。
【0056】
また、最上層として導電性のGaN層を形成した場合は、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去して導電性のGaN基板を得ることができる。また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去することにより導電性のGaN基板を得ることができる。
【0057】
例えば、上記第1の実施の形態の図2(g)を例に挙げて説明すると、GaN層21の上に、導電性のGaN層を100〜200μm形成した後、サファイア基板11、GaNバッファ層12、GaN層13、GaN層18およびGaN層21を除去することにより、導電性GaN基板を得ることができる。また、GaNバッファ層12、GaN層13、GaN層18およびGaN層21を、導電性不純物を導入しながら形成した後、サファイア基板11を除去することにより導電性GaN基板を得ることができる。
【0058】
【実施例】
次に、本発明の具体的な一実施例について図2を参照して説明する。半導体層の成長用原料として、トリメチルガリウム(TMG)、トリメチルインジウム(TMI)、トリメチルアンモニウム(TMA)とアンモニアを用い、n型ドーパントとしてシランガス用い、p型ドーパントとしてシクロペンタジエニルマグネシウム(Cp2Mg)を用いる。
【0059】
まず、半導体素子用基板の第1の実施例について製造方法と共に説明する。
【0060】
(実施例1)
図2(a)に示すように、(0001)面サファイア基板上11上に、温度500℃でGaNバッファ層12を20nm程度の膜厚で形成した。続いて、温度を1050℃にしてGaN層13を2μm程度成長した。レジスト14を塗布し、フォトリソグラフィにより、1.0〜2.5μm径のドット状の穴パターン14を形成した。
【0061】
次に、図2(b)に示すように、Clガスを用いたRIE(反応性イオンエッチング)により、GaN層13を1.0μm深さにエッチングして穴13aを形成した。
【0062】
次に、図2(c)に示すように、レジスト14を剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVD法により、厚さ0.5μm程度のSiO2膜15を成膜した。フォトリソグラフィにより、GaN層13に形成された穴13aの内部に相当する領域にのみレジストパターン16を形成した。
【0063】
次に、図2(d)に示すように、CHF3/O2ガスを用いたRIEにより、レジスト16が形成されていない微細な穴以外の部分(13b)上のSiO2膜15をエッチングした。
【0064】
次に、図2(e)に示すように、レジスト16を除去し、再び温度を1050℃にして、表面が平坦になるまでGaN層18を再成長した。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じた。
【0065】
次に、図2(f)に示すように、GaN層18上に、フォトリソグラフィにより、1.0〜2.5μm径のドット状の微細な穴パターンを形成し、Clガスを用いたRIEによりGaN層18を深さ1.0μmまでエッチングして穴18aを形成した。次に、レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVDにより0.5μmの厚さでSiO2膜19を成膜し、フォトリソグラフィにより、GaN層18に形成された穴18aの内部に相当する領域にのみレジストパターンを形成した。次に、RIEによりレジストパターンが形成されていないGaN層18に形成された穴以外の部分(18b)のSiO2膜19をエッチングした。
【0066】
次に、図2(g)に示すように、レジストを除去し、再び温度を1050℃にして表面が平坦になるまでGaN層21を再成長した。GaN層18の露出している表面18bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層21が形成された。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じSiO2膜19とGaN層21との間には空洞20が形成された。
【0067】
本実施例による半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度(etch pit density)評価を行った結果、従来の製造方法で製造された半導体素子用基板では1010/cm2程度であった欠陥密度が2桁から6桁程度低減し、104〜108/cm2程度となった。
【0068】
次に、第2の実施例による半導体素子用基板をその製造方法と共に説明する。その製造過程の断面図を図4に示す。上記実施例1と同等の要素については同符号を付し説明を省略する。
【0069】
(実施例2)
図4(a)に示すように、SiO2膜15が被覆された穴13aを有するGaN層13上に、成長温度を約1000℃にしてGaN層51を、GaN層13の露出した表面13bを結晶成長の核として、GaN層13の(0001)面が消失するまで再成長した。このとき、成長温度を1000℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、GaN層51は、
【数1】
面等のファセット51aを作りながら成長した。本実施の形態においては、基板面を(0001)としたため、ファセットとして主として上述の面が形成される。これらの面の(0001)面に対する角度は約50°であった。ただし、他の面指数が現われる場合もある。また、基板面が異なれば、ファセットの面指数、基板面に対する角度等は異なる。
【0070】
次に、図4(b)に示すように、温度を1100℃にしてGaN層52を、ファセット51aによる凹凸を埋めるように表面が平坦になるまで、すなわち表面が(0001)面になるまで成長した。
【0071】
このようにして、低結晶欠陥なGaN層52が形成された。SiO2膜15とその上に結晶成長されたGaN層52との間には空洞17が形成された。
【0072】
次に、図4(c)に示すように、上記と同様な方法で、GaN層52に穴を形成し、厚さ0.5μm程度のSiO2膜19を成膜した。次に、成長温度を約1000℃にしてGaN層55を、GaN層13の(0001)面が消失するまで再成長する。このとき、成長温度を1000℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、GaN層55は、
【数2】
面等のファセット55aを作りながら成長した。
【0073】
その後、図4(d)に示すように、温度を1100℃にしてGaN層56を、ファセット55aによる凹凸を埋めるように表面が平坦化するまで、すなわち表面が(0001)面になるまで成長した。SiO2膜19とその上に形成されたGaN層56との間には空洞20が形成された。
【0074】
なお、GaN層の縦方向成長温度速度と横方向成長速度の相対速度は、成長温度、成長雰囲気のV/III族元素比等の成長条件を変化させることにより変化させることができ、ファセットを有するGaN層は1080℃以下の成長温度で、上面が平坦面になるGaN層は1050℃以上の成長温度で、それぞれ温度以外の成長温度を選択的に設定することにより成長することができる。
【0075】
本実施例2においては、実施例1のGaN層18および21を、2段階で、縦方向および横方向の成長速度を変化させることによって結晶成長させることにより、成長核形成密度を低減させることができたので、より低欠陥なGaN結晶とすることができた。
【0076】
なお、サファイア基板は(0001)面を成長面としたが、六方晶の基板の場合、(0001)面に限らずどの面を基板面としてもよく、また、立方晶の基板の場合、(001)面に限らずどの面を基板面としてもよい。また、所定の面に対してオフ角度を持つような面を基板面としてもよい。
【0077】
次に、上記実施例1の半導体素子用基板を備えた半導体レーザ素子について、その製造方法と共に説明する。図5にその半導体レーザ素子の断面図を示す。
【0078】
(実施例3)
図5に示すように、GaN層21上に、n−GaNコンタクト層31、n−Ga1−z1Alz1N(厚さ2.5nm)/GaN(厚さ2.5nm)超格子クラッド層32、n−Ga1−z2Alz2N光導波層(0≦z2≦z1≦1)33、Inx2Ga1−x2N/Inx1Ga1−x1N多重量子井戸活性層(0.5>x1>x2≧0)34、p−Ga1−z3Alz3Nキャリアブロック層(z2<z3<1)35、p−Ga1−z2Alz2N光導波層36、p−Ga1−z1Alz1N(厚さ2.5nm)/GaN(厚さ2.5nm)超格子クラッド層37、p−GaNコンタクト層38を成長する。引き続き、SiO2膜(図示せず)とレジストを形成し、通常のフォトリソグラフィにより30μm程度の幅からなるストライプ領域以外のレジストとSiO2膜を除去する。RIEにより選択的にp型超格子クラッド層37の途中までエッチングを行う。このエッチングのクラッド層37の残し厚は、屈折率導波が達成できる厚さとする。その後、レジストとSiO2膜を除去した後、新たにレジストとSiO2膜を形成し、ストライプ領域とストライプ領域の長手方向の端から20μm外側の領域とを残すように、それ以外の領域のレジストとSiO2膜を除去し、RIEでn−GaNコンタクト層31が露出するまでエッチングを行う。その後、レジストとSiO2膜を除去した後、通常のリソグラフィによりTi/Alよりなるn型電極40とp型コンタクト層の表面にストライプ状にNi/Auよりなるp電極39を形成する。その後、基板を研磨し、試料をへき開し、共振器面の一方に高反射率コート、他方に低反射率コートを行い、その後チップ化して半導体レーザ素子を完成させる。
【0079】
このようにして作製された半導体レーザ素子の発振波長λ(nm)は、380<λ<550の範囲で制御が可能である。
【0080】
上記構造は、n型層を最初に成長しているが、p型層から成長してもよく、その場合半導体層の導電性を反転するだけでよい。
【0081】
また、本実施の形態による半導体レーザ素子は、サファイア基板を備えたGaN基板を用いたが、前述の導電性GaN基板を用いれば、n側電極との導通を得るために、n−GaNコンタクト層31の途中まで除去する必要が無く、この導電性GaN層の裏面にn側電極を形成することができ、工程を簡略化することができる。また、電極が相対する位置に形成されているため、良好なスポット形状を得ることができる。
【0082】
本実施の形態の、ストライプ幅が30μm程度の幅広半導体レーザ素子は、広範囲にわたって低欠陥領域を有する本発明によるGaN基板を用いて作製されたものであるので、高出力下での信頼性が高く高出力化が容易である。
【0083】
また、本実施の形態では、幅広半導体レーザ素子について記載したが、本発明による半導体素子用基板は、ストライプ幅が1〜2μm程度の狭ストライプ幅の半導体レーザ素子にも用いることができる。
【0084】
上記実施の形態ではリッジ構造の屈折率型レーザについて述べたが、本発明による半導体素子用基板は、広範囲にわたって低欠陥な領域を有するものであるため、内部に電流狭窄層を有するレーザやリッジ構造が埋め込まれた屈折率導波機構を形成した半導体光・電子デバイスに用いることが可能である。ここでいう半導体光・電子デバイスとしては、電界効果トランジスタ、半導体レーザ素子、半導体光増幅器、半導体発光素子、光検出器等を挙げることができる。また、このような半導体素子用基板を用いた半導体レーザ素子は、低欠陥な基板上に形成されてなるものであり、高い信頼性を有するものであるので、高速な情報・画像処理および通信、計測、医療、印刷分野において、光源として用いることが可能であり、高い信頼性を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体素子用基板の断面図
【図2】本発明の一実施の形態による半導体素子用基板の製造過程を示す断面図
【図3】微細な穴の配置例を示す平面図
【図4】本発明の実施例による半導体素子用基板の製造過程を示す断面図
【図5】本発明の半導体素子用基板を備えた半導体レーザ素子を示す断面図
【符号の説明】
11 サファイア基板
12 GaNバッファ層
13,18,21 GaN層
14,16 レジスト
15,19 SiO2膜
17,20 空洞
【発明の属する技術分野】
本発明は、半導体素子用基板およびその製造方法ならびにその基板を用いた半導体素子に関するものである。
【0002】
【従来の技術】
410nm帯の短波長半導体レーザ素子として、サファイア基板上にGaN層を形成した後、GaN層上に形成したSiO2をストライプパターン状のマスクとし、このSiO2マスクにより露出するGaN層のストライプ状部分を成長の核として選択横成長により GaN厚膜を形成した後、このGaN厚膜を剥がして基板とし、このGaN基板(ELOG基板)上に、n−GaNバッファ層、n−InGaNクラック防止層、n−AlGaN/GaN変調ドープ超格子クラッド層、n−GaN光導波層、n−InGaN/InGaN 多重量子井戸活性層、p−AlGaNキャリアブロック層、p−GaN光導波層、p−AlGaN/GaN変調ドープ超格子クラッド層、p−GaNコンタクト層を積層してなり、端面コート膜としてSiO2膜とTiO2膜とを交互に積層した構成を用いているものが、Jpn.J.Appl.Phys.Vol.37 (1998) pp.L1020において報告されている。この半導体レーザ素子においては、30mW程度の横基本横モード発振しか得られていない。
【0003】
【発明が解決しようとする課題】
高出力で信頼性の高い半導体レーザを得るためには、基板上の導波路が形成される箇所が低欠陥領域となっている必要がある。すなわち、高出力半導体レーザを得るためには半導体レーザに幅広のストライプ構造を備える必要があるが、この幅広ストライプ構造を有する半導体レーザにおいて高信頼性を得るためには、広範囲に亘って欠陥の少ないGaN基板を用いて半導体レーザを構成する必要がある。
【0004】
しかし、上記文献のELOG基板は、SiO2マスクに露出する GaN層のストライプ状部分を成長の核としてGaN層を選択横成長させて形成するので、GaN層の選択横成長した領域においては欠陥が低減されたものとなるが、結晶成長時の成長核形成密度が高いために成長核が小さい状態で架橋し、この架橋部分においては欠陥密度が高くなり、広範囲に亘って欠陥の少ない領域を形成することができない。また、選択横成長で形成するGaN層を厚膜とすることにより欠陥密度はさらに増加するため、広範囲に亘って低欠陥領域を形成することは困難である。
【0005】
そこで、例えば本出願による特願2002−25214号あるいは特願2001−272894号において、GaN層を基板上にバッファ層を介して形成し、その上に通常のリソグラフィとドライエッチング技術を用いて2.5μm以下の径で深さ0.5μm程度の穴を開け、その上にGaN層を結晶成長する方法が提案されている。この方法によれば、それまでの基板より2桁以上低欠陥なGaN膜を得ることができることが確認されている。しかしながら、結晶成長されたGaN層における穴部分上部では結晶欠陥が依然存在しており、さらに結晶欠陥を低減する上で問題となっている。一方、半導体素子用基板上に半導体層を備えてなる半導体素子の信頼性は、一般に基板の欠陥密度に左右されるため、広範囲に亘って欠陥の少ない基板を得ることは半導体素子全般に亘って求められている。
【0006】
本発明は上記事情に鑑みて、広範囲に亘って欠陥密度が低い半導体素子用基板の製造方法および半導体素子用基板、ならびにそれを用いた信頼性の高い半導体素子を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
本発明の第1の半導体素子用基板の製造方法は、基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させることを特徴とするものである。
【0008】
また、本発明の第2の半導体素子用基板の製造方法は、前記第二のGaN層の表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のGaN層の露出している表面を結晶成長の核として第二のGaN層上に第三のGaN層を表面が平坦化するまで結晶成長させるものであってもよい。
【0009】
なお、第二のGaN層を、
第一のGaN層の露出している表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第1の工程と、該第1の工程で結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第2の工程とにより、形成してもよい。
【0010】
また、同様に、第三のGaN層を、
第二のGaN層の露出している表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第3の工程と、該第3の工程とにより結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第4の工程とにより、形成してもよい。
【0011】
隣接する多数の微細な穴の間の間隔は、2.5μm以下であることが望ましい。
【0012】
微細な穴が形成されるGaN層の表面における該微細な穴の占める面積の割合は、40%以上90%以下であることが望ましい。
【0013】
また、誘電体膜は、SiO2およびSiNの少なくとも1つからなることが望ましい。
【0014】
さらに、本発明の半導体素子用基板の製造方法は、最上層として導電性のGaN層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去するものであってもよい。
【0015】
また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去するものであってもよい。
【0016】
基板は、SiC、ZnO、LiGaO2、LiAlO2、ZrB2、GaAs、GaP、GeおよびSiの1つからなることが望ましい。
【0017】
本発明の半導体素子は、上記の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とするものである。
【0018】
本発明の第1の半導体素子用基板は、第一のGaN層と、該第一のGaN層表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のGaN層の露出した表面を結晶成長の核として該第一のGaN層上に表面が平坦化するまで結晶成長された第二のGaN層とを備え、第一の誘電体膜と第二のGaN層との間に空間を有することを特徴とするものである。
【0019】
また、本発明の第2の半導体素子用基板は、さらに第二のGaN層の表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のGaN層の露出した表面を結晶成長の核として第二のGaN層上に表面が平坦化するまで結晶成長された第三のGaN層とを備え、第二の誘電体膜と第三のGaN層との間に空間を有するものであってもよい。
【0020】
なお、第二のGaN層は、第一のGaN層の露出した表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとしてもよい。
【0021】
また、第三のGaN層は、第二のGaN層の露出した表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとしてもよい。
【0022】
【発明の効果】
本発明の第1の半導体素子用基板の製造方法によれば、基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させるので、結果として第二のGaN層の表面付近では広範囲にわたって低欠陥な領域を有するものとすることができる。
【0023】
すなわち、穴に被覆されている誘電体膜上から第二のGaN層が成長する速度は、第一のGaN層の露出している表面から第二のGaN層が成長する速度に比べ遅いため、第二のGaN層は第一のGaN層の露出している表面から横方向にも結晶成長しながら縦方向に結晶成長が進むため、第一のGaN層の貫通欠陥等をそのまま引き継ぐことなく、結晶欠陥が低減された第二のGaN層を得ることができる。
【0024】
また、最大幅2.5μm以下の多数の微細な穴を離散させて形成することにより、従来のELOG基板に比べて成長核形成密度を小さくできるため、成長核が十分成長された状態で、横方向からの結晶成長が架橋するため、結晶欠陥の少ない良好な結晶を得ることができる。また、従来のELOG基板のようにストライプ状に成長が進んだ後、ストライプが長手端面で合体するような結晶成長ではなく、微細な穴以外の露出している表面から穴を塞ぐように四方に結晶成長が進むため、成長核が大きくなった場合に生じる面倒れを低減することが可能となり、成長核の架橋部分での貫通欠陥を低減することができる。
【0025】
本発明の第2の半導体素子用基板の製造方法によれば、さらに、第二のGaN層の表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のGaN層の露出している表面を結晶成長の核として第二のGaN層上に第三のGaN層を表面が平坦化するまで結晶成長させるので、すなわち、上記第1の半導体素子用基板の製造方法と同様の工程を再度行うことによって、第二のGaN層よりさらに結晶欠陥が低減された第三のGaN層を得ることができる。
【0026】
また、第二のGaN層を、第一のGaN層の露出している表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第1の工程と、該第1の工程で結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第2の工程とにより、形成することにより、さらに成長核形成密度を低減させることができる。
【0027】
また、第三のGaN層を、第二のGaN層の露出している表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第3の工程と、該第3の工程とにより結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第4の工程とにより、形成することにより、上記同様に、成長核形成密度を低減させることができる。
【0028】
最上層として導電性のGaN層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去することにより、導電性のGaN層からなる導電性基板を得ることができる。この導電性基板を、例えば半導体レーザ素子の基板に用いれば、この導電性基板の裏面に電極を形成することができ、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【0029】
また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去することにより、導電性基板を得ることができるので、上記同様、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【0030】
隣接する多数の微細な穴の間の間隔は、2.5μm以下とすることにより、また、微細な穴が形成されるGaN層の表面における微細な穴の占める面積の割合を、40%以上90%以下とすることにより、さらに効果的に成長核形成密度を低減することができる。
【0031】
本発明の半導体素子によれば、上記の半導体素子用基板の製造方法により製造された、結晶欠陥の少ない半導体素子用基板上に半導体層を備えてなるものであるので、高い信頼性を有するものとすることができる。
【0032】
本発明の第1の半導体素子用基板によれば、第一のGaN層と、該第一のGaN層表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のGaN層の露出した表面を結晶成長の核として該第一のGaN層上に表面が平坦化するまで結晶成長された第二のGaN層とを備え、第一の誘電体膜と前記第二のGaN層との間に空間を有するものであるので、結晶成長された第二のGaN層を広範囲に亘って低欠陥領域を有するものとすることができる。また、誘電体膜と第二のGaN層との間に空間を有していることにより、基板との熱膨張差により、結晶成長時の温度の上昇および降下の際に生じる歪を緩和することができるので、歪によって生じる欠陥の発生を抑制することができる。
【0033】
また、本発明の第2の半導体素子用基板は、さらに第二のGaN層の表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のGaN層の露出した表面を結晶成長の核として第二のGaN層上に表面が平坦化するまで結晶成長された第三のGaN層とを備え、第二の誘電体膜と第三のGaN層との間に空間を有するものであるので、第1の半導体素子用基板よりさらに広範囲にわたって低欠陥領域を有する第三のGaN層を得ることができる。
【0034】
第二のGaN層を、第一のGaN層の露出した表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとすることにより、成長核形成密度をさらに低減させることができるので、より低欠陥なGaN結晶を得ることができる。
【0035】
また、第三のGaN層を、第二のGaN層の露出した表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなるものとすることにより、上記同様、成長核形成密度をさらに低減させることができるので、より低欠陥なGaN結晶とすることができる。
【0036】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
【0037】
本発明の6つの実施の形態による半導体素子用基板について説明する。それら半導体素子用基板の断面図を図1(a)〜(f)に示す。
【0038】
第1の実施の形態による半導体素子用基板は、図1(a)に示すように、サファイア基板11上に形成されたGaNバッファ層12およびGaN層13と、GaN層13に離散して形成された最大幅2.5μm以下の多数の微細な穴13aと、穴13aの内壁に穴13aを充填しない厚さで被覆されたSiO2膜15と、GaN層13の露出した表面13bを結晶成長の核としてGaN層13上に表面が平坦化するまで結晶成長されたGaN層18とを備えてなるものである。
【0039】
また、図1(b)に示すように、GaN層18上に、GaN層18に離散して形成された最大幅2.5μm以下の多数の微細な穴18aと、穴18aの内壁に穴18aを充填しない厚さで被覆されたSiO2膜19と、GaN層18の露出した表面18bを結晶成長の核としてGaN層18上に表面が平坦化するまで結晶成長されたGaN層21とを備えてなり、SiO2膜15とGaN層18との間、およびSiO2膜19とGaN層21の間に、それぞれ空間17および20を有するものとしてもよい。最終的に結晶成長されたGaN層21は広範囲にわたって低欠陥な領域を有するものとすることができる。
【0040】
なお、GaN層18を、図1(c)、(d)および(f)に示すように、GaN層13の上面に対する角度が20°〜70°のファセット51aを有し、上面を構成する面のうちGaN層13の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaN層51と、該凹凸状のGaN層51を結晶成長の核として表面が平坦化するまで結晶成長されたGaN層52とからなるものとしてもよい。
【0041】
またさらに、GaN層21を、図1(e)および(f)に示すように、上面に対する角度が20°〜70°のファセット55aを有し、上面を構成する面のうちGaN層18の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaN層55と、該凹凸状のGaN層55を結晶成長の核として表面が平坦化するまで結晶成長されたGaN層56とからなるものとしてもよい。
【0042】
次に、本実施の形態による半導体素子用基板の製造方法について、上述の図1(b)に示すGaN基板を用いて説明する。その製造過程の断面図を図2に示す。
【0043】
図2(a)に示すように、(0001)面サファイア基板上11に、低温でGaNバッファ層12を形成する。続いて、高温でGaN層13を成長させる。レジストを塗布し、フォトリソグラフィにより、最大径2.5μm以下のドット状の穴パターン14を形成する。低温により形成されるGaNバッファ層を形成することは、サファイア基板とGaNとの格子不整合により生じる欠陥を低減させるのに効果的である。
【0044】
次に、図2(b)に示すように、ドライエッチングにより、GaN層13をエッチングして穴13aを形成する。
【0045】
次に、図2(c)に示すように、レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVD法により、SiO2膜15を穴13aが充填されない厚さで成膜する。フォトリソグラフィにより、レジスト16をGaN層13に形成された穴13aの内部に相当する領域にのみ形成する。
【0046】
次に、図2(d)に示すように、ドライエッチングにより、レジスト16が形成されていない微細な穴以外の部分(13b)上のSiO2膜15をエッチングする。
【0047】
次に、図2(e)に示すように、レジスト16を除去した後、表面が平坦になるまでGaN層18を再成長する。GaN層13の穴13aの内壁に形成されたSiO2膜15上には、従来技術によるELOG法による選択成長と同様の効果によって、GaやNがトラップされにくく、GaNが形成されない。よって、GaN層13の露出している表面13bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層18が形成される。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じ、空洞17は基板11とGaNとの熱膨張差によって生じる歪を緩和する効果を有し、従来の穴を形成した後GaNを結晶成長させる方法に対してさらなる結晶欠陥の低減効果を有する。
【0048】
次に、図2(f)に示すように、フォトリソグラフィにより、最大径2.5μm以下のドット状の微細な穴パターンを形成し、ドライエッチングにより、GaN層18をエッチングして穴18aを形成する。レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVDによりSiO2膜19を穴18aが充填されない厚さで成膜する。フォトリソグラフィにより、GaN層18に形成された穴18aの内部に相当する領域にのみレジストパターンを形成し、ドライエッチングにより、GaN層18上に形成された穴以外の部分(18b)のSiO2膜19をエッチングする。
【0049】
次に、図2(g)に示すように、レジストを除去し、表面が平坦になるまでGaN層21を再成長する。GaN層18の露出している表面18bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層21が形成される。SiO2膜19とGaN層21との間には空洞20が形成される。
【0050】
なお、GaN層21に、図2(f)および(g)の工程、すなわち、SiO2膜で被覆された多数の微細な穴を形成しGaN層を結晶成長する工程を行うことにより、さらに結晶欠陥の低減を図ることができる。
【0051】
図3は、多数の微細な穴のレイアウトを示す平面図である。例として穴13aを用いて説明する。穴は、図3(a)に示すように、穴の幅Axと穴間隔Bxとが等間隔、穴の幅Byと穴間隔Byとが等間隔となるように整列されていてもよいし、あるいは図3(b)に示すように、穴が正三角形状整列されていてもよい。また、図3(c)に示すように、穴が無秩序に並べられていてもよい。図3(b)においては、正三角形状に限らず規則的に並べられた三角形状であってもよい。但し、いずれの場合にも、最隣接穴同士の間隔(各図においてZa,Zb,Zc)が2.5μm以下となるようにすることが望ましい。図3(c)においては穴が無秩序に並べられているため、各穴毎に最隣接穴との間隔が異なるが、いずれの穴についても最隣接の穴との間隔が2.5μm以下となるようにすることが望ましい。
【0052】
上記実施の形態で形成する穴の占有面積は、該穴が形成されるGaN層の表面の40〜90%の範囲であることが望ましい。
【0053】
上記実施の形態では、基板11にサファイア基板を用いたが、SiC、ZnO、LiGaO2、LiAlO2、GaAs、GaP、Ge、Si、ZrB2等を用いてもよい。
【0054】
微細な穴を被覆する材料としては、SiO2の他にSiNを用いてよい。またSiO2とSiNとからなるものであってもよい。
【0055】
結晶成長の方法としては、有機金属気層成長法を用いたが、MBE、HVPE等の結晶成長法を用いてよい。
【0056】
また、最上層として導電性のGaN層を形成した場合は、最上層のみを残して、基板と、基板上に結晶成長せしめられたGaN層とを除去して導電性のGaN基板を得ることができる。また、各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、基板を除去することにより導電性のGaN基板を得ることができる。
【0057】
例えば、上記第1の実施の形態の図2(g)を例に挙げて説明すると、GaN層21の上に、導電性のGaN層を100〜200μm形成した後、サファイア基板11、GaNバッファ層12、GaN層13、GaN層18およびGaN層21を除去することにより、導電性GaN基板を得ることができる。また、GaNバッファ層12、GaN層13、GaN層18およびGaN層21を、導電性不純物を導入しながら形成した後、サファイア基板11を除去することにより導電性GaN基板を得ることができる。
【0058】
【実施例】
次に、本発明の具体的な一実施例について図2を参照して説明する。半導体層の成長用原料として、トリメチルガリウム(TMG)、トリメチルインジウム(TMI)、トリメチルアンモニウム(TMA)とアンモニアを用い、n型ドーパントとしてシランガス用い、p型ドーパントとしてシクロペンタジエニルマグネシウム(Cp2Mg)を用いる。
【0059】
まず、半導体素子用基板の第1の実施例について製造方法と共に説明する。
【0060】
(実施例1)
図2(a)に示すように、(0001)面サファイア基板上11上に、温度500℃でGaNバッファ層12を20nm程度の膜厚で形成した。続いて、温度を1050℃にしてGaN層13を2μm程度成長した。レジスト14を塗布し、フォトリソグラフィにより、1.0〜2.5μm径のドット状の穴パターン14を形成した。
【0061】
次に、図2(b)に示すように、Clガスを用いたRIE(反応性イオンエッチング)により、GaN層13を1.0μm深さにエッチングして穴13aを形成した。
【0062】
次に、図2(c)に示すように、レジスト14を剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVD法により、厚さ0.5μm程度のSiO2膜15を成膜した。フォトリソグラフィにより、GaN層13に形成された穴13aの内部に相当する領域にのみレジストパターン16を形成した。
【0063】
次に、図2(d)に示すように、CHF3/O2ガスを用いたRIEにより、レジスト16が形成されていない微細な穴以外の部分(13b)上のSiO2膜15をエッチングした。
【0064】
次に、図2(e)に示すように、レジスト16を除去し、再び温度を1050℃にして、表面が平坦になるまでGaN層18を再成長した。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じた。
【0065】
次に、図2(f)に示すように、GaN層18上に、フォトリソグラフィにより、1.0〜2.5μm径のドット状の微細な穴パターンを形成し、Clガスを用いたRIEによりGaN層18を深さ1.0μmまでエッチングして穴18aを形成した。次に、レジストを剥離した後、SiH4ガスとN2Oガスを用いたプラズマCVDにより0.5μmの厚さでSiO2膜19を成膜し、フォトリソグラフィにより、GaN層18に形成された穴18aの内部に相当する領域にのみレジストパターンを形成した。次に、RIEによりレジストパターンが形成されていないGaN層18に形成された穴以外の部分(18b)のSiO2膜19をエッチングした。
【0066】
次に、図2(g)に示すように、レジストを除去し、再び温度を1050℃にして表面が平坦になるまでGaN層21を再成長した。GaN層18の露出している表面18bを結晶成長の核としてGaNが横方向に成長して繋がり、低結晶欠陥なGaN層21が形成された。SiO2膜15とGaN層18とで囲まれた部分には空洞17が生じSiO2膜19とGaN層21との間には空洞20が形成された。
【0067】
本実施例による半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度(etch pit density)評価を行った結果、従来の製造方法で製造された半導体素子用基板では1010/cm2程度であった欠陥密度が2桁から6桁程度低減し、104〜108/cm2程度となった。
【0068】
次に、第2の実施例による半導体素子用基板をその製造方法と共に説明する。その製造過程の断面図を図4に示す。上記実施例1と同等の要素については同符号を付し説明を省略する。
【0069】
(実施例2)
図4(a)に示すように、SiO2膜15が被覆された穴13aを有するGaN層13上に、成長温度を約1000℃にしてGaN層51を、GaN層13の露出した表面13bを結晶成長の核として、GaN層13の(0001)面が消失するまで再成長した。このとき、成長温度を1000℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、GaN層51は、
【数1】
面等のファセット51aを作りながら成長した。本実施の形態においては、基板面を(0001)としたため、ファセットとして主として上述の面が形成される。これらの面の(0001)面に対する角度は約50°であった。ただし、他の面指数が現われる場合もある。また、基板面が異なれば、ファセットの面指数、基板面に対する角度等は異なる。
【0070】
次に、図4(b)に示すように、温度を1100℃にしてGaN層52を、ファセット51aによる凹凸を埋めるように表面が平坦になるまで、すなわち表面が(0001)面になるまで成長した。
【0071】
このようにして、低結晶欠陥なGaN層52が形成された。SiO2膜15とその上に結晶成長されたGaN層52との間には空洞17が形成された。
【0072】
次に、図4(c)に示すように、上記と同様な方法で、GaN層52に穴を形成し、厚さ0.5μm程度のSiO2膜19を成膜した。次に、成長温度を約1000℃にしてGaN層55を、GaN層13の(0001)面が消失するまで再成長する。このとき、成長温度を1000℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、GaN層55は、
【数2】
面等のファセット55aを作りながら成長した。
【0073】
その後、図4(d)に示すように、温度を1100℃にしてGaN層56を、ファセット55aによる凹凸を埋めるように表面が平坦化するまで、すなわち表面が(0001)面になるまで成長した。SiO2膜19とその上に形成されたGaN層56との間には空洞20が形成された。
【0074】
なお、GaN層の縦方向成長温度速度と横方向成長速度の相対速度は、成長温度、成長雰囲気のV/III族元素比等の成長条件を変化させることにより変化させることができ、ファセットを有するGaN層は1080℃以下の成長温度で、上面が平坦面になるGaN層は1050℃以上の成長温度で、それぞれ温度以外の成長温度を選択的に設定することにより成長することができる。
【0075】
本実施例2においては、実施例1のGaN層18および21を、2段階で、縦方向および横方向の成長速度を変化させることによって結晶成長させることにより、成長核形成密度を低減させることができたので、より低欠陥なGaN結晶とすることができた。
【0076】
なお、サファイア基板は(0001)面を成長面としたが、六方晶の基板の場合、(0001)面に限らずどの面を基板面としてもよく、また、立方晶の基板の場合、(001)面に限らずどの面を基板面としてもよい。また、所定の面に対してオフ角度を持つような面を基板面としてもよい。
【0077】
次に、上記実施例1の半導体素子用基板を備えた半導体レーザ素子について、その製造方法と共に説明する。図5にその半導体レーザ素子の断面図を示す。
【0078】
(実施例3)
図5に示すように、GaN層21上に、n−GaNコンタクト層31、n−Ga1−z1Alz1N(厚さ2.5nm)/GaN(厚さ2.5nm)超格子クラッド層32、n−Ga1−z2Alz2N光導波層(0≦z2≦z1≦1)33、Inx2Ga1−x2N/Inx1Ga1−x1N多重量子井戸活性層(0.5>x1>x2≧0)34、p−Ga1−z3Alz3Nキャリアブロック層(z2<z3<1)35、p−Ga1−z2Alz2N光導波層36、p−Ga1−z1Alz1N(厚さ2.5nm)/GaN(厚さ2.5nm)超格子クラッド層37、p−GaNコンタクト層38を成長する。引き続き、SiO2膜(図示せず)とレジストを形成し、通常のフォトリソグラフィにより30μm程度の幅からなるストライプ領域以外のレジストとSiO2膜を除去する。RIEにより選択的にp型超格子クラッド層37の途中までエッチングを行う。このエッチングのクラッド層37の残し厚は、屈折率導波が達成できる厚さとする。その後、レジストとSiO2膜を除去した後、新たにレジストとSiO2膜を形成し、ストライプ領域とストライプ領域の長手方向の端から20μm外側の領域とを残すように、それ以外の領域のレジストとSiO2膜を除去し、RIEでn−GaNコンタクト層31が露出するまでエッチングを行う。その後、レジストとSiO2膜を除去した後、通常のリソグラフィによりTi/Alよりなるn型電極40とp型コンタクト層の表面にストライプ状にNi/Auよりなるp電極39を形成する。その後、基板を研磨し、試料をへき開し、共振器面の一方に高反射率コート、他方に低反射率コートを行い、その後チップ化して半導体レーザ素子を完成させる。
【0079】
このようにして作製された半導体レーザ素子の発振波長λ(nm)は、380<λ<550の範囲で制御が可能である。
【0080】
上記構造は、n型層を最初に成長しているが、p型層から成長してもよく、その場合半導体層の導電性を反転するだけでよい。
【0081】
また、本実施の形態による半導体レーザ素子は、サファイア基板を備えたGaN基板を用いたが、前述の導電性GaN基板を用いれば、n側電極との導通を得るために、n−GaNコンタクト層31の途中まで除去する必要が無く、この導電性GaN層の裏面にn側電極を形成することができ、工程を簡略化することができる。また、電極が相対する位置に形成されているため、良好なスポット形状を得ることができる。
【0082】
本実施の形態の、ストライプ幅が30μm程度の幅広半導体レーザ素子は、広範囲にわたって低欠陥領域を有する本発明によるGaN基板を用いて作製されたものであるので、高出力下での信頼性が高く高出力化が容易である。
【0083】
また、本実施の形態では、幅広半導体レーザ素子について記載したが、本発明による半導体素子用基板は、ストライプ幅が1〜2μm程度の狭ストライプ幅の半導体レーザ素子にも用いることができる。
【0084】
上記実施の形態ではリッジ構造の屈折率型レーザについて述べたが、本発明による半導体素子用基板は、広範囲にわたって低欠陥な領域を有するものであるため、内部に電流狭窄層を有するレーザやリッジ構造が埋め込まれた屈折率導波機構を形成した半導体光・電子デバイスに用いることが可能である。ここでいう半導体光・電子デバイスとしては、電界効果トランジスタ、半導体レーザ素子、半導体光増幅器、半導体発光素子、光検出器等を挙げることができる。また、このような半導体素子用基板を用いた半導体レーザ素子は、低欠陥な基板上に形成されてなるものであり、高い信頼性を有するものであるので、高速な情報・画像処理および通信、計測、医療、印刷分野において、光源として用いることが可能であり、高い信頼性を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体素子用基板の断面図
【図2】本発明の一実施の形態による半導体素子用基板の製造過程を示す断面図
【図3】微細な穴の配置例を示す平面図
【図4】本発明の実施例による半導体素子用基板の製造過程を示す断面図
【図5】本発明の半導体素子用基板を備えた半導体レーザ素子を示す断面図
【符号の説明】
11 サファイア基板
12 GaNバッファ層
13,18,21 GaN層
14,16 レジスト
15,19 SiO2膜
17,20 空洞
Claims (15)
- 基板上に、第一のGaN層を積層し、該第一のGaN層表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のGaN層の露出している表面を結晶成長の核として該第一のGaN層上に第二のGaN層を表面が平坦化するまで結晶成長させることを特徴とする半導体素子用基板の製造方法。
- 前記第二のGaN層の表面に最大幅2.5μm以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、前記第二のGaN層の露出している表面を結晶成長の核として第二のGaN層上に第三のGaN層を表面が平坦化するまで結晶成長させることを特徴とする請求項1記載の半導体素子用基板の製造方法。
- 前記第二のGaN層を、
前記第一のGaN層の露出している表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第1の工程と、該第1の工程で結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第2の工程とにより、形成することを特徴とする請求項1記載の半導体素子用基板の製造方法。 - 前記第三のGaN層を、
前記第二のGaN層の露出している表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまでGaNを結晶成長させる第3の工程と、該第3の工程とにより結晶成長されたGaNを結晶成長の核としてGaNを表面が平坦化するまで結晶成長させる第4の工程とにより、形成することを特徴とする請求項2または3記載の半導体素子用基板の製造方法。 - 隣接する前記多数の微細な穴の間の間隔が、2.5μm以下であることを特徴とする請求項1、2、3または4記載の半導体素子用基板の製造方法。
- 前記微細な穴が形成されるGaN層の表面における該微細な穴の占める面積の割合が、40%以上90%以下であることを特徴とする請求項1、2、3、4または5記載の半導体素子用基板の製造方法。
- 前記各誘電体膜が、SiO2およびSiNの少なくとも1つからなることを特徴とする請求項1、2、3、4、5または6記載の半導体素子用基板の製造方法。
- 最上層として導電性のGaN層を結晶成長させた後、前記最上層のみを残して、前記基板と、前記基板上に結晶成長せしめられた前記GaN層とを除去することを特徴とする請求項1から7いずれか1項記載の半導体素子用基板の製造方法。
- 前記各GaN層を、該各GaN層に導電性不純物を導入しながら形成した後、前記基板を除去することを特徴とする請求項1から8いずれか1項記載の半導体素子用基板の製造方法。
- 前記基板が、SiC、ZnO、LiGaO2、LiAlO2、ZrB2、GaAs、GaP、GeおよびSiの1つからなることを特徴とする請求項1から9いずれか1項記載の半導体素子用基板の製造方法。
- 請求項1から10いずれか1項記載の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とする半導体素子。
- 第一のGaN層と、該第一のGaN層表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、前記第一のGaN層の露出した表面を結晶成長の核として該第一のGaN層上に表面が平坦化するまで結晶成長された第二のGaN層とを備え、前記第一の誘電体膜と前記第二のGaN層との間に空間を有することを特徴とする半導体素子用基板。
- 前記第二のGaN層の表面に離散して形成された最大幅2.5μm以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、前記第二のGaN層の露出した表面を結晶成長の核として該第二のGaN層上に表面が平坦化するまで結晶成長された第三のGaN層とを備え、前記第二の誘電体膜と前記第三のGaN層との間に空間を有することを特徴とする請求項12記載の半導体素子用基板。
- 前記第二のGaN層が、前記第一のGaN層の露出した表面を結晶成長の核として、該第一のGaN層上に、該第一のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第一のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなることを特徴とする請求項12記載の半導体素子用基板。
- 前記第三のGaN層が、前記第二のGaN層の露出した表面を結晶成長の核として、該第二のGaN層上に、該第二のGaN層の上面に対する角度が20°〜70°のファセットを有し、上面を構成する面のうち前記第二のGaN層の上面と平行な面の面積が前記上面を構成する面の全面積に対して30%以下となるまで結晶成長された凹凸状のGaNと、該凹凸状のGaNを結晶成長の核として表面が平坦化するまで結晶成長されたGaNとからなることを特徴とする請求項13または14記載の半導体素子用基板。
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