WO2023106268A1 - 紫外発光素子及びその製造方法 - Google Patents

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WO2023106268A1
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less
light emitting
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康弘 渡邉
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Ｄｏｗａエレクトロニクス株式会社
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Definitions

  • the present invention relates to an ultraviolet light emitting device and a manufacturing method thereof.
  • a light-emitting element mainly composed of aluminum gallium nitride (AlGaN) can emit light of about 250 to 360 nm.
  • Ultraviolet light emitting elements having emission center wavelengths of UVC ( ⁇ 280 nm) and UVB (280 to 320 nm) are sometimes used for sterilization and the like, so development of deep ultraviolet light emitting elements in these wavelength ranges is particularly active.
  • Patent Document 1 describes a light-emitting element that emits deep ultraviolet light of 240 to 320 nm.
  • the electron block layer preferably has a thickness of 1 to 10 nm
  • the p-type clad layer preferably has a thickness of 10 to 100 nm
  • the p-type contact layer has a thickness of more than 500 nm. It also describes that the flatness of the p-type contact layer can be improved by increasing the thickness of the p-type contact layer.
  • Patent Document 2 describes a nitride semiconductor ultraviolet light emitting device. In this light-emitting device, it is described that output is improved when the surface of the active layer is rough enough to have an average roughness equal to or greater than the thickness of the well layer. Also, the electron block layer is 15 to 30 nm, the p-type cladding layer is 500 to 600 nm, and the p-type contact layer is 100 to 300 nm.
  • Patent Document 3 describes an ultraviolet light emitting device and a method for manufacturing the same.
  • the electron blocking layer when the wavelength is shorter than 350 nm, has a thickness of 1 to 50 nm and an Al composition of 50% or more.
  • UVA ultraviolet light emitting device
  • UVA ultraviolet light emitting device suitable for UVA.
  • UVA ultraviolet light-emitting device capable of obtaining a large light emission output with an emission center wavelength of more than 330 nm and less than 350 nm.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide an ultraviolet light emitting device capable of obtaining a large emission output at a central emission wavelength of more than 320 nm and less than 350 nm, particularly more than 330 nm and less than 350 nm, and a method for producing the same. to provide.
  • the ultraviolet light emitting device for achieving the above objects is as follows.
  • a p-type cladding layer made of AlzGa1 -zN having an Al composition ratio z and a p-type GaN contact layer are provided in this order,
  • the p-type electron blocking layer is
  • the Al composition ratio y is 0.35 or more and 0.45 or less,
  • the thickness is 11 nm or more and 70 nm or less,
  • the total thickness of the p-type electron blocking layer and the p-type cladding layer is 73 nm or more and 100 nm or less
  • the ultraviolet light emitting device, wherein the p-type GaN contact layer has a thickness of 5 nm or more and 15 nm or less.
  • the surface of the p-type GaN contact layer is The maximum surface roughness is 9 nm or less
  • the ultraviolet light emitting device according to (1) which has an average surface roughness of 1 nm or less.
  • the ultraviolet light emitting device according to any one of (1) to (4), wherein the surface of the n-type semiconductor layer has an average surface roughness of 1 nm or less.
  • the ultraviolet light emitting device according to any one of (1) to (5), wherein the (10-12) plane of the n-type semiconductor layer has a half width of 350 seconds or less in X-ray diffraction.
  • the n-type semiconductor layer is The Al composition ratio x is 0.2 or more and 0.35 or less
  • the ultraviolet light emitting device according to any one of (1) to (6), wherein the Al composition ratio z of the p-type cladding layer is equal to or less than the Al composition ratio x of the n-type semiconductor layer.
  • the ultraviolet light emitting device according to any one of (1) to (8), which has an emission central wavelength of 331 nm or more and 349 nm or less.
  • the manufacturing method of the ultraviolet light emitting element which concerns on this invention for achieving the said objective is as follows. (10) an n-type semiconductor layer forming step of forming an n-type semiconductor layer composed of Al x Ga 1-x N having an Al composition ratio x; A light-emitting layer forming step for forming a quantum well-type light-emitting layer, a p-type electron blocking layer forming step of forming a p-type electron blocking layer made of Al y Ga 1-y N having an Al composition ratio y; a p-type clad layer forming step of forming a p-type clad layer made of Al z Ga 1-z N having an Al composition ratio z; including a p-type GaN contact layer forming step of forming a p-type GaN contact layer; performing the n-type semiconductor layer forming step, the light emitting layer forming step, the p-type electron blocking layer forming step, the p-type cladding layer forming step, and the p
  • the p-type GaN contact layer forming step includes: The maximum surface roughness of the surface of the p-type GaN contact layer is 9 nm or less, The method for producing an ultraviolet light emitting device according to (10), wherein the p-type GaN contact layer has an average surface roughness of 1 nm or less. (12) The method for manufacturing an ultraviolet light emitting device according to (9) or (10), further including a p-side electrode forming step of forming a p-side electrode on the p-type GaN contact layer.
  • an ultraviolet light-emitting element capable of obtaining a large emission output with an emission center wavelength of more than 320 nm and less than 350 nm, particularly more than 330 nm and less than 350 nm, and a method of manufacturing the same.
  • FIG. 3 is a diagram showing respective thicknesses in Examples and Comparative Examples, with the vertical axis representing the thickness of the p-type cladding layer and the horizontal axis representing the thickness of the p-type electron blocking layer.
  • the history of the development of the ultraviolet light emitting device according to the embodiment of the present invention will be described.
  • the thicker the electron blocking layer or cladding layer that transmits light the more light is extracted and the higher the output is.
  • the Al composition ratio and thickness of the block layer are set within a specific range, and the combination of the thicknesses of the p-type electron block layer and the p-type cladding layer is set within a specific range, based on knowledge of the prior art, Contrary to the expectation, the inventors have found that the output of the ultraviolet light emitting device is improved.
  • the thickness of these p-type layers can be easily controlled, the variation between lots can be reduced, and the light emission output can be increased within the wafer plane compared to thick p-type layers. It was found that the yield was stably improved. Then, when the Al composition ratio and thickness of the p-type electron blocking layer are set within a specific range, and the combination of the thicknesses of the p-type electron blocking layer and the p-type cladding layer is set within a specific range, p It has been found that even if the thickness of the type contact layer is thin, the flatness of the surface of the p-type contact layer forming the electrode can be ensured.
  • FIG. 1 shows an ultraviolet light emitting device 100 (hereinafter referred to as the light emitting device 100) according to this embodiment.
  • the light-emitting device 100 includes an AlN layer 11, a buffer layer 2, an n-type semiconductor layer 3 made of AlxGa1 -xN having an Al composition ratio x, an n-type guide layer 31, and a quantum well light-emitting layer on a substrate 1. 4 (hereinafter referred to as a light-emitting layer 4), an i-type guide layer 5, a p-type electron blocking layer 6 made of Al y Ga 1-y N having an Al composition ratio y, and Al z Ga 1 having an Al composition ratio z.
  • a p-type cladding layer 7 made of -zN and a p-type GaN contact layer 8 (hereinafter referred to as contact layer 8) are provided in this order.
  • contact layer 8 a p-type GaN contact layer 8
  • the thicknesses of the respective layers of the light-emitting element 100 shown in FIG. 1 are shown by changing the ratio of the thicknesses of the respective layers on the drawing for convenience of explanation.
  • the thickness ratio of each layer on the drawing shown in FIG. 1 differs from the actual thickness ratio of each layer in the light emitting device 100 .
  • the light-emitting device 100 includes a p-side electrode 91 (as a reflective electrode) on the surface of the contact layer 8 opposite to the surface facing the p-type cladding layer 7 .
  • an n-side electrode 92 is provided on the same surface as the light emitting layer 4 .
  • the emission center wavelength suitable for the light emitting device 100 is 331 nm or more and 349 nm or less.
  • the light emitting device 100 can be manufactured, for example, by the following manufacturing method. That is, an example of the method for manufacturing the light emitting device 100 includes an n-type semiconductor layer forming step for forming the n-type semiconductor layer 3, a light emitting layer forming step for forming the light emitting layer 4, a p-type electron blocking layer 6 for forming the p-type electron blocking layer 6, and a A block layer forming step, a p-type cladding layer forming step for forming the p-type cladding layer 7, and a p-type GaN contact layer forming step for forming the contact layer 8 are included.
  • the n-type semiconductor layer forming step, the light emitting layer forming step, the p-type electron blocking layer forming step, the p-type cladding layer forming step, and the p-type GaN contact layer forming step are performed in this order.
  • the Al composition ratio y is set to 0.35 to 0.45
  • the thickness of the p-type electron blocking layer 6 is set to 11 nm to 70 nm
  • the p-type electron blocking layer forming step and the p-type In the cladding layer forming step the total thickness of the p-type electron blocking layer 6 and the p-type cladding layer 7 is 73 nm or more and 100 nm or less.
  • the thickness of each layer of the light emitting device 100 is measured based on an image taken with a TEM-EDS (transmission electron microscope). That is, as the thickness of each layer, the average value of the thickness of each layer in the cross-sectional image of the light emitting element 100 is used.
  • the thickness of the substrate a value measured by an SEM (scanning electron microscope) is used.
  • AlGaN in this embodiment means Al ⁇ Ga 1- ⁇ N, where ⁇ is the Al composition ratio.
  • the value of the Al composition ratio ⁇ of AlGaN in this embodiment is specified from the wavelength observed by photoluminescence measurement performed on the surface of each layer when growing each layer.
  • the Al composition ratio ⁇ is in the range of 0 or more and 1 or less unless otherwise specified.
  • EDS Electronic Dispersive X-ray Spectroscopy
  • GaN and AlN in this embodiment mean that the composition ratio of Ga and Al is 1.0, respectively.
  • GaN, AlN, and AlGaN are allowed if the composition ratio of other group III elements not listed including indium is 0.04 or less (4% or less in mole fraction).
  • the value of the surface roughness in this embodiment is obtained by performing AFM (atomic force microscope) measurement on a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m.
  • the average arithmetic roughness (Ra) and the maximum surface roughness (Rmax) are determined according to JIS (B0601-2001) based on the surface profile obtained by AFM measurement.
  • the average arithmetic roughness (Ra) and the maximum surface roughness (Rmax) may be obtained by automatic calculation by application software attached to the AFM device.
  • the evaluation of crystallinity in this embodiment is the value of the half width (arcsec) of the X-ray rocking curve obtained by an X-ray diffractometer.
  • the half-value width may be obtained by automatic calculation using application software attached to the X-ray diffraction device.
  • the (0001) plane and the (10-12) plane to be evaluated are each irradiated with X-rays to evaluate their diffraction profiles.
  • the measurement result on the (10-12) plane is an index of the threading dislocation density (mixed spiral and edge dislocations) in the crystal.
  • a known substrate capable of epitaxially growing group III nitrides can be used.
  • a sapphire substrate, AlN substrate, GaN substrate, SiC substrate, etc. can be used.
  • the case where the substrate 1 is a sapphire substrate will be described below as an example.
  • the AlN layer 11 is formed on the substrate 1, and the (10-12) plane of the AlN layer 11 is formed by heat-treating the AlN layer 11 at a high temperature. It is more preferable to use an AlN template substrate in which dislocations are reduced to 400 seconds or less in the half width of the X-ray rocking curve.
  • the substrate 1 having the AlN layer 11 formed thereon will be referred to as an AlN template substrate.
  • a buffer layer 2 is formed on the AlN template substrate.
  • the buffer layer 2 is located between the AlN layer 11 on the substrate 1 and the n-type semiconductor layer 3, and is a layer that relaxes the lattice constant difference between the substrate 1 and the AlN layer 11 and the n-type semiconductor layer 3.
  • the buffer layer 2 is preferably composed of a layer in which a plurality of AlGaN layers having different Al compositions are laminated, or an Al composition gradient layer.
  • the buffer layer 2 is preferably undoped.
  • the thickness of the buffer layer 2 is preferably, for example, 500 nm or more and 2000 nm or less.
  • the buffer layer 2 is a layer in which a first buffer layer 21 and a second buffer layer 22, which are AlGaN layers with different Al compositions, are laminated.
  • the n-type semiconductor layer 3 is a layer that functions as an n-type semiconductor by containing an n-type dopant such as Si in Al x Ga 1-x N having an Al composition ratio x.
  • the concentration of the n-type dopant is preferably about 1 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the n-type semiconductor layer 3 is formed on the surface of the buffer layer 2 opposite to the surface facing the AlN template substrate (an example of the n-type semiconductor layer forming process).
  • the average surface roughness (Ra) of the surface of the n-type semiconductor layer 3 in the 5 ⁇ m square range is preferably 1 nm or less. Since the surface of the n-type semiconductor layer 3 is flat, the layers grown thereon can also maintain flatness.
  • the half width of the (10-12) plane of the n-type semiconductor layer 3 in X-ray diffraction is preferably 350 seconds or less, more preferably 300 seconds or less.
  • the Al composition ratio x of the n-type semiconductor layer 3 is preferably 0.2 or more and 0.35 or less.
  • the Al composition ratio x is larger than the Al composition ratio w of the well layer 41 described later, and w ⁇ x.
  • the thickness of the n-type semiconductor layer 3 may be sufficient to supply carriers, and is preferably, for example, 300 nm or more and 3000 nm or less.
  • an n-side electrode 92 is formed on part of the exposed n-type semiconductor layer 3 .
  • an AlGaN layer having an Al composition lower than that of the n-type semiconductor layer 3 and having an Al composition of 0 or more and 0.2 or less may be provided between the n-type semiconductor layer 3 and the n-side electrode 92. good.
  • AlGaN having the same Al composition ratio as that of the n-type semiconductor layer 3 contains an n-type dopant such as Si, and functions as an n-type semiconductor.
  • a thinner n-type guide layer 31 may be formed.
  • the light emitting layer 4 is a layer including a layer made of AlGaN.
  • the light-emitting layer 4 has a plurality of well layers 41 and a plurality of barrier layers 42 (barrier layers), which are alternately laminated. That is, the light-emitting layer 4 has a well layer 41 having an Al composition ratio corresponding to the central wavelength of light emission, and barrier layers 42 sandwiching the well layers 41, 41.
  • a combination of the well layer 41 and the barrier layer 42 is one pair It has a configuration that repeats the above. Both sides of the light-emitting layer 4 are barrier layers 42 .
  • the light-emitting layer 4 is formed on the surface of the n-type semiconductor layer 3 opposite to the surface facing the AlN template substrate (an example of the light-emitting layer forming process). .
  • the well layer 41 of this embodiment is a layer made of AlwGa1 -wN having an Al composition ratio w.
  • the Al composition ratio w is preferably w ⁇ 0.3 when the emission center wavelength exceeds 320 nm, for example. Further, when the emission center wavelength is 331 nm or more, it is preferable to satisfy w ⁇ 0.15. Further, when the emission center wavelength is 349 nm or less, it is preferable to satisfy 0.07 ⁇ w.
  • the thickness of the well layer 41 is preferably 1 nm or more and 5 nm or less. Well layer 41 is preferably undoped.
  • the barrier layer 42 is a layer made of Al b Ga 1-b N having an Al composition ratio b.
  • the Al composition ratio b of the barrier layer 42 is preferably within the range of w+0.05 ⁇ b ⁇ w+0.3.
  • the thickness of the barrier layer 42 is preferably 3 nm or more and 20 nm or less.
  • Barrier layer 42 may be undoped or n-type with an n-type dopant such as Si.
  • the i-type guide layer 5 is an i-type layer having an Al composition ratio higher than that of the barrier layer 42 and a thickness of 0.7 nm or more and 1.3 nm or less.
  • the Al composition ratio of the i-type guide layer 5 is preferably higher than the Al composition ratio y of the p-type electron blocking layer 6, which will be described later, and is most preferably AlN.
  • the i-type guide layer 5 is formed on the side of the light-emitting layer 4 opposite to the side facing the AlN template substrate (an example of the light-emitting layer forming step).
  • the i-type guide layer 5 There are two types of manufacturing methods for the i-type guide layer 5 .
  • One is a method of directly forming the i-type guide layer 5 having the above thickness and Al composition.
  • the other is that after forming an AlGaN layer having a thickness equal to or greater than the above thickness, in the process of changing the carrier gas from nitrogen to hydrogen, Ga in the AlGaN layer volatilizes due to a decrease in nitrogen partial pressure, and the Al composition changes.
  • the i-type guide layer 5 having the thickness and Al composition described above is obtained. Either method can be adopted in this embodiment.
  • the p-type electron blocking layer 6 is a layer functioning as a p-type semiconductor made of Al y Ga 1-y N having an Al composition ratio y.
  • the p-type dopant (p-type impurity) with which the p-type electron block layer 6 is doped is Mg, for example.
  • the p-type dopant concentration may be on the order of 1 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the Al composition ratio y is 0.35 or more and 0.45 or less.
  • the p-type electron blocking layer 6 has a thickness of 11 nm or more and 70 nm or less. By having such Al composition ratio y and thickness, the p-type electron blocking layer 6 suppresses the deterioration of its surface roughness and fulfills the role of an electron blocking layer to achieve an improvement in light emission output. A thickness of 60 nm or less is more preferable for improving the light emission output.
  • the surface roughness (especially the maximum surface roughness) of the p-type electron blocking layer 6 and the contact layer 8 are likely to increase significantly. If the Al composition ratio y is less than 0.35 or if the thickness of the p-type electron blocking layer 6 is less than 10 nm or more than 70 nm, the reliability may deteriorate or the light emission output may decrease.
  • the p-type electron blocking layer 6 may be composed of a single layer or multiple layers. When the p-type electron blocking layer 6 is composed of a plurality of layers, it may have layers with different Al compositions, layers with different dopant concentrations, Si-doped layers, and co-doped layers of Si and Mg.
  • the p-type cladding layer 7 is a layer functioning as a p-type semiconductor made of Al z Ga 1-z N having an Al composition ratio z.
  • the Al composition ratio z is preferably 0.17 or more and 0.27 or less.
  • the p-type dopant with which the p-type cladding layer 7 is doped is Mg, for example.
  • the p-type dopant concentration may be on the order of 1 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the p-type clad layer 7 is formed on the surface of the p-type electron block layer 6 opposite to the surface facing the AlN template substrate (p-type clad layer 7). An example of the layer forming process).
  • the Al composition ratio z of the p-type cladding layer 7 is less than the Al composition ratio y of the p-type electron blocking layer 6 (z ⁇ y).
  • the Al composition ratio z of the p-type cladding layer 7 is preferably 0.48 to 0.60 times the Al composition ratio y of the p-type electron blocking layer 6 .
  • the ratio of the Al composition ratio z of the p-type cladding layer 7 to the Al composition ratio y of the p-type electron blocking layer 6 may be referred to as the Al ratio.
  • the Al composition ratio z is preferably equal to or less than the Al composition ratio x of the n-type semiconductor layer 3 (z ⁇ x).
  • the Al composition ratio z is larger than the Al composition ratio w of the well layer 41 (w ⁇ z).
  • the thickness of the p-type cladding layer 7 is preferably adjusted according to the thickness of the p-type electron blocking layer 6 as follows.
  • the total thickness of the p-type electron blocking layer 6 and the p-type cladding layer 7 should be 73 nm or more and 100 nm or less. By setting the thickness within this range, both light emission output and flatness can be achieved. It is more preferable to set the total thickness of the p-type electron blocking layer 6 and the p-type cladding layer 7 to 79 nm or more in order to improve the light emission output.
  • the thickness of the electron blocking layer is 60 nm or less, when the thickness of the electron blocking layer is constant, the output tends to be larger when the total thickness is thicker, so the effect of improving the output is remarkable. More preferably, the thickness of the electron blocking layer is 11 nm or more and 60 nm or less, and the total thickness of the p-type electron blocking layer 6 and the p-type cladding layer 7 is 79 nm or more and less than 100 nm.
  • the value obtained by dividing the thickness of the p-type cladding layer 7 by the thickness of the p-type electron blocking layer 6 should be at least 0.1 or more.
  • the layer thickness ratio is preferably 0.4 or more, more preferably 0.55 or more.
  • the upper limit of the layer thickness ratio can be 6.0 or less. If the layer thickness ratio is less than 0.4, the surface flatness of the p-type cladding layer 7 tends to deteriorate and the Rmax of the contact layer 8 tends to increase.
  • the contact layer 8 is a layer made of GaN and functioning as a p-type semiconductor.
  • the p-type dopant with which the contact layer 8 is doped is Mg, for example.
  • the p-type dopant concentration may be on the order of 1 ⁇ 10 19 cm ⁇ 3 to 5 ⁇ 10 21 cm ⁇ 3 .
  • the contact layer 8 is formed on the surface of the p-type cladding layer 7 opposite to the surface facing the AlN template substrate (p-type GaN contact layer forming step example).
  • the thickness of the contact layer 8 is 5 nm or more and 15 nm or less.
  • the thickness of the contact layer 8 is more preferably 5 nm or more and 10 nm or less.
  • the maximum surface roughness (Rmax) of a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m on the surface of the contact layer 8 is 9 nm or less, preferably 8 nm or less, and more preferably less than 6.5 nm.
  • the maximum surface roughness of the contact layer 8 is 8 nm.
  • the maximum surface roughness of the surface of the contact layer 8 is can be less than 6.5 nm.
  • the reliability of the p-side electrode 91 may be impaired when the p-side electrode 91 is formed on the surface having the maximum surface roughness. As a result, the p-side electrode 91 may break when the light emitting element 100 is energized, and the light emitting element 100 may suddenly stop emitting light.
  • the average surface roughness (Ra) of a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m on the surface of the contact layer 8 is preferably 1 nm or less, more preferably 0.01 to 0.6 nm.
  • the contact layer 8 may be composed of a single layer or multiple layers. When composed of a plurality of layers, it may have layers with different Al compositions, layers with different dopant concentrations, Si-doped layers, and co-doped layers of Si and Mg. It is also preferable that the outermost surface of the contact layer 8 on the side where the p-side electrode 91 is formed has a region with a high p-type dopant concentration of about 1 ⁇ 10 20 cm ⁇ 3 to 5 ⁇ 10 21 cm ⁇ 3 . .
  • the n-type guide layer 31 above the n-type semiconductor layer 3 and a portion from the light emitting layer 4 to the contact layer 8 are dry-etched.
  • the n-side electrode 92 on the exposed n-type semiconductor layer 3 (on the same side as the light emitting layer 4 in this embodiment) ) to form an n-side electrode 92 .
  • a p-side electrode 91 is formed on a part of the contact layer 8 (on the surface of the contact layer 8 opposite to the surface facing the AlN template substrate) (an example of the p-side electrode forming step).
  • an Al composition ratio lower than that of the n-type semiconductor layer 3 and having an Al composition ratio of 0 is formed on the exposed n-type semiconductor layer 3 .
  • a layer made of AlGaN having a thickness of 0.2 or less may be formed, and the n-side electrode 92 may be formed thereon.
  • a known electrode that can be used for the contact layer 8 may be selected as the p-side electrode 91 .
  • the p-side electrode 91 is preferably a reflective electrode having a reflectance of 50% or more at the emission central wavelength.
  • a combination of a first metal (Ni) and a second metal (Au, Rh) or a conductive metal nitride can be used.
  • the p-side electrode 91 is used as a reflective electrode, it is preferable that the p-side electrode 91 contains Rh.
  • a known electrode that can be used for the contact layer 8 may be selected as the n-side electrode 92 .
  • the n-side electrode 92 for example, a combination of a first metal (Ti) and a second metal (Al, Rh) or a conductive metal nitride can be used.
  • each layer on the substrate When singulating the wafer into individual chips of the light emitting elements 100, it is preferable to remove each layer on the substrate at the positions to be separated using dry etching or the like. At that time, a mesa (inclined portion) may be formed on the side surface of each layer.
  • the chip size of the light-emitting device 100 can be a square, rectangle, or hexagon with one side of 200 ⁇ m to 2000 ⁇ m. Scribing or laser dicing can be used to singulate the substrate. The thickness of the substrate may be adjusted by grinding or the like before singulation.
  • a vertical device may be used as another embodiment of the light emitting device 100.
  • a vertical device can be obtained by using a conductive substrate as a substrate for epitaxial growth or by removing the substrate used for epitaxial growth.
  • a p-side electrode 91 is formed on the contact layer 8, and a conductive layer having a thickness sufficient to be handled as the light emitting device 100 is formed thereon.
  • an n-side electrode 92 is formed on a part of the n-type semiconductor layer 3 exposed by removing the growth substrate (sapphire substrate) by a known method.
  • the MOCVD method can be adopted as the epitaxial growth method for each layer.
  • raw material gases consisting of trimethylaluminum gas (TMA gas), trimethylgallium gas (TMG gas), and ammonia gas ( NH3 gas).
  • TMA gas trimethylaluminum gas
  • TMG gas trimethylgallium gas
  • NH3 gas ammonia gas
  • the growth temperature for epitaxial growth is preferably 1000° C. or higher and 1400° C. or lower although it depends on the Al composition ratio.
  • the growth pressure in the chamber for epitaxial growth can be, for example, 10 Torr to 760 Torr. Since there is an optimum molar ratio of the group V element to the group III element (V/III ratio) depending on the growth temperature and growth pressure, it is preferable to appropriately set the flow rate of the raw material gas.
  • the light-emitting device 100 will be described below with reference to examples.
  • Example 1 A sapphire substrate (diameter 2 inches, thickness 430 ⁇ m, plane orientation (0001), m-axis direction off angle ⁇ : 0.5 degrees) was prepared, and an AlN layer having a central thickness of 600 nm was formed on the sapphire substrate by MOCVD. grew up. After that, it was heated at 1650° C. for 4 hours in a nitrogen gas atmosphere in a heat treatment furnace to obtain an AlN template substrate.
  • the half width of the X-ray rocking curve of (10-12) measured by an X-ray diffractometer (D8 DISCOVER AUTOWAFS; Bruker AXS, CuK ⁇ 1 line) of the AlN layer of the AlN template substrate was 288 seconds, which was 300 seconds or less. .
  • the surface roughness of the AlN template substrate was measured in a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m with respect to the center of the wafer. 23 nm, and the maximum surface roughness (Rmax) was 3 nm.
  • a first buffer layer with a thickness of 30 nm made of undoped Al 0.4 Ga 0.6 N is formed on the AlN template substrate by MOCVD.
  • a second buffer layer of 0.25 Ga 0.75 N with a thickness of 1000 nm was formed.
  • a Si-doped n-type semiconductor layer with a thickness of 2400 nm was formed on the second buffer layer.
  • the half width of the X-ray rocking curve of the (10-12) plane was 270 seconds. and was 300 seconds or less.
  • the surface roughness of the n-type semiconductor layer was measured in a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m with respect to the center of the wafer.
  • the surface roughness (Rmax) was 7.4 nm.
  • the Si concentration of the n-type semiconductor layer was 1.0 ⁇ 10 19 atoms/cm 3 .
  • an n-type guide layer with a thickness of 25 nm made of Si-doped Al 0.25 Ga 0.75 N was formed on the n-type semiconductor layer.
  • a 12-nm-thick barrier layer made of Si-doped Al 0.25 Ga 0.75 N and a 2.4-nm-thick well layer made of undoped Al 0.10 Ga 0.90 N are formed. was repeated three times to form a quantum well structure.
  • the group V source gas was continued to be supplied.
  • the supply of the group III source gas is stopped while the supply of the group III source gas is stopped, the nitrogen gas as the carrier gas is stopped, the carrier gas is changed to hydrogen gas, and one minute after the start of the supply of the hydrogen gas, the supply of the group III source gas is started, A 54 nm thick p-type electron blocking layer made of Mg-doped Al 0.4 Ga 0.6 N was formed, and a 29 nm thick p-type cladding layer made of Mg doped Al 0.22 Ga 0.78 N was formed.
  • a p-type contact layer (p-type GaN contact layer) having a thickness of 8 nm made of Mg-doped GaN was formed.
  • the Ga component volatilizes and decomposes, and the i-type guide layer is transformed into an i-type guide layer having an Al composition ratio of about 1 and a thickness of 1.0 nm.
  • the surface roughness of the p-type contact layer was measured in a rectangular area of 5 ⁇ m ⁇ 5 ⁇ m with respect to the center of the wafer immediately after epitaxial formation. ) was 0.39 nm, and the maximum surface roughness (Rmax) was 7.4 nm.
  • the Mg concentrations of the p-type electron blocking layer, the p-type cladding layer, and the p-type contact layer are 1.0 ⁇ 10 19 atoms/cm 3 , 5.0 ⁇ 10 19 atoms/cm 3 , and 2, respectively. 0 ⁇ 10 20 atoms/cm 3 .
  • Table 1 shows the Al composition ratio, the type of dopant, and the thickness of each layer in Example 1.
  • the thickness measurements shown in Table 1 are based on the results of TEM measurements.
  • the Al composition of each layer is specified from the wavelength observed by photoluminescence measurement.
  • a mask was formed on the p-type contact layer, mesa etching was performed by dry etching, and part of the n-type semiconductor layer was exposed. After that, the mask on the p-type contact layer was removed.
  • a 7 nm thick Ni layer and a 50 nm thick Rh layer were formed on the p-type contact layer to form a p-side electrode as a reflective electrode.
  • a 20 nm-thick Ti layer and a 150 nm-thick Al layer were formed as an n-type electrode on the exposed portion of the n-type semiconductor layer to form an n-type electrode.
  • a sputtering method was used for stacking the p-side electrode and the n-type electrode.
  • a lift-off method using a resist was used to form the electrode patterns of the p-side electrode and the n-type electrode.
  • a laser scriber is used to separate rectangular individual devices with a chip size of 1000 ⁇ m ⁇ 1000 ⁇ m.
  • a device hereinafter simply referred to as a light-emitting device
  • the thickness of the sapphire substrate after separation was 430 ⁇ m.
  • Example 2 was prepared in the same manner as in Example 1, except that the Al composition ratio and layer thickness of the p-type electron blocking layer and the p-type clad layer in Example 1 were changed as shown in Tables 2 and 3. 16, Comparative Examples 1 to 6, and conventional light emitting devices were fabricated.
  • Example 2 is the same as Example 1, except that the thickness of the p-type cladding layer is 35 nm.
  • Example 3 is the same as Example 1, except that the thickness of the p-type cladding layer is 41 nm.
  • Example 4 is the same as Example 1 except that the thickness of the p-type blocking layer is 22 nm and the thickness of the p-type cladding layer is 64 nm.
  • Example 5 is the same as Example 1, except that the thickness of the p-type blocking layer is 38 nm and the thickness of the p-type cladding layer is 41 nm.
  • Example 6 is the same as Example 1 except that the thickness of the p-type blocking layer is 38 nm and the thickness of the p-type cladding layer is 35 nm.
  • Example 7 is the same as Example 1 except that the thickness of the p-type blocking layer was 11 nm and the thickness of the p-type cladding layer was 64 nm.
  • Example 8 is the same as Example 1 except that the thickness of the p-type blocking layer is 54 nm and the thickness of the p-type cladding layer is 23 nm.
  • Example 9 is the same as Example 1, except that the thickness of the p-type blocking layer is 70 nm and the thickness of the p-type cladding layer is 29 nm.
  • Example 10 is the same as Example 1 except that the thickness of the p-type blocking layer is 70 nm and the thickness of the p-type cladding layer is 12 nm.
  • Example 11 is the same as Example 1 except that the thickness of the p-type blocking layer is 11 nm and the thickness of the p-type cladding layer is 76 nm.
  • Example 12 is the same as Example 1 except that the thickness of the p-type blocking layer is 11 nm and the thickness of the p-type cladding layer is 70 nm.
  • Example 13 is the same as Example 1 except that the thickness of the p-type blocking layer is 11 nm and the thickness of the p-type cladding layer is 89 nm.
  • Example 14 is the same as Example 1 except that the thickness of the p-type blocking layer was 22 nm and the thickness of the p-type cladding layer was 78 nm.
  • Example 15 is the same as Example 1 except that the thickness of the p-type blocking layer is 38 nm and the thickness of the p-type cladding layer is 62 nm.
  • Example 16 is the same as Example 1 except that the thickness of the p-type blocking layer is 70 nm and the thickness of the p-type cladding layer is 3 nm.
  • Comparative Example 1 is the same as Example 1, except that the thickness of the p-type cladding layer is 18 nm.
  • Comparative Example 2 is the same as Example 1 except that the thickness of the p-type blocking layer is 38 nm and the thickness of the p-type cladding layer is 29 nm.
  • Comparative Example 3 is the same as Example 1 except that the thickness of the p-type blocking layer is 86 nm and the thickness of the p-type cladding layer is 29 nm.
  • Comparative Example 4 is the same as Example 1, except that the thickness of the p-type blocking layer is 22 nm and the thickness of the p-type cladding layer is 41 nm.
  • Comparative Example 5 is the same as Example 1 except that the thickness of the p-type blocking layer is 11 nm and the thickness of the p-type cladding layer is 53 nm.
  • Comparative Example 6 is the same as Example 1, except that the thickness of the p-type blocking layer is 5 nm and the thickness of the p-type cladding layer is 64 nm.
  • the conventional example is the same as Example 1 except that the thickness of the p-type clad layer is set to 350 nm.
  • BL and CL in Tables 2 and 3 are abbreviations that mean a p-type electron blocking layer and a p-type cladding layer, respectively.
  • the "Al ratio” is the ratio of the Al composition ratio of the type cladding layer to the Al composition ratio of the p-type electron blocking layer.
  • the "layer thickness ratio CL/BL” is a value obtained by dividing the thickness of the p-type cladding layer by the thickness of the p-type electron blocking layer.
  • Total thickness BL+CL is the total thickness of the p-type electron blocking layer and the p-type cladding layer.
  • the p-type electron blocking layer and the p-type It defines the thickness of the clad layer.
  • the conventional light-emitting element is simply referred to as the conventional example for convenience of explanation when the total thickness of the p-type electron blocking layer and the p-type cladding layer is extremely thick. This example is positioned as a comparative example.
  • the light-emitting elements of the examples, comparative examples, and conventional examples were mounted on AlN submounts (size 2 mm x 2 mm, thickness 0.2 mm) using spherical Au bumps by a flip-chip method. Furthermore, with the Al heat sink connected to the AlN submount, a current of 350 mA was applied using a constant current power supply, and the forward voltage (Vf) at that time was measured and an integrating sphere placed on the sapphire substrate side. The luminous output (Po) of the total luminous flux was measured.
  • the emission central wavelengths ( ⁇ p) of the chips of Examples, Comparative Examples, and Conventional Examples were measured with a spectroscope, the emission central wavelengths of all chips were within the range of 340 nm ⁇ 5 nm.
  • the light-emitting elements of each example have a higher average light emission output than the light-emitting elements of the conventional example and the comparative example. That is, when the thickness of the p-type electron blocking layer is 11 nm or more and 70 nm or less, and the total thickness of the p-type AlGaN electron blocking layer and the p-type AlGaN cladding layer is 73 nm or more and 100 nm or less, as in this embodiment, The light-emitting element has a higher light output than the light-emitting element otherwise.
  • Example 5 shows an example and a comparative example where the vertical axis represents the thickness of the p-type cladding layer and the horizontal axis represents the thickness of the p-type electron blocking layer.
  • the numerical values in the figure are Po average (mW) values.
  • Comparative Example 6 since the thickness of the p-type electron blocking layer is thin, although the initial light output is larger than that of Example 7, the rate of decrease in light output after energization at 600 mA for 500 hours is 80% or less. The reliability is lower than in the example, and is indicated as "reliability deterioration" in Table 2 as well.
  • an ultraviolet light emitting device capable of obtaining a large emission output with an emission center wavelength of more than 320 nm and less than 350 nm, particularly more than 330 nm and less than 350 nm.
  • the average surface roughness (Ra) of the p-type contact layer is preferably 1 nm or less, more preferably 0.01 or more and 0.6 nm or less. More preferably, it is 0.3 to 0.6 nm. Also, it seems that the maximum surface roughness (Rmax) of the p-type contact layer is preferably 8 nm or less.
  • an ultraviolet light-emitting device capable of obtaining a large light emission output with an emission center wavelength of more than 320 nm and less than 350 nm, and a method of manufacturing the same.
  • Example 1 For the conventional example and Example 1, a chip sorter was used to measure the chips manufactured from all the light emitting elements obtained in the wafer (that is, all the chips were measured). This total measurement was performed for 20 lots. As for the average of the results of all measurements performed on these 20 lots and the variation between lots, the average output was 77.9 mW and the standard deviation was 16.0 mW in the conventional example, whereas the average output was 16.0 mW in Example 1. It was 89.1 mW with a standard deviation of 12.2 mW. It can be seen that the light-emitting device of Example 1, which has a thinner p-type layer than the conventional example, has a high average light emission output and a small standard deviation value (variation) between lots.
  • the present invention can be applied to a light-emitting device and its manufacturing method.
  • Reference Signs List 1 substrate 11: AlN layer 100: light emitting element (ultraviolet light emitting element) 2: buffer layer 21: first buffer layer 22: second buffer layer 3: n-type semiconductor layer 31: n-type guide layer 4: light emitting layer (quantum well light emitting layer) 41 : well layer 42 : barrier layer 5 : i-type guide layer 6 : p-type electron block layer 7 : p-type cladding layer 8 : p-type contact layer (p-type GaN contact layer) 91: p-side electrode 92: n-side electrode

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Abstract

発光中心波長が３２０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子及びその製造方法を提供する。発光素子１００は、Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層３、量子井戸型発光層４、Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層６、Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層７、及びｐ型ＧａＮコンタクト層８を、この順に備え、ｐ型電子ブロック層６は、Ａｌ組成比ｙが０．３５以上０．４５以下で、その厚さが１１ｎｍ以上７０ｎｍ以下であり、ｐ型電子ブロック層６とｐ型クラッド層７との合計厚さは、７３ｎｍ以上１００ｎｍ以下であり、ｐ型ＧａＮコンタクト層８の厚さは、５ｎｍ以上１５ｎｍ以下である。

Description

紫外発光素子及びその製造方法
　本発明は、紫外発光素子及びその製造方法に関する。
　窒化アルミニウムガリウム（ＡｌＧａＮ）を主な構成とする発光素子は、２５０～３６０ｎｍ程度の光を発することが可能である。ＵＶＣ（～２８０ｎｍ）やＵＶＢ（２８０～３２０ｎｍ）の発光中心波長を有する紫外発光素子は、殺菌等に用いられることがあるため、これら波長域の深紫外発光素子の開発は特に盛んである。
　特許文献１には、２４０～３２０ｎｍの深紫外光を発する発光素子が記載されている。この発光素子では、電子ブロック層は１～１０ｎｍ、ｐ型クラッド層は１０～１００ｎｍ、ｐ型コンタクト層は５００ｎｍを超える厚さが好ましいとされている。そして、ｐ型コンタクト層を厚くすることでｐ型コンタクト層の平坦性を向上できることが記載されている。
　特許文献２には、窒化物半導体紫外線発光素子が記載されている。この発光素子では、活性層の表面が、井戸層の厚さ以上の平均粗さを持つくらいに粗い方が出力が向上すると記載されている。また、電子ブロック層は１５～３０ｎｍ、ｐ型クラッド層は５００～６００ｎｍ、ｐ型コンタクト層は１００～３００ｎｍであることが例示されている。
　特許文献３には、紫外発光素子及びその製造方法が記載されている。この紫外発光素子では、波長が３５０ｎｍより短い場合では、その電子ブロック層は、厚さが１～５０ｎｍで、Ａｌ組成を５０％以上とすることが記載されている。
特許第０６８１４９０２号公報 国際公開第２０１７／０１３７２９号 特開２０１７－０５０４３９号公報
　上記のごとく、ＵＶＣ（～２８０ｎｍ）やＵＶＢ（２８０～３２０ｎｍ）の発光中心波長を有する紫外発光素子は多数の報告がある一方で、ＵＶＡ（３２０ｎｍ～）の紫外発光素子については報告が少ない。ＵＶＡ（３２０ｎｍ～）の紫外発光素子は、樹脂硬化や医療用、分析用として用いられる場合がある。そのため、ＵＶＡに適した紫外発光素子の提供が望まれる。特に、発光中心波長が３３０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子を提供が望まれる。
　本発明は、かかる実状に鑑みて為されたものであって、その目的は、発光中心波長が３２０ｎｍ超え３５０ｎｍ未満、特に３３０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子及びその製造方法を提供することにある。
　上記目的を達成するための本発明に係る紫外発光素子は、以下のとおりである。
　（１）　Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層、
　量子井戸型発光層、
　Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層、
　Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層、及び
　ｐ型ＧａＮコンタクト層を、この順に備え、
　前記ｐ型電子ブロック層は、
　前記Ａｌ組成比ｙが０．３５以上０．４５以下で、
　その厚さが１１ｎｍ以上７０ｎｍ以下であり、
　前記ｐ型電子ブロック層と前記ｐ型クラッド層との合計厚さは、７３ｎｍ以上１００ｎｍ以下であり、
　前記ｐ型ＧａＮコンタクト層の厚さは、５ｎｍ以上１５ｎｍ以下である紫外発光素子。
　（２）　前記ｐ型ＧａＮコンタクト層の表面は、
　最大表面粗さが９ｎｍ以下であり、
　平均表面粗さが、１ｎｍ以下である（１）に記載の紫外発光素子。
　（３）　前記ｐ型クラッド層は、前記Ａｌ組成比ｚが０．１７以上０．２７以下である（１）又は（２）に記載の紫外発光素子。
　（４）　前記ｐ型クラッド層の厚さを前記ｐ型電子ブロック層の厚さで割った値が０．４以上である（１）から（３）の何れか一項に記載の紫外発光素子。
　（５）　前記ｎ型半導体層の表面は、平均表面粗さが、１ｎｍ以下である（１）から（４）の何れか一項に記載の紫外発光素子。
　（６）　前記ｎ型半導体層の（１０－１２）面のＸ線回折での半値幅が３５０秒以下である（１）から（５）の何れか一項に記載の紫外発光素子。
　（７）　前記ｎ型半導体層は、
　前記Ａｌ組成比ｘが０．２以上０．３５以下であり、
　前記ｐ型クラッド層の前記Ａｌ組成比ｚは前記ｎ型半導体層の前記Ａｌ組成比ｘ以下で
ある（１）から（６）の何れか一項に記載の紫外発光素子。
　（８）　反射電極を更に備え、
　前記反射電極は、前記ｐ型ＧａＮコンタクト層における、前記ｐ型クラッド層に対向する側の面とは反対側の面上に配置されている（１）から（７）の何れか一項に記載の紫外発光素子。
　（９）　発光中心波長が３３１ｎｍ以上３４９ｎｍ以下である（１）から（８）の何れか一項に記載の紫外発光素子。
　また、上記目的を達成するための本発明に係る紫外発光素子の製造方法は、以下のとおりである。
　（１０）　Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層を形成するｎ型半導体層形成工程、
　量子井戸型発光層を形成する発光層形成工程、
　Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層を形成するｐ型電子ブロック層形成工程、
　Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層を形成するｐ型クラッド層形成工程、及び、
　ｐ型ＧａＮコンタクト層を形成するｐ型ＧａＮコンタクト層形成工程を含み、
　前記ｎ型半導体層形成工程、前記発光層形成工程、前記ｐ型電子ブロック層形成工程、前記ｐ型クラッド層形成工程、及び、前記ｐ型ＧａＮコンタクト層形成工程をこの順に行い、
　前記ｐ型電子ブロック層形成工程は、
　前記Ａｌ組成比ｙを０．３５以上０．４５以下とし、
　前記ｐ型電子ブロック層の厚さを１１ｎｍ以上７０ｎｍ以下とし、
　前記ｐ型電子ブロック層形成工程とｐ型クラッド層形成工程とは、前記ｐ型電子ブロック層と前記ｐ型クラッド層との合計厚さを７３ｎｍ以上１００ｎｍ以下とし、
　前記ｐ型ＧａＮコンタクト層形成工程は、前記ｐ型ＧａＮコンタクト層の厚さを、５ｎｍ以上１５ｎｍ以下とする紫外発光素子の製造方法。
　（１１）　前記ｐ型ＧａＮコンタクト層形成工程は、
　前記ｐ型ＧａＮコンタクト層の表面の最大表面粗さを９ｎｍ以下とし、
　前記ｐ型ＧａＮコンタクト層の表面の平均表面粗さを、１ｎｍ以下とする（１０）に記載の紫外発光素子の製造方法。
　（１２）　前記ｐ型ＧａＮコンタクト層上にｐ側電極を形成するｐ側電極形成工程を更に含む（９）又は（１０）に記載の紫外発光素子の製造方法。
　発光中心波長が３２０ｎｍ超え３５０ｎｍ未満、特に３３０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子及びその製造方法を提供することができる。
本実施形態に係る紫外線発光素子の層構造を示す図である。 紫外線発光素子の基板を形成する工程を説明する図である。 紫外線発光素子の層構造を形成する工程を説明する図である。 エッチングによりｎ型半導体層の一部を露出させる工程を説明する図である。 縦軸をｐ型クラッド層の厚さ、横軸をｐ型電子ブロック層の厚さとした、実施例と比較例における各厚さを示す図である。
　まず、本発明の実施形態に係る紫外線発光素子の開発の経緯について説明する。従来技術の知見の範囲では、光を透過する電子ブロック層やクラッド層の厚さは厚い方が光の取り出しが増えるので出力が向上すると考えることができるが、本発明者らは、ｐ型電子ブロック層のＡｌ組成比と厚さとを特定範囲内とし、且つ、ｐ型電子ブロック層とｐ型クラッド層との厚さの組み合わせを特定の範囲内にした場合には、従来技術の知見に基づいた予想に反し、紫外線発光素子の出力が向上することを見出した。更に、これらｐ型層の厚さを上記特定の範囲内とすることで、厚さの制御がしやすくてロット間のバラつきが減り、厚いｐ型層とするよりもウエハ面内で発光出力が安定して歩留まりが向上することを見出した。そして、ｐ型電子ブロック層のＡｌ組成比と厚さとを特定範囲内とし、且つ、ｐ型電子ブロック層とｐ型クラッド層との厚さの組み合わせを特定の範囲内にした場合には、ｐ型コンタクト層の厚さが薄くとも、電極を形成するｐ型コンタクト層表面の平坦性を確保できることを見出した。
　以下、図面に基づいて、本発明の実施形態に係る紫外線発光素子及びその製造方法について説明する。
　図１には、本実施形態に係る紫外線発光素子１００（以下、発光素子１００と記載する）を示している。発光素子１００は、基板１上に、ＡｌＮ層１１、バッファ層２、Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層３、ｎ型ガイド層３１、量子井戸型発光層４（以下、発光層４と記載する）、ｉ型ガイド層５、Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層６、Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層７、及び、ｐ型ＧａＮコンタクト層８（以下、コンタクト層８と記載する）を、この順に備えている。なお、図１において示す発光素子１００の各層の図面上の厚みは、説明の便宜のため、各層間の厚みの比率を図面上で見やすく変更して表示したものである。図１に示す図面上の各層の厚みの比率は、発光素子１００における実際の各層の厚みの比率とは異なる。
　そして、発光素子１００は、コンタクト層８における、ｐ型クラッド層７に対向する側の面とは反対側の面上に（反射電極としての）ｐ側電極９１を備え、ｎ型半導体層３における、発光層４と同じ面上に、ｎ側電極９２を備えている。
　この発光素子１００では、発光中心波長が３２０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる。発光素子１００に適した発光中心波長は、３３１ｎｍ以上３４９ｎｍ以下である。
　この発光素子１００は、例えば下記の製造方法により製造可能である。すなわち、発光素子１００の製造方法の一例は、ｎ型半導体層３を形成するｎ型半導体層形成工程、発光層４を形成する発光層形成工程、ｐ型電子ブロック層６を形成するｐ型電子ブロック層形成工程、ｐ型クラッド層７を形成するｐ型クラッド層形成工程、及び、コンタクト層８を形成するｐ型ＧａＮコンタクト層形成工程を含む。
　上記発光素子１００の製造方法では、ｎ型半導体層形成工程、発光層形成工程、ｐ型電子ブロック層形成工程、ｐ型クラッド層形成工程、及び、ｐ型ＧａＮコンタクト層形成工程をこの順に行う。
　ｐ型電子ブロック層形成工程は、Ａｌ組成比ｙを０．３５以上０．４５以下とし、ｐ型電子ブロック層６の厚さを１１ｎｍ以上７０ｎｍ以下とし、ｐ型電子ブロック層形成工程とｐ型クラッド層形成工程は、ｐ型電子ブロック層６とｐ型クラッド層７との合計厚さを７３ｎｍ以上１００ｎｍ以下とし、ｐ型ＧａＮコンタクト層形成工程は、コンタクト層８の厚さを、５ｎｍ以上１５ｎｍ以下とする。
　以下、発光素子１００及びその製造方法の詳細を説明する。
＜層厚さ＞
　本実施形態において、発光素子１００の各層の厚さは、ＴＥＭ―ＥＤＳ（透過電子顕微鏡）で撮影した像に基づいて計測する。すなわち、各層の厚さは、発光素子１００の断面を撮影した像における各層厚さの平均値を用いる。なお、基板１の厚さは、ＳＥＭ（走査型電子顕微鏡）により計測した値を用いる。
＜Ａｌ組成比の測定＞
　本実施形態における「ＡｌＧａＮ」は、Ａｌ組成比をαとするとＡｌαＧａ１－αＮであることを意味する。本実施形態におけるＡｌＧａＮのＡｌ組成比αの値は、各層を成長した際に各層表面に対して行ったフォトルミネッセンス測定により観測された波長から特定する。Ａｌ組成比αは、規定がなければ０以上１以下の範囲内である。発光素子１００の断面からＡｌ組成を特定する方法としては、例えばＥＤＳ（エネルギー分散型X線分光）を使用することができる。
　また、本実施形態において「ＧａＮ」「ＡｌＮ」と表記する場合は、それぞれＧａ及びＡｌの組成比が１．０であることを意味する。「ＧａＮ」「ＡｌＮ」「ＡｌＧａＮ」は、インジウムを含め記載されていない他のＩＩＩ族元素の組成比が０．０４以下（モル分率で４％以下）の微量含まれるようなものは許容するものとする。
＜表面粗さの測定＞
　本実施形態における表面粗さの値は、５μｍ×５μｍの矩形状の範囲に対してＡＦＭ（原子間力顕微鏡）測定を行って求める。平均算術粗さ（Ｒａ）及び最大表面粗さ（Ｒｍａｘ）は、ＡＦＭ測定により取得した表面プロファイルに基づいて、ＪＩＳ(Ｂ０６０１－２００１)の定めに従って求める。平均算術粗さ（Ｒａ）及び最大表面粗さ（Ｒｍａｘ）は、ＡＦＭ装置に付属するアプリケーション・ソフトウェアにより自動計算して求めてよい。
＜結晶性の測定＞
　本実施形態における結晶性の評価は、Ｘ線回折装置によるＸ線ロッキングカーブの半値幅（arcsec）の値とする。半値幅は、Ｘ線回折装置に付属するアプリケーション・ソフトウェアにより自動計算してもとめてよい。本実施形態では、評価対象の（０００１）面と（１０－１２）面のそれぞれに対してＸ線を照射してその回折プロファイルを評価する。特に（１０－１２）面における測定結果は、結晶内の貫通転位密度（螺旋及び刃状の混合転位）の指標となる。
＜ドーパント濃度の測定＞
　本発明におけるドーパント濃度は、ＳＩＭＳ（二次イオン質量分析）により測定した値を用いる。なお、アンドープとはＭＯＣＶＤ成長時にＭｇやＳｉ等の特定のドーパントの原料ガスを意図的には供給しないことをいい、製造過程におけるＣ、Ｈ、Ｏのような不可避的な不純物が含まれていても良い。また、本発明におけるｉ型とは、アンドープであって、キャリア密度が４×１０１６ｃｍ－３以下であることをいう。
　基板１は、ＩＩＩ族窒化物をエピタキシャル成長することが可能な公知の基板を用いることができる。例えば、サファイア基板、ＡｌＮ基板、ＧａＮ基板、ＳｉＣ基板などを使用できる。本実施形態では、基板１がサファイア基板である場合を例示して以下説明する。
　基板１としてサファイア基板を用いる場合は、図２に示すように、基板１上にＡｌＮ層１１を形成し、そのＡｌＮ層１１を高温で熱処理することによってＡｌＮ層１１の（１０－１２）面のＸ線ロッキングカーブの半値幅を４００秒以下まで低転位化したＡｌＮテンプレート基板を使用することがより好ましい。以下では、基板１上にＡｌＮ層１１が形成されたものをＡｌＮテンプレート基板と称する。
＜バッファ層＞
　次に、図１、図３に示すように、ＡｌＮテンプレート基板上にバッファ層２を形成する。バッファ層２は、基板１上のＡｌＮ層１１とｎ型半導体層３との間に位置し、基板１及びＡｌＮ層１１とｎ型半導体層３との間の格子定数差を緩和する層である。バッファ層２はＡｌ組成の異なる複数のＡｌＧａＮ層を積層させた層により、又は、Ａｌ組成傾斜層により構成されることが好ましい。また、バッファ層２は、アンドープとすることが好ましい。バッファ層２の厚さは、例えば５００ｎｍ以上２０００ｎｍ以下であることが好ましい。
　図１、図３では、バッファ層２が、それぞれＡｌ組成の異なるＡｌＧａＮ層である第一バッファ層２１と第二バッファ層２２とを積層させた層である場合を示している。
＜ｎ型半導体層＞
　ｎ型半導体層３は、Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮにＳｉなどのｎ型ドーパントを含有してｎ型半導体として機能する層である。ｎ型ドーパントの濃度は１×１０１８ｃｍ－３から５×１０１９ｃｍ－３程度であることが好ましい。ｎ型半導体層３はバッファ層２を形成した後に、バッファ層２における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される（ｎ型半導体層形成工程の一例）。
　ｎ型半導体層３の表面の５μｍ角範囲の平均表面粗さ（Ｒa）は１ｎｍ以下であることが好ましい。ｎ型半導体層３表面が平坦であることで、その上に成長される層も平坦性を維持することができる。
　また、ｎ型半導体層３の（１０－１２）面のＸ線回折での半値幅が３５０秒以下であることが好ましく、３００秒以下であることがより好ましい。ｎ型半導体層３のＡｌ組成比ｘは０．２以上０．３５以下であることが好ましい。Ａｌ組成比ｘは、後述の井戸層４１のＡｌ組成比ｗより大きく、ｗ＜ｘである。
　ｎ型半導体層３の層の厚さは、キャリアを供給するのに十分な厚さであればよく、例えば３００ｎｍ以上３０００ｎｍ以下であることが好ましい。
　後述するように、露出したｎ型半導体層３上の一部には、ｎ側電極９２が形成される。変形例としては、ｎ型半導体層３とｎ側電極９２との間に、Ａｌ組成がｎ型半導体層３よりも低い、Ａｌ組成が０以上０．２以下のＡｌＧａＮ層を有していても良い。
　ｎ型半導体層３上には、ｎ型半導体層３と同じＡｌ組成比を有するＡｌＧａＮにＳｉなどのｎ型ドーパントを含有してｎ型半導体として機能する層であって、ｎ型半導体層３よりも薄いｎ型ガイド層３１を形成してもよい。
＜発光層＞
　発光層４は、ＡｌＧａＮからなる層を含む層である。発光層４は、複数の井戸層４１と複数の障壁層４２（バリア層）とを有し、これらが交互に積層された層である。すなわち、発光層４は、発光中心波長に応じたＡｌ組成比を有する井戸層４１と、井戸層４１，４１を挟む障壁層４２とを有し、井戸層４１と障壁層４２の組み合わせを１ペア以上繰り返す構成を有する。発光層４の両面は障壁層４２である。発光層４は、ｎ型半導体層３を形成した後に、ｎ型半導体層３における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される（発光層形成工程の一例）。
　本実施形態の井戸層４１は、Ａｌ組成比ｗを有するＡｌｗＧａ１－ｗＮからなる層である。Ａｌ組成比ｗは、例えば、発光中心波長を３２０ｎｍ超えとする場合、ｗ＜０．３とすることが好ましい。また、発光中心波長を３３１ｎｍ以上とする場合はｗ≦０．１５とすることが好ましい。また、発光中心波長を３４９ｎｍ以下とする場合は０．０７≦ｗとすることが好ましい。井戸層４１の厚さは１ｎｍ以上５ｎｍ以下とすることが好ましい。井戸層４１はアンドープであることが好ましい。
　障壁層４２は、は、Ａｌ組成比ｂを有するＡｌｂＧａ１－ｂＮからなる層である。障壁層４２のＡｌ組成比ｂは、ｗ＋０．０５≦ｂ≦ｗ＋０．３の範囲内とすることが好ましい。障壁層４２の厚さは３ｎｍ以上２０ｎｍ以下とすることが好ましい。障壁層４２は、アンドープまたはＳｉなどのｎ型ドーパントを入れたｎ型であって良い。
＜ｉ型ガイド層＞
　ｉ型ガイド層５は、障壁層４２よりも高いＡｌ組成比を有し、厚さが０．７ｎｍ以上１．３ｎｍ以下のi型層である。ｉ型ガイド層５のＡｌ組成比は、後述するｐ型電子ブロック層６のＡｌ組成比ｙよりも高いことが好ましく、最も好ましくはＡｌＮである。ｉ型ガイド層５は、発光層４を形成した後に、発光層４における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される（発光層形成工程の一例）。
　ｉ型ガイド層５の製造方法としては２種類存在する。一つは、直接的に上記の厚さとＡｌ組成を有するｉ型ガイド層５を形成する方法である。もう一つは、上記の厚さ以上の厚さを有するＡｌＧａＮ層を形成後に、キャリアガスを窒素から水素に変える過程で、窒素分圧の減少から当該ＡｌＧａＮ層のＧａが揮発してＡｌ組成が上昇して結果として上記の厚さとＡｌ組成を有するｉ型ガイド層５とする方法である。本実施形態では、いずれの方法も採用しうる。
＜ｐ型電子ブロック層＞
　ｐ型電子ブロック層６は、Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型半導体として機能する層である。ｐ型電子ブロック層６にドープされるｐ型ドーパント（ｐ型不純物）は、例えばＭｇである。ｐ型ドーパントの濃度は１×１０１８ｃｍ－３から５×１０１９ｃｍ－３程度であってよい。ｐ型電子ブロック層６は、ｉ型ガイド層５を形成した後に、ｉ型ガイド層５における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される。
　Ａｌ組成比ｙは、０．３５以上０．４５以下である。ｐ型電子ブロック層６は、厚さが１１ｎｍ以上７０ｎｍ以下である。このようなＡｌ組成比ｙ及び厚さを有することにより、ｐ型電子ブロック層６は、その表面粗さの悪化を抑制しつつ、電子ブロック層としての役割を果たして発光出力の向上を実現する。発光出力の向上には６０ｎｍ以下とすることがさらに好ましい。
　Ａｌ組成比ｙが０．４５を超える場合や、ｐ型電子ブロック層６の厚さが７０ｎｍを超える場合では、ｐ型電子ブロック層６及びコンタクト層８の表面粗さ（特に最大表面粗さ）が大幅に増加する恐れがある。Ａｌ組成比ｙが０．３５未満の場合やｐ型電子ブロック層６の厚さが１０ｎｍ以下または７０ｎｍ超の場合は、信頼性が悪化または発光出力が低下する恐れがある。
　ｐ型電子ブロック層６は、単一層で構成されても、複数層で構成されても良い。ｐ型電子ブロック層６が複数層で構成される場合は、Ａｌ組成の異なる層や、ドーパント濃度が異なる層、Ｓｉドープ層やＳｉとＭｇのコドープ層を有していてもよい。
＜ｐ型クラッド層＞
　ｐ型クラッド層７は、Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型半導体として機能する層である。Ａｌ組成比ｚは０．１７以上０．２７以下であることが好ましい。ｐ型クラッド層７にドープされるｐ型ドーパントは、例えばＭｇである。ｐ型ドーパントの濃度は１×１０１８ｃｍ－３から５×１０１９ｃｍ－３程度であってよい。ｐ型クラッド層７は、ｐ型電子ブロック層６を形成した後に、ｐ型電子ブロック層６における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される（ｐ型クラッド層形成工程の一例）。
　ｐ型クラッド層７のＡｌ組成比ｚと他の層のＡｌ組成比との関係としては、ｐ型クラッド層７のＡｌ組成比ｚはｐ型電子ブロック層６のＡｌ組成比ｙ未満（ｚ＜ｙ）である。ｐ型クラッド層７のＡｌ組成比ｚはｐ型電子ブロック層６のＡｌ組成比ｙの０．４８倍以上０．６０倍以下とすることが好ましい。以下では、ｐ型電子ブロック層６のＡｌ組成比ｙに対するｐ型クラッド層７のＡｌ組成比ｚの比率を、Ａｌ比と称する場合がある。また、Ａｌ組成比ｚは、ｎ型半導体層３のＡｌ組成比ｘ以下（ｚ≦ｘ）であることも好ましい。Ａｌ組成比ｚは、前述の井戸層４１のＡｌ組成比ｗより大きい（ｗ＜ｚ）。
　ｐ型クラッド層７の厚さは、以下のようにｐ型電子ブロック層６の厚さに応じて調整することが好ましい。
　ｐ型クラッド層７の厚さを決めるにあたって、ｐ型電子ブロック層６とｐ型クラッド層７との合計厚さは、７３ｎｍ以上１００ｎｍ以下とする。この範囲内に納めることにより、発光出力と平坦性とを両立させることができる。発光出力の向上にはｐ型電子ブロック層６とｐ型クラッド層７との合計厚さを７９ｎｍ以上とすることがより好ましい。
　また、電子ブロック層の厚さが６０ｎｍ以下では、電子ブロック層の厚さが一定の場合に合計厚さが厚い方がより出力が大きい傾向を示していることから、出力の向上効果が顕著となる範囲としては、電子ブロック層の厚さを１１ｎｍ以上６０ｎｍ以下、かつ、ｐ型電子ブロック層６とｐ型クラッド層７との合計厚さを７９ｎｍ以上１００ｎｍ未満とすることがより好ましい。
　ｐ型クラッド層７の厚さをｐ型電子ブロック層６の厚さで割った値（以下、層厚比と記載する場合がある）は少なくとも０．１以上であれば良い。コンタクト層８の最大表面粗さ（Ｒｍａｘ）を抑制するためには、層厚比は０．４以上であることが好ましく、０．５５以上であることがより好ましい。層厚比の上限は６．０以下とすることができる。層厚比が０．４未満となると、ｐ型クラッド層７の表面平坦性が悪化してコンタクト層８のＲmaxが大きくなる傾向がある。
＜コンタクト層＞
　コンタクト層８は、ＧａＮからなる、ｐ型半導体として機能する層である。コンタクト層８にドープされるｐ型ドーパントは、例えばＭｇである。ｐ型ドーパントの濃度は１×１０１９ｃｍ－３から５×１０２１ｃｍ－３程度であってよい。コンタクト層８は、ｐ型クラッド層７を形成した後に、ｐ型クラッド層７における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面側に形成される（ｐ型ＧａＮコンタクト層形成工程の一例）。
　コンタクト層８の厚さは、５ｎｍ以上１５ｎｍ以下である。コンタクト層８の厚さは、より好ましくは、５ｎｍ以上１０ｎｍ以下である。ｐ型電子ブロック層６とｐ型クラッド層７とを上述のものとすることで、コンタクト層８をこのように薄い層としても、コンタクト層８の表面を平坦なものとすることができる。
　コンタクト層８の表面における５μｍ×５μｍの矩形状の範囲の最大表面粗さ（Ｒｍａｘ）は、９ｎｍ以下であり、８ｎｍ以下であることが好ましく、６．５ｎｍ未満であることがより好ましい。ｐ型電子ブロック層６のＡｌ組成比の範囲を０．３５以上０．４５以下とし、かつ上記の層厚比を０．４以上とすることでコンタクト層８の表面における最大表面粗さを８ｎｍ以下とすることができる。そして、ｐ型電子ブロック層６のＡｌ組成比の範囲を０．３５以上０．４５以下とし、かつ上記の層厚比を０．５５以上とすることでコンタクト層８の表面における最大表面粗さを６．５ｎｍ未満とすることができる。最大表面粗さ（Ｒｍａｘ）が大きいと、その最大表面粗さを持つ表面にｐ側電極９１が形成された場合に、ｐ側電極９１の信頼性が損なわれる場合がある。これにより、発光素子１００への通電時にｐ側電極９１が壊れ、発光素子１００が突然発光しなくなることがある。
　コンタクト層８の表面における５μｍ×５μｍの矩形状の範囲の平均表面粗さ（Ｒa）は、１ｎｍ以下であることが好ましく、０．０１以上０．６ｎｍ以下であることがより好ましい。
　コンタクト層８は単一層で構成されても、複数層で構成されても良い。複数層で構成される場合は、Ａｌ組成の異なる層や、ドーパント濃度が異なる層、Ｓｉドープ層やＳｉとＭｇのコドープ層を有していてもよい。コンタクト層８のｐ側電極９１を形成する側の最表面に、ｐ型ドーパントの濃度が１×１０２０ｃｍ－３～５×１０２１ｃｍ－３程度に高い領域を有していることも好ましい。
　発光素子１００をフィリップチップ型の素子とする場合、図４に示すように、ｎ型半導体層３よりも上にあるｎ型ガイド層３１及び発光層４からコンタクト層８までの一部をドライエッチング法により除去して、ｎ型半導体層３の一部を露出させ、その後、図１に示すように、露出したｎ型半導体層３上（本実施形態では、発光層４と同じ側の面上）の一部にｎ側電極９２を形成する。また、コンタクト層８上（コンタクト層８における、ＡｌＮテンプレート基板に対向する側の面とは反対側の面上）の一部にｐ側電極９１を形成する（ｐ側電極形成工程の一例）。なお、変形例として、ｎ型半導体層３の一部を露出させた後に、露出させたｎ型半導体層３上に、Ａｌ組成比がｎ型半導体層３よりも低く、そのＡｌ組成比が０以上０．２以下のＡｌＧａＮからなる層を形成し、その上にｎ側電極９２を形成しても良い。
　ｐ側電極９１としては、コンタクト層８に用いることが可能な公知の電極を選択すればよい。ｐ側電極９１は、発光中心波長の反射率が５０％以上ある反射電極であることが好ましい。ｐ側電極９１としては、例えば、第一の金属（Ｎｉ）と第二の金属（Ａｕ、Ｒｈ）の組み合わせや、導電性の金属窒化物を用いることができる。ｐ側電極９１を反射電極とする場合は、ｐ側電極９１にＲｈを含有させることが好ましい。
　ｎ側電極９２としては、コンタクト層８に用いることが可能な公知の電極を選択すればよい。ｎ側電極９２はとしては、例えば、第一の金属（Ｔｉ）と第二の金属（Ａｌ、Ｒｈ）の組み合わせや、導電性の金属窒化物を用いることができる。
　ウエハから個々の発光素子１００のチップに個片化するにあたり、分離予定位置における基板上の各層は、ドライエッチング等を用いて除去することが好ましい。その際、各層の側面にメサ（傾斜部）が生じても良い。発光素子１００のチップサイズは１辺が２００μｍから２０００μｍの正方形、長方形や六角形とすることができる。基板の個片化においては、スクライブやレーザーダイシングが使用できる。個片化の前に研削等によって基板の厚さを調整しても良い。
　発光素子１００の他の実施形態としては、垂直型の素子としても良い。導電性の基板をエピタキシャル成長用基板として使用する方法や、エピタキシャル成長時に用いた基板を除去したりすることにより、垂直型の素子とすることが出来る。エピタキシャル成長時に用いた基板を除去する場合は、コンタクト層８上にｐ側電極９１を形成し、その上に、発光素子１００としてハンドリングが可能な厚さとなるのに十分な厚さを有する導電性の支持体を形成し、その後に成長用基板（サファイア基板）を公知の方法によって除去して露出させたｎ型半導体層３上の一部にｎ側電極９２を形成する。
　各層のエピタキシャル成長の方法としては、ＭＯＣＶＤ法を採用しうる。各層のエピタキシャル成長にあたっては、トリメチルアルミニウムガス（ＴＭＡガス）、トリメチルガリウムガス（ＴＭＧガス）、及びアンモニアガス（ＮＨ３ガス）からなる原料ガスを用いることが好ましい。エピタキシャル成長の成長温度としては、Ａｌ組成比にもよるが、１０００℃以上１４００℃以下が好ましい。また、エピタキシャル成長を行うチャンバ内の成長圧力は、例えば１０Ｔｏｒｒから７６０Ｔｏｒｒとすることができる。なお、成長温度及び成長圧力に応じて最適なＩＩＩ族元素に対するＶ族元素のモル比（Ｖ/ＩＩＩ比）が存在するため、原料ガスの流量を適宜設定することが好ましい。
　以下、実施例により本実施形態に係る発光素子１００を説明する。
（実施例1）
　サファイア基板（直径２インチ、厚さ４３０μｍ、面方位（０００１）、ｍ軸方向オフ角θ：０．５度）を用意して、ＭＯＣＶＤ法により、上記サファイア基板上に中心膜厚６００ｎｍのＡｌＮ層を成長させた。その後、熱処理炉により窒素ガス雰囲気で１６５０℃で４時間加熱して、ＡｌＮテンプレート基板を得た。
　ＡｌＮテンプレート基板のＡｌＮ層のＸ線回折装置（Ｄ８　ＤＩＳＣＯＶＥＲ　ＡＵＴＯＷＡＦＳ；Ｂｒｕｋｅｒ　ＡＸＳ社製、ＣｕＫα１線）による（１０－１２）のＸ線ロッキングカーブの半値幅は２８８秒であり、３００秒以下であった。
　ＡＦＭ（原子間力顕微鏡）を用いて、ウエハの中心部に対して５μｍ×５μｍの矩形状の範囲における、ＡｌＮテンプレート基板の表面粗さを測定したところ、平均表面粗さ（Ｒa）は０．２３ｎｍであり、最大表面粗さ（Ｒｍａｘ）は３ｎｍであった。
　ＡｌＮテンプレート基板を得た後、ＭＯＣＶＤ法により、上記ＡｌＮテンプレート基板上に、アンドープのＡｌ０．４Ｇａ０．６Ｎからなる厚さ３０ｎｍの第一バッファ層を形成し、次に、アンドープのＡｌ０．２５Ｇａ０．７５Ｎからなる厚さ１０００ｎｍの第二バッファ層を形成した。
　続いて、Ｓｉドープした厚さ２４００ｎｍのｎ型半導体層を、上記第二バッファ層上に形成した。なお、この時点でＭＯＣＶＤ炉から取り出したときのｎ型半導体層の、Ｘ線回折による結晶性を上記と同様に測定したところ、（１０－１２）面のＸ線ロッキングカーブの半値幅は２７０秒であり、３００秒以下であった。
　ＡＦＭを用いて、ウエハの中心部に対して５μｍ×５μｍの矩形状の範囲における、ｎ型半導体層の表面粗さを測定したところ、平均表面粗さ（Ｒa）は０．５ｎｍであり、最大表面粗さ（Ｒｍａｘ）は７．４ｎｍであった。ＳＩＭＳ分析の結果、ｎ型半導体層のＳｉ濃度は１．０×１０１９ａｔｏｍs／ｃｍ３であった。
　続いて、成長温度を１２００℃から１１００℃に変更した後、ｎ型半導体層上に、ＳｉドープのＡｌ０．２５Ｇａ０．７５Ｎからなる厚さ２５ｎｍのｎ型ガイド層を形成した後、発光層として、ＳｉドープのＡｌ０．２５Ｇａ０．７５Ｎからなる厚さ１２ｎｍの障壁層と、アンドープのＡｌ０．１０Ｇａ０．９０Ｎからなる厚さ２．４ｎｍの井戸層との形成を３回繰り返して量子井戸構造とした。
　その後、発光層上（３回目の井戸層上）に、アンドープのＡｌ０．２５Ｇａ０．７５Ｎからなる厚さ３ｎｍのｉ型ガイド層を形成した後、Ｖ族原料ガスの供給は継続したままＩＩＩ族原料ガスの供給を停止し、キャリアガスとしての窒素ガスを停止してキャリアガスを水素ガスへ変更し、水素ガスの供給開始から１分後にＩＩＩ族原料ガスの供給を開始して、ＭｇドープのＡｌ０．４Ｇａ０．６Ｎからなる厚さ５４ｎｍのｐ型電子ブロック層を形成し、ＭｇドープのＡｌ０．２２Ｇａ０．７８Ｎからなる厚さ２９ｎｍのｐ型クラッド層を形成し、ＭｇドープのＧａＮからなる厚さ８ｎｍのｐ型コンタクト層（ｐ型ＧａＮコンタクト層）を形成した。上記のキャリアガスの変更に伴い、ｉ型ガイド層は、Ｇａ成分が揮発して分解し、Ａｌ組成比がおよそ１である厚さ１．０ｎｍのｉ型ガイド層に変質している。
　ＡＦＭを用いて、エピタキシャル形成直後のウエハの中心部に対して５μｍ×５μｍの矩形状の範囲における、ｐ型コンタクト層の表面粗さを測定したところ、ｐ型コンタクト層の平均表面粗さ（Ｒa）は０．３９ｎｍであり、最大表面粗さ（Ｒｍａｘ）は７．４ｎｍであった。ＳＩＭＳ分析の結果、ｐ型電子ブロック層、ｐ型クラッド層、ｐ型コンタクト層のＭｇ濃度は、それぞれ、１．０×１０１９ａｔｏｍｓ／ｃｍ３、５．０×１０１９ａｔｏｍｓ／ｃｍ３、２．０×１０２０atoms／ｃｍ３であった。
　実施例１の各層のＡｌ組成比、ドーパントの種類、及び厚さを表１に示す。表１に記載の厚さの測定値については、ＴＥＭによる測定結果を元に記載している。各層のＡｌ組成は、フォトルミネッセンス測定により観測された波長から特定している。
Figure JPOXMLDOC01-appb-T000001
　更に、ｐ型コンタクト層上にマスクを形成し、ドライエッチングによるメサエッチングを行って、ｎ型半導体層の一部を露出させた。その後、ｐ型コンタクト層上のマスクを除去した。
　次いで、ｐ型コンタクト層上に厚さ７ｎｍのＮｉ層及び厚さ５０ｎｍのＲｈ層を形成して、反射電極としてのｐ側電極とした。
　また、上記のｎ型半導体層の露出した一部上に、ｎ型電極として厚さ２０ｎｍのＴｉ層及び厚さ１５０ｎｍのＡｌ層を形成し、ｎ型電極とした。
　ｐ側電極及びｎ型電極の積層にはスパッタ法を用いた。ｐ側電極及びｎ型電極の電極パターンの形成にはレジストを用いたリフトオフ法を使用した。
　更に赤外線ランプアニール加熱装置を用いて５５０℃で１０分間のコンタクトアニールを行った後、レーザースクライバを用いてチップサイズ１０００μｍ×１０００μｍの矩形状の個々の素子に分離して実施例１にかかる紫外発光素子（以下、単に発光素子と記載する）を作製した。分離後のサファイア基板の厚さは４３０μｍであった。
（実施例２から１６、比較例１から６及び従来例）
　実施例１におけるｐ型電子ブロック層とＰ型クラッド層のＡｌ組成比及び層の厚さを表２及び表３に記載の通りに変えた以外は、実施例１と同様にして、実施例２から１６、比較例１から６及び従来例に係る発光素子を作成した。
　具体的には、実施例２は、ｐ型クラッド層の厚さを３５ｎｍにした以外は、実施例１と同様である。実施例３は、ｐ型クラッド層の厚さを４１ｎｍにした以外は、実施例１と同様である。実施例４は、ｐ型ブロック層の厚さを２２ｎｍ、ｐ型クラッド層の厚さを６４ｎｍにした以外は、実施例１と同様である。実施例５は、ｐ型ブロック層の厚さを３８ｎｍ、ｐ型クラッド層の厚さを４１ｎｍにした以外は、実施例１と同様である。実施例６は、ｐ型ブロック層の厚さを３８ｎｍ、ｐ型クラッド層の厚さを３５ｎｍにした以外は、実施例１と同様である。実施例７は、ｐ型ブロック層の厚さを１１ｎｍ、ｐ型クラッド層の厚さを６４ｎｍにした以外は、実施例１と同様である。実施例８は、ｐ型ブロック層の厚さを５４ｎｍ、ｐ型クラッド層の厚さを２３ｎｍにした以外は、実施例１と同様である。実施例９は、ｐ型ブロック層の厚さを７０ｎｍ、ｐ型クラッド層の厚さを２９ｎｍにした以外は、実施例１と同様である。実施例１０は、ｐ型ブロック層の厚さを７０ｎｍ、ｐ型クラッド層の厚さを１２ｎｍにした以外は、実施例１と同様である。
　実施例１１は、ｐ型ブロック層の厚さを１１ｎｍ、ｐ型クラッド層の厚さを７６ｎｍにした以外は、実施例１と同様である。実施例１２は、ｐ型ブロック層の厚さを１１ｎｍ、ｐ型クラッド層の厚さを７０ｎｍにした以外は、実施例１と同様である。実施例１３は、ｐ型ブロック層の厚さを１１ｎｍ、ｐ型クラッド層の厚さを８９ｎｍにした以外は、実施例１と同様である。実施例１４は、ｐ型ブロック層の厚さを２２ｎｍ、ｐ型クラッド層の厚さを７８ｎｍにした以外は、実施例１と同様である。実施例１５は、ｐ型ブロック層の厚さを３８ｎｍ、ｐ型クラッド層の厚さを６２ｎｍにした以外は、実施例１と同様である。実施例１６は、ｐ型ブロック層の厚さを７０ｎｍ、ｐ型クラッド層の厚さを３ｎｍにした以外は、実施例１と同様である。
　また、比較例１は、ｐ型クラッド層の厚さを１８ｎｍにした以外は、実施例１と同様である。比較例２は、ｐ型ブロック層の厚さを３８ｎｍ、ｐ型クラッド層の厚さを２９ｎｍにした以外は、実施例１と同様である。比較例３は、ｐ型ブロック層の厚さを８６ｎｍ、ｐ型クラッド層の厚さを２９ｎｍにした以外は、実施例１と同様である。比較例４は、ｐ型ブロック層の厚さを２２ｎｍ、ｐ型クラッド層の厚さを４１ｎｍにした以外は、実施例１と同様である。比較例５は、ｐ型ブロック層の厚さを１１ｎｍ、ｐ型クラッド層の厚さを５３ｎｍにした以外は、実施例１と同様である。比較例６は、ｐ型ブロック層の厚さを５ｎｍ、ｐ型クラッド層の厚さを６４ｎｍにした以外は、実施例１と同様である。従来例は、ｐ型クラッド層の厚さを３５０ｎｍにした以外は、実施例１と同様である。
　なお、表２、表３中、「ＢＬ」及び「ＣＬ」は、それぞれ、ｐ型電子ブロック層及びｐ型クラッド層を意味する略称である。また、「Ａｌ比」は、ｐ型電子ブロック層のＡｌ組成比に対する型クラッド層のＡｌ組成比の比率である。また、「層厚比ＣＬ／ＢＬ」は、ｐ型クラッド層の厚さをｐ型電子ブロック層の厚さで割った値である。また、「合計厚さＢＬ＋ＣＬ」は、ｐ型電子ブロック層とｐ型クラッド層との合計厚さである。なお、従来例及び比較例の発光素子は、いずれも、ｐ型電子ブロック層とｐ型クラッド層との合計厚さが７３ｎｍ以上１００ｎｍ以下の範囲を外れるように、ｐ型電子ブロック層及びｐ型クラッド層の厚さを定めている。以下の説明において、従来例とされる発光素子は、ｐ型電子ブロック層とｐ型クラッド層との合計厚さが極めて厚い場合を説明の便宜上従来例と呼称したにすぎず、本実施形態に係る実施例に対しては、比較例として位置付けられるものである。
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
　実施例、比較例及び従来例のそれぞれの発光素子は、フリップチップ方式で球状Ａｕバンプを用いてＡｌＮ製サブマウント（サイズ２ｍｍ×２ｍｍ、厚さ０．２ｍｍ）に実装した。更にＡｌＮ製サブマウントにＡｌ製ヒートシンクを接続した状態で、定電流電源装置を用いて３５０ｍＡの通電を行い、その際の順方向電圧（Ｖｆ）を測定すると共にサファイア基板側に配置した積分球により全光束の発光出力（Ｐｏ）の測定を行った。
　特に発光出力（Ｐｏ）については、実施例、比較例及び従来例のそれぞれのウエハの中心部分から５個の発光素子をサンプリングして測定する抜き取り測定を併せて行い、その平均値を算出した。この測定結果は、表２及び表３中、「チップ測定」における「Ｐｏ平均」として示している。なお、実施例１～１０、比較例１～５及び従来例の測定結果を表２に、実施例１１～１６、比較例６の測定結果を表３に示す。
　実施例１～１０、比較例１～５及び従来例の、エピタキシャル形成直後のウエハ中心部に対しては、ＡＦＭを用い、ｐ型コンタクト層の表面の表面粗さ（Ｒａ及びＲｍａｘ）を測定した。これら測定の結果については、表２中、「コンタクト層ＡＦＭ」以下の項目に記載する。なお、実施例１１～１６、比較例６については、ＡＦＭを用いた、表面粗さ測定は行わなかった。
　なお、実施例、比較例及び従来例のチップに対して発光中心波長（λｐ）を分光機により測定したところ、いずれのチップの発光中心波長も３４０ｎｍ±５ｎｍの範囲内であった。
　また、各実施例の発光素子は、いずれも、従来例及び比較例の発光素子と比べて、発光出力の平均が高い。すなわち、本実施形態のごとくｐ型電子ブロック層の厚さが１１ｎｍ以上７０ｎｍ以下であり、かつ、ｐ型ＡｌＧａＮ電子ブロック層およびｐ型ＡｌＧａＮクラッド層の合計厚さが７３ｎｍ以上１００ｎｍ以下である場合の発光素子は、そうでない場合の発光素子と比べて、発光出力が高くなる。図５に、縦軸をｐ型クラッド層の厚さ、横軸をｐ型電子ブロック層の厚さとした場合の、実施例と比較例を図示した。図内の数値は、Po平均（ｍW）の値である。なお、比較例６ではｐ型電子ブロック層の厚さが薄いため、初期発光出力は実施例7に比べると大きいものの、600ｍＡでの500時間通電による発光出力の低下割合が80％以下となり、実施例に比べて信頼性が低下しており、表２においても、「信頼性悪化」と示した。
　このように、本実施形態によれば、発光中心波長が３２０ｎｍ超え３５０ｎｍ未満、特に３３０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子を提供することができるのである。
　なお、実施例間の比較では、ｐ型コンタクト層の平均表面粗さ（Ｒa）は、１ｎｍ以下であることが好ましく、０．０１以上０．６ｎｍ以下であることがより好ましい。更に好ましくは、０．３以上０．６ｎｍ以下である。また、ｐ型コンタクト層の最大表面粗さ（Ｒｍａｘ）は、８ｎｍ以下が好ましいようである。
　以上のようにして、発光中心波長が３２０ｎｍ超え３５０ｎｍ未満で大きな発光出力を得られる紫外発光素子及びその製造方法を提供することができる。
従来例と実施例１について、チップ選別機を用い、ウエハ内に得られた全ての発光素子から製造されたチップについて行った（すなわち、全数測定を行った）。この全数測定は、２０ロットについて行った。この２０ロットに対して実施した全数測定結果の平均とロット間のバラつきは、従来例では平均出力が７７．９ｍＷで標準偏差が１６．０ｍＷであったのに対し、実施例１では平均出力が８９．１ｍＷで標準偏差が１２．２ｍＷであった。従来例に比べてｐ型層の厚さの薄い実施例１の発光素子は、発光出力の平均が高く、ロット間の標準偏差値（バラつき）が小さいことが分かる。
　なお、本明細書において開示された実施形態は例示であって、本発明の実施形態はこれに限定されず、本発明の目的を逸脱しない範囲内で適宜改変することが可能である。
　本発明は、発光素子及びその製造方法に適用できる。
１　　　　：基板
１１　　　：ＡｌＮ層
１００　　：発光素子（紫外線発光素子）
２　　　　：バッファ層
２１　　　：第一バッファ層
２２　　　：第二バッファ層
３　　　　：ｎ型半導体層
３１　　　：ｎ型ガイド層
４　　　　：発光層（量子井戸型発光層）
４１　　　：井戸層
４２　　　：障壁層
５　　　　：ｉ型ガイド層
６　　　　：ｐ型電子ブロック層
７　　　　：ｐ型クラッド層
８　　　　：ｐ型コンタクト層（ｐ型ＧａＮコンタクト層）
９１　　　：ｐ側電極
９２　　　：ｎ側電極

Claims (12)

  1. 　Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層、
    　量子井戸型発光層、
    　Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層、
    　Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層、及び
    　ｐ型ＧａＮコンタクト層を、この順に備え、
    　前記ｐ型電子ブロック層は、
    　　前記Ａｌ組成比ｙが０．３５以上０．４５以下で、
    　　その厚さが１１ｎｍ以上７０ｎｍ以下であり、
    　前記ｐ型電子ブロック層と前記ｐ型クラッド層との合計厚さは、７３ｎｍ以上１００ｎｍ以下であり、
    　前記ｐ型ＧａＮコンタクト層の厚さは、５ｎｍ以上１５ｎｍ以下である紫外発光素子。
  2. 　前記ｐ型ＧａＮコンタクト層の表面は、
    　　最大表面粗さが９ｎｍ以下であり、
    　　平均表面粗さが、１ｎｍ以下である請求項１に記載の紫外発光素子。
  3. 　前記ｐ型クラッド層は、前記Ａｌ組成比ｚが０．１７以上０．２７以下である請求項１又は２に記載の紫外発光素子。
  4. 　前記ｐ型クラッド層の厚さを前記ｐ型電子ブロック層の厚さで割った値が０．４以上である請求項１又は２に記載の紫外発光素子。
  5. 　前記ｎ型半導体層の表面は、平均表面粗さが、１ｎｍ以下である請求項１又は２に記載の紫外発光素子。
  6. 　前記ｎ型半導体層の（１０－１２）面のＸ線回折での半値幅が３５０秒以下である請求項１又は２に記載の紫外発光素子。
  7. 　前記ｎ型半導体層は、
    　　前記Ａｌ組成比ｘが０．２以上０．３５以下であり、
    　前記ｐ型クラッド層の前記Ａｌ組成比ｚは前記ｎ型半導体層の前記Ａｌ組成比ｘ以下である請求項１又は２に記載の紫外発光素子。
  8. 　反射電極を更に備え、
    　前記反射電極は、前記ｐ型ＧａＮコンタクト層における、前記ｐ型クラッド層に対向する側の面とは反対側の面上に配置されている請求項１又は２に記載の紫外発光素子。
  9. 　発光中心波長が３３１ｎｍ以上３４９ｎｍ以下である請求項１又は２に記載の紫外発光素子。
  10. 　Ａｌ組成比ｘを有するＡｌｘＧａ１－ｘＮからなるｎ型半導体層を形成するｎ型半導体層形成工程、
    　量子井戸型発光層を形成する発光層形成工程、
    　Ａｌ組成比ｙを有するＡｌｙＧａ１－ｙＮからなるｐ型電子ブロック層を形成するｐ型電子ブロック層形成工程、
    　Ａｌ組成比ｚを有するＡｌｚＧａ１－ｚＮからなるｐ型クラッド層を形成するｐ型クラッド層形成工程、及び、
    　ｐ型ＧａＮコンタクト層を形成するｐ型ＧａＮコンタクト層形成工程を含み、
    　前記ｎ型半導体層形成工程、前記発光層形成工程、前記ｐ型電子ブロック層形成工程、前記ｐ型クラッド層形成工程、及び、前記ｐ型ＧａＮコンタクト層形成工程をこの順に行い、
    　前記ｐ型電子ブロック層形成工程は、
    　　前記Ａｌ組成比ｙを０．３５以上０．４５以下とし、
    　　前記ｐ型電子ブロック層の厚さを１１ｎｍ以上７０ｎｍ以下とし、
    　前記ｐ型電子ブロック層形成工程とｐ型クラッド層形成工程とは、前記ｐ型電子ブロック層と前記ｐ型クラッド層との合計厚さを７３ｎｍ以上１００ｎｍ以下とし、
    　前記ｐ型ＧａＮコンタクト層形成工程は、前記ｐ型ＧａＮコンタクト層の厚さを、５ｎｍ以上１５ｎｍ以下とする紫外発光素子の製造方法。
  11. 　前記ｐ型ＧａＮコンタクト層形成工程は、
    　　前記ｐ型ＧａＮコンタクト層の表面の最大表面粗さを９ｎｍ以下とし、
    　　前記ｐ型ＧａＮコンタクト層の表面の平均表面粗さを、１ｎｍ以下とする請求項１０に記載の紫外発光素子の製造方法。
  12. 　前記ｐ型ＧａＮコンタクト層上にｐ側電極を形成するｐ側電極形成工程を更に含む請求項９又は１０に記載の紫外発光素子の製造方法。
     
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150243841A1 (en) * 2014-02-22 2015-08-27 Sensor Electronic Technology, Inc. Semiconductor Structure with Stress-Reducing Buffer Structure
JP2017050439A (ja) * 2015-09-03 2017-03-09 豊田合成株式会社 紫外発光素子およびその製造方法
JP2021072376A (ja) * 2019-10-31 2021-05-06 日機装株式会社 半導体発光素子および半導体発光素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150243841A1 (en) * 2014-02-22 2015-08-27 Sensor Electronic Technology, Inc. Semiconductor Structure with Stress-Reducing Buffer Structure
JP2017050439A (ja) * 2015-09-03 2017-03-09 豊田合成株式会社 紫外発光素子およびその製造方法
JP2021072376A (ja) * 2019-10-31 2021-05-06 日機装株式会社 半導体発光素子および半導体発光素子の製造方法

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