CN114664986A - 氮化物半导体发光元件及其制造方法 - Google Patents

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Abstract

本发明提供一种发光效率高的氮化物半导体发光元件。多个势垒层中位于第一势阱层之间的至少一个势垒层和多个势垒层中位于第二势阱层之间的至少一个势垒层包含含有n型杂质的第一势垒层、和含有n型杂质浓度比第一势垒层低的n型杂质且位于比第一势垒层靠p侧氮化物半导体层侧的第二势垒层，位于第一势阱层之间的第一势垒层的n型杂质浓度比位于第二势阱层之间的第一势垒层的n型杂质浓度高，多个势垒层中位于第一势阱层之间的势垒层的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差比多个势垒层中位于第二势阱层之间的势垒层的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差大。

Description

氮化物半导体发光元件及其制造方法
技术领域
本公开涉及氮化物半导体发光元件及其制造方法。
背景技术
专利文献1记载有一种半导体发光元件，其包含n型半导体层、具有活性层的中间层、p型半导体层，且在多个势阱层之间设有势垒层。
现有技术文献
专利文献
专利文献1：国际公开第2019/106931号
发明内容
发明所要解决的课题
在上述氮化物发光元件的发光效率中，有改善发光效率的余地。因此，本公开的目的在于，提供一种实现了发光效率的提高的氮化物半导体发光元件及其制造方法。
用于解决课题的技术方案
为了实现以上目的，本公开的氮化物半导体发光元件包含n侧氮化物半导体层、p侧氮化物半导体层、设置于所述n侧氮化物半导体层和所述p侧氮化物半导体层之间的活性层，其中，
所述活性层具有包含势阱层和势垒层的多个层叠部，
所述势阱层包含多个第一势阱层、和位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层，
多个所述势垒层中位于所述第一势阱层之间的至少一个所述势垒层、和多个所述势垒层中位于所述第二势阱层之间的至少一个所述势垒层包含含有n型杂质的第一势垒层、和含有n型杂质浓度比所述第一势垒层低的n型杂质且位于比所述第一势垒层靠所述p侧氮化物半导体层侧的第二势垒层，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度高，
多个所述势垒层中位于所述第一势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差比多个所述势垒层中位于所述第二势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差大。
另外，本公开的氮化物半导体发光元件的制造方法具有：
形成n侧氮化物半导体层的工序；
在形成所述n侧氮化物半导体层的工序之后，形成具有包含势阱层和势垒层的多个层叠部的活性层的工序；
在形成所述活性层的工序之后，形成p侧氮化物半导体层的工序，
形成所述活性层的工序包含形成多个所述势垒层的工序和形成多个所述势阱层的工序，
形成多个所述势垒层的工序分别具有形成含有n型杂质的第一势垒层的工序和形成第二势垒层的工序，该第二势垒层含有n型杂质浓度比所述第一势垒层低的n型杂质，且位于比所述第一势垒层靠所述p侧氮化物半导体层侧，
形成多个所述势阱层的工序具有形成多个第一势阱层的工序、和形成位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层的工序，
在形成多个所述势垒层的工序中，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度形成为比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度高，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差形成为比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差大。
另外，本公开的氮化物半导体发光元件的制造方法具有：
形成n侧氮化物半导体层的工序；
在形成所述n侧氮化物半导体层的工序之后，形成具有包含势阱层和势垒层的多个层叠部的活性层的工序；
在形成所述活性层的工序之后，形成p侧氮化物半导体层的工序，
形成所述活性层的工序包含形成多个所述势垒层的工序和形成多个所述势阱层的工序，
形成多个所述势垒层的工序分别具有一边供给n型杂质气体一边形成第一势垒层的工序、和一边以比所述第一势垒层的形成少的流量供给n型杂质气体一边形成位于比所述第一势垒层靠所述p侧氮化物半导体层侧的第二势垒层的工序，
形成多个所述势阱层的工序具有形成多个第一势阱层的工序、和形成位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层的工序，
在形成多个所述势垒层的工序中，使形成位于所述第一势阱层之间的所述第一势垒层时的n型杂质气体的流量比形成位于所述第二势阱层之间的所述第一势垒层时的n型杂质气体的流量多。
发明效果
根据以上那样构成的本公开的氮化物半导体发光元件，能够实现发光效率的提高。
另外，根据本公开的氮化物半导体发光元件的制造方法，能够制造发光效率高的氮化物半导体发光元件。
附图说明
图1是表示本公开的氮化物半导体发光元件的结构的剖视图。
图2是表示本公开的第一实施方式的氮化物半导体发光元件的活性层的结构的示意图。
图3是表示本公开的第二实施方式的氮化物半导体发光元件的活性层的结构的示意图。
图4是表示本公开的氮化物半导体发光元件的制造工序的工序流程图。
具体实施方式
认为包含交替层叠了势阱层和势垒层的多量子阱结构的活性层的半导体发光元件通过在势垒层中掺杂n型杂质，能够减小发光元件的电阻，降低正向电压。但是，当势垒层的n型杂质浓度升高时，从p侧半导体层供给的空穴就容易在活性层中的靠近p侧半导体层的势阱层被大量消耗。其结果，因为空穴难以供给到活性层中的靠近中央的势阱层，所以存在难以提高发光效率之类的课题。
本公开的发明是基于上述见解进行了深入研究所得的结果，是调节势垒层的n型杂质浓度而作为整体提高发光效率的发明。
作为有效发挥该功能的活性层的具体结构，具有包含势阱层和势垒等的多个层叠部，势阱层包含位于n侧氮化物半导体层侧的多个第一势阱层和位于p侧氮化物半导体层侧的多个第二势阱层，多个势垒层分别包含第一势垒层和位于比第一势垒层靠p侧氮化物半导体层侧的第二势垒层。
第一势垒层包含n型杂质。关于该第一势垒层的n型杂质浓度，位于第一势阱层之间的第一势垒层的n型杂质浓度比位于第二势阱层之间的第一势垒层的n型杂质浓度高。另外，第二势垒层包含比第一势垒层低的n型杂质。
关于这些第一势垒层和第二势垒层的n型杂质浓度的关系，将位于第一势阱层之间的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差设定为比位于第二势阱层之间的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差大。通过这样设定n型杂质浓度，空穴能够容易地被供给到活性层的靠近中央的势阱层。其结果，即使在活性层的靠近中央的势阱层，也能够高效地使电子和空穴再结合，因此，能够增加易助于发光的势阱层，所以能够改善发光效率。另外，因为能够抑制半导体层的结晶性的变差，所以能够改善发光效率。
下面，对更具体的方式进行详细说明。此外，在后述的本实施方式的氮化物半导体发光元件中，作为氮化物半导体，可举出III－V族氮化物半导体(InXAlYGa1-X-YN(0≦X，0≦Y，X+Y≦1))，也可以使用B作为III族元素的一部分，还可以是用P、As、Sb取代了V族元素N的一部分的混晶。这些氮化物半导体层例如可通过有机金属气相生长法(MOCVD)、氢化物气相生长法(HVPE)、分子束外延生长法(MBE)等来形成。
另外，作为本实施方式的氮化物半导体发光元件，以活性层具备含有较多In的势阱层的、发光峰值波长为500nm以上的氮化物半导体发光元件(例如，由InGaN构成的势阱层中In的比率为20.0～28.0％左右的发绿色光的发光元件)为例进行说明。此外，发光峰值波长不限定于上述波长。另外，在本说明书中，在使用字符并记载为A～B时，包含字符为A的情况和字符为B的情况。
－关于氮化物半导体发光元件－
＜＜第一实施方式＞＞
下面，参照图1及图2对本公开的第一实施方式的氮化物半导体发光元件进行说明。本实施方式的氮化物半导体发光元件100包含基板1、设置于基板1上的n侧氮化物半导体层10、p侧氮化物半导体层20、位于n侧氮化物半导体层10和p侧氮化物半导体层20之间的活性层5。n侧氮化物半导体层10包含基底层2、n侧接触层3、n侧超晶格层4。p侧氮化物半导体层20包含p型势垒层6和p侧接触层7。首先，对本公开的氮化物半导体发光元件的活性层5进行说明，之后，对基板1、n侧氮化物半导体层10及p侧氮化物半导体层20依次进行描述。
(活性层5)
活性层5包含多个层叠部5bw，该多个层叠部5bw包含势阱层和势垒层。在图2的方式中，例示了具备四个在势垒层上层叠有势阱层的层叠部5bw的层叠结构。
作为一例，势阱层可以使用含有In的氮化物半导体，通过适当设定In组成比，能够发出蓝色～绿色光。例如，在使用InXAlYGa1-X-YN(0≦X，0≦Y，X+Y≦1)的情况下，通过将In组成比x设为所期望量，能够将氮化物半导体发光元件的发光峰值波长设为430nm～570nm的范围，例如为了发出绿色光而设为500nm～570nm的范围。
活性层5中的势阱层(参照图2)包含位于n侧氮化物半导体层10侧的多个第一势阱层5w1(图示例子中为两个)、和位于比多个第一势阱层5w1靠p侧氮化物半导体层20侧的多个第二势阱层5w2(图示例子中为两个)。此外，为了抑制相对于第一势阱层5w1及第二势阱层5w2的InGaN的分解，也可以在各势阱层之上层叠中间层5c。
第一势阱层5w1也可以是与比第一势阱层5w1靠p侧氮化物半导体层20侧的势阱层相比抑制了对发光的贡献的层。第一势阱层5w1的膜厚例如设定为0.5～4.0nm的范围，优选为1.0～2.5nm的范围，更优选为1.2～1.9nm的范围。在图2所示的方式中，设为1.6nm。
第二势阱层5w2是使经由第一势阱层5w1供给的电子和从p侧氮化物半导体层20供给的空穴高效地再结合并以高的输出进行发光的层。第二势阱层5w2也可以比第一势阱层5w1厚。通过使第二势阱层5w2比第一势阱层5w1厚，而在易助于发光的第二势阱层中，能够使许多电子和空穴再结合。第二势阱层5w2的膜厚例如设定为1.5～5.5nm的范围，优选为2.0～4.0nm的范围，更优选为2.5～3.2nm的范围。在图2所示的方式中，设为3.0nm。
活性层5中的势垒层由在势阱层中封闭有载流子那样的材料构成，例如，也可以由带隙比势阱层宽的GaN、InGaN或AlGaN等构成。势垒层以被势阱层夹持的方式存在，包含位于n侧氮化物半导体层10侧的第一势垒层5b1、和位于比第一势垒层5b1靠p侧氮化物半导体层20侧的第二势垒层5b2。
第一势垒层5b1含有n型杂质。第一势垒层5b1通过含有n型杂质，能够降低发光元件的正向电压。n型杂质例如可以包含Si或Ge，在本实施方式中，设为Si。关于该第一势垒层5b1的n型杂质浓度，位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度比位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度高。位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度例如可以设定为1.0×1017～1.0×1019/cm3的范围，优选为3.0×1017～5.0×1018/cm3的范围，更优选为5.0×1017～2.0×1018/cm3的范围，位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度例如可以设定为1.0×1017～1.0×1019/cm3的范围，优选为3.0×1017～5.0×1018/cm3的范围，更优选为4.0×1017～1.0×1018/cm3的范围。在作为一例表示的图2的方式中，位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度为1.3×1018/cm3，位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度为8.8×1017/cm3。
进而，位于第一势阱层5w1之间的第一势垒层5b1的膜厚可以比位于第二势阱层5w2之间的第一势垒层5b1的膜厚厚。通过使位于第一势阱层5w1之间的第一势垒层5b1的膜厚比位于第二势阱层5w2之间的第一势垒层5b1的膜厚厚，而能够容易地向易助于发光的第二势阱层5w2及活性层的靠近中央的势阱层供给空穴。位于第一势阱层5w1之间的第一势垒层5b1的膜厚例如可以设定为5～30nm的范围，优选为10～25nm的范围，更优选为14～18nm的范围，位于第二势阱层5w2之间的第一势垒层5b1的膜厚例如可以设定为5～30nm的范围，优选为6～16nm的范围，更优选为8～11nm的范围。在作为一例表示的图2的方式中，位于第一势阱层5w1之间的第一势垒层5b1的膜厚为15.8nm，位于第二势阱层5w2之间的第一势垒层5b1的膜厚为9.5nm。
第二势垒层5b2含有n型杂质浓度比第一势垒层5b1低的n型杂质。另外，通过将位于第一势阱层5w1之间的第二势垒层5b2设为非掺杂的半导体层，而能够抑制位于第一势阱层5w1之间的第二势垒层5b2及其以后形成的半导体层的结晶性的变差。另一方面，位于第二势阱层5w2之间的第二势垒层5b2的n型杂质浓度例如可以设定为1.0×1017～1.0×1019/cm3的范围，优选为2.0×1017～1.0×1018/cm3的范围，更优选为3.0×1017～8.0×1017/cm3的范围。在作为一例表示的图2的方式中，位于第二势阱层5w2之间的第二势垒层5b2的n型杂质浓度为6.3×1017/cm3。此外，非掺杂的半导体层是指在形成半导体层时不供给n型杂质气体而形成的半导体层。因此，关于在形成半导体层时即使不供给n型杂质气体也能够混入在反应炉内的气氛中存在的n型杂质的半导体层，也是指非掺杂的半导体层。例如，所谓非掺杂的半导体层，是指n型杂质的浓度为1.7×1017/cm3以下。
进而，位于第一势阱层5w1之间的第二势垒层5b2的膜厚例如可以设定为0.5～5.0nm的范围，优选为0.5～1.5nm的范围，更优选为0.5～0.8nm的范围，位于第二势阱层5w2之间的第二势垒层5b2的膜厚例如可以设定为0.5～5.0nm的范围，优选为0.5～1.5nm的范围，更优选为0.5～0.8nm的范围。在作为一例表示的图2的方式中，位于第一势阱层5w1之间的第二势垒层5b2的膜厚及位于第二势阱层5w2之间的第二势垒层5b2的膜厚均为0.6nm。此外，关于膜厚，不限定于该例，可以设为互不相同的膜厚。
关于这种第一势垒层5b1和第二势垒层5b2的n型杂质浓度的关系，将位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差设定为比位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差大。在作为一例表示的图2的方式中，位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差为1.3×1018/cm3(第一势垒层：1.3×1018/cm3，第二势垒层：非掺杂的半导体层)，位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差为2.5×1017/cm3(第一势垒层：8.8×1017/cm3，第二势垒层：6.3×1017/cm3)。
在此，关于设定为上述n型杂质浓度的理由，考虑活性层中的价电子带的能带进行说明。在作为势垒层，包含非掺杂的半导体层即势垒层的结构的价电子带的能带中，因为势阱层的能级和势垒层的能级之差大，所以空穴难以跨越势垒层。其结果，在活性层的靠近中央的势阱层中，难以供给空穴。
另一方面，作为位于第二势阱层5w2之间的势垒层，包含含有n型杂质的第一势垒层5b1及含有比第一势垒层5b1低的n型杂质的第二势垒层5b2的结构的价电子带的能带在势阱层和势垒层的相邻位置，能级下降，能够使势阱层的能级和势垒层的能级之差比势垒层为非掺杂的半导体层的情况小。其结果，因为空穴容易跨越势垒层，所以即使在活性层的靠近中央的势阱层中，也能够容易供给电子，提高发光效率。进而，在位于第一势阱层5w1之间的势垒层中，通过使向第二势垒层5b2掺杂的n型杂质的量为非掺杂、或者比位于第二势阱层5w2之间的第二势垒层5b2少，而抑制因n型杂质被掺杂于半导体层所带来的半导体层的结晶性的变差。其结果，位于第一势阱层之间的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差比位于第二势阱层之间的第一势垒层的n型杂质浓度和第二势垒层的n型杂质浓度之差大。
接着，对本公开的氮化物半导体发光元件的活性层5以外的结构进行说明。
(非掺杂半导体层5u)
在p侧氮化物半导体层20和最靠近该p侧氮化物半导体层20的第二势阱层5w2之间也可以设置非掺杂半导体层5u。通过设置非掺杂半导体层5u，而能够防止p型杂质从p侧氮化物半导体层20向活性层5扩散，能够抑制发光元件的可靠性的变差。非掺杂半导体层5u的材料只要是适当抑制p型杂质扩散的材料即可，从层形成的容易性的观点来看，也可以使用与第一势垒层及第二势垒层相同的材料(GaN、InGaN或AlGaN等)。此外，也可以为不同的材料。非掺杂半导体层5u的膜厚例如可以设定为0.5～15nm的范围，优选为2～10nm的范围，更优选为4～6nm的范围。
(基板1)
基板1(参照图1)例如可使用以C面、R面及A面中的任一面为主面的蓝宝石或尖晶石(MgA12O4)那样的绝缘性基板。其中，在氮化物半导体发光元件100使用氮化物半导体的情况下，优选使用以C面为主面的蓝宝石基板。另外，作为基板1，也可以使用SiC(包含6H、4H、3C)、ZnS、ZnO、GaAs、Si等。也可以最终不具备基板1。
(n侧氮化物半导体层10)
如图1所示，n侧氮化物半导体层10从基板1侧起依次包含基底层2、n侧接触层3、n侧超晶格层4。n侧氮化物半导体层10包含至少一个含有n型杂质的n型半导体层。作为n型杂质，例如可使用Si或Ge等。
基底层2设置于基板1和n侧接触层3之间。通过设置基底层2，而能够在基底层2的上表面形成结晶性高的n侧接触层3。基底层2例如可以是AlGaN或GaN。此外，可以在基底层2和基板1之间形成缓冲层。缓冲层是用于抑制基板1和基底层2之间的晶格失配的层，例如，可使用非掺杂的AlGaN或GaN。
n侧接触层3设置于基底层2的上表面，至少一部分含有n型杂质。如图1所示，在n侧接触层3的上表面形成有n电极8。为了从n电极8向活性层5供给电子，n侧接触层3优选掺杂有较高浓度的n型杂质。n侧接触层3的n型杂质浓度例如可设为6×1018/cm3～1×1019/cm3。n侧接触层3优选由GaN、AlGaN、AlN或InGaN构成。n侧接触层3也可以采用层叠结构，例如，可以交替层叠非掺杂的GaN和掺杂有n型杂质的GaN。n侧接触层3的膜厚例如可以为5μm～20μm。
n侧超晶格层4设置于n侧接触层3的上表面。通过设置n侧超晶格层4，能够抑制n侧接触层3和活性层5之间的晶格弛豫，使活性层5的结晶性良好。n侧超晶格层4具有交替层叠晶格常数不同的半导体层的结构。n侧超晶格层4例如包含n对单一对，该单一对包含一个非掺杂的InGaN层和一个非掺杂的GaN层。n侧超晶格层4的对数n例如可以设定为10个～40个的范围，优选为15个～35个的范围，进一步优选为25个～35个的范围。
(p侧氮化物半导体层20)
如图1所示，p侧氮化物半导体层20从活性层5侧起依次包含p型势垒层6和p侧接触层7。p侧氮化物半导体层20包含至少一个含有p型杂质的p型半导体层。作为p型杂质，例如可使用Mg等。
p型势垒层6位于p侧氮化物半导体层20中最靠近活性层5的位置。p型势垒层6是为封闭电子而设置的层，例如，可以由含有Mg等p型杂质的GaN、AlGaN等构成。p型势垒层6的带隙能比活性层5的第一势垒层5b1的带隙能大。作为p型势垒层6的膜厚的一例，例如可以设为10nm～50nm。p型势垒层6的p型杂质浓度例如可以设为2×1020/cm3～6×1020/cm3。
p侧接触层7是在上表面形成p电极9的层。p侧接触层7例如可以由含有Mg等p型杂质的GaN、AlGaN等构成。作为p侧接触层7的膜厚的一例，例如可以设为10nm～150nm的厚度。
如上所说明，根据本实施方式的氮化物半导体发光元件100，空穴能够被容易供给到活性层的靠近中央的势阱层。其结果，即使在活性层的靠近中央的势阱层中，也能够高效地使电子和空穴再结合，因此能够改善发光效率。另外，能够抑制半导体层的结晶性的变差。
＜＜第二实施方式＞＞
接着，参照图3对本公开的第二实施方式进行说明。此外，关于与第一实施方式相同的结构(基板1、设置于基板1之上的基底层2、n侧氮化物半导体层10及p侧氮化物半导体层20)，省略说明。
第二实施方式的活性层的势阱层例如图3所示，可以构成为第一势阱层5w1为两个，第二势阱层5w2为三个。即，第二势阱层5w2的数量比第一势阱层5w1的数量多。此外，如果有助于发光的第二势阱层5w2的数量比第一势阱层5w1的数量多，则第一势阱层5w1及第二势阱层5w2的数量不限定于该数量。例如，也可以将第一势阱层5w1设为五个，将第二势阱层5w2设为八个。通过设为这种层结构，从而易助于发光的第二势阱层5w2的数量多，因此，能够由第二势阱层5w2产生更多的发光。
另外，在本实施方式中，在位于最靠p侧氮化物半导体层20侧的第一势阱层5w1和位于最靠n侧氮化物半导体层10侧的第二势阱层5w2之间可以包含第三势垒层5b3、和位于比第三势垒层5b3靠p侧氮化物半导体层20侧的第四势垒层5b4(参照图3)。
第三势垒层5b3含有n型杂质。第三势垒层5b3的n型杂质浓度例如可以设定为1.0×1017～1.0×1019/cm3的范围，优选为2.0×1017～1.0×1018/cm3的范围，更优选为3.0×1017～8.0×1017/cm3的范围。在作为一例表示的图3的方式中，第三势垒层5b3的n型杂质浓度为6.3×1017/cm3。另外，第三势垒层5b3的膜厚例如可以设定为5～30nm的范围，优选为10～20nm的范围，更优选为13～16nm的范围。在作为一例表示的图3的方式中，第三势垒层5b3的膜厚为15.75nm。
第四势垒层5b4含有n型杂质。第四势垒层5b4的n型杂质浓度例如可以设定为1.0×1017～1.0×1019/cm3的范围，优选为2.0×1017～1.0×1018/cm3的范围，更优选为3.0×1017～8.0×1017/cm3的范围。在作为一例表示的图3的方式中，第四势垒层5b4的n型杂质浓度为6.3×1017/cm3。另外，第四势垒层5b4的膜厚例如可设定为0.5～5.0nm的范围，优选为0.5～1.5nm的范围，更优选为0.5～0.8nm的范围。在作为一例表示的图3的方式中，第四势垒层5b4的膜厚为0.6nm。
在本实施方式中，第三势垒层5b3的膜厚可以比位于第二势阱层5w2之间的第一势垒层5b1的膜厚厚。在作为一例表示的图3的方式中，第三势垒层5b3的膜厚为15.8nm，与之相对，位于第二势阱层5w2之间的第一势垒层5b1的膜厚为9.5nm。通过使第三势垒层5b3的膜厚比位于第二势阱层5w2之间的第一势垒层5b1厚，能够相对于第三势垒层5b3及第三势垒层5b3以后的层提高结晶性。此外，结晶性的评价例如可根据X射线衍射光谱(XRD)来分析。测定对象的层在结晶性高的情况下出现尖锐的衍射峰，在结晶性低的情况下出现宽的衍射峰。
进而，在本实施方式中，第三势垒层5b3的n型杂质浓度比位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度低。通过使第三势垒层5b3的n型杂质浓度比位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度低，能够相对于第三势垒层5b3及第三势垒层5b3以后的层提高结晶性。在作为一例表示的图3的方式中，第三势垒层5b3的n型杂质浓度为6.3×1017/cm3，与之相对，位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度为1.3×1018/cm3。此外，为了容易向易助于发光的第二势阱层5w2及活性层的靠近中央的势阱层供给空穴，位于第一势阱层5w1之间的第二势垒层5b2优选为非掺杂的半导体层。
另外，与实施方式一同样，在p侧氮化物半导体层20和最靠近该p侧氮化物半导体层20的第二势阱层5w2之间可以设置非掺杂半导体层5u。
－关于氮化物半导体发光元件的制造方法－
如图4所示，本公开的氮化物半导体发光元件的制造方法具备n侧氮化物半导体层形成工序、活性层形成工序、p侧氮化物半导体层形成工序、电极形成工序。n侧氮化物半导体层形成工序具备基底层形成工序、n侧接触层形成工序、n侧超晶格层形成工序。p侧氮化物半导体层形成工序具备p型势垒层形成工序、p侧接触层形成工序。下面，按照本公开的氮化物半导体发光元件的制造方法的工序的顺序进行说明。具体而言，按照制造图3的方式的方法进行说明。
(n侧氮化物半导体层形成工序)
·基底层形成工序
首先，例如，通过有机金属气相生长法(MOCVD)，在由蓝宝石构成的基板1的C面之上形成基底层2。也可以在形成基底层2之前，在基板1之上形成缓冲层，并经由缓冲层形成基底层2。在此，缓冲层例如通过将生长温度设为600℃以下，且原料气体使用TMA(三甲基铝)、TMG(三甲基镓)、氨等，使AlGaN在基板1上生长来形成。另外，基底层2例如通过原料气体使用TMG、氨，使GaN层在缓冲层之上生长来形成。
·n侧接触层形成工序
在n侧接触层形成工序中，通过层叠掺杂有n型杂质的GaN层，来形成n侧接触层3。在使掺杂有n型杂质的GaN层生长的情况下，可使用TMG、氨作为原料气体，可使用甲硅烷作为n型杂质气体。n侧接触层3的生长温度例如可以设为1150℃。
·n侧超晶格层形成工序
在n侧超晶格层形成工序中，通过交替地层叠非掺杂的GaN层和非掺杂的InGaN层，形成n侧超晶格层4。n侧超晶格层4的生长温度优选比n侧接触层3的生长温度低，例如，可将生长温度设为910℃左右。在使非掺杂的GaN层生长的情况下，可使用TEG(三乙基镓)、氨等作为原料气体。另外，在使非掺杂的InGaN层生长的情况下，可使用TEG、TMI(三甲基铟)，氨等作为原料气体。此外，在使非掺杂的GaN层生长时，也可以使用含有H2的气体作为载气。通过使用这种气体作为载气，能够降低GaN层的表面的V形坑。在此，V形坑是指因形成于半导体层的错位而在半导体层的表面产生的凹状的坑。
(活性层形成工序)
·势垒层形成工序
势垒层形成工序具有形成含有n型杂质的第一势垒层的工序和形成位于比第一势垒层靠p侧氮化物半导体层侧的第二势垒层的工序。
形成第一势垒层的工序将形成温度设为910℃以上且1010℃以下，形成含有n型杂质的第一势垒层。为了使第一势垒层含有n型杂质，可以使用甲硅烷作为n型杂质气体，形成含有n型杂质的GaN。为了将位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度设为5.0×1017/cm3以上且2.0×1018/cm3以下，可以将气体流量设为约7sccm，且将腔室内的压力设为约600Torr。另外，为了将位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度设为4.0×1017/cm3以上且1.0×1018/cm3以下，可以将气体流量设为约5sccm，且将腔室内的压力设为约600Torr。即，在形成第一势垒层的工序中，以位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度比位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度高的方式形成势垒层。
形成第二势垒层的工序将形成温度设为780℃以上且830℃以下，形成含有n型杂质的第二势垒层。即，形成第二势垒层的工序与形成第一势垒层的工序相比，降低了势垒层的形成温度。另外，在第二势垒层的形成中，可使n型杂质气体的流量比第一势垒层的形成中的n型杂质气体的流量少。在此，在形成位于第一势阱层5w1之间的第二势垒层5b2的情况下，可以形成非掺杂的半导体层。另一方面，在形成位于第二势阱层5w2之间的第二势垒层5b2的情况下，为了含有n型杂质，可以使用甲硅烷来形成含有n型杂质的GaN。为了将位于第二势阱层5w2之间的第二势垒层5b2的n型杂质浓度设为3.0×1017/cm3以上且8.0×1017/cm3以下，可以将气体流量设为约1sccm，且将腔室内的压力设为约600Torr。
这样，在势垒层形成工序中，关于第一势垒层5b1和第二势垒层5b2的n型杂质浓度的关系，以使位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差比位于第二势阱层5w2之间的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差大的方式形成势垒层。
另外，作为设定上述第一势垒层5b1和第二势垒层5b2的n型杂质浓度关系的其他方法，也可以使形成位于第一势阱层之间的第一势垒层时的n型杂质气体的流量比形成位于第二势阱层之间的第一势垒层时的n型杂质气体的流量多。
另外，通过相对于以较高温(910℃以上且1010℃以下)形成的第一势垒层5b1层叠以较低温(780℃以上且830℃以下)形成的第二势垒层5b2，而在其上形成势阱层，由此能够抑制势阱层的结晶性的变差。对该理由进行说明。势垒层为了抑制结晶性变差，需要在较高温下形成。另一方面，在势阱层的形成中，为了抑制III族元素的脱离，需要使其在比势垒层更低的温度下生长。在形成了势垒层之后，在中断半导体层的形成而降温到了适合势阱层形成的温度的情况下，有可能产生因中断半导体层的形成所引起的晶体缺陷。因此，认为在较高温下形成了势垒层之后，由在较低温下形成的势垒层掩埋因中断半导体层形成而产生的晶体缺陷，由此能够抑制结晶性的变差。其结果，能够抑制由结晶性的变差引起的发光效率的降低。进而，如上所述，通过在势垒层中掺杂n型杂质，能够减小势阱层的能级和势垒层的能级之差。即使在较低温下形成的势垒层的形成中，也能够通过掺杂n型杂质，进一步减小势阱层的能级和势垒层的能级之差。另外，通过以比在较高温下形成的势垒层低的浓度掺杂n型杂质，既能够减小势阱层的能级和势垒层的能级之差，又能够抑制由掺杂n型杂质引起的结晶性的变差。
另外，作为用于制造上述第二实施方式的势垒层形成工序，可以包含如下工序，即，在位于最靠近p侧氮化物半导体层侧的第一势阱层5w1和位于最靠近n侧氮化物半导体层侧的第二势阱层5w2之间形成第三势垒层5b3、以及位于比第三势垒层5b3靠p侧氮化物半导体层侧的第四势垒层5b4。
形成第三势垒层5b3的工序将形成温度设为910℃以上且1010℃以下，形成含有n型杂质的第三势垒层5b3。为了使第三势垒层5b3含有n型杂质，可以使用甲硅烷作为n型杂质气体，形成含有n型杂质的GaN。为了将第三势垒层5b3的n型杂质浓度设为5.0×1017/cm3以上且2.0×1018/cm3以下，且将其膜厚制成13nm以上且16nm以下，可以将气体流量设为约3sccm，且将腔室内的压力设为约600Torr。
形成第四势垒层5b4的工序将形成温度设为780℃以上且830℃以下，形成含有n型杂质的第四势垒层5b4。为了使第四势垒层5b4含有n型杂质，可以使用甲硅烷作为n型杂质气体，形成含有n型杂质的GaN。为了将第四势垒层5b4的n型杂质浓度设为5.0×1017/cm3以上且2.0×1018/cm3以下，且将其膜厚制成0.5nm以上且0.8nm以下，可以将气体流量设为约1sccm，且将腔室内的压力设为约600Torr。
这样，将第三势垒层5b3的膜厚形成得比位于第二势阱层5w2之间的第一势垒层5b1的膜厚厚，且将第三势垒层5b3的n型杂质浓度形成得比位于第一势阱层5w1之间的第一势垒层的n型杂质浓度低。由此，能够相对于第三势垒层5b3及第三势垒层5b3以后的层提高结晶性。
另外，作为势垒层形成工序，可以在p侧氮化物半导体层和最靠近该p侧氮化物半导体层的第二势阱层5w2之间形成非掺杂半导体层5u。通过形成非掺杂半导体层5u，能够抑制p型杂质向活性层5扩散。
非掺杂半导体层5u的形成工序是相对于形成位于最靠近p侧的第一势垒层5b1的工序，不供给n型杂质气体而形成非掺杂的半导体层的工序，形成温度、n型杂质气体以外的气体流量、腔室内的压力可设为实质上与形成第一势垒层5b1的工序相同。
·势阱层形成工序
势阱层形成工序具有形成多个第一势阱层的工序和形成位于比多个第一势阱层5w1靠p侧氮化物半导体层侧的多个第二势阱层的工序。
就形成第一势阱层的工序而言，原料气体使用TEG(三乙基镓)、TMI、氨，将温度设为780～830℃，形成InGaN。另外，就形成第二势阱层的工序而言，原料气体使用TEG、TMI、氨，将温度设为780～830℃，形成InGaN，第二势阱层5w2的数量形成为比第一势阱层5w1的数量多。这样，因为以易助于发光的第二势阱层5w2的数量增多的方式形成势阱层，所以能够由第二势阱层5w2产生更多的发光。
(p侧氮化物半导体层形成工序)
·p型势垒层形成工序
在p型势垒层形成工序中，例如，使用TEG、TMA、氨作为原料气体，使用Cp2Mg(双环戊二烯基镁)作为p型杂质气体，形成含有p型杂质的AlGaN层作为p型势垒层6。
·p侧接触层形成工序
在p侧接触层形成工序中，例如，使用TMG、TMA、氨作为原料气体，使由非掺杂的GaN构成的层生长。之后，通过使用TMG、TMA、氨作为原料气体，且使用Cp2Mg(双环戊二烯基镁)作为p型杂质气体，使含有p型杂质的GaN层生长，从而在由该非掺杂的GaN构成的层上形成p侧接触层7。p侧接触层7的杂质浓度优选比p型势垒层6高。
在通过上述工序使各半导体层生长之后，在氮气氛中，在反应炉内以例如700℃左右的温度对晶片进行退火。
(电极形成工序)
在退火后，去除p侧氮化物半导体层20的一部分、活性层5、n侧氮化物半导体层10的一部分，使n侧接触层3的表面的一部分露出。
之后，在p侧接触层7的表面的一部分形成p电极9，且在露出的n侧接触层3的表面的一部分形成n电极8。经过如上所述的工序，制作出氮化物半导体发光元件100。
如上所述，根据本实施方式的氮化物半导体发光元件的制造方法，能够制造改善了发光效率的氮化物半导体发光元件。
【实施例】
对表示本公开一个最佳实施例的氮化物半导体发光元件进行说明。作为基板1，使用蓝宝石基板。在基板1的上表面形成非掺杂的AlGaN层即缓冲层。在缓冲层之上形成基底层2。
在基底层2的上表面形成n侧接触层3。n侧接触层3是掺杂有作为n型杂质的Si的GaN层。n侧接触层3的厚度制成约8μm。
在n侧接触层3的上表面形成n侧超晶格层4。首先，形成厚度约80nm的掺杂有Si的GaN层。接着，形成27对厚度约3nm的非掺杂的GaN层和厚度约1.5nm的非掺杂的InGaN层的对。接着，形成3对厚度约3nm的非掺杂的GaN层和厚度约1.5nm的掺杂有Si的InGaN层的对。最后，形成6对厚度约10nm的掺杂有Si的AlGaN层和厚度约1nm的掺杂有Si的InGaN层的对。通过形成这些半导体层，形成包含多个半导体层的n侧超晶格层4。
在n侧超晶格层4的上表面形成活性层5。
首先，形成厚度约6nm的掺杂有Si的InGaN层、厚度约2.3nm的非掺杂的GaN层作为势垒层、厚度约0.6nm的非掺杂的GaN层作为势垒层、厚度约1.6nm的非掺杂的InGaN层作为势阱层及厚度约1.6nm的非掺杂的GaN层作为中间层。
接着，形成厚度约15.8nm的掺杂有Si(n型杂质浓度：7.0×1017/cm3)的GaN层作为势垒层、厚度约0.6nm的非掺杂的GaN层作为势垒层、厚度约1.6nm的非掺杂的InGaN层作为第一势阱层5w1及厚度约1.6nm的非掺杂的GaN层作为中间层5c。
接着，形成厚度约15.8nm的掺杂有Si的GaN层作为第一势垒层5b1、厚度约0.6nm的非掺杂的GaN层作为第二势垒层5b2、厚度约1.6nm的非掺杂的InGaN层作为第一势阱层5w1及厚度约1.6nm的非掺杂的GaN层作为中间层5c。重复进行3次形成这些第一势垒层5b1、第二势垒层5b2、第一势阱层5w1及中间层5c的工序。在该工序中，第一势垒层5b1的n型杂质浓度设为7.0×1017/cm3。
接着，形成厚度约15.8nm的掺杂有Si(n型杂质浓度：7.0×1017/cm3)的GaN层作为势垒层、厚度约0.6nm的掺杂有Si(n型杂质浓度：3.5×1017/cm3)的GaN层作为势垒层、厚度约3.0nm的非掺杂的InGaN层作为势阱层及厚度约1.6nm的非掺杂的GaN层作为中间层。
接着，形成厚度约15.8nm的掺杂有Si(n型杂质浓度：3.5×1017/cm3)的GaN层作为第三势垒层5b3、厚度约0.6nm的掺杂有Si(n型杂质浓度：3.5×1017/cm3)的GaN层作为第四势垒层5b4、厚度约3.0nm的非掺杂的InGaN层作为势阱层及厚度约1.6nm的非掺杂的GaN层作为中间层。
接着，形成厚度约15.8nm的掺杂有Si(n型杂质浓度：3.5×1017/cm3)的GaN层作为第三势垒层5b3、厚度约0.6nm的掺杂有Si(n型杂质浓度：3.5×1017/cm3)的GaN层作为第四势垒层5b4、厚度约3.0nm的非掺杂的InGaN层作为第二势阱层5w2及厚度约1.6nm的非掺杂的GaN层作为中间层5c。
接着，形成厚度约9.5nm的掺杂有Si的GaN层作为第一势垒层5b1、厚度约0.6nm的掺杂有Si的GaN层作为第二势垒层5b2、厚度约3.0nm的非掺杂的InGaN层作为第二势阱层5w2及厚度约1.6nm的非掺杂的GaN层作为中间层5c。重复进行了4次形成这些第一势垒层5b1、第二势垒层5b2、第二势阱层5w2及中间层5c的工序。在该工序中，第一势垒层5b1的n型杂质浓度设为4.9×1017/cm3，第二势垒层5b2的n型杂质浓度设为3.5×1017/cm3。
最后，形成厚度约9.5nm的掺杂有Si(n型杂质浓度：4.9×1017/cm3)的GaN层作为势垒层、厚度约0.6nm的非掺杂的GaN层作为势垒层、厚度约3.4nm的非掺杂的InGaN层作为势阱层、厚度约1.6nm的非掺杂的GaN层作为中间层及厚度约18.4nm的非掺杂的GaN层作为非掺杂半导体层5u。通过形成以上半导体层，形成含有多个半导体层的活性层5。
在活性层5的形成中，将与中间层相邻的势垒层(包含第一势垒层5b1)的形成温度设为910℃以上且1010℃以下，且将势阱层的正下方的势垒层(包含第二势垒层5b2)的形成温度设为780℃以上且830℃以下。
在活性层5的上表面形成厚度约11nm的p型势垒层6。p型势垒层6是含有Mg作为p型杂质的AlGaN层。在该p型势垒层6中，Al的比率设为约12.5％。
在p型势垒层6的上表面形成p侧接触层7。首先，形成厚度约80nm的非掺杂的GaN，之后，形成厚度约20nm的掺杂有Mg的GaN。
如上所述，在使各半导体层生长之后，在氮气氛中，在反应炉内以约700℃对晶片进行热处理。
在热处理后，去除p侧氮化物半导体层20的一部分、活性层5、n侧氮化物半导体层10的一部分，使n侧接触层3的表面的一部分露出。
之后，在p侧接触层7的表面的一部分形成p电极9，且在露出的n侧接触层3的表面的一部分形成n电极8。
在这种实施例中，位于第一势阱层5w1之间的第一势垒层5b1的n型杂质浓度(7.0×1017/cm3)比位于第二势阱层5w2之间的第一势垒层5b1(4.9×1017/cm3)的n型杂质浓度高。
另外，在本实施例中，位于第一势阱层5w1之间的势垒层中的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差(7.0×1017/cm3)比位于第二势阱层5w2之间的势垒层中的第一势垒层5b1的n型杂质浓度和第二势垒层5b2的n型杂质浓度之差(1.4×1017/cm3)大。
另外，在本实施例中，位于第一势阱层5w1之间的第一势垒层5b1的膜厚(约15.8nm)比位于第二势阱层5w2之间的第一势垒层5b1的膜厚(约9.5nm)厚。
另外，在本实施例中，在p侧氮化物半导体层和多个第二势阱层5w2中最靠近p侧氮化物半导体层的第二势阱层5w2之间设有非掺杂半导体层5u。
另外，在本实施例中，多个势垒层中位于最靠近p侧氮化物半导体层侧的第一势阱层5w1和最靠近n侧氮化物半导体层侧的第二势阱层5w2之间的至少一个势垒层包含含有n型杂质的第三势垒层5b3和含有n型杂质且位于比第三势垒层5b3靠p侧氮化物半导体层侧的第四势垒层5b4。
而且，第三势垒层5b3的膜厚(约15.8nm)比多个势垒层中位于第二势阱层5w2之间的势垒层的第一势垒层5b1的膜厚(约9.5nm)厚，第三势垒层5b3的n型杂质浓度(3.5×1017/cm3)比多个势垒层中位于第一势阱层5w1之间的势垒层的第一势垒层5b1的n型杂质浓度(7.0×1017/cm3)低。
另外，在本实施例中，第二势阱层5w2的数量(5个)比第一势阱层5w1的数量(4个)多。
另外，在本实施例中，位于第一势阱层5w1之间的第二势垒层5b2是非掺杂的半导体层。
另外，在本实施例中，n型杂质是Si。
在以上所说明的本实施例中，流通100mA的电流时的氮化物半导体发光元件的发光效率为43.9％。
此外，本次公开的实施方式在所有方面都是示例，并不作为限定性解释的根据。因此，本发明的技术范围不是仅通过上述的实施方式来解释，而是基于权利要求书的记载来划定的。另外，本发明的技术范围包含与权利要求书均等的意思及范围内的所有变更。
附图标记说明
1 基板
2 基底层
3 n侧接触层
4 n侧超晶格层
5 活性层
5c 中间层
5u 非掺杂半导体层
5b1 第一势垒层
5b2 第二势垒层
5b3 第三势垒层
5b4 第四势垒层
5bw 层叠部
5w1 第一势阱层
5w2 第二势阱层
6 p型势垒层
7 p侧接触层
8 n电极
9 p电极
10 n侧氮化物半导体层
20 p侧氮化物半导体层
100 氮化物半导体发光元件

Claims (17)

1.一种氮化物半导体发光元件，包含n侧氮化物半导体层、p侧氮化物半导体层、设置于所述n侧氮化物半导体层和所述p侧氮化物半导体层之间的活性层，其中，
所述活性层具有包含势阱层和势垒层的多个层叠部，
所述势阱层包含多个第一势阱层、和位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层，
多个所述势垒层中位于所述第一势阱层之间的至少一个所述势垒层、和多个所述势垒层中位于所述第二势阱层之间的至少一个所述势垒层包含含有n型杂质的第一势垒层、和含有n型杂质浓度比所述第一势垒层低的n型杂质且位于比所述第一势垒层靠所述p侧氮化物半导体层侧的第二势垒层，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度高，
多个所述势垒层中位于所述第一势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差比多个所述势垒层中位于所述第二势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差大。
2.根据权利要求1所述的氮化物半导体发光元件，其中，
位于所述第一势阱层之间的所述第一势垒层的膜厚比位于所述第二势阱层之间的所述第一势垒层的膜厚厚。
3.根据权利要求1或2所述的氮化物半导体发光元件，其中，
在所述p侧氮化物半导体层和多个所述第二势阱层中最靠近所述p侧氮化物半导体层的所述第二势阱层之间设有非掺杂的半导体层。
4.根据权利要求1～3中任一项所述的氮化物半导体发光元件，其中，
多个所述势垒层中位于最靠近所述p侧氮化物半导体层侧的所述第一势阱层和最靠近所述n侧氮化物半导体层侧的所述第二势阱层之间的至少一个势垒层包含含有n型杂质的第三势垒层、和含有n型杂质且位于比所述第三势垒层靠所述p侧氮化物半导体层侧的第四势垒层，
所述第三势垒层的膜厚比多个所述势垒层中位于所述第二势阱层之间的所述势垒层中的所述第一势垒层的膜厚厚，
所述第三势垒层的n型杂质浓度比多个所述势垒层中位于所述第一势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度低。
5.根据权利要求1～4中任一项所述的氮化物半导体发光元件，其中，
所述第二势阱层的数量比所述第一势阱层的数量多。
6.根据权利要求1～5中任一项所述的氮化物半导体发光元件，其中，
位于所述第一势阱层之间的所述第二势垒层是非掺杂的半导体层。
7.根据权利要求1～6中任一项所述的氮化物半导体发光元件，其中，
所述n型杂质是Si。
8.一种氮化物半导体发光元件的制造方法，其具有：
形成n侧氮化物半导体层的工序；
在形成所述n侧氮化物半导体层的工序之后，形成具有包含势阱层和势垒层的多个层叠部的活性层的工序；
在形成所述活性层的工序之后，形成p侧氮化物半导体层的工序；
形成所述活性层的工序包含形成多个所述势垒层的工序和形成多个所述势阱层的工序，
形成多个所述势垒层的工序分别具有形成含有n型杂质的第一势垒层的工序和形成第二势垒层的工序，该第二势垒层含有n型杂质浓度比所述第一势垒层低的n型杂质、且位于比所述第一势垒层靠所述p侧氮化物半导体层侧，
形成多个所述势阱层的工序具有形成多个第一势阱层的工序、和形成位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层的工序，
在形成多个所述势垒层的工序中，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度形成为比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度高，
位于所述第一势阱层之间的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差形成为比位于所述第二势阱层之间的所述第一势垒层的n型杂质浓度和所述第二势垒层的n型杂质浓度之差大。
9.根据权利要求8所述的氮化物半导体发光元件的制造方法，其中，
在形成所述势垒层的工序中，位于所述第一势阱层之间的所述第一势垒层的膜厚形成得比位于所述第二势阱层之间的所述第一势垒层的膜厚厚。
10.根据权利要求8或9所述的氮化物半导体发光元件的制造方法，其中，
形成所述活性层的工序还具有在所述p侧氮化物半导体层和多个所述第二势阱层中最靠近所述p侧氮化物半导体层的所述第二势阱层之间形成非掺杂的半导体层的工序。
11.根据权利要求8～10中任一项所述的氮化物半导体发光元件的制造方法，其中，
形成所述活性层的工序还具有在位于最靠近所述p侧氮化物半导体层侧的所述第一势阱层和位于最靠近所述n侧氮化物半导体层侧的所述第二势阱层之间形成含有n型杂质的第三势垒层、和含有n型杂质且比位于所述第三势垒层靠所述p侧氮化物半导体层侧的第四势垒层的工序，
所述第三势垒层的膜厚比多个所述势垒层中位于所述第二势阱层之间的所述势垒层中的所述第一势垒层的膜厚厚，
所述第三势垒层的n型杂质浓度比多个所述势垒层中位于所述第一势阱层之间的所述势垒层中的所述第一势垒层的n型杂质浓度低。
12.根据权利要求8～11中任一项所述的氮化物半导体发光元件的制造方法，其中，
在形成所述势阱层的工序中，使所述第二势阱层的数量形成得比所述第一势阱层的数量多。
13.根据权利要求8～12中任一项所述的氮化物半导体发光元件的制造方法，其中，
在形成所述势垒层的工序中，作为位于所述第一势阱层之间的所述第二势垒层，形成非掺杂的半导体层。
14.根据权利要求8～13中任一项所述的氮化物半导体发光元件的制造方法，其中，
在形成所述活性层的工序中，作为所述n型杂质，掺杂Si。
15.根据权利要求8～14中任一项所述的氮化物半导体发光元件的制造方法，其中，
在形成所述势垒层的工序中，使所述第一势垒层的形成温度形成得比所述第二势垒层的形成温度高。
16.根据权利要求15所述的氮化物半导体发光元件的制造方法，其中，
所述第一势垒层的形成温度为910℃以上且1010℃以下，
所述第二势垒层的形成温度为780℃以上且830℃以下。
17.一种氮化物半导体发光元件的制造方法，其具有：
形成n侧氮化物半导体层的工序；
在形成所述n侧氮化物半导体层的工序之后，形成具有包含势阱层和势垒层的多个层叠部的活性层的工序；
在形成所述活性层的工序之后，形成p侧氮化物半导体层的工序，
形成所述活性层的工序包含形成多个所述势垒层的工序和形成多个所述势阱层的工序，
形成多个所述势垒层的工序分别具有一边供给n型杂质气体一边形成第一势垒层的工序、和一边以比所述第一势垒层的形成少的流量供给n型杂质气体一边形成位于比所述第一势垒层靠所述p侧氮化物半导体层侧的第二势垒层的工序，
形成多个所述势阱层的工序具有形成多个第一势阱层的工序、和形成位于比多个所述第一势阱层靠所述p侧氮化物半导体层侧的多个第二势阱层的工序，
在形成多个所述势垒层的工序中，使形成位于所述第一势阱层之间的所述第一势垒层时的n型杂质气体的流量比形成位于所述第二势阱层之间的所述第一势垒层时的n型杂质气体的流量多。
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