CN106165126B - 具有应力降低的缓冲结构的半导体结构 - Google Patents

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Abstract

提供了包含缓冲结构和邻近该缓冲结构的第一面形成的一组半导体层的半导体结构。该缓冲结构能够具有有效的晶格常数以及厚度使得该组半导体层内的总体应力在室温下为压缩性的并且在大约0.1GPa和大约2.0GPa之间的范围内。能够使用一组生长参数来生长该缓冲结构，该组生长参数经选择以实现目标有效的晶格常数a，控制在该缓冲结构的生长过程中存在的应力，和/或控制在冷却该半导体结构后存在的应力。

Description

具有应力降低的缓冲结构的半导体结构
相关申请的引用
本申请要求2014年2月22日提交的美国临时申请号61/943,365 的权益，并且通过引用将其并入本文。
技术领域
本公开整体上涉及半导体结构，并且更特别地涉及具有改进的缓冲结构的半导体结构。
背景技术
第Ⅲ族氮化物半导体广泛地使用于制作高效的蓝色和紫外线发光器件(例如二极管、激光器等)、紫外线探测器和场效应晶体管。由于宽的带隙，这些材料是用于制作深紫外线发光二极管(DUV LED)的主要选择。最近几年，在改进该DUV LED的效率方面产生了显著的进步。然而，这些器件的总体效率依然低。对于DUV LED的制作，实现作为底层的高品质氮化铝(AlN)缓冲层对于任何富Al第Ⅲ族氮化物半导体层的后续生长可为重要的。然而，在由蓝宝石、碳化硅(SiC) 和硅形成的衬底(其目前是用于第Ⅲ族氮化物器件生长的主要衬底)上具有高晶体品质的AlN层的生长是极其困难的。
对于发光器件，例如发光二极管(LED)和尤其是深紫外线LED(DUV LED)，最小化该半导体层内的位错密度以及裂纹数量增加了该器件的效率。另外，它能够导致该器件可靠性的增加。就此而言，已经寻求若干途径以在图案化的衬底上生长低缺陷半导体层。这些途径典型地依赖于降低外延生长的半导体层内存在的应力。
例如，一个降低外延生长层内应力积累的途径依赖于使用微通道外延(MCE)将该底层衬底图案化。使用MCE，狭窄通道用作含有来自该衬底的低缺陷信息的成核中心。掩模中的开口充当微通道，其转移晶体信息至该过生长层，同时该掩模防止位错转移至该过生长层。结果是，该过生长层能够变为无位错的。该MCE的三维结构还提供应力释放的另一个优点。因为该过生长层容易变形，所以该残余应力能够有效地释放。在另一个途径中，掩模被施加在高浓度位错密度的位置处以阻止它们的进一步增殖。
其他的途径依赖于外延生长基于第Ⅲ族氮化物的半导体超晶格。超晶格结构减轻氮化铝(AlN)/蓝宝石模板和后续的厚AlxGa1-xN(其中0≤x≤1)层之间的应变差。对于器件例如DUV LED，厚AlGaN外延层(例如，在几微米的数量级)是降低电流拥挤所需的。使用超晶格途径，生长AlN/AlGaN超晶格以降低双轴拉伸应变并且在蓝宝石上实现了3.0μm厚的Al0.2Ga0.8N而没有任何裂纹。由于该超晶格元素的子层内变化的应力，这样的超晶格能够用于使该位错密度最小化。
虽然该超晶格途径允许外延生长的氮化物半导体层内拉伸应力和压缩应力的一些控制，但是该途径不能够外延生长具有均匀组成的氮化物基半导体层。基于先前从氮化镓(GaN)生长获得的经验，横向外延过生长(LEO)已证实为用于显著降低GaN膜内的位错的高效手段。还研发了从LEO演变的若干其他技术，例如悬空外延 (pendeo-epitaxial)、悬臂外延(cantilever epitaxy)和面可控的LEO(facet controlled LEO)。虽然上面的途径对于GaN半导体层的外延生长工作良好，但是由于AlN膜的相对小的横向生长，氮化铝(AlN)层的外延生长更有挑战性。
另一个主要途径包括在图案化的衬底例如图案化的蓝宝石衬底 (PPS)上方生长AlN膜。虽然该基于PPS的途径通常生产具有降低的应力和低位错密度的AlN层，但是该图案化工艺和AlN膜的后续生长是技术复杂并且成本高的。
发明概述
本发明的多个方面提供半导体结构，其包含缓冲结构和邻近该缓冲结构的第一面形成的一组半导体层。该缓冲结构能够具有有效的晶格常数和厚度使得在室温下该组半导体层内的总体应力为压缩性的并且在大约0.1吉帕斯卡(GPa)和2.0GPa之间的范围内。能够使用一组经选择以达到该目标有效的晶格常数a、控制在该缓冲结构的生长过程中存在的应力、和/或控制在冷却该半导体结构后存在的应力的生长参数来生长该缓冲结构。
本发明的第一方面提供半导体结构，包含：缓冲结构；和邻近该缓冲结构的第一面形成的一组半导体层，其中该缓冲结构具有有效的晶格常数和厚度使得在室温下该组半导体层内的总体应力为压缩性的并且在大约0.1GPa和2.0GPa之间的范围内。
本发明的第二方面提供制作半导体结构的方法，该方法包括：选择一组生长参数用于生长缓冲结构，其中配置该组生长参数以实现对于该缓冲结构而言目标有效的晶格常数a；使用所选择的一组生长参数生长该缓冲结构；和在该缓冲结构上生长一组半导体层，其中该目标有效的晶格常数a导致在室温下该组半导体层内的总体应力为压缩性的并且在大约0.1GPa和大约2.0GPa之间的范围内。
本发明的第三方面提供制作半导体器件的方法，该方法包括：制作用于该半导体器件的半导体异质结构，该制作包括：使用多阶段工艺直接在衬底上生长缓冲层，其中该多阶段工艺包括：使用经配置以形成相对小的岛的Ⅴ/Ⅲ比率和经选择以增加多个成核岛的密度的生长持续时间，在该衬底上生长由第Ⅲ族氮化物材料形成的多个成核岛，其中该Ⅴ/Ⅲ比率在大约100至大约50000之间的范围内，并且其中该持续时间在大约一分钟至大约二十分钟的范围内；使用增加的生长温度诱发该多个成核岛的竖直生长；和使用高生长温度将该多个成核岛合并成单一层，其中使该单一层生长到厚度在大约100埃至大约100 微米的范围内；并且在该缓冲层上长生一组第Ⅲ族氮化物半导体层，其中在室温下该组第Ⅲ族氮化物半导体层内的总体应力为压缩性的并且在大约0.1GPa和大约2.0GPa之间的范围内。
设计本发明的说明性方面以解决在此描述的一个或多个问题和/ 或没有讨论的一个或多个其他问题。
附图简要说明
结合描述本发明的不同方面的附图，由本发明的不同方面的以下详细说明将会更容易理解本公开的这些和其他的特征。
图1显示根据一个实施方案的说明性光电子器件的示意结构。
图2A和2B显示根据多个实施方案的生长在衬底上的说明性成核岛的顶视图。
图3A-3C显示根据多个实施方案的用于生长缓冲层的说明性多阶段工艺。
图4显示根据一个实施方案的使用在此描述的三阶段生长工艺生长的说明性缓冲层的顶表面的原子力显微镜图像。
图5显示根据一个实施方案的包括中间层和n-型层的说明性异质结构。
图6显示根据一个实施方案的包括活性区域的说明性异质结构。
图7显示根据一个实施方案的包括第一p-型层的说明性异质结构。
图8显示根据一个实施方案的包括作为中间层的超晶格的说明性异质结构。
图9显示根据一个实施方案的晶格常数a和c作为AlN层的Ⅴ/ Ⅲ比率的函数的说明性曲线。
图10显示根据一个实施方案的应力和应变作为AlN层的Ⅴ/Ⅲ比率的函数的说明性曲线。
图11A-11B显示根据多个实施方案的说明性中间层。
图12显示根据多个实施方案的晶格常数a作为在AlN层生长过程中的中心移位(弯曲)的函数和作为AlGaN层中铝摩尔分数的函数的各种曲线。
图13显示根据一个实施方案的用于制作电路的说明性流程图。
注意到该附图可能不按照比例。该附图旨在仅描述本发明的典型方面，并且因此不应该认为限制本发明的范围。在附图中，相同的编号在附图之间代表相同的元件。
本发明的详细说明
如上表明，本发明的多个方面提供半导体结构，该半导体结构包含缓冲结构和邻近该缓冲结构的第一面形成的一组半导体层。该缓冲结构能够具有有效的晶格常数和厚度使得在室温下该组半导体层内的总体应力为压缩性的并且在大约0.1GPa和2.0GPa之间的范围内。能够使用一组生长参数来生长该缓冲结构，该参数经选择以实现该目标有效的晶格常数a、控制在该缓冲结构生长过程中存在的应力、和/ 或控制在冷却该半导体结构后存在的应力。
如在此描述的，能够配置该缓冲结构以降低该异质结构内的内应力，其能够导致该器件改善的可靠性。使用经配置以控制在生长过程中存在的应力的生长参数能够生长该缓冲结构以及该异质结构的其他层。此外，该器件的可靠性取决于在层内存在的位错数量。通常地，对于厚层，由于经过位错湮灭和弯曲的层弛豫(layer relaxation)，位错密度显著降低。然而，厚半导体层能够导致增加的应力。结果是，异质结构的设计典型地需要在层内的应力与位错数量之间的平衡。然而，对于可靠的器件，可以优选存在一些数量的位错，因为它们可以导致该器件的总体弛豫。
如在此所用的，除非另外指出，该术语“组”意指一个或多个(即至少一个)并且该短语“任何解决方案”意指任何现在已知或以后开发的解决方案。如在此所用的，除非另外指出，该术语“组”意指一个或多个(即至少一个)并且该短语“任何解决方案”意指任何现在已知或以后开发的解决方案。如在此所用的，当对应材料的摩尔分数相差至多百分之十(在更特定的实施方案中为百分之五)时，两种材料具有可比较的组成。例如，考虑到两种第Ⅲ族氮化物材料 AlxInyBzGa1-x-y-zN和Alx’Iny’Bz’Ga1-x’-y’-z’N，当摩尔分数x、y和z每一个与对应的摩尔分数x’、y’和z’相差小于百分之十时，该两种材料具有可比较的组成，其中通过采取该摩尔分数之间的差值并且将该值除以该较高的摩尔分数来计算该百分比。相似地，相应的厚度相差至多百分之十(在更特定的实施方案中为百分之五)时，两种层具有可比较的厚度。还如在此所用的，当两种掺杂剂浓度彼此是相同的数量级时，它们是可比较的。应理解当较高数字与较低数字的比率小于十时两个数字彼此是相同的数量级。
如在此所用的，当层允许至少百分之十的具有目标波长的辐射(其与该层的界面垂直入射而被辐射)从其中穿过时，该层是“透明的”层。此外，如在此所用的，当层反射至少百分之十的具有目标波长的辐射(其与该层的界面垂直入射而被辐射)时，该层是“反射的”层。在一个实施方案中，该辐射的目标波长对应于通过包括该层的器件在该器件的工作过程中发射或检测的辐射的波长(例如峰值波长+/-五纳米)。对于给定层，在考虑的材料内能够测量该波长并且该波长能够取决于该材料的折射率。
本发明的多个方面提供了异质结构，其能够并入(用以制作)光电子器件，例如传统的或超级发光的发光二极管(LED)、发光激光器、激光二极管、光传感器、光电探测器、光电二极管、雪崩二极管、和/ 或类似物。然而，应理解光电子器件仅为说明性的。例如，本发明的多个方面提供能够并入其他类型的电子器件的异质结构，例如高电子迁移率晶体管、场效应晶体管、p-n二极管、肖特基二极管或类似物物。就此而言，本发明的多个方面能够应用于任何类型的器件的制作，其中控制应力特性对于裂纹和位错的降低是重要的。特别地，对于使用第Ⅲ族氮化物半导体层制作的发光二极管，在该活性层内和靠近该活性层的应力和位错的控制能够提供改进的装置操作，该装置的延长的工作寿命，和/或类似物。
转向附图，图1显示根据一个实施方案的说明性光电子器件10 的示意结构。在一个更特别的实施方案中，配置该光电子器件10以作为发射装置例如发光二极管(LED)工作。在这种情况下，在该光电子器件10的工作过程中，与该带隙相当的偏压的施加导致从该光电子器件10的活性区域18发射电磁辐射。通过该光电子器件10发射的该电磁辐射能够具有在任何波长范围(包括可见光、紫外线辐射、深紫外线辐射、红外光和/或类似物)内的峰值波长。在一个实施方案中，配置该装置10以发射具有在紫外线波长范围中的主波长的辐射。在一个更特定的实施方案中，该主波长在包括深紫外线辐射的波长范围中，例如在大约210和大约350纳米之间。
该光电子器件10包括异质结构，该异质结构包含衬底12和位于其邻近的缓冲结构13。显示的该缓冲结构13包括邻近该衬底12的缓冲层14和邻近该缓冲层14的中间层15。该光电子器件10进一步包括邻近该缓冲结构13的n-型层16(例如包覆层、电子供应层、接触层和/或类似物)，和具有邻近该n-型层16的n-型面19A的活性区域 18。此外，该光电子器件10的异质结构包括邻近该活性区域18的p- 型面19B的第一p-型层20(例如电子阻挡层)和邻近该第一p-型层 20的第二p-型层22(例如包覆层、空穴供应层、接触层和/或类似物)。
在一个更特别的说明性实施方案中，该光电子器件10是基于第Ⅲ -Ⅴ族材料的器件，其中各个层的一些或全部由选自该第Ⅲ-Ⅴ族材料体系的元素形成。在又一个更特别的说明性实施方案中，该光电子器件10的各个层由基于第Ⅲ族氮化物的材料形成。第Ⅲ族氮化物材料包含一种或多种第Ⅲ族元素(例如硼(B)、铝(Al)、镓(Ga)和铟(In)) 和氮(N)，使得AlxGayBzIn1-x-y-zN，其中0≤x,y,z≤1并且0≤1-x-y-z≤1。说明性第Ⅲ族氮化物材料包括具有任何摩尔分数的第Ⅲ族元素的二元、三元和四元合金，例如AlN、GaN、InN、BN、AlGaN、AlInN、AlBN、 AlGaIn、AlGaBN、AlInBN和AlGaInBN。
基于第Ⅲ族氮化物的光电子器件10的说明性实施方案包括由 InyAlxGa1-x-yN、GazInyAlxB1-x-y-zN、AlxGa1-xN半导体合金、或类似物构成的活性区域18(例如一系列交替的量子阱和势垒)。相似地，该n- 型层16和该第一p-型层20都能够由InyAlxGa1-x-yN合金、GazInyAlxB1-x-y-zN合金、或类似物构成。由x、y和z给出的摩尔分数在该各个层16、18和20之间能够变化。该衬底12能够是蓝宝石、碳化硅(SiC)、硅(Si)、GaN、AlGaN、AlON、LiGaO2、LiGaO2、ScMgAlO4、 MgAl2O4、或另外合适的材料，并且该缓冲层14和中间层15每一个能够由AlN、InN、GaN、SiN、或它们的合金、AlGaN/AlN超晶格、和/ 或类似物构成。
如与该光电子器件10相关所显示的，p-型金属24能够附着至该第二p-型层22并且p-型接触部(电极)26能够附着至该p-型金属 24。相似地，n-型金属28能够附着至该n-型层16并且n-型接触部(电极)30能够附着至该n-型金属28。该p-型金属24和该n-型金属28 能够分别地与对应的层22和16形成欧姆接触。在一个实施方案中，该p-型金属24和该n-型金属28每一个包含若干传导和反射金属层，然而该n-型接触部30和该p-型接触部26每一个包含高传导金属。在一个实施方案中，该第二p-型层22和/或该p-型接触部26对通过该活性区域18产生的电磁辐射能够是透明的(例如半透明的或透明的)。例如，该第二p-型层22和/或该p-型接触部26能够包含短周期超晶格的晶格结构，例如至少部分透明的镁(Mg)掺杂AlGaN/AlGaN短周期超晶格结构(SPSL)。在说明性实施方案中，该第二p-型层22是超晶格，其包含AlxGa1-xN/AlyGa1-yN层，且0.2<x<1和0<y<0.8，并且该超晶格的每一个层具有在0.1至20纳米范围内的厚度。此外，该 p-型接触部26和/或该n-型接触部30对通过该活性区域18产生的电磁辐射能够是反射的。在另一个实施方案中，该n-型层16和/或该n- 型接触部30能够由短周期超晶格(例如AlGaN SPSL)形成，其对通过该活性区域18产生的电磁辐射是透明的。
如与该光电子器件10相关进一步显示的，该器件10能够通过该接触部26、30以倒装芯片(flip chip)配置安装至基座36。在这种情况下，该衬底12位于该光电子器件10顶部，其能够提供在该器件 10的工作过程中改进的热管理。就此而言，该p-型接触部26和该n- 型接触部30两者能够分别地通过接触垫32、34附着至基座36。该基座36能够由氮化铝(AlN)、碳化硅(SiC)和/或类似物形成。
该光电子器件10的各个层中的任何层能够包含基本上均匀的组成或梯度组成。例如，一层能够包含在与另一层的异质界面处的梯度组成。在一个实施方案中，该第一p-型层20包含具有梯度组成的p- 型电子阻挡层。能够包括一种(或多种)梯度组成以例如降低应力、改进载流子注入、和/或类似物。相似地，一层能够包含包括多个周期的超晶格，其能够经配置以降低应力和/或类似物。在这种情况下，每一个周期的组成和/或宽度能够从周期至周期而周期性地或不定期地变化。
应理解在此描述的该光电子器件10的层配置只是说明性的。就此而言，用于光电子器件的异质结构能够包括替代性层配置，其中不包括一个或多个层和/或包括一个或多个附加层。结果是，虽然显示各个层直接互相邻近(例如互相接触)，但是应理解一个或多个中间层能够在用于光电子器件的异质结构中存在和/或所显示的层中的一个或多个可以不存在。例如，说明性的用于光电子器件的异质结构能够包括在该活性区域18与该第二p-型层22和该n-型层16中的一者或两者之间的未掺杂层。相似地，说明性的用于光电子器件的异质结构能够在没有该中间层15、去除该衬底12和/或类似的情况下实施。
更进一步地，替代性器件异质结构能够包括三个(或更多个)位于该活性区域18的p-型面19B上的p-型层。例如，该p-型层能够包括：位于直接邻近该活性区域18的电子阻挡层(例如该第一p-型层20)；位于直接邻近该电子阻挡层的p-型包覆层(例如该第二p-型层22)；和位于直接邻近该p-型包覆层(例如在该第二p-型层22和该 p-型金属24之间)的p-型掺杂层。在这种情况下，每一个p-型层能够在前一层上外延生长。在更特定的实施方案中，该p-型掺杂层能够由AlxGa1-xN形成，其中0≤x≤0.5，能够具有1纳米至500纳米范围内的厚度，并且能够具有大于或等于1×1018掺杂物每cm3的p-型掺杂浓度。
此外，用于光电子器件的异质结构能够包括分布布拉格反射器 (DBR)结构，其能够经配置以反射一种(或多种)特定波长的光，例如那些由该活性区域18发射的，从而提高该器件/异质结构的输出功率。例如，对于所说明的该倒装芯片配置，该DBR结构能够位于该第二p-型层22和该活性区域18之间。相似地，用于光电子器件的异质结构能够包括位于该第二p-型层22和该活性区域18之间的第一p- 型层20。该DBR结构和/或该第一p-型层20能够具有任何基于由该装置产生的光的所需的波长选择的组成。在一个实施方案中，该DBR结构具有Mg、Mn、Be或Mg+Si-掺杂p-型组成。该第一p-型层20能够具有p-型AlGaN、AlInGaN和/或类似物。应理解用于光电子器件的异质结构能够包括该DBR结构和该第一p-型层20(其能够位于该DBR 结构和该第二p-型层22之间)两者或能够包括该DBR结构或该第一 p-型层20中的仅一者。在一个实施方案中，在该器件/异质结构内能够包括该第一p-型层20来代替电子阻挡层。在另一个实施方案中，在该第二p-型层22和该电子阻挡层之间能够包括该第一p-型层20。
在一个实施方案中，层14、15、16、18、20、22每一个在该衬底 12上外延生长。用于第Ⅲ族氮化物层14、15、16、18、20、22的说明性生长参数能够包括：大约0.1和大约200微摩尔每分钟之间的第Ⅲ族前体流量；大约100和大约10000标准立方厘米每分钟(SCCM) 之间的氮前体流量；和大约1和760乇之间的压力。
在一个实施方案中，该缓冲层14经配置以在该组半导体层内减轻应力，该组半导体层位于该缓冲层14的与该衬底12位置相对的面上，例如该中间层15内、该n-型层16内、该活性区域18内、该p-型层 20、22内、和/或类似物内。就此而言，该缓冲层14能够具有有效的晶格常数，例如当在室温下测量时，在该缓冲层14内的总体应力既是压缩性的又是小的。如在此使用的，当压缩应力小于或等于大约2GPa 时该应力是小的。在一个实施方案中，当在室温下测量时，该组半导体层具有在大约0.1GPa和大约2.0GPa之间范围内的压缩应力。例如，使用在其上方生长外延膜的该衬底晶片的弯曲能够评估该压缩应力。该弯曲特征在于相对该晶片的边缘的该晶片中部的移位。在此描述的缓冲层14的说明性生长工艺能够使用大约500℃和大约1500℃之间范围内的生长温度以及大约0.01微米每小时和大约10微米每小时之间的生长率。
在一个实施方案中，使用多阶段工艺生长该缓冲层14以便在该缓冲层14内获得小压缩应力。在该工艺的第一阶段，多个成核岛在该衬底12的表面上生长。在该第一阶段过程中，能够通过改变在该成核岛的生长过程中所使用的一个或多个生长条件来控制该成核岛的各种属性。说明性的属性包括：该成核岛的平均尺寸、该成核岛的密度(例如平均间隔距离)、该成核岛的竖直尺寸与横向尺寸的平均比率和/ 或类似物。能够变化的说明性生长条件包括：生长温度、一种(或多种)第Ⅴ族前体与一种(或多种)第Ⅲ族前体的比率(该Ⅴ/Ⅲ比率)、生长持续时间、生长压力和/或类似物。说明性生长条件的进一步讨论假设大约1乇和大约760乇之间的范围内的生长压力。然而，应理解这只是说明性的。此外，在此描述的生长工艺与AlN缓冲层14的生长一起描述。然而，应理解能够利用相似的生长工艺以形成另一类型的材料和/或两种或更多种材料的组合的层(其可以是或可以不是缓冲层 14)。
图2A和2B显示根据多个实施方案的生长在衬底上的说明性成核岛的顶视图。在图2A中显示的该成核岛14A、14B与在图2B中显示的该成核岛14C、14D相比是相对小和相对紧密堆积的。图2A的该成核岛14A、14B能够由特征是在大约600℃至大约1100℃的范围内相对低的温度和大约一分钟和大约二十分钟之间的延长的持续时间的成核生长模式导致。图2B的该成核岛14C、14D能够由特征是在大约1100℃至大约1300℃的范围内的温度和大约十分钟或更多的持续时间的替代性成核生长模式导致。
通常，小成核岛的合并能够导致增加的拉伸应力。在这种生长条件下，仅能够制备相对薄的氮化铝层而不产生裂纹。只有少数成核岛的生长能够导致较低的拉伸应力，或在一些情况，导致在后续生长过程中小的压缩应力。然而，虽然低拉伸应力能够在半导体层生长过程中是有利的，但是在冷却过程中发展的后续大压缩应力能够严重地影响该材料的品质，从而降低所得的器件的总体可靠性。
在成核岛生长过程中该Ⅴ/Ⅲ比率的变化能够导致所得的缓冲层 14(图1)的晶格常数的改变并且导致在该层中孔隙和/或纳米空腔的产生。这样的孔隙/纳米空腔能够进一步影响所得的缓冲层14的弹性性质，使其“更软的”以及更容易能吸收由后续生长的外延层所致的应力。另外，随着该Ⅴ/Ⅲ比率增加，增强竖直生长率并且抑制横向生长率。
在一个实施方案中，发明人提出选择该成核岛的目标尺寸和目标密度，其便于更容易地控制所得的缓冲层中的拉伸应力。在该成核岛 14A-14D的生长过程中，该发明人提出通过调节在该生长过程中使用的Ⅴ/Ⅲ比率来控制该成核岛14A-14D的典型尺寸。此外，发明人提出通过增加该成核岛生长的持续时间来增加该成核岛14A-14D的密度。能够通过调节一个或多个生长参数来调节成核岛14A-14D的数量，该一个或多个生长参数包括：该外延生长的持续时间、各种金属有机前体的流动设定、生长温度、生长压力、第Ⅴ族前体与第Ⅲ族前体的比率和/或类似物。在此描述用于AlN缓冲层14的生长的说明性生长工艺。然而，应理解相似的技术但是采用不同的生长条件(例如温度和Ⅴ/Ⅲ比率的范围)能够应用于任何各种AlxINyGa1-x-yN合金层的生长。
图3A-3C显示根据实施方案的用于生长缓冲层的说明性多阶段工艺。如在此描述的，在图3A中显示的该第一阶段，多个成核岛14A-14B 能够生长在衬底12上。在一个实施方案中，该成核岛14A-14B由相似的材料(例如AlN)形成。或者，该成核岛14A-14B能够由多种不相似的材料形成，例如以下两种或更多种的任何组合：InN、GaN、AlN、 SiN、或它们的合金。由不相似的材料形成的成核岛14A-14B的引入能够允许在该缓冲结构中附加的应力控制，其能够导致在后续生长的半导体层的应力管理的总体改进。
在该第一阶段过程中使用的该生长条件能够诱发该成核岛 14A-14B的三维生长。在一个实施方案中，所得的成核岛14A-14B具有大约1纳米和大约100纳米之间范围内的典型的(例如平均)尺寸和大约10纳米和大约200纳米之间范围内的典型的(例如平均)间隔(如在邻近的岛之间从边缘至边缘的测量)。在一个实施方案中，该生长条件包括：在大约600℃至大约1300℃(在更特别的实施方案中 1100℃)范围内相对低的温度，在大约100至大约50000范围内相对高的Ⅴ/Ⅲ比率，和在大约一分钟至大约二十分钟范围内的延长的持续时间。
在该生长工艺的第二阶段中，其在图3B中显示，能够利用诱发该成核岛14A-14B的竖直生长的生长条件。例如，能够增加生长温度，能够利用高Ⅴ/Ⅲ比率，和能够变化(例如减少)前体流量至大约1 微摩尔/分钟至大约100微摩尔/分钟的范围。在一个实施方案中，用于该第二阶段的生长条件包括：在大约1000℃至大约1300℃范围内相对高的温度，在大约1000至大约50000范围内相对高的Ⅴ/Ⅲ比率，和大约1小时至大约10小时的持续时间。在一个实施方案中，使该成核岛14A-14B生长至在大约5埃至大约100埃范围内的高度。
在该生长工艺的第三阶段，其在图3C中显示，能够利用导致该成核岛14A-14B合并成单一层14的生长条件。例如，能够再次增加生长温度并且能够利用低Ⅴ/Ⅲ比率。在一个实施方案中，用于该第三阶段的该生长条件包括：在大约1100℃至大约1600℃范围内相对高的温度，在大约1至大约2500范围内相对低的Ⅴ/Ⅲ比率，和足以允许该合并的岛14A-14B生长到大约100埃至大约100微米范围内的厚度的持续时间。在该第三阶段过程中，小的摩尔分数(例如百分之一至五)的镓能够添加进该半导体层中，其能够进一步增加该成核岛14A-14B的合并。在该成核岛合并过程中存在的应力能够是拉伸性的。在一个实施方案中，选择在此描述的该生长条件以导致在该缓冲层14的生长过程中存在的小的拉伸应力，以及在室温下合理地小的压缩应力。
在该第三阶段完成之后，该成核岛14A-14B能够全部合并成无坑的单晶半导体(例如AlN)层。如说明的，该所得的缓冲层14包含至少两个明显的子层：成核子层，其包括该成核岛14A-14B；和高温生长子层，其中合并了该成核岛14A-14B。
在一个实施方案中，在图3A-3C中显示的该多阶段生长工艺重复两次或更多次以制备用于在该缓冲层14中应力管理的可变的弹性和热机械性质的各种不同子层。在这种情况下，该多阶段生长工艺的每一次重复的施加能够利用与先前的施加相同的生长条件或能够利用一个或多个不同的生长条件(例如，生长持续时间的变化，Ⅴ/Ⅲ比率的变化，和/或类似物)。
图4显示根据一个实施方案的使用在此描述的三阶段生长工艺生长的说明性缓冲层的顶表面的分子力显微图像(AFM)。如说明的，该缓冲层具有极其平坦的表面形态。特别地，原子台阶(atomic step) 显示大约1.0埃以5μm×5μm扫描的RMS。此外，使用在此描述的解决方案生长的缓冲层的一个实施方案能够具有大约1×109个位错核心每cm2或更少。
异质结构的附加层能够在该缓冲层14上形成(例如生长)。就此而言，图5显示根据一个实施方案的包括中间层15和n-型层16的说明性异质结构11A。如说明的，该异质结构11A包含有在其上形成缓冲层14的衬底12。该中间层15能够位于该缓冲层14和该n-型层16(例如n-型接触层)之间。如在图6中说明的，异质结构11B的制作能够包括该n-型层16的生长和随后活性区域18的外延生长，其能够包括与多个势垒(亮子层)交替的多个量子阱(暗子层)。
该中间层15能够配置成：进一步减轻从该缓冲层14至该n-型层 16和活性区域18的位错的增殖；弛豫层，例如该n-型接触层16和活性区域18，其为后续外延生长的；和/或类似物。例如，如通过在异质结构11A、11B中显示的该竖直延伸线说明的，该中间层15能够包括大量位错，其能够导致在该后续生长层例如该n-型层16内的弛豫。如进一步说明的，在该缓冲层14内存在的位错中的一些将会终结并且不延伸至该中间层15中，并且类似地，在该中间层15内存在的位错中的一些将会终结并且不延伸至该n-型层16中。图5和6中显示的圆圈表明了位错所位于的区域。在附图中，该位错处于该平面中，且每一个圆圈对应于这样的位错的核心。这些是刃型位错并且它们在该平面上的横向方向增殖。在一个实施方案中，选择该缓冲层14的厚度和该中间层15的厚度以导致在该后续半导体层中目标量的弛豫。在一个实施方案中，该n-型层16是部分弛豫层。例如，该缓冲层14以及该中间层15的每一个的厚度能够在一微米的数量级(例如，0.1微米至10微米)。在一个说明性的实施方案中，在活性区域18中的螺旋位错密度位是在大约1×103至大约5×109个螺旋位错每cm2范围内。
异质结构的层的形成能够进一步在该活性区域18的p-型面上继续。例如，图7显示根据一个实施方案的包括第一p-型层20(例如电子阻挡层)的说明性的异质结构11C，其能够生长在该活性结构18上。如在图7中说明的，能够在不包括中间层15的情况下形成该异质结构 11C。在这种情况下，该n-型层16能够直接在该缓冲层14上外延生长。在一个实施方案中，由于与在其上生长该n-型层16的层(例如，该缓冲层14或该中间层15)中铝的摩尔分数相比在该n-型层16内减少的铝的摩尔分数，该n-型层16受压缩。
在一个实施方案中，异质结构能够包括经配置以减轻在该n-型接触层16内的压缩的中间层15，其能够降低该n-型接触层16内的位错密度。例如，图8显示根据一个实施方案的包括作为中间层15的超晶格的说明性异质结构11D。在一个实施方案中，该中间层15为超晶格，其包含与AlxGa1-xN层交替的AlN层。这样的超晶格的每一层能够具有在大约10纳米(例如5至15纳米)范围内的厚度并且该AlxGa1-xN层能够含有铝的摩尔分数x低至大约0.7(例如大约0.6至大约0.9的范围内)。对于各种AlxGa1-xN层的铝摩尔分数能够遍及该超晶格保持恒定或使用任何解决方案在该超晶格的高度内改变(例如从该缓冲层 14面至该n-型层16面逐渐地降低)。此外，该超晶格能够包括数十个周期(例如大约10至大约100)，且每一个周期包括AlN/AlxGa1-xN 层对。通常，这样的超晶格的存在提供位错密度降低并且减轻具在有大(例如大于百分之十)的铝摩尔分数变化的半导体层之间的尖锐界面处的应力。
在一个实施方案中，使用一组经配置以目标方式操纵在该异质结构11D中的应力的生长条件，能够生长该中间层15的超晶格。例如，在该超晶格生长过程中，能够改变Ⅴ/Ⅲ比率以进一步变更在该超点阵的每一层内所得的拉伸应力和压缩应力，其由紧接地邻近层的变化的铝摩尔分数导致。
就此而言，图9显示根据一个实施方案的该晶格常数a和c作为 AlN层的该Ⅴ/Ⅲ比率的函数的说明性曲线。不同的晶格方向能够导致该AlN层的不同的拉伸和压缩性质。例如，对于低Ⅴ/Ⅲ比率(例如小于大约1800)，对于该AlN层的晶格常数a略微大于对于没有点缺陷存在的AlN层的晶格常数a(例如大约3.112)。该晶格常数a的不同导致在该层内积累的拉伸应力。对于高Ⅴ/Ⅲ比率(例如大于大约 1800)，对于该AlN层的晶格常数a略微小于对于没有点缺陷存在的 AlN层的晶格常数a，其导致在该层内积累的压缩应力。该Ⅴ/Ⅲ比率还影响该晶格常数c。在这种情况下，该Ⅴ/Ⅲ比率的小值(例如小于大约750)导致晶格常数c，其在该层内引起压缩应力(例如小于大约 4.982)，然而该Ⅴ/Ⅲ比率的较大值(例如大于大约750)导致晶格常数c，其在该层内引起拉伸应力。
图10显示根据一个实施方案的应力和应变作为AlN层的该Ⅴ/Ⅲ比率的函数的说明性曲线。如说明的，在低Ⅴ/Ⅲ比率(例如低于大约 1800)下生长的AlN层处于拉伸应力，而采用高Ⅴ/Ⅲ比率(例如大于大约1800)生长的AlN层处于压缩应力。如进一步说明的，通过调整该Ⅴ/Ⅲ比率来产生该AlN层的应变的仅仅小变化。在一个实施方案中，该缓冲层14的生长使用一组生长参数，调节其以减少在生长过程中的局部拉伸应力。此外，能够配置该组生长参数以限制在生长过程中的压缩应力。在一个实施方案中，在该生长过程中该压缩应力被限制至大约1.0GPa或更少。
在一个实施方案中，该中间层15的生长包括一系列具有交替的拉伸应力和压缩应力的子层(例如膜)的生长。通过调整每一个子层内的Ⅴ/Ⅲ比率能够选择性地配置层以具有拉伸应力或压缩应力。例如，该调整能够包括根据设定的进度表改变该Ⅴ/Ⅲ比率以得出压缩子层和拉伸子层。另外，能够变化一个或多个附加的沉积条件，例如生长温度、气流和/或类似物。此外，该子层的一个或多个属性，例如子层的相对厚度、每一个子层中的应力分布和/或类似物，能够在该层的生长过程中得到调节。该组沉积条件的调整能够导致增加的压缩应力的区域和增加的拉伸应力的区域。以这种方式，能够配置所得的中间层 15以具有目标总体残余应力(例如大约零或接近零)。
图11A-11B显示根据多个实施方案的说明性中间层15A-15B。显示的每一个中间层15A-15B在缓冲层14上生长，该缓冲层14能够在衬底12上生长。在一个实施方案中，该衬底12为外来衬底，例如蓝宝石、SiC或类似物。该缓冲层14(例如成核层)能够提供跃迁以适应在该衬底12和相应的中间层15A-15B之间的大晶格失配。在一个实施方案中，该缓冲层14能够包含AlxGa1-xN/AlyGa1-yN超晶格，其中 0≤x,y≤1。每一个超晶格层能够例如最高至几纳米厚。在一个实施方案中，具有不同的铝含量(例如以x和y指出)的层能够具有相似的厚度。在一个实施方案中，该缓冲层14具有接近零纳米至大约2000纳米范围内的厚度。在另一个实施方案中，该缓冲层14的生长使用大约 500和大约1200摄氏度之间的生长温度以及大约0.01微米和大约10 微米每小时之间的生长率。
无论如何，每一个中间层15A-15B由与多个拉伸子层42A-42C交替的多个压缩子层40A-40C形成。在该中间层15A内，首先生长压缩子层40A，同时在该中间层15B内，首先生长拉伸子层42A。虽然每一个中间层15A-15B显示包括三个外延生长的周期(例如，每一个周期包括压缩层和拉伸层)，应理解中间层15A-15B能够包括任何数量的周期。在一个实施方案中，在一个压缩层和一个拉伸层之间应力突然变化。或者，在邻近的层之间该应力能够逐渐变化(例如通过生长具有梯度的拉伸或压缩应力的层)。此外，该拉伸应力和压缩应力能够在该中间层15A-15B的周期之间为基本恒定或能够从周期至周期逐渐变化。
该中间层15A-15B的生长，和形成该中间层15A-15B的对应子层 40A-40C、42A-42C的生长，能够使用任何一组沉积条件。例如，用于子层40A-40C、42A-42C的该组沉积条件能够包括：大约0.1和大约 200毫摩尔每分钟之间的第Ⅲ族前体流量，大约100和10000标准立方厘米每分钟(SCCM)之间的氮前体流量，大约1和760乇之间的压力，大约10和大约10000之间的第Ⅴ族前体与第Ⅲ族前体的摩尔比率 (Ⅴ/Ⅲ比率)，和大约500和大约1800摄氏度之间的生长温度。此外，子层40A-40C、42A-42C能够生长成大于临界厚度的厚度以避免假晶生长。在一个实施方案中，每一个子层40A-40C、42A-42C具有大约一纳米和五纳米之间的厚度。
如在此所述的，在该中间层15A-15B的生长过程中，用于外延生长子层40A-40C、42A-42C的一组沉积条件的一个或多个能够被改变以引起所得的子层40A-40C、42A-42C呈现拉伸残留应力或压缩残留应力。例如，压缩子层的生长和拉伸子层的生长能够使用相差至少百分之十的第Ⅴ族前体与第Ⅲ族前体的摩尔比率。在一个实施方案中，该压缩子层的组成与该拉伸子层的组成相差不大于大约百分之五。例如，该拉伸子层内铝的分数能够与该压缩子层内铝的分数相差不大于大约百分之五。相似地，该压缩子层和拉伸子层能够具有至少0.0001埃的晶格失配。此外，能够改变对于该压缩子层和拉伸子层的生长率。在一个实施方案中，对于该压缩子层的生长率和对于拉伸子层的生长率相差至少百分之十。对于该压缩子层和拉伸子层的生长温度能够基本上相同或变化。在一个实施方案中，对于该压缩子层和拉伸子层的生长温度至少相差百分之二。更进一步地，能够调节在子层的生长过程中存在的前体和/或试剂的数量和/或类型以变更该子层的弹性性质。例如，前体和试剂例如：ZnO、TiN、SiN、GaAs、AlAs、GaN、InN和/或类似物，能够在子层中诱发不均匀性，并且因此变更子层的弹性性质。
在一个实施方案中，基于该衬底12的弯曲对该缓冲层14的应力的影响来选择该中间层15的组成。例如，图12显示根据实施方案该晶格常数a作为在AlN层(例如该缓冲层14)生长过程中的中心移位 (弯曲)的函数和作为AlxGa1-xN层中铝摩尔分数的函数的各种曲线。能够使用该曲线例如来选择该中间层15(例如，形成该中间层15的超晶格)的组成，配置该中间层的组成来减轻AlN缓冲层14(例如，具有大约0.5微米的厚度)中的应力。
如在图12中说明的，在该成核相之后该缓冲层14生长的过程中，该缓冲层14能够经历由弯曲所致的高拉伸应力，其能够导致用于该缓冲层14的有效晶格常数a的增加。该拉伸应力与在该缓冲层14的生长过程中发生的一定量的弯曲相关，并且能够使用对应生长温度和该衬底12的已知量的弯曲进行评估。此外，通过该缓冲层14的评估的双轴模量影响该有效的晶格常数a的变化。图12包括对应三种不同评估的用于AlN缓冲层14的双轴模量(MAlN)的三个曲线。在一个实施方案中，作为用于该缓冲层14的外延生长的该衬底12(例如蓝宝石晶片)的中心移位来测量该弯曲。对于蓝宝石晶片，这样的测量能够典型地在10-400微米之间变化。
在一个实施方案中，基于该缓冲层14的评估的双轴模量和在该缓冲层14的生长过程中发生的一定量的弯曲(中心移位)来选择形成该中间层15的AlN/AlxGa1-xN超晶格的AlxGa1-xN子层的组成。例如，使用400GPa的评估的双轴模量和24微米的中心移位，用于AlN缓冲层 14的有效的晶格常数a能够在1300℃的生长温度下超过3.135A。应理解该AlN缓冲层14的实际晶格常数a受成核生长条件以及在这样的生长过程中取得的应力所影响。由于单独的热膨胀，所得的3.135A 的晶格常数a大于3.125A。用于该缓冲层14的增长的晶格常数a在该1300℃的生长温度下与具有大约0.8的铝摩尔分数的AlxGa1-xN层最接近地匹配。就此而言，该中间层15能够包括Al0.8Ga0.2N层，其能够导致在该生长温度下该层中低的应力。在一个实施方案中，所确认的铝摩尔分数用作形成该中间层15的AlN/AlxGa1-xN超晶格的第一 AlxGa1-xN子层中的铝摩尔分数。在一个替代性实施方案中，所确认的铝摩尔分数用作在该超晶格的所有子层中存在的平均铝摩尔分数。
本发明的一个实施方案提供了一个用于生长多层半导体结构的工艺，其中基于该现有的异质结构的应力与应变至少部分地选择后续层的含量。在这种情况下，在具有目标晶格常数a1的第一层(例如该缓冲层14)的生长过程中和/或之后能够原位测量该现有的异质结构的曲率。该测量的曲率能够用于限定在该第一层内的应力和应变，例如使用改进的Stoney公式。该应力与应变能够用于选择/调节该将要生长的下一层的组成的一个或多个方面和/或一个或多个生长条件。例如，对于第Ⅲ族氮化物半导体层，能够调节在该半导体层内存在的该第Ⅲ族元素的一个或多个的摩尔分数。在一个实施方案中，选择该第Ⅲ族氮化物组成以在完全弛豫时具有目标晶格常数a2，使得∈1<(a2-a1)/a1< ∈0，∈0不大于百分之0.5且∈1不小于-百分之0.05。后续地，使该第二层生长成具有所选择的组成。相似地，一个或多个生长参数，例如：温度、Ⅴ/Ⅲ比率、生长率、腔室压力、前体脉冲的持续时间、前体的类型、和/或类似物，能够经调节以影响该衬底的弯曲从而匹配预计的弯曲值。在该多层半导体结构的制作过程中，能够重复这样的测量弯曲和调节该下一层的组成的工艺任何次数。
该工艺的一个实施方案能够进一步包括掩蔽各个区域。例如，一组掩蔽区域能够放置在衬底上。后续地，能够在非掩蔽区域(例如，一个(或多个)10×10微米区)上进行选择性区域生长。在该选择性生长之后能够去除该掩蔽区域的零个或多个。后续地，第一层能够生长成具有目标有效的晶格常数a1并且该工艺能够如在此所述的继续。
应理解基于该器件的类型(例如光电子的或电子的，制作该异质结构用于其)能够进一步选择用于该缓冲层14和/或该中间层15的设计和生长条件。例如，对于制作发光二极管，取决于由对应的发光二极管将发出的目标波长，将使用不同的缓冲和中间层生长条件。在一个实施方案中，该缓冲层的厚度和/或该中间层中铝摩尔分数能够随着该器件的活性区域的量子阱内的铝摩尔分数增加而增加。例如，当配置该发光二极管以发射深紫外线辐射(例如，具有240-270纳米之间范围内的波长)时，该缓冲层的厚度和/或该中间层的铝摩尔分数能够大于用于经配置以发射具有270-310纳米之间范围内的波长的辐射的发光二极管的缓冲层的厚度和/或中间层的铝摩尔分数，其需要在该活性区域内较小的铝摩尔分数。作为说明性对比，用于制作经配置以在 280nm波长下操作的发光二极管，该中间层能够包含具有铝摩尔分数 x＝0.8的交替AlN/AlxGa1-xN层的超晶格，然而用于制作经配置以在310nm波长下操作的发光二极管，该中间层能够包含具有x小于0.7的交替AlN/AlxGa1-xN层的超晶格。
能够使用任何解决方案来制作在此描述的异质结构。例如，能够使用外延生长工序在衬底上方生长在此描述的各种半导体层。如在此所述，对于层所利用的一个或多个生长条件能够经配置以产生该层所需的性质。例如，当层包括超晶格时，这样的超晶格的生长条件能够影响在该超晶格层内的应力和应变。特别地，这样的超晶格能够包含能够进一步控制遍及该异质结构的应力的分布的压缩层和拉伸层。此外，能够通过控制半导体层的外延生长参数达到该应力与应变的协调。例如，通过诱发半导体层的三维生长，所得的层能够呈现组成不均匀性和/或掺杂浓度不均匀性，其能够影响该层中所得的应力与应变。此外，这样的不均匀性能够导致高透明区域与高传导区域交替，当对比该在该半导体层中的不同区域的透明或传导的性质时，该术语“高”理解为相对术语。
在一个实施方案中，本发明提供设计和/或制作包括一个或多个如在此描述设计的和制作的装置的电路的方法。就此而言，图13显示根据一个实施方案的用于制作电路126的说明性流程图。最初，使用者能够利用装置设计系统110来产生用于如在此描述的半导体器件的器件设计112。该器件设计112能够包含程序代码，其能够根据由该器件设计112限定的特征被器件制作系统114使用来产生一组物理装置 116。相似地，能够提供该器件设计112至电路设计系统120(例如作为在电路中使用的可用部件)，使用者能够利用其以产生电路设计122 (例如通过连接一个或多个输入和输出至电路中包括的各种器件)。该电路设计122能够包含包括如在此描述所设计的器件的程序代码。在任何情况下，能够提供该电路设计122和/或一个或多个物理器件 116至电路制作系统124，其能够根据该电路设计122产生物理电路 126。该物理设计126能够包括一个或多个如在此描述所设计的器件 116。
在另一个实施方案中，本发明提供用于设计的器件设计系统110 和/或用于制作如在此描述的半导体器件116的器件制作系统114。在这种情况下，该系统110、114能够包含通用计算装置，其被编程以实施设计和/或制作如在此描述的该半导体器件116的方法。相似地，本发明的一个实施方案提供用于设计的电路设计系统120和/或用于制作包括至少一个如在此描述所设计的和/或制作的器件116的电路126 的电路制作系统124。在这种情况下，该系统120、124能够包含通用计算装置，其被编程以实施设计和/或制作包括至少一个如在此描述的半导体器件116的该电路126的方法。
在又一个实施方案中，本发明提供固定在至少一个计算机可读介质内的计算机程序，该电脑程序在被执行时，能够使计算机系统实施设计和/或制作如在此描述的半导体器件的方法。例如，该计算机程序能够使该器件设计系统110产生如在此描述的器件设计112。就此而言，该计算机可读介质包括程序代码，当通过该计算机系统执行时其实施在此描述的工艺的一些或全部。应理解该术语“计算机可读介质”包含一个或多个任何类型的有型表达介质(现在已知或以后开发)，能够通过计算装置从其察觉、复制或用以其它方式通信该程序的存储副本。
在另一个实施方案中，本发明提供了提供程序代码的副本的方法，当通过该计算机系统执行时其实施在此描述的工艺的一些或全部。在这种情况下，计算机系统能够处理该程序代码的副本以产生和传送，用于在第二个、明显的位置接收一组数据信号，该组数据信号具有以这样的方式设置和/或变化的其一个或多个特性，以在该组数据信号内编码该程序代码的副本。相似地，本发明的一个实施方案提供得到实施在此描述的工艺的一些或全部的程序代码的副本的方法，其包括接收在此描述的该组数据信号和将该组数据信号翻译成固定在至少一个计算机可读介质内的计算机程序的副本的计算机系统。在任一情况下，使用任何类型的通信线路能够传送/接收该组数据信号。
在又一个实施方案中，本发明提供产生用于设计的器件设计系统 110和/或用于制作如在此描述的半导体器件的器件制造系统114的方法。在这种情况下，能够获得(例如产生、维持、使得可用等)计算机系统并且能够获得(例如产生、购买、使用、改进等)一个或多个用于进行在此所述的工艺的部件并且部署至该计算机系统。就此而言，该部署能够包含以下的一个或多个：(1)在计算装置上安装程序代码， (2)添加一个或多个计算和/或I/O装置至该计算机系统，(3)并入和/或改进该计算机系统以能够使它进行在此所述的工艺，和/或类似物。
出于说明和描述的目的存在本发明的不同方面的先前描述。这不意图为详尽的或限制本发明为所公开的精确形式，并且显而易见地，许多改进和改变是可能的。对本领域技术人员可以是明显的这样的改进和改变包括在由所附权利要求限定的本发明的范围内。

Claims (20)

1.一种半导体结构，包含：
缓冲结构，其中该缓冲结构包括：
缓冲层；和
位于直接地邻近该缓冲层的中间层，其中该中间层包含具有交替的拉伸和压缩应力的多个第Ⅲ族氮化物半导体膜，其中应力通过改变在该多个半导体膜的生长过程中使用的Ⅴ/Ⅲ比率来调节；和
直接地邻近该中间层形成的一组第Ⅲ族氮化物半导体层，其中该缓冲结构具有有效的晶格常数和厚度使得在室温下该组第Ⅲ族氮化物半导体层内的总体应力为压缩性的并且在0.1GPa和2.0GPa之间的范围内。
2.权利要求1的所述结构，进一步包含直接地邻近该缓冲结构的衬底，其中该缓冲层直接生长在该衬底上。
3.权利要求1的所述结构，其中直接地邻近该中间层的该组第Ⅲ族氮化物半导体层中的半导体层是部分弛豫层。
4.权利要求1的所述结构，其中该多个第Ⅲ族氮化物半导体膜形成超晶格。
5.权利要求1的所述结构，其中在该缓冲层顶部的位错密度小于或等于1×109个位错核心每平方厘米。
6.权利要求1的所述结构，其中该组第Ⅲ族氮化物半导体层包括：
n-型层，位于直接地邻近该中间层；
活性区域，位于该n-型层的与该中间层相对的一面；和
p-型层，位于该活性区域的与该n-型层相对的一面。
7.权利要求6的所述结构，其中配置该活性区域以发射紫外线辐射并且具有在1×103至5×109个螺旋位错每平方厘米范围内的螺旋位错密度。
8.一种制作半导体结构的方法，该方法包括：
选择一组生长参数用于生长缓冲结构，其中配置该组生长参数以实现对于该缓冲结构而言目标有效的晶格常数a；
使用所选择的一组生长参数生长该缓冲结构，其中生长该缓冲结构包括：
生长缓冲层；和
直接在该缓冲层上生长中间层，其中该中间层包括具有交替的拉伸和压缩应力的多个子层，其中应力通过改变在该多个子层的生长过程中使用的Ⅴ/Ⅲ比率来调节；和
在该缓冲结构上生长一组第Ⅲ族氮化物半导体层，其中该目标有效的晶格常数a诱发在室温下该组第Ⅲ族氮化物半导体层内的总体应力为压缩性的并且在0.1GPa和2.0GPa之间的范围内。
9.权利要求8的所述方法，其中生长该缓冲结构包括调节该一组生长参数以在生长过程中降低存在的局部拉伸应力和在生长过程中限制压缩应力至1.0GPa或更小。
10.权利要求8的所述方法，其中生长该缓冲结构包括使用多阶段工艺直接在衬底上生长该缓冲层，其中该多阶段工艺包括：
在该衬底上生长多个成核岛；和
使用高生长温度将该多个成核岛合并成单一层。
11.权利要求10的所述方法，其中生长该多个成核岛使用经选择以生长具有目标尺寸和目标密度的成核岛的一组岛生长条件，并且其中该一组岛生长条件包括：在一分钟至二十分钟范围内的持续时间和在600℃至1300℃范围内的温度。
12.权利要求8的所述方法，基于以下的至少一种选择该中间层的目标含量：在其上将要生长该中间层的现存的异质结构的应力或应变。
13.权利要求8的所述方法，其中生长该缓冲结构还包括：
在生长该缓冲层以后测量现存的异质结构的原位曲率；和
对于该中间层使用该原位曲率确定材料的至少一种属性，其中生长该中间层使用基于该至少一种属性选择的一组生长条件。
14.一种制作半导体器件的方法，该方法包括：
制作用于该半导体器件的半导体异质结构，该制作包括：
使用多阶段工艺直接在衬底上生长缓冲层，其中该多阶段工艺包括：
使用经配置以形成相对小的岛的Ⅴ/Ⅲ比率和经选择以增加多个成核岛的密度的生长持续时间，在该衬底上生长由第Ⅲ族氮化物材料形成的多个成核岛，其中该Ⅴ/Ⅲ比率在100至50000之间的范围内，并且其中该持续时间在一分钟至二十分钟的范围内；
使用增加的生长温度诱发该多个成核岛的竖直生长；和
使用高生长温度将该多个成核岛合并成单一层，其中使该单一层生长到厚度在100埃至100微米的范围内；和
在该缓冲层上生长一组第Ⅲ族氮化物半导体层，
其中在室温下该组第Ⅲ族氮化物半导体层中的总体应力为压缩性的并且在0.1GPa和2.0GPa之间的范围内。
15.权利要求14的所述方法，制作该半导体异质结构还包括，生长该组第Ⅲ族氮化物层之前，直接在该缓冲层上生长第Ⅲ族氮化物中间层，其中配置该中间层以减轻在该一组第Ⅲ族氮化物层中的压缩。
16.权利要求15的所述方法，其中该中间层包括超晶格，该超晶格包括具有交替的拉伸和压缩应力的多个子层。
17.权利要求15的所述方法，在生长该第Ⅲ族氮化物中间层之前，制作该半导体异质结构还：
在生长该缓冲层以后测量在其上将要生长该中间层的现存的异质结构的原位曲率；和
对于该中间层使用该原位曲率确定材料的至少一种属性，其中生长该中间层使用一组基于该至少一种属性选择的生长条件。
18.权利要求17的所述方法，其中该中间层包括多个子层，并且其中该至少一种属性包括直接位于该缓冲层上的第一子层的铝摩尔分数。
19.权利要求17的所述方法，其中该至少一种属性包括对于该中间层的平均铝摩尔分数。
20.权利要求14的所述方法，其中该器件为光电子器件。
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