KR101804493B1 - 변조 도핑을 갖는 광전자 디바이스 - Google Patents

변조 도핑을 갖는 광전자 디바이스 Download PDF

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Abstract

광전자 디바이스의 개선된 헤테로구조체가 제공된다. 헤테로구조체는 활성 영역, 전자 차단 층, 및 p-형 접촉 층을 포함한다. p-형 접촉 층 및 전자 차단 층은 p-형 도펀트로 도핑될 수 있다. 전자 차단 층에 대한 도펀트 농도는 기껏해야 p-형 접촉 층의 도펀트 농도의 10 퍼센트일 수 있다. 이러한 헤테로구조체를 설계하는 방법이 또한 설명된다.

Description

변조 도핑을 갖는 광전자 디바이스{OPTOELECTRONIC DEVICE WITH MODULATION DOPING}
관련 출원들에 대한 참조
본 출원은, “Optoelectronic Device with Modulation Doping”이라는 명칭으로 2013년 09월 03일자로 출원되어 함께 계류 중인 미국 가특허 출원 제61/873,346호에 대한 이익을 주장하며, 이는 이로써 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 전자 및 광전자 디바이스들에 관한 것으로서, 더 구체적으로, III 족 질화물 기반 전자 및 광전자 디바이스들에 관한 것이다.
높은 효율성 및 신뢰성을 갖는 III 족 질화물 기반 전자 및 광전자 디바이스들의 발전은 반도체 층들의 품질, 활성 층 설계, 및 접촉 품질과 같은 다수의 인자들에 의존한다. 구체적으로, 높은 전도성의 p-형 갈륨 질화물(GaN) 및/또는 알루미늄 갈륨 질화물(AlGaN)을 설계하는 것이 자외선 발광 다이오드(ultraviolet light emitting diode; UV LED)를 포함하는 다수의 전자 및 광전자 디바이스들에 대해 중요하다. 마그네슘(Mg)-도핑된 AlGaN의 높은 p-형 전도성을 달성하는 것은, 150-250 밀리-전자 볼트(meV)의 큰 억셉터(acceptor) 활성화 에너지에 기인해서뿐만 아니라 고농도의 Mg-도핑된 AlGaN 합금들의 낮은 홀(hole) 이동도(mobility)에 기인하여 어려웠다. 추가적인 억셉터 활성화 에너지의 증가에 기인하여 그리고 또한 알루미늄 몰 분율의 증가에 따른 의도치 않은 도우너(donor) 농도의 증가에 기인하여, 알루미늄의 몰 분율이 증가될 때 문제가 특히 심각하다. 높은 알루미늄 몰 분율들을 갖는 AlGaN 층들에 대하여, 산소(O) 도우너 농도는 고농도의 Mg 도핑에도 불구하고 절연을 야기하거나 또는 심지어 AlGaN 층들의 n-형 특성들을 야기할 수 있다.
추가적으로, 고농도의 Mg 도핑은 광전자 디바이스의 신뢰성에 부정적인 영향을 줄 수 있다. 디바이스 자기-가열을 넘는 품질저하의 존재가 이전에 관찰되었으며, 이는 p-형 클래딩(cladding)으로부터의 Al 원자들의 이동에 기인한다.
III 족 질화물 기반 LED들에 대한 하나의 제시된 품질저하 메커니즘은 p-n 접합을 가로지르는 높은 운동 에너지들을 갖는 전자들이며, 그럼으로써 출력 파워의 감소를 야기한다. 이러한 에너지는 격자 내로, 더 구체적으로는 전자들을 활성 층의 양자 우물들 내에 구속(confine)하도록 설계된 전자 차단 층으로 전달된다. 전자들에 의해 릴리즈(release)된 에너지는 Mg-수소(H) 결합들 및 Ga-N 결합들 둘 모두를 깨트리는데 도움을 주고, p-형 층 내에 캐리어(carrier)들을 추가로 활성화하며, 이는 질소 공동(nitrogen vacancy)들 VN을 생성한다. 증가된 Mg 활성화는 안정-상태에 도달하기 전에 출력 파워의 초기 증가를 야기하지만, 반면 VN 형성은 평형에 도달하기까지 상당히 더 오래 걸리며, 시간의 더 긴 기간에 걸친 방출의 느린 감소의 원인이 된다. 대안적으로, 릴리즈된 전자 에너지는 Mg-H2 착물(complex)들의 형성에 기여할 수 있고, p-형 도핑의 전체 감소를 야기할 수 있다. p-형 AlGaN 내의 질소 공동에 대한 형성 에너지는 p-형 GaN의 형성 에너지보다 상당히 더 낮은 것으로 계산되었다. 그러나, Mg-H2 착물은 GaN에서보다 AlGaN에서 더 안정적이다. 따라서, 높은-Al 함량 디바이스들에 있어, 원자 변위의 거의 전부가 VN 형성을 초래하며, 이는 UV LED들에서 관찰되는 추가적인 느린 품질저하를 야기하고, 이는 커패시턴스-전압 데이터에서 관찰된 접합의 p-측 상의 공핍 에지의 증가로 명백해지며, 그리고 이는 더 높은 전류 밀도들 및 연관된 동작 온도들에서 이러한 거동이 증폭된다는 것을 추가로 보여준다.
전자-격자 상호작용에 기인하는 질소 공동들 및 다른 결함들의 형성은 반도체 층들 내의 홀들의 유효한 트래핑(trapping)을 야기한다. 반도체 층들의 품질저하를 감소시키기 위한 하나의 접근방식은, 마이크로 픽셀 디바이스 설계의 사용을 통하는 것이거나 또는 넓은 평면 면적 디바이스들을 갖는 LED들을 사용하는 것에 의한 것이며, 이는 감소된 전류 밀도들 및 동작 온도들을 가능하게 하고, 이는 p-n 접합, 전자 차단 층, 및 p-형 층에 접근하는 전자들의 속도를 제한한다.
본 발명자들은 p-형 도핑된 반도체 층들 내의 홀 트래핑 및 결함들의 형성을 감소시키기 위한 새로운 해법을 제안한다. 본원에서 설명되는 해법의 일 실시예에 있어, 이러한 감소는 변조 도핑에 기초하여 획득된다. 이러한 방식으로, 대응하는 반도체 디바이스의 신뢰성이 개선될 수 있다. 다른 실시예에 있어, 신뢰성은 디바이스 헤테로구조체(heterostructure)의 몇몇 파라미터들의 동시적인 최적화를 통해 추가로 개선된다. 이러한 파라미터들은, 예를 들어, 반도체 층들 중 하나 이상의 조성 프로파일 및 도핑 프로파일을 포함할 수 있다. 또한, 반도체 층들 중 하나 이상 내의 변형들의 최적화 및 결과적인 분극화 필드들이 디바이스의 신뢰성에 크게 영향을 줄 수 있다.
본 발명의 측면들은 광전자 디바이스의 개선된 헤테로구조체를 제공한다. 헤테로구조체는 활성 영역, 전자 차단 층, 및 p-형 접촉 층을 포함한다. p-형 접촉 층 및 전자 차단 층은 p-형 도펀트로 도핑될 수 있다. 전자 차단 층에 대한 도펀트 농도는 기껏해야 p-형 접촉 층의 도펀트 농도의 10 퍼센트일 수 있다. 이러한 헤테로구조체를 설계하는 방법이 또한 설명된다.
본 발명의 제 1 측면은, 활성 영역; p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층; 및 활성 영역과 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 전자 차단 층 내의 p-형 도펀트 농도는 최대로 p-형 접촉 층 도펀트 농도의 10 퍼센트인, 전자 차단 층을 포함하는, 헤테로구조체를 제공한다.
본 발명의 제 2 측면은, n-형 도핑을 갖는 n-형 접촉 층; p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층; n-형 접촉 층과 p-형 접촉 층 사이에 위치된 활성 영역; 및 활성 영역과 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 전자 차단 층 내의 p-형 도펀트 농도는 최대로 p-형 접촉 층 도펀트 농도의 10 퍼센트인, 전자 차단 층을 포함하는, 광전자 디바이스를 제공한다.
본 발명의 제 3 측면은 디바이스를 제조하는 방법을 제공하며, 상기 방법은: 컴퓨터 시스템을 사용하여 디바이스에 대한 디바이스 설계를 생성하는 단계로서, 디바이스 설계는 헤테로구조체를 포함하고, 상기 헤테로구조체는: 활성 영역; 목표 p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층; 및 활성 영역과 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 전자 차단 층에 대한 목표 p-형 도펀트 농도는 최대로 목표 p-형 접촉 층 도펀트 농도의 10 퍼센트인, 전자 차단 층을 포함하는, 단계; 및 디바이스 설계에 따라 디바이스를 제조하는데 사용하기 위한 디바이스 설계를 제공하는 단계를 포함한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상의 해결하기 위해 설계된다.
본 개시의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 예시적인 광전자 디바이스의 개략적인 구조체를 도시한다.
도 2는 종래 기술에 따른 광전자 디바이스에 대한 헤테로구조체의 일 부분의 전형적인 조성 프로파일을 도시한다.
도 3a 및 도 3b는 실시예들에 따른 광전자 디바이스에 대한 III 족 질화물 헤테로구조체의 일 부분의 예시적인 조성 프로파일들을 도시한다.
도 4는 실시예들에 따른 상이한 도펀트 농도들을 갖는 활성 영역의 p-형 측의 예시적인 조성 프로파일들을 도시한다.
도 5a는 종래 기술에 따른 활성 영역의 p-형 측의 조성 프로파일을 도시하며, 도 5b 내지 도 5f는 실시예들에 따른 상이한 합금 조성들을 갖는 활성 영역의 p-형 측의 예시적인 조성 프로파일들을 도시한다.
도 6a 내지도 도 6f는, 실시예들에 따른 상이한 전자 차단 층 및/또는 p-형 중간층(interlayer) 조성들을 갖는 활성 영역의 p-형 측의 예시적인 조성 프로파일들을 도시한다.
도 7a 및 도 7b는 실시예들에 따른 p-형 접촉 층의 예시적인 조성 프로파일들을 도시한다.
도 8a 내지 도 8c는 일 실시예에 따른 전자 차단 층을 포함하는 예시적인 헤테로구조체에 대한 제로(zero) 바이어스 밴드 다이어그램, 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다.
도 9a 내지 도 9c는 일 실시예에 따른 그레이딩된(graded) 전자 차단 층을 포함하는 예시적인 헤테로구조체에 대한 제로 바이어스 밴드 다이어그램, 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다.
도 10a 및 도 10b는 일 실시예에 따른 2개의 별개의 그레이딩된 영역들을 갖는 그레이딩된 전자 차단 층을 포함하는 예시적인 헤테로구조체에 대한 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다.
도 11a 내지 도 11d는 실시예들에 따른 예시적인 초격자 구성들에 대응하는 밴드 갭 다이어그램들을 도시한다.
도 12는 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞추어질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들에 있어, 도면들 사이에서 유사한 도면번호들이 유사한 엘러먼트를 나타낸다.
이상에서 나타낸 바와 같이, 본 발명의 측면들은 광전자 디바이스의 개선된 헤테로구조체를 제공한다. 헤테로구조체는 활성 영역, 전자 차단 층, 및 p-형 접촉 층을 포함한다. p-형 접촉 층 및 전자 차단 층은 p-형 도펀트로 도핑될 수 있다. 전자 차단 층에 대한 도펀트 농도는 기껏해야 p-형 접촉 층의 도펀트 농도의 10 퍼센트일 수 있다. 이러한 헤테로구조체를 설계하는 방법이 또한 설명된다.
달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 본원에서 사용되는 바와 같이, 대응하는 재료들의 몰 분율들이 최대로 10 퍼센트(더 특정한 실시예에서 5 퍼센트)만큼 상이할 때 2개의 재료들은 비할만한 조성들을 갖는다. 예를 들어, 2개의 III 족 질화물 재료들, AlxInyBzGa1-x-y-zN 및 Alx’Iny’Bz’Ga1-x’-y’-z’N을 고려하면, 몰 분율들의 각각, 즉, x, y, 및 z가 10 퍼센트 미만만큼 대응하는 몰 분율들 x’, y’, 및 z’와 상이할 때 2개의 재료들이 비할만한 조성들을 가지며, 여기에서 퍼센트는 몰 분율들 사이의 차이를 취하고 더 높은 몰 분율에 의해 값을 나눔으로써 계산된다. 유사하게, 2개의 층은 대응하는 두께들이 최대로 10 퍼센트(더 특정한 실시예에서 5 퍼센트)만큼 상이할 때 비할만한 두께들을 갖는다. 또한 본원에서 사용되는 바와 같은, 2개의 도펀트 농도들은 이들이 서로 동일한 자릿수(order)일 때 비할만하다. 더 높은 수 대 더 낮은 수의 비율이 10 미만일 때 2개의 수들이 서로 동일한 자릿수라는 것이 이해되어야 한다.
본 발명의 측면들은 광전자 디바이스, 예컨대 통상적인 또는 초발광 발광 다이오드(LED), 발광 레이저, 레이저 다이오드, 광 센서, 광검출기, 포토다이오드, 아발란치 다이오드, 및/또는 유사한 것 내에 통합될 수 있는 헤테로구조체를 제공한다. 도면들을 참조하면, 도 1은 일 실시예에 따른 예시적인 광전자 디바이스(10)의 개략적인 구조체를 도시한다. 더 구체적인 실시예에 있어, 광전자 디바이스(10)는 방출 디바이스, 예컨대 발광 다이오드(LED)로서 동작하도록 구성된다. 이러한 경우에 있어, 광전자 디바이스(10)의 동작 동안, 밴드 갭에 비할만한 바이어스의 인가는 광전자 디바이스(10)의 활성 영역(18)으로부터의 전자기 방사의 방출을 야기한다. 광전자 디바이스(10)에 의해 방출되는 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 일 실시예에 있어, 디바이스(10)는 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출하도록 구성된다. 더 특정한 실시예에 있어, 지배적인 파장은 약 210 내지 약 350 나노미터 사이의 파장들의 범위 이내 이다.
광전자 디바이스(10)는, 기판(12), 기판(12)에 인접한 버퍼 층(14), 버퍼 층(14)에 인접한 n-형 층(16)(예를 들어, 클래딩 층, 전자 공급 층, 접촉 층, 및/또는 유사한 것), 및 n-형 층(16)에 인접한 n-형 측(19A)을 갖는 활성 영역(18)을 포함하는 헤테로구조체를 포함한다. 또한, 광전자 디바이스(10)의 헤테로구조체는, 활성 영역(18)의 p-형 측(19B)에 인접한 제 1 p-형 층(20)(예를 들어, 전자 차단 층) 및 제 1 p-형 층(20)에 인접한 제 2 p-형 층(22)(예를 들어, 클래딩 층, 홀 공급 층, 접촉 층, 및/또는 유사한 것)을 포함한다.
더 특정한 예시적인 실시예에 있어, 광전자 디바이스(10)는, 그 안에서 다양한 층들의 전부 또는 일부가 III-V 족 재료 시스템으로부터 선택된 원소들로 형성된 III-V 족 재료 기반 디바이스이다. 또 다른 더 구체적이고 예시적인 실시예에 있어, 광전자 디바이스(10)의 다양한 층들은 III 족 질화물 기반 재료들로부터 형성된다. III 족 질화물 재료들은 하나 이상의 III 족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하여 BWAlXGaYInZN이며, 여기에서, 0 ≤ W, X, Y, Z ≤ 1, 및 W+X+Y+Z = 1이다. 예시적인 III 족 질화물 재료들은, 2원, 3원 및 4원 합금들, 예컨대, III 족 원소들의 임의의 몰 분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
III 족 질화물 기반 광전자 디바이스(10)의 예시적인 일 실시예는, InyAlxGa1-x-yN, GazInyAlxB1-x-y-zN, AlxGa1-xN 반도체 합금, 또는 유사한 것으로 구성된 활성 영역(18)(예를 들어, 일련의 교번하는(alternating) 양자 우물들 및 장벽들)을 포함한다. 유사하게, n-형 클래딩 층(16) 및 제 1 p-형 층(20) 둘 모두는 InyAlxGa1-x-yN 합금, GazInyAlxB1-x-y-zN 합금, 또는 유사한 것으로 구성될 수 있다. x, y, 및 z에 의해 주어지는 몰 분율들은 다양한 층들(16, 18, 및 20) 사이에서 변화할 수 있다. 기판(12)은 사파이어, 실리콘 탄화물(SiC), 실리콘(Si), GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료일 수 있으며, 버퍼 층(14)은 AlN, AlGaN/AlN 초격자, 및/또는 유사한 것으로 구성될 수 있다.
광전자 디바이스(10)에 대하여 도시된 바와 같이, p-형 금속(24)이 제 2 p-형 층(22)에 부착될 수 있으며, p-형 접촉부(전극)(26)가 p-형 금속(24)에 부착될 수 있다. 유사하게, n-형 금속(28)이 n-형 층(16)에 부착될 수 있으며, n-형 접촉부(전극)(30)가 n-형 금속(28)에 부착될 수 있다. p-형 금속(24) 및 n-형 금속(28)은 각기 대응하는 층들(22, 16)에 대한 오믹(ohmic) 접촉부들을 형성할 수 있다. 일 실시예에 있어, p-형 금속(24) 및 n-형 금속(28) 각각은 몇몇 전도성 및 반사성 금속 층들을 포함하며, 반면 n-형 접촉부(30) 및 p-형 접촉부(26) 각각은 고 전도성 금속을 포함한다. 일 실시예에 있어, 제 2 p-형 층(22) 및/또는 p-형 접촉부(26)는 활성 영역(18)에 의해 생성되는 전자기 방사에 대해 투명(예를 들어, 반-투명 또는 투명)할 수 있다. 예를 들어, 제 2 p-형 층(22) 및/또는 p-형 접촉부(26)는 단주기 초격자 격자 구조, 예컨대 적어도 부분적으로 투명한 마그네슘(Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조(short period superlattice structure; SPSL)를 포함할 수 있다. 또한, p-형 접촉부(26) 및/또는 n-형 접촉부(30)는 활성 영역(18)에 의해 생성된 전자기 방사에 대해 반사성일 수 있다. 다른 실시예에 있어, n-형 층(16) 및/또는 n-형 접촉부(30)는 단주기 초격자, 예컨대 활성 영역(18)에 의해 생성된 전자기 방사에 대해 투명한 AlGaN SPSL로 형성될 수 있다.
본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트가 이를 통과하게 할 때, 층은 투명한 층이다. 또한, 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 반사할 때, 층은 반사성 층이다. 일 실시예에 있어, 방사의 목표 파장은 디바이스(10)의 동작 동안 활성 영역(18)에 의해 방출되거나 또는 센싱되는 방사의 파장(예를 들어, 피크 파장 +/- 5 나노미터)에 대응한다. 주어진 층에 대하여, 파장은 고려사항의 재료에서 측정될 수 있으며, 재료의 굴절률에 의존할 수 있다.
광전자 디바이스(10)에 대하여 추가로 도시된 바와 같이, 디바이스(10)는 플립 칩(flip chip) 구성으로 접촉부들(26, 30)을 통해 서브마운트(36)에 장착될 수 있다. 이러한 경우에 있어, 기판(12)은 광전자 디바이스(10)의 상단 상에 위치된다. 이러한 정도로, p-형 접촉부(26) 및 n-형 접촉부(30) 둘 모두가 각기 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 알루미늄 질화물(AlN), 실리콘 탄화물(SiC), 및/또는 유사한 것으로 형성될 수 있다.
광전자 디바이스(10)의 다양한 층들 중 임의의 층이 실질적으로 균일한 조성 또는 그레이딩된(graded) 조성을 포함할 수 있다. 예를 들어, 층은 다른 층과의 헤테로계면(heterointerface)에서 그레이딩된 조성을 포함할 수 있다. 일 실시예에 있어, 제 1 p-형 층(20)은 그레이딩된 조성을 갖는 p-형 전자 차단 층을 포함한다. 그레이딩된 조성(들)은, 예를 들어, 응력을 감소시키기 위하여, 캐리어 주입을 개선하기 위하여, 및/또는 유사한 것을 위하여 포함될 수 있다. 유사하게, 층은 응력을 감소시키기 위해 및/또는 유사한 것을 위해 구성될 수 있는 복수의 주기들을 포함하는 초격자를 포함할 수 있다. 이러한 경우에 있어, 각 주기의 조성 및/또는 폭은 주기별로 주기적으로 또는 비주기적으로 변화할 수 있다.
본원에서 설명되는 광전자 디바이스(10)의 층 구성이 단지 예시적이라는 것이 이해되어야 한다. 이러한 정도로, 광전자 디바이스에 대한 헤테로구조체는 대안적인 층 구성, 하나 이상의 추가적인 층들, 및/또는 유사한 것을 포함할 수 있다. 결과적으로, 다양한 층들이 서로 바로 인접한 것으로(서로 접촉하는 것으로) 도시되지만, 하나 이상의 중간 층들이 광전자 디바이스의 헤테로구조체 내에 존재할 수 있다는 것이 이해되어야 한다. 예를 들어, 광전자 디바이스에 대한 예시적인 헤테로구조체는 제 2 p-형 층(22) 및 n-형 층(16) 중 하나 또는 둘 모두와 활성 영역(18) 사이에 도핑되지 않은 층을 포함할 수 있다.
또한, 광전자 다비이스에 대한 헤테로구조체는 분산 브래그 반사기(Distributive Bragg Reflector; DBR) 구조체를 포함할 수 있으며, 이는 특정 파장(들)의 광, 예컨대 활성 영역에 의해 방출되는 광들을 반사하도록 구성될 수 있으며, 그럼으로써 디바이스/헤테로구조체의 광 출력을 향상시킨다. 예를 들어, DBR 구조체는 제 2 p-형 층(22)과 활성 영역(18) 사이에 위치될 수 있다. 유사하게, 광전자 디바이스에 대한 헤테로구조체는 제 2 p-형 층(22)과 활성 영역(18) 사이에 위치된 p-형 층(20)을 포함할 수 있다. DBR 구조체 및/또는 p-형 층(20)은 디바이스에 의해 생성되는 광의 희망되는 파장에 기초하여 선택된 임의의 조성을 가질 수 있다. 일 실시예에 있어, DBR 구조체는 Mg, Mn, Be, 또는 Mg+Si-도핑된 p-형 조성을 갖는다. p-형 층(20)은 p-형 AlGaN, AlInGaN, 및/또는 유사한 것을 가질 수 있다. 광전자 디바이스에 대한 헤테로구조체가 DBR 구조체 및 (DBR 구조체와 제 2 p-형 층(22) 사이에 위치될 수 있는) p-형 층(20) 둘 모두를 포함할 수 있거나 또는 DBR 구조체 및 p-형 층(20) 중 하나만을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, p-형 층(20)은 전자 차단 층 대신에 디바이스/헤테로구조체 내에 포함될 수 있다. 다른 실시예에 있어, p-형 층(20)은 제 2 p-형 층(22)과 전자 차단 층 사이에 포함될 수 있다.
본 발명의 추가적인 측면들이 III 족 질화물 헤테로구조체와 관련하여 논의된다. 구체적으로, III 족 질화물 헤테로구조체의 층들 내의 알루미늄 함량의 조정이 본 발명의 측면들을 예시하기 위해 사용된다. 그러나, 이러한 것이 단지 예시적일 뿐이며, 본 발명이 재료들 및 재료들 내의 원소들의 다양한 유형들에 적용될 수 있다는 것이 이해되어야 한다. 유사하게, 본 발명의 측면들이 활성 영역의 p-형 측과 관련하여 도시되고 설명되지만, 본 발명의 실시예들은 활성 영역의 n-형 측 상에 위치된 하나 이상의 층들 및/또는 활성 층 그 자체의 설계 및 구성에 적용될 수 있다는 것이 이해되어야 한다.
도 2는 종래 기술에 따른 광전자 디바이스에 대한 III 족 질화물 헤테로구조체의 일 부분의 전형적인 조성 프로파일을 도시한다. 이러한 경우에 있어, 헤테로구조체는 n-형 층(2), 장벽들(8A) 및 양자 우물들(8B)을 포함하는 활성 영역(4), 및 전자 차단 층(6)을 포함한다. 전자 차단 층(6)은 높은 알루미늄 함량을 가지며, 활성 영역(4) 내에 전자들을 트래핑하도록 설계된다. 전자 차단 층(6) 다음에 그레이딩된 중간층(7) 및 p-형 층(8)이 이어질 수 있다. 조성 프로파일은, 각 층 내에 존재하는 도펀트에 대한 도핑 프로파일뿐만 아니라 다른 III 족 원소들에 대한 각 층 내에 존재하는 알루미늄의 퍼센트를 예시한다. 예시된 바와 같이, 존재하는 알루미늄의 퍼센트는: n-형 층(2) 및 장벽들(8A) 내에서 약 50 퍼센트; 양자 우물들(8B)에 대하여 약 40 퍼센트; 전자 차단 층 내에서 약 60 퍼센트; 그레이딩된 중간층(7) 내에서 약 25 퍼센트 내지 약 10 퍼센트 사이; 및 p-형 층(8) 내에서 약 10 퍼센트일 수 있다. 조성 프로파일을 또한 다양한 층들에 대한 도핑 프로파일들(3, 5)을 예시한다. 일반적으로, n-형 층(2) 및 활성 영역(4)은 실리콘(Si) 도우너들과 같은 n-형 도핑(3)을 포함한다. 전자 차단 층(6), 그레이딩된 중간층(7), 및 p-형 층(8)은 각각 p-형 도핑(5)을 포함할 수 있다. 대응하는 도핑 프로파일들에 의해 예시된 바와 같이, n-형 도핑(3) 및 p-형 도핑(5)의 각각은 전형적으로 층들의 전부 사이에서 일정한 도핑 농도, 예를 들어, 약 1x1018 cm-3의 도핑 농도이다.
일 실시예에 있어, 광전자 디바이스의 헤테로구조체의 P-형 층들 중 하나 이상이 종래 기술의 P-형 도핑(5)의 도핑 프로파일과 상당히 상이한 도핑 프로파일(예를 들어, 도펀트들의 농도)을 갖는다. p-형 층(들)의 도핑 프로파일(들) 및/또는 추가적인 조성 변동들은, 예를 들어, 예컨대 캐리어 국부화(localization)를 통해, (예를 들어, 도 2에 도시된 바와 같은 조성 프로파일을 갖는) 종래 기술의 디바이스에 의해 제공되는 것을 뛰어 넘어 대응하는 디바이스의 내부 양자 효율을 개선하도록 구성될 수 있다. 또한, 도핑 프로파일(들) 및/또는 조성 변동들은, 예를 들어, 반도체 층들 내의 변형들 및 결과적인 분극화 필드들의 구성을 통해, 종래 기술의 디바이스들의 신뢰성을 뛰어 넘어 대응하는 디바이스의 신뢰성을 개선할 수 있다.
도 3a 및 도 3b는 실시예들에 따른 도 1에 도시된 광전자 디바이스(10)와 같은 광전자 디바이스에 대한 III 족 질화물 헤테로구조체의 일 부분의 예시적인 조성 프로파일들을 도시한다. 도 3a에 도시된 바와 같이, 헤테로구조체는, n-형 층(16)(예를 들어, n-형 접촉 층), (복수의 양자 우물들 및 장벽들을 포함하는) 활성 영역(18), 전자 차단 층(20), 및 p-형 접촉 층(22)을 포함한다. 추가적으로, 헤테로구조체는 전자 차단 층(20)과 p-형 접촉 층(22) 사이에 위치된 p-형 중간층(21)을 포함하는 것으로 도시된다. 전자 차단 층(20)은 1 내지 100 나노미터의 범위 내의 두께를 가질 수 있으며, 반면 p-형 중간층(21)은 10 내지 1000 나노미터의 범위 내의 두께를 가질 수 있다. 일 실시예에 있어, 조성 프로파일은, 각 층 내에 존재하는 도펀트에 대한 도핑 프로파일뿐만 아니라 다른 III 족 원소들에 대한 각 층 내에 존재하는 알루미늄의 퍼센트에 대응할 수 있다. 더 구체적인 실시예에 있어, 알루미늄의 퍼센트들이 도 2와 관련하여 설명된 퍼센트들과 유사하다. 그러나, 이러한 것이 단지 예시적일 뿐이며, 각 층이 층 및/또는 대응하는 디바이스의 하나 이상의 목표 속성들에 기초하여 선택된 임의의 유형의 재료를 가질 수 있다는 것이 이해되어야 한다.
일반적으로, 전자 차단 층(20)은 활성 영역(18) 내에 전자들을 트래핑하도록 구성된다. 이를 위하여, 전자 차단 층(20)의 밴드 갭이 활성 영역(18) 내에 위치된 장벽들(19A)의 전형적인 밴드 갭보다 더 클 수 있다. III-V 족 반도체 층의 밴드 갭을 증가시키기 위한 하나의 접근방식은 층 내의 알루미늄 함량을 증가시키는 것이다. 일 실시예에 있어, 전자 차단 층(20)의 적어도 일 부분(예를 들어, 3개의 원자 단분자층들 또는 그 이상)이 최고 알루미늄 몰 분율을 갖는 활성 영역(18) 내의 장벽(19A)의 알루미늄 몰 분율보다 적어도 3 퍼센트 더 높은 알루미늄 몰 분율을 갖는다. 활성 영역(18)이 상이한 및/또는 변화하는 알루미늄 몰 분율들을 갖는 장벽들(19A)을 포함할 때, 전자 차단 층(20)의 부분의 알루미늄 몰 분율은 활성 영역(18) 내에 위치된 최고 알루미늄 몰 분율을 적어도 3 퍼센트만큼 초과할 수 있다.
n-형 층(16) 및 활성 영역(18)은 실리콘(Si) 도우너들 또는 유사한 것과 같은 임의의 적절한 도우너들을 사용하는 n-형 도핑(40)을 포함할 수 있다. 예시된 바와 같이, n-형 도핑(40)은 균일한 n-형 도핑 프로파일(40)을 생성하는 일정한 도핑 농도, 예를 들어, 약 1x1018 cm-3의 도핑 농도를 층들(16, 18)에 걸쳐 제공할 수 잇다. 그러나, 도 3a 및 도 3b에 도시된 바와 같이, p-형 층들(20, 21, 22)은, 마그네슘(Mg) 억셉터들, 또는 유사한 것과 같은 임의의 적절한 억셉터들을 사용하여 비-균일한 p-형 도핑 프로파일(42A, 42B)을 가질 수 있다. 구체적으로, 전자 차단 층(20) 내의 p-형 도핑에 대한 도핑 농도는 실질적으로 접촉 층(22) 내의 p-형 도핑의 도핑 농도보다 더 작다. 접촉 층(22) 내의 p-형 도핑(42A)은 1x1018 cm-3 내지 1x1019 cm-3의 범위 내의 도펀트 농도 밀도를 가질 수 있다. 일 실시예에 있어, 전자 차단 층(20)에 대한 도펀트 농도는 기껏해야 p-형 접촉 층(22)의 도펀트 농도의 10 퍼센트일 수 있다. 반대로, 전자 차단 층(20)의 알루미늄 함량(즉, 도 3b에 도시된 x-값에 의해 표시되는 알루미늄 몰 분율)은 p-형 접촉 층(22)의 알루미늄 함량보다 상당히 더 높을 수 있다.
포함될 때, p-형 중간층(21)은 전자 차단 층(20)과 p-형 접촉 층(22) 사이의 변천(transition)을 제공할 수 있다. 그러나, p-형 중간층(21)의 물리적인 속성들이 전자 차단 층(20) 및 p-형 접촉 층(22) 둘 모두의 물리적인 속성들과 상이하다는 것이 이해되어야 한다. p-형 중간층(21)은, 예를 들어, 그렇지 않았다면 전자 차단 층(20)과 p-형 접촉 층(22) 사이의 큰 격자 불일치에 기인하여 존재하였을 전자 차단 층(20) 및 p-형 접촉 층(22) 내의 응력을 완화시키기 위한 응력 완화 층으로서 역할하도록 구성될 수 있다. 또한, p-형 중간층(21)은 활성 영역(18) 내에 존재하는 응력을 감소시키도록 구성될 수 있다. p-형 중간층(21)의 포함을 통해 전자 차단 층(20)과 p-형 접촉 층(22) 사이의 격자 불일치를 감소시킴으로써 응력의 감소가 달성된다. p-형 중간층(21)은 상대적으로 작은 격자 상수를 갖는 층(예를 들어, 전자 차단 층(20))으로부터 상대적으로 큰 격자 상수를 갖는 층(예를 들어, p-형 접촉 층(22))으로의 점진적인 변천을 생성한다.
응력을 감소시키기 위하여, 하나 이상의 해법들의 임의의 조합이 이용될 수 있다. 예를 들어, p-형 중간층(21)은 전자 차단 층(20) 및 p-형 접촉 층(22)의 격자 상수들 사이의 유효 격자 상수(effective lattice constant)를 갖도록 구성될 수 있다. 일 실시예에 있어, p-형 중간층(21)은, 변화하는(variable) 도핑 농도와 같은 변화하는 조성 프로파일, 변화하는 알루미늄 함량, 및/또는 유사한 것을 갖는다. 변화하는 조성은, 전자 차단 층(20)에 인접한 p-형 중간층(21)의 일 측 상의 전자 차단 층(20)에 비할만한(예를 들어, 이와 동일한) 조성으로부터 p-형 접촉 층(22)에 인접한 p-형 중간층(21)의 다른 측 상의 p-형 접촉 층(22)에 비할만한 조성으로의 변천을 제공하도록 구성될 수 있다. 이러한 방식으로, p-형 중간층(21)의 유효 격자 상수는 전자 차단 층(20)의 격자 상수에 비할만한 격자 상수로부터 p-형 접촉 층(22)의 격자 상수에 비할만한 격자 상수로 변화할 수 있으며, 그럼으로써 p-형 중간층(21)이 포함되지 않을 때 존재하는 것을 넘어 응력의 전체 감소를 야기한다.
추가로, p-형 중간층(21)은 변화하는 p-형 도펀트 농도를 가질 수 있다. 이러한 정도로, p-형 도핑 프로파일들(42A, 42B)에 의해 예시된 바와 같이, p-형 중간층(21)은, 전자 차단 층(20)에 인접한 p-형 충간층(21)의 일 측 상에서 전자 차단 층(20) 내의 도펀트 농도에 비할만한 p-형 도펀트 농도를 가질 수 있으며, p-형 접촉 층(22)에 인접한 p-형 중간층(21)의 다른 측 상에서 p-형 접촉 층(22) 내의 p-형 도펀트 농도에 비할만한 p-형 도펀트 농도를 가질 수 있다. p-형 중간층(21) 내의 도펀트 농도는 임의의 해법을 사용하여 더 낮은 도펀트 농도로부터 더 높은 도펀트 농도로 변천할 수 있다. 예를 들어, 도펀트 농도는 연속적으로 증가하거나, 변화하는 레이트들로 증가하거나, 단계적인 방식으로 증가하거나, 및/또는 유사하게 증가할 수 있다. 또한, 변천은 p-형 중간층(21)의 높이의 전체에 걸쳐 일어날 수 있거나 및/또는 p-형 중간층(21)의 높이 중 일 부분에만 걸쳐 일어날 수 있다.
일 실시예에 있어, p-형 중간층(21)은 변화하는 합금 조성을 가질 수 있다. 이러한 정도로, p-형 중간층(21)은, 예를 들어, 전자 차단 층(20)에 인접한 p-형 충간층(21)의 일 측 상의 전자 차단 층(20) 내의 알루미늄 함량에 비할만한 알루미늄 함량으로부터 p-형 접촉 층(22)에 인접한 p-형 중간층(21)의 다른 측 상의 p-형 접촉 층(22) 내의 p-형 알루미늄 함량에 비할만한 알루미늄 함량으로 변화하는 알루미늄 함량을 가질 수 있다. p-형 중간층(21) 내의 알루미늄 함량은 임의의 해법을 사용하여 더 낮은 알루미늄 함량으로부터 더 높은 알루미늄 함량으로 변천할 수 있다. 예를 들어, 알루미늄 함량은 연속적으로 증가하거나, 변화하는 레이트들로 증가하거나, 단계적인 방식으로 증가하거나, 및/또는 유사하게 증가할 수 있다. 또한, 변천은 p-형 중간층(21)의 높이의 전체에 걸쳐 일어날 수 있거나 및/또는 p-형 중간층(21)의 높이 중 일 부분에만 걸쳐 일어날 수 있다. 더 구체적인 실시예에 있어, p-형 중간층(21)은 GazInyAlxB1-x-y-zN으로 형성된 III 족 질화물을 포함할 수 있으며, 여기에서 0 ≤ x, y, z ≤ 1, 및 0 ≤ x+y+z ≤ 1이다. 또한, 몰 분율들 x, y, z는 p-형 중간층(21)의 전체 두께 전체에 걸쳐 적어도 5 퍼센트만큼 변화할 수 있다. 몰 분율(들)의 변화는 그레이딩된 층에 대응하여 점진적이고 연속적일 수 있다. 일 실시예에 있어, 변화는 일련의 단계들을 포함할 수 있다. 예들 들어, 전자 차단 층(20)은 0.7의 알루미늄의 몰 분율을 포함할 수 있으며, p-형 중간층(21)은 그 두께를 따라 0.7의 몰 분율로부터 0.2의 몰 분율까지 그레이딩될 수 있다(약 71%의 알루미늄 몰 분율의 전체 변화).
도 3a 및 도 3b에 도시된 예시적인 실시예들에 있어, p-형 중간층(21)은 전자 차단 층(20)에 인접한 제 1 부분을 포함하고, 그 안에서 합금 조성은 전자 차단 층(20)의 조성에 비할만한 조성으로부터 p-형 접촉 층(22)의 조성에 비할만한 조성으로 변천하며, 반면 도펀트 농도는 전자 차단 층(20) 내의 도펀트 농도에 비할만하게 유지된다. 중간층(21) 내의 합금 조성이 p-형 접촉 층(22)의 합금 조성에 비할만하게 되면, 중간충(21)은 p-형 접촉 층(22)에 인접한 제 2 부분을 포함할 수 있으며, 그 안에서 도펀트 농도는 전자 차단 층(20)의 도펀트 농도에 비할만한 도펀트 농도로부터 p-형 접촉 층(22)의 도펀트 농도에 비할만한 도펀트 농도로 변천한다. 이러한 방식으로, 도펀트 농도는 p-형 중간층(21) 내의 합금 조성이 p-형 접촉 층(22)의 합금 조성(예를 들어, 낮은 알루미늄 함량)에 비할만하게 될 때까지 증가되지 않는다. 그러나, 이러한 것이 단지 중간층(21)에 대한 예시적인 구성이며, 다양한 다른 구성들이 가능하다는 것이 이해되어야 한다.
예를 들어, 도 4는 실시예들에 따른, 각기 고유한 p-형 도핑 프로파일(42C-42F)을 갖는 활성 영역(18)의 p-형 측의 예시적인 조성 프로파일들을 도시한다. 예시된 바와 같이, 전자 차단 층(20) 및 p-형 접촉 층(22)뿐만 아니라 p-형 중간층(21)이 도핑 프로파일(42C)에 의해 도시된 바와 같이 실질적으로 일정하고 비할만한 도펀트 농도를 가질 수 있다. 대안적으로, 도핑 프로파일들(42D-42F)에 의해 도시된 바와 같이, 전자 차단 층(20)은 p-형 접촉 층(22)의 도펀트 농도보다 더 낮은(예를 들어, 적어도 10배 더 작은) 도펀트 농도를 가질 수 있으며, p-형 중간층(21)은 더 낮은 도펀트 농도로부터 더 높은 도펀트 농도로 변천하는 변화하는 도펀트 농도를 가질 수 있다. 각각의 도핑 프로파일(42D-42F)에 대하여, 도펀트 농도는 p-형 접촉 층(22)에 인접한 p-형 중간층(21)의 부분에서 선형적이고 연속적으로 변화한다. 추가적으로, 각각의 경우에 있어, p-형 접촉 층(22) 내의 목표 도펀트 농도에 비할만한 도펀트 농도가 중간층(21) 내에서 달성된다. 특정 도핑 프로파일은 전자 차단 층(20)의 두께 및 조성(예를 들어, 알루미늄 몰 분율)에 기초하여 최적화될 수 있으며, 이는 결과적으로 임의의 해법을 사용하여 활성 영역(18)의 특정 구성에 대해 최적화될 수 있다.
계속해서 추가적으로, 중간층(21)의 일 실시예는 복수의 교번하는 인장 및 압축 서브층(sublayer)들을 포함할 수 있다. 이러한 구성은, 예를 들어, 중간층(21)을 성장시키기 위해 사용되는 에피택셜(epitaxial) 성장 절차의 변화들에 의해 제조될 수 있다. 일 실시예에 있어, 중간층(21)은, 이로써 본원에 참조로서 포함되며, “Epitaxy Technique for Reducing Threading Dislocations in Stressed Semiconductor Compounds”라는 명칭으로 2013년 02월 01일자로 출원된 미국 특허 출원번호 13/756,806호에 도시되고 설명된 바와 같이 성장된다. 이러한 경우에 있어, 압축 및 인장 서브층들은 에피택셜 성장 기간들의 세트를 사용하여 성장될 수 있다. 각각의 에피택셜 성장 기간 동안, 인장 응력 또는 압축 응력 중 하나를 갖는 제 1 반도체 서브층이 성장되고, 그 다음에 인장 응력 또는 압축 응력 중 다른 하나를 갖는 제 2 반도체 서브층이 제 1 반도체 서브 층 상에서 직접적으로 성장된다. 성장 조건들의 세트, 즉, 서브층들 중 하나 또는 둘 모두의 두께, 및/또는 서브층들 사이의 격자 불일치 중 하나 이상이, 서브층들 사이의 계면의 최소 퍼센트 내에 압축 및/또는 전단(shear) 응력의 목표 레벨을 생성하도록 구성될 수 있다. 압축 및/또는 전단 응력의 목표 레벨은, 주로 c-축의 방향 내의 방향으로부터 주로 중간층(21)의 c-평면 내의 방향으로 중간층(21) 내의 전위(dislocation)들의 최소 세트를 돌리기(turn)에 충분한 전단 응력의 양에 기초하여 선택될 수 있다. 층들의 인장 및 압축 특성들에 영향을 주도록 조정되는 성장 조건들은, V 족 전구체들 대 III 족 전구체들의 몰 비율(V/III 비율), 성장 온도, 가스 흐름, 및/또는 유사한 것을 포함할 수 있다. 본원에서 사용되는 바와 같은 "인장 층"은 인장 응력을 경험하는 층이며, "압축 층"은 압축 응력을 경험하는 층이다.
다양한 대안적인 합금 조성들이 또한 실시예들에 따라 구현될 수 있다. 이러한 정도로, 도 5a는 종래 기술에 따른 활성 영역의 p-형 측의 조성 프로파일(50A)을 도시하며, 도 5b 내지 도 5f는 실시예들에 따른 상이한 합금 조성들을 갖는 활성 영역의 p-형 측의 예시적인 조성 프로파일들(50B-50F)을 도시한다. 각각의 경우에 있어, 조성 프로파일(50A-50F)은 대응하는 III-V 족 재료 내에 존재하는 알루미늄의 퍼센트와 관련하여 도시된다. 도 5a에 있어, 종래 기술의 활성 영역(4)에 따른 인접한 장벽들 사이의 양자 우물(하부 부분)이 도시된다. 활성 영역(4)의 p-형 측 상에서, 헤테로구조체는 전자 차단 층(6), 그레이딩된 중간층(7), 및 p-형 접촉 층(8)을 포함한다.
본원에서 설명되는 실시예들은 헤테로구조체의 p-형 측 조성 프로파일의 하나 이상의 측면들을 변경할 수 있다. 예를 들어, 실시예들은 활성 영역(18) 내의 조성과 전자 차단 층(20)의 조성 사이의 그레이딩된 변천을 포함할 수 있다. 그레이딩된 변천은 전자 차단 층(20)과 활성 영역(18)의 p-형 측 상에 형성된 마지막 양자 우물 사이의 격자 불일치와 연관된 응력들을 조정(mediate)하도록 구성될 수 있다. 이러한 응력들의 조정은 헤테로구조체 및 결과적인 디바이스의 신뢰성을 증가시킬 수 있다. 예를 들어, 디바이스의 동작 동안, 고유(built in) 응력들이 전위 생성 프로세스를 통해 완화될 수 있다. 이러한 전위들은 디바이스의 동작 시 캐리어 캡처 및 전체 열화를 야기한다. 그레이딩된 변천의 삽입은 이러한 프로세스를 통해 형성되는 전위들의 수를 감소시킬 수 있다.
다양한 그레이딩된 변천 해법들 중 임의의 해법이 사용될 수 있다. 예를 들어, 조성 프로파일(50B)은, 그 안에서 그레이딩된 변천이 선형적으로 증가되며, 활성 영역(18)의 p-형 측 상의 마지막 양자 우물의 조성으로부터 전자 차단 층(20)의 조성으로 진행을 시작하는 일 실시예를 예시한다. 유사하게, 조성 프로파일(50C)은, 그 안에서 그레이딩된 변천이 활성 영역(18)의 p-형 측 상의 마지막 양자 우물의 조성으로부터 전자 차단 층(20) 내의 피크 레벨까지 비선형적인 방식으로 증가되는 일 실시예를 예시한다. 조성 프로파일(50E)에 있어, 그레이딩된 변천은 마지막 양자 우물 이후에 그렇지만 활성 영역(18) 내의 장벽에 대응하는 레벨에서 시작한다. 조성 프로파일(50F)에서, 그레이딩된 변천은 활성 영역(18) 내의 마지막 장벽 이후에 시작한다. 이러한 실시예들이 단지 활성 영역(18)과 전자 차단 층(20) 사이의 그레이딩된 변천을 형성하기 위한 다양한 예시적인 해법들일뿐이라는 것이 이해되어야 한다. 예시적인 일 실시예에 있어, 그레이딩 레이트(grading rate)는 수십 나노미터(예를 들어, 약 30 나노미터)의 두께에 걸친 알루미늄의 몰 분율의 0.1의 변화를 포함할 수 있다. 그레이딩은, 예를 들어, 전자 차단 층(20)의 알루미늄 몰 분율이 p-형 접촉 층(22)의 대응하는 몰 분율보다 적어도 5 퍼센트 더 높을 때 이용될 수 있다.
유사하게, 헤테로구조체는 전자 차단 층(20)과 p-형 접촉부(22) 사이의 그레이딩된 변천을 포함할 수 있으며, 이는 층들 사이의 격자 불일치를 감소시킬 수 있다. 예를 들어, 조성 프로파일(50B)은 선형적으로 그레이딩된 변천을 갖는 중간층(21)을 포함하며, 이는 활성 영역(18) 내의 양자 우물 내의 조성과 대략 동일한 조성에서 시작하여 p-형 접촉부(22)의 조성에서 끝난다. 조성 프로파일(50C)에 있어, 전자 차단 층(20)의 전체가 실질적으로 연속적으로 변화하는 조성을 가지며, 이는 전자 차단 층(20)의 감소된 유효 격자 상수를 제공한다. 예시된 바와 같이, 조성의 변화는 전자 차단 층(20) 내의 피크 조성으로부터 p-형 접촉부(22)의 조성으로의 그레이딩된 변천을 제공하도록 구성될 수 있다. 조성 프로파일들(50D-50F)의 각각에 있어, 중간층(21)은 전자 차단 층(20)의 조성으로부터 중간 레벨로의 선형적인 그레이딩된 변천을 갖는 제 1 부분을 포함하며, 조성은 p-형 접촉 층(22) 이전의 중간층(21)의 제 2 부분 내에서 중간 레벨로 유지된다. 조성 프로파일들(50D-50F)의 각각은, 그레이딩된 부분이 여기에서 멈추며 p-형 접촉 층(22)의 조성과 상이한 중간 조성을 포함하는 것으로 도시된다. 중간층(21)과 p-형 접촉 층(22)의 조성 사이의 급격한 차이는, 예를 들어, 중간층(21)과 p-형 접촉 층(22)의 계면에서 전위들의 생성을 야기하기 위하여 포함될 수 있으며, 이는 p-형 접촉 층(22)의 이완(relaxation)을 가져올 수 있다.
예시적인 조성 프로파일들(50B-50F)의 각각에 대하여, 전자 차단 층(20) 내의 p-형 도펀트의 농도가 p-형 접촉 층(22) 내의 p-형 도펀트 농도보다 훨씬 더 낮을 수 있다는 것(예를 들어, 기껏해야 10 퍼센트인 것)이 이해되어야 한다.
다양한 다른 해법들이 반도체 헤테로구조체의 양호한 품질을 보존하면서 전자 차단 층(20)을 포함하는 것과 연관된 전체 응력들을 감소시키기 위해 사용될 수 있다. 예를 들어, 도 6a 내지도 도 6f는 실시예들에 따른, 상이한 전자 차단 층(20) 및/또는 p-형 중간층(21) 조성들을 갖는 활성 영역(18)의 p-형 측의 예시적인 조성 프로파일들(52A-52F)을 도시한다. 각각의 조성 프로파일(52A-52F)에 있어, 전자 장벽 층(20) 및/또는 p-형 중간층(21)의 합금 조성은 대응하는 헤테로구조체 내에 존재하는 응력들을 감소시키는 방식으로 주기적으로 또는 비주기적으로 조정된다.
조성 프로파일(52A)은 복수의 서브층들을 갖는 전자 차단 층(20)을 예시하며, 이들의 각각은 바로 인접한 서브층(들)과 상이한 합금 조성(예를 들어, 알루미늄 몰 분율)에 의해 규정(define)된다. 일 실시예에 있어, 대응하는 알루미늄 몰 분율들로서 표현되는 2개의 바로 인접한 서브층들의 합금 조성들의 차이는 적어도 0.5%이다. 조성에 있어서의 최대 변동은 서브층들의 두께에 기초하여 결정될 수 있다. 예를 들어, 수 나노미터의 두께들을 갖는 서브층들에 대하여, 서브층들은 실질적으로 상이한 조성들을 포함할 수 있다. 그러나, 더 두꺼운 서브층들은 조성의 덜 급격한 변화들로 제한된다. 일 실시예에 있어, 조성의 최대 변동 및 서브층 두께는, 예를 들어, 결과적인 응력 곱하기 두께를 5[GPA x nm]로 제한함으로써, 예컨대 전자 차단 층(20) 내에 추가적인 전위들을 도입하지 않도록 선택된다.
조성 프로파일(52A)에 도시된 바와 같이, 서브층들은 계단식 조성 그레이딩을 형성할 수 있으며, 이는, p-형 접촉 층(22)의 합금 조성까지 감소하는 계단식 조성 그레이딩을 형성하기 전에, 활성 영역(18) 내의 마지막 양자 우물의 합금 조성으로부터 전자 차단 층(20)의 중심 부분 내에 위치된 피크 합금 조성(예를 들어, 약 0.7의 알루미늄 몰 분율)까지 증가한다. 일 실시예에 있어, 서브층들의 각각의 두께는 약 0.5 나노미터 내지 약 50 나노미터 사이의 범위 내이다. 연속적인 조성 그레이딩과 대조적으로, 단계식(계단식) 조성 그레이딩의 사용은 특정 에피택셜 성장 방법들에 대하여 더 높은 품질의 반도체 층들의 형성을 야기할 수 있다. 에피택셜 성장 동안, 성장 파라미터들의 느린 변화가 높은 품질의 반도체 층들을 달성하기 위해 사용될 수 있으며, 이는 전형적으로 층 내에 비-균일성들을 야기할 수 있는 연속적인 조성 그레이딩보다 더 어렵다.
조성 프로파일들(52B, 52C)은 초격자를 형성하는 전자 차단 층(20)의 서브층들을 예시하며, 그 안에서 서브층들은 전자 차단 층(20) 내의 바로 인접한 서브층(들)에 비하여 상대적으로 높은 알루미늄 함량과 상대적으로 낮은 알루미늄 함량 사이에서 교번한다. 일 실시예에 있어, 상대적으로 낮은 알루미늄 함량을 갖는 서브층들에 대한 알루미늄 몰 분율은 0 내지 0.6 사이의 범위 내일 수 있으며, 반면 상대적으로 높은 알루미늄 함량을 갖는 서브층들에 대한 알루미늄 몰 분율은 0.1 내지 1 사이의 범위 내일 수 있다. 이와 무관하게, 조성들의 차이가 서브층들 내에 전위들이 형성되지 않도록 선택되면, 2개의 바로 인접한 서브층들의 대응하는 알루미늄 몰 분율들 사이의 차이는 적어도 0.5%일 수 있다. 조성 프로파일(52B)에 있어서, 서브층들은 높은 알루미늄 몰 분율과 낮은 알루미늄 몰 분율 사이에서 교번하며, 이들 둘 모두는 전자 차단 층(20)의 높이에 걸쳐 실질적으로 일정하게 유지된다.
높은 및/또는 낮은 알루미늄 몰 분율들의 변동은 전자 차단 층(20) 내에 존재하는 응력들을 변경할 수 있다. 조성 프로파일(52C)에 있어, 높은 알루미늄 몰 분율들은, p-형 접촉 층(22)에 근접한 더 낮은 몰 분율들로 점진적으로 감소하기 전에, 더 낮은 몰 분율들로부터 전자 차단 층(20)의 중심 부분의 최고 몰 분율들까지 점진적으로 증가한다. 낮은 알루미늄 몰 분율들은 p-형 접촉 층(22)에 근접하여 더 낮아질 때까지 전자 차단 층(20)에 걸쳐 실질적으로 일정하게 유지된다. 그러나, 낮은 알루미늄 몰 분율들이 높은 알루미늄 몰 분율들에 대해 도시된 것과 유사한 방식으로 변화할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, 유사한 이웃하는 높은/낮은 알루미늄 몰 분율 서브층들의 알루미늄 몰 분율들 사이의 상대적인 차이는 적어도 0.5%이다.
이에 더하여, 전자 차단 층(20) 내의 서브층들의 두께들이 층(20) 전체에 걸쳐 변화할 수 있다. 서브층들의 두께들을 변경하는 것은, 층(20) 내의 응력들에 대한 추가적인 제어를 야기할 수 있는 전자 차단 층(20)의 유효 격자 상수에 대한 추가적인 제어를 제공할 수 있다. 예를 들어, 조성 프로파일들(52B, 52C)에 예시된 바와 같이, 높은 알루미늄 몰 분율들을 갖는 서브층들의 두께는 전자 차단 층(20)의 외측 부분들로부터 전자 차단 층(20)의 중심 부분들까지 점진적으로 증가한다. 이와 대조적으로, 낮은 알루미늄 몰 분율들을 갖는 서브층들의 두께는 실질적으로 일정하게 유지될 수 있다. 일 실시예에 있어, 조성들의 차이가 서브층들 내에 전위들이 형성되지 않도록 선택되면, 서브층의 두께는 적어도 하나의 다른 서브층의 두께와 적어도 1%만큼 상이하다. 다른 실시예에 있어, 이웃하는 높은 알루미늄 함량의 서브층들은 적어도 1%만큼 두께가 상이하다. 또 다른 실시예에 있어, 낮은 알루미늄 함량을 갖는 이웃하는 서브층들이 적어도 1%만큼 두께가 상이하다. 또 다른 실시예에 있어, 동일한 알루미늄 함량을 갖는 이웃하는 서브층들의 두께들의 차이가 적어도 1%인 상태에서, 높은 알루미늄 함량의 서브층들의 두께들은 전자 차단 층(20)의 중심 부분을 향해 증가하며, 반면 낮은 알루미늄 함량의 서브층들의 두께들은 전자 차단 층(20)의 중심 부분을 향해 감소한다. 서브층 두께들의 이러한 구성들이 단지 예시적일뿐이며, 전자 차단 층(20)의 일 실시예는 서브층 두께들의 다양한 조합들 중 임의의 조합을 가질 수 있다는 것이 이해되어야 한다.
조성 프로파일들(52A-52C)에 도시된 예시적인 알루미늄 몰 분율 변동들이 다양한 다른 특징들 중 임의의 특징과 조합될 수 있거나 및/또는 중간층(21)과 같은 다른 층 내에 구현될 수 있다는 것이 이해되어야 한다. 예를 들어, 조성 프로파일(52D)은 복수의 서브층들을 갖는 중간층(21)을 예시하며, 이들의 각각은 바로 인접한 서브층(들)과 상이한 합금 조성(예를 들어, 알루미늄 몰 분율)에 의해 규정된다. 일 실시예에 있어, 대응하는 알루미늄 몰 분율들로서 표현되는 2개의 바로 인접한 서브층들의 합금 조성들의 차이는 적어도 0.5%이다. 조성 프로파일(52D)에 도시된 바와 같이, 서브층들은 계단식 조성 그레이딩을 형성할 수 있으며, 이는 전자 차단 층(20)의 합금 조성으로부터 p-형 접촉 층(22)의 합금 조성으로 감소한다. 일 실시예에 있어, 서브층들의 각각의 두께는 약 0.5 나노미터 내지 약 50 나노미터 사이의 범위 내이다.
유사하게, 조성 프로파일(52D)은 중간층(21) 내의 도핑 농도에 대한 계단식 도핑 프로파일(54D)을 도시하며, 이는 단계적으로 전자 차단 층(20)의 도핑 농도로부터 p-형 접촉 층(22)의 도핑 농도까지 증가한다. 일 실시예에 있어, 도핑 농도 및 조성 그레이딩의 단계들은 중간층(21) 내의 동일한 위치에 위치된다. 그러나, 이것이 단지 예시적일 뿐이며, 단계들이 오정렬될 수 있거나 또는 이러한 단계들 중 일부만이 정렬될 수 있다는 것이 이해되어야 한다. 유사하게, 조성 그레이딩 및 도핑 농도는 동일한 수의 단계들을 포함하는 것으로 도시되지만, 상이한 수의 단계들이 각각에 대해 이용될 수 있다는 것이 이해되어야 한다.
조성 프로파일(52E)은 중간층(21)의 그레이딩된 조성과 결합된 전자 차단 층(20)에 대한 초격자 합금 조성을 예시한다. 전자 차단 층(20)에 대한 초격자 합금 조성이 단지 예시적이며, 조성 프로파일들(52B, 52C)에 도시된 것들과 같은 대안적인 초격자 구성이 그레이딩된 중간층(21)과 함께 사용될 수 있다는 것이 이해되어야 한다. 조성 프로파일(52F)은 초격자-형의 감소하는 합금 조성을 갖는 중간층(21)을 예시한다. 예시된 바와 같이, 높은 알루미늄 함량의 서브층들의 두께는 전자 차단 층(20)으로부터의 거리에 따라 감소할 수 있다.
알루미늄 몰 분율들 및/또는 도핑 농도의 변동은 또한 p-형 접촉 층(22) 내에서 구현될 수 있다. 이러한 정도로, 도 7a 및 도 7b는 실시예들에 따른 p-형 접촉 층(22)의 예시적인 조성 프로파일들(56A, 56B)을 도시한다. 각각의 조성 프로파일(56A, 56B)에 있어, p-형 접촉 층(22)은 교번하는 높은 및 낮은 알루미늄 몰 분율들을 갖는 복수의 서브층들을 포함하는 것으로 도시되며, 그럼으로써 중간층(21)에 인접한 초격자를 형성한다. 초격자의 포함은 p-형 접촉 층(22)의 투명 및/또는 반사 속성들을 개선할 수 있다. 추가적으로, 조성 프로파일(56B)에 있어, p-형 접촉 층(22)은 서브층들 내에서 높은 도핑 농도 및 낮은 도핑 농도 사이에서 교번하는 변조된 도핑 프로파일(58B)을 갖는 것으로 도시된다. 변조된 도핑 프로파일(58B)은 홀 이동도를 개선하거나 및/또는 억셉터들의 이온화를 촉진시킬 수 있다. 예시된 바와 같이, 도핑 농도들 및 알루미늄 몰 분율들은, 도핑 농도들 및 알루미늄 몰 분율들 둘 모두가 동시에 높거나 또는 낮을 수 있도록 실질적으로 동시에 조정될 수 있다. 이러한 경우에 있어, 초격자의 높은 알루미늄 몰 분율의 서브층들(예를 들어, 장벽들)은 높은 농도로 p-형 도핑될 수 있으며, 반면 초격자의 낮은 알루미늄 몰 분율의 서브층들(예를 들어, 양자 우물들)은 낮은 농도로 p-형 도핑될 수 있다. 그러나, 이러한 것이 단지 가능한 다양한 실시예들 중 예시일 뿐이라는 것이 이해되어야 한다. 예시적인 일 실시예에 있어, 조성 프로파일(56A, 56B) 내의 초격자는 AlxGa1-xN/AlyGa1-yN 초격자이다. 더 구체적인 예시적인 실시예에 있어, 서브층들의 폭은 수 나노미터일 수 있으며, 서브층들의 몰 분율의 차이는 1만큼 클 수 있지만 바람직하게는 0.5보다 작을 수 있다.
일 실시예에 있어, 전자 차단 층(20), p-형 중간층(21), 또는 p-형 접촉 층(22) 중 적어도 하나는 측방으로 비균질한 합금 조성 및/또는 도핑 농도를 가지며, 이는 전자기 방사의 상대적으로 낮은 흡수를 유지하면서 전도성을 개선하도록 구성된다. 예를 들어, 층(20, 21, 22)의 일 실시예는, 참조로서 본원에 포함되며, “Emitting Device with Compositional and Doping Inhomogeneities in Semiconductor Layers”라는 명칭으로 2012년 08월 10일자로 출원된 미국 특허 출원번호 13/572,446호에 도시되고 설명된 바와 같이 구성될 수 있다. 이러한 경우에 있어, 하나 이상의 층들은, 층을 통한 방사의 투과를 가능하게 하도록 구성된 측방 영역들 및 층을 통한 전류의 흐름을 가능하게 하도록 구성된 측방 영역들을 포함할 수 있다. 층은 우물들과 교번하는 장벽들을 포함하는 단주기 초격자를 포함할 수 있다. 이러한 경우에 있어, 장벽들은, 층 내에 흡수되는 방사의 양을 감소시키도록 구성된 투명한 영역들 및 층에 걸친 전압 강하를 희망되는 범위 내로 유지하도록 구성된 더 높은 전도성 영역들 둘 모두를 포함할 수 있다.
예를 들어, p-형 중간층(21) 및/또는 p-형 접촉 층(22)은 비-균일 측방 도펀트 농도 및/또는 비-균일 측방 조성을 가질 수 있다. 일 실시예에 있어, 도펀트 농도는 도펀트 농도 랜드스케이프(landscape)의 높은 값들과 낮은 값들 사이에서 적어도 5% 차이가 나며, 여기에서 도펀트 농도 랜드스케이프는 대응하는 층(21, 22)의 측방(즉, 헤테로구조체의 다른 층에 인접한 층의 표면과 실질적으로 평행한 층의 평면) x, y 좌표들의 함수로서의 도펀트 농도를 나타낸다. 유사하게, 일 실시예에 있어, 전자 차단 층(20), p-형 중간층(21), 또는 p-형 접촉 층(22)이 측방으로 비-균일 조성을 가질 수 있다. 예를 들어, 층(20, 21, 22)의 알루미늄 몰 분율의 변화는 알루미늄 몰 분율 랜드스케이프의 높은 값들과 낮은 값들 사이에서 적어도 kT(실온에서 측정된, ~0.026 eV)일 수 있으며, 여기에서 알루미늄 몰 분율 랜드스케이프는 대응하는 층(20, 21, 22)의 측방 x, y 좌표들의 함수로서의 알루미늄 몰 분율을 나타낸다.
본 발명자들은 설계되는 새로운 광전자 디바이스에 대한 최소 신뢰성을 유지할 목표 도핑 농도를 결정하기 위한 스케일링 해법을 제안한다. 구체적으로, 용인할 수 있는 신뢰성을 갖는 모델 광전자 디바이스의 알려진 속성들 및 상이한 크기 치수들을 갖는 유사한 헤테로구조체(예를 들어, 비할만한 재료들을 사용하여 형성된 새로운 광전자 디바이스와 같은 하나 이상의 대응하는 층들을 포함하는 헤테로구조체)를 사용하면, 스케일링 해법이 상이한 치수들, 예를 들어, p-형 접촉 층(22)의 두께 및/또는 상이한 측방 면적을 갖는 새로운 광전자 디바이스에 대한 신뢰성의 유사한(예를 들어, 동일한) 레벨을 제공할 도핑 농도를 결정하기 위해 사용될 수 있다.
예를 들어, 모델 광전자 디바이스의 p-형 접촉 층이 도핑 농도 N0, 측방 p-형 접촉 면적 A0, 및 p-형 층 두께 d0을 갖는 것으로 가정한다. 전자가 산란체(scatterer)를 가로지를 때 만드는 충돌들의 평균 수 ν는 다음의 수학식 1에 의해 주어진다:
[수학식 1]
Figure 112016032292290-pct00001
수학식 1에서, σ는 억셉터(예를 들어, 마그네슘)의 산란 단면적이다. 전류 밀도 J0을 갖는 전자들의 플럭스(flux)에 대하여, 단위 면적당 충돌들의 평균 수 f0는 다음의 수학식 2에 의해 주어진다.
[수학식 2]
Figure 112016032292290-pct00002
측방 p-형 접촉 면적 A, p-형 접촉 층 두께 d, 및 총 전류 I가 모델 광전자 디바이스에서와 동일하게 유지되는 요건을 갖는 새로운 광전자 디바이스를 고려하도록 한다. 이러한 경우에 있어, 다음의 수학식 3을 적용한다:
[수학식 3]
Figure 112016032292290-pct00003
새로운 광전자 디바이스에 대하여, 새로운 광전자 디바이스에서 모델 광전자 디바이스의 신뢰성을 유지하기 위한 단위 면적당 충돌들의 평균 수 f는 다음의 수학식 4 및 수학식 5에 의해 주어진다.
[수학식 4]
Figure 112016032292290-pct00004
, 및
[수학식 5]
Figure 112016032292290-pct00005
이러한 경우에 있어, 우리는 수학식 6을 결정할 수 있다:
[수학식 6]
Figure 112016032292290-pct00006
이상의 식은 새로운 광전자 디바이스의 신뢰성 제한들을 충족시키기 위한 목표 도핑 농도의 스케일링 알고리즘을 제공한다. 구체적으로, 이상의 식은, 새로운 광전자 디바이스의 도펀트 농도가 새로운 p-형 접촉 층 대 모델 p-형 접촉 층의 면적 비율로서 스케일링되어야 하고, 새로운 p-형 접촉 층 대 모델 p-형 접촉 층의 두께 비율로 반대로 스케일링되어야 한다는 것을 나타낸다.
전자 차단 층(20)은 홀들에 대한 상당한 장벽으로서 역할하며, 그럼으로써 활성 영역(18) 내의 홀들의 농도를 감소시킨다. 예를 들어, 도 8a 내지 도 8c는 일 실시예에 따른 전자 차단 층(20)을 포함하는 예시적인 헤테로구조체에 대한 제로(zero) 바이어스 밴드 다이어그램, 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다. 구체적으로, 도 8a 및 도 8b의 밴드 다이어그램들에 도시된 바와 같이, 헤테로구조체는: 장벽들(19A)에 의해 분리된 5개의 양자 우물들(19B)을 갖는 활성 영역(18); 전자 차단 층(20); 중간층(21); 및 p-형 접촉 층(22)을 포함한다. 전자 차단 층(20)은 0.5-0.8의 범위 내의 알루미늄 몰 분율을 가질 수 있으며, 5-100nm 두께일 수 있다. 일 실시예에 있어, 전자 차단 층(20)은 알루미늄 몰 분율 x =0.7을 가지며, 수십 나노미터의 두께이다. 도 8b에 예시된 바와 같이, 5 볼트의 바이어스 하에 있을 때, 전자 차단 층(20)은, 전자 차단 층(20)과 중간층(21) 사이의 밴드 갭 내의 급격한 변화에 의해 도시된 바와 같이 활성 영역(18)에 진입하는 홀들에 대한 상당한 장벽을 제공한다.
일 실시예에 있어, 전자 차단 층(20)에 의해 제공되는 홀들에 대한 장벽은 전자 차단 층(20)을 그레이딩함으로써 감소된다. 이러한 정도로, 도 9a 내지 도 9c는 일 실시예에 따른 그레이딩된 전자 차단 층(20)을 포함하는 예시적인 헤테로구조체에 대한 제로 바이어스 밴드 다이어그램, 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다. 도 9b에 의해 예시된 바와 같이, 그레이딩된 전자 차단 층(20)은 홀들에 대한 상당한 장벽을 생성하지 않는다. 이러한 정도로, 도 8c 및 도 9c의 캐리어 농도 다이어그램들을 비교하면, 그레이딩된 전자 차단 층(20)이 전자 차단 층(20)에 인접한 양자 우물 내의 홀들의 농도를 10배만큼 증가시킨다.
그러나, 그레이딩된 전자 차단 층(20)은 전자들에 대한 감소된 장벽에 기인하여 전자 주입 전류를 감소시킬 수 있다. 일 실시예에 있어, 그레이딩된 전자 차단 층(20)은 2개의 개별적인 그레이딩된 영역들을 포함한다. 예를 들어, 도 10a 및 도 10b는 일 실시예에 따른 2개의 별개의 그레이딩된 영역들(20A, 20B)을 갖는 그레이딩된 전자 차단 층을 포함하는 예시적인 헤테로구조체에 대한 5 볼트 바이어스 밴드 다이어그램 및 캐리어 농도 다이어그램을 도시한다. 제 1 그레이딩된 영역(20A)은, 대략 100 나노미터의 두께를 갖는 그레이딩된 영역에 대하여 약 0.3의 알루미늄의 물 분율의 총 조성 변화를 갖는 상대적으로 느린 그레이딩을 포함한다. 제 2 그레이딩된 영역(20B)은 상당히 더 높은 그레이딩, 예컨대 5 내지 50 나노미터의 두께를 갖는 그레이딩된 영역(20A)에 대하여 약 0.3의 알루미늄의 몰 분율의 총 조성 변화를 가질 수 있다. 도 10b에 도시된 증가된 홀 농도의 일 부분이 그레이딩으로부터 기인하는 분극화 도핑에 의해 초래된다는 것이 이해되어야 한다. 추가적으로, 그레이딩이 상당히 큰 그레이딩된 영역(20B) 내에 홀들의 큰 농도(예를 들어, 약 1x1019 cm-3)가 존재한다.
p-형 층들(20, 21, 22)과 관련하여 본원에서 설명되는 그레이딩은 층의 영역 내에 초격자를 형성하는 것과 결합될 수 있다. 예를 들어, 초격자는 초격자 영역 전체에 걸쳐 그레이딩되는 장벽들을 가질 수 있고, 예를 들어, 초격자 영역 내의 각각의 연속적인 장벽은 선행하는 장벽보다 더 작거나 또는 더 높은 알루미늄 몰 분율을 가지며, 이러한 초격자 구성들은 각기 장벽들에 기반하는 다운-그레이딩된 초격자 또는 장벽들에 기반하는 업-그레이딩된 초격자로서 지칭될 수 있다. 일 실시예에 있어, 연속적인 장벽은 이전의 장벽의 몰 분율보다 적어도 1% 더 낮거나 또는 더 높은 알루미늄 몰 분율을 갖는다. 추가적으로, 양자 우물 높이는 초격자 내에서 점진적으로 더 작아지거나 또는 더 높아질 수 있다.
도 11a 내지 도 11d는 실시예들에 따른 예시적인 초격자 구성들의 각각에 대응하는 밴드 갭 다이어그램들을 도시한다. 구체적으로, 도 11a는 장벽들에 기반하는 다운-그레이딩된 초격자를 도시하며; 도 11b는 장벽들에 기반하는 업-그레이딩된 초격자를 도시하고; 도 11c는 양자 우물들에 기반하는 다운-그레이딩된 초격자를 도시하며; 및 도 11d는 양자 우물들에 기반하는 업-그레이딩된 초격자를 도시한다. 계속해서 추가적으로, 장벽 또는 양자 우물 높이들의 변동들이 도시되지만, 변화하는 장벽 및 양자 우물 높이들 및/또는 변화하는 장벽 및/또는 양자 우물 두께들을 포함하는 구성들이 사용될 수 있다는 것이 이해되어야 한다.
중간층(21)이 주로 전자 차단 층(20) 및 p-형 접촉 층(22)의 둘 모두와 상이한 p-형 도핑 및/또는 상이한 반도체 합금 조성을 갖는 것으로서 설명되지만, 전자 차단 층(20) 및 p-형 접촉 층(22)의 물리적 속성들과 상이한 물리적 속성들을 갖는 중간층(21)을 제공하기 위하여 다른 해법들이 사용될 수 있다는 것이 이해되어야 한다. 예를 들어, p-형 중간층(21)은 전자 차단 층(20) 및 p-형 접촉 층(22)을 성장시키는데 사용된 것들과 상이한 성장 모폴러지(morphology)를 사용하여 성장될 수 있다. 예를 들어, 중간층(21)에 대한 성장 모폴러지는: 성장 조건들(예를 들어, V/III 비율, 온도, 및/또는 유사한 것); 유효 격자 상수; 결함들의 존재; 및/또는 유사한 것 중 하나 이상이 상이할 수 있다.
본원에서 설명된 헤테로구조체는 임의의 해법을 사용하여 제조될 수 있다. 예를 들어, 본원에서 설명된 다양한 반도체 층들은 에피택셜 성장 절차를 사용하여 기판 위에 성장될 수 있다. 본원에서 설명되는 바와 같이, 층에 대하여 사용되는 성장 조건들 중 하나 이상이 층에 대한 희망되는 속성을 생성하도록 구성될 수 있다. 예를 들어, 층이 초격자를 포함할 때, 이러한 초격자의 성장 조건들이 초격자 층들 내의 응력들 및 변형들에 영향을 줄 수 있다. 구체적으로, 이러한 초격자는 헤테로구조체 전체에 걸친 응력들의 분포를 추가적으로 제어할 수 있는 압축 및 인장 층들을 포함할 수 있다. 또한, 응력들 및 변형들의 튜닝(tuning)은 반도체 층의 에피택셜 성장 파라미터들을 제어함으로써 달성될 수 있다. 예를 들어, 반도체 층의 3-차원 성장을 유도함으로써, 결과적인 층이 층 내의 결과적인 응력들 및 변형들에 영향을 줄 수 있는 조성 및/또는 도핑 농도 불균일성들을 나타낼 수 있다. 또한, 이러한 불균일성들은, 높은 전도성의 영역들과 인터체인지(interchange)하는 높은 투명성의 영역들을 야기할 수 있으며, 여기에서 용어 "높은"은 반도체 층 내의 상이한 영역들의 투명성 또는 전도성 속성들을 비교할 때의 상대적인 용어인 것으로 이해되어야 한다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 12는 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)가 (예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서) 회로 설계 시스템(120)에 제공될 수 있으며, 사용자는 (예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함으로써) 회로 설계(122)를 생성하기 위해 디바이스 설계를 사용할 수 있다. 회로 설계(122)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본원에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 헤테로구조체(heterostructure)로서,
    활성 영역;
    p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층;
    상기 활성 영역과 상기 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 상기 전자 차단 층 내의 p-형 도펀트 농도는 최대로 상기 p-형 접촉 층 도펀트 농도의 10 퍼센트이며, 상기 전자 차단 층 내의 알루미늄 함량은 상기 p-형 접촉 층 내의 알루미늄 함량보다 더 높은, 상기 전자 차단 층; 및
    상기 전자 차단 층과 상기 p-형 접촉 층 사이에 위치된 p-형 중간층으로서, 상기 p-형 중간층 내의 도펀트 농도는, 상기 전자 차단 층으로부터 상기 p-형 접촉 층으로의 방향으로 상기 전자 차단 층 내의 상기 p-형 도펀트 농도에 비할만한 도펀트 농도로부터 상기 p-형 접촉 층 도펀트 농도에 비할만한 도펀트 농도로 증가하고, 상기 p-형 중간층은 낮은 알루미늄 함량의 서브층(sublayer)들의 제 2 그룹과 교번하는(alternating) 높은 알루미늄 함량의 서브층들의 제 1 그룹을 포함하는 초격자를 형성하는 복수의 서브층들을 포함하며, 각각의 서브층은 바로 인접한 서브층의 반도체 합금 조성과 적어도 0.5%만큼 상이한 반도체 합금 조성을 가지고, 낮은 알루미늄 함량의 서브층들의 상기 제 2 그룹 내의 알루미늄 함량은 상기 전자 차단 층에 인접한 제 1 측(side)으로부터 상기 p-형 접촉 층에 인접한 제 2 측까지 감소하는, 상기 p-형 중간층을 포함하는, 헤테로구조체.
  2. 청구항 1에 있어서,
    상기 p-형 중간층은 상기 전자 차단 층에 바로 인접하는, 헤테로구조체.
  3. 청구항 1에 있어서,
    상기 p-형 중간층은 상기 p-형 접촉 층에 바로 인접하는, 헤테로구조체.
  4. 청구항 1에 있어서,
    상기 반도체 합금 조성들은 III 족 질화물 재료들인, 헤테로구조체.
  5. 청구항 4에 있어서,
    상기 전자 차단 층은, 상기 활성 영역 내의 최대 알루미늄 물 분율보다 적어도 3 퍼센트 더 높은 알루미늄 몰 분율을 갖는 영역을 포함하는, 헤테로구조체.
  6. 청구항 1에 있어서,
    상기 p-형 중간 층 내의 높은 알루미늄 함량의 서브층들의 상기 제 1 그룹 내의 알루미늄 함량은 상기 전자 차단 층에 인접한 상기 제 1 측으로부터 상기 p-형 접촉 층에 인접한 상기 제 2 측까지 감소하는, 헤테로구조체.
  7. 청구항 1에 있어서,
    상기 전자 차단 층은 복수의 서브층들을 포함하며, 각각의 서브층은 바로 인접한 서브층의 반도체 합금 조성과 적어도 0.5%만큼 상이한 반도체 합금 조성을 갖는, 헤테로구조체.
  8. 청구항 7에 있어서,
    상기 서브층들은 상기 전자 차단 층의 중심 부분을 향해 증가하는 밴드 갭을 갖는, 헤테로구조체.
  9. 청구항 7에 있어서,
    상기 서브층들은, 복수의 낮은 알루미늄 함량의 서브층들의 제 2 그룹과 교번하는(alternating) 복수의 높은 알루미늄 함량의 서브층들의 제 1 그룹을 포함하는 초격자를 형성하는, 헤테로구조체.
  10. 청구항 1에 있어서,
    상기 p-형 중간 층 내의 서브층들의 상기 제 1 그룹의 각각의 두께는 상기 전자 차단 층에 인접한 상기 제 1 측으로부터 상기 p-형 접촉 층에 인접한 상기 제 2 측까지 감소하는, 헤테로구조체.
  11. 광전자 디바이스로서,
    n-형 도핑을 갖는 n-형 접촉 층;
    p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층으로서, 상기 p-형 접촉 층은 낮은 알루미늄 함량의 서브층들의 제 2 그룹과 교번하는 높은 알루미늄 함량의 서브층들의 제 1 그룹을 포함하는 초격자를 형성하는 복수의 서브층들을 포함하는, 상기 p-형 접촉 층;
    상기 n-형 접촉 층과 상기 p-형 접촉 층 사이에 위치된 활성 영역;
    상기 활성 영역과 상기 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 상기 전자 차단 층 내의 p-형 도펀트 농도는 최대로 상기 p-형 접촉 층 도펀트 농도의 10 퍼센트인, 상기 전자 차단 층; 및
    상기 전자 차단 층과 상기 p-형 접촉 층 사이에 위치된 p-형 중간층으로서, 상기 p-형 중간층 내의 도펀트 농도는, 상기 전자 차단 층으로부터 상기 p-형 접촉 층으로의 방향으로 상기 전자 차단 층 내의 상기 p-형 도펀트 농도에 비할만한 도펀트 농도로부터 상기 p-형 접촉 층 도펀트 농도에 비할만한 도펀트 농도로 증가하고, 상기 p-형 중간층은 낮은 알루미늄 함량의 서브층들의 제 2 그룹과 교번하는 높은 알루미늄 함량의 서브층들의 제 1 그룹을 포함하는 초격자를 형성하는 복수의 서브층들을 포함하며, 각각의 서브층은 바로 인접한 서브층의 반도체 합금 조성과 적어도 0.5%만큼 상이한 반도체 합금 조성을 가지고, 낮은 알루미늄 함량의 서브층들의 상기 제 2 그룹 내의 알루미늄 함량은 상기 전자 차단 층에 인접한 제 1 측으로부터 상기 p-형 접촉 층에 인접한 제 2 측까지 감소하는, 상기 p-형 중간층을 포함하는, 광전자 디바이스.
  12. 청구항 11에 있어서,
    상기 p-형 중간층은 상기 전자 차단 층에 바로 인접하는, 광전자 디바이스.
  13. 청구항 11에 있어서,
    상기 p-형 중간층은 상기 p-형 접촉 층에 바로 인접하는, 광전자 디바이스.
  14. 청구항 11에 있어서,
    상기 전자 차단 층 내의 알루미늄 함량은 상기 p-형 중간층 내의 최고 알루미늄 함량을 갖는 서브층 내의 알루미늄 함량보다 더 높은, 광전자 디바이스.
  15. 청구항 11에 있어서,
    상기 전자 차단 층은 복수의 서브층들을 포함하며, 각각의 서브층은 바로 인접한 서브층의 반도체 합금 조성과 적어도 0.5%만큼 상이한 반도체 합금 조성을 갖는, 광전자 디바이스.
  16. 디바이스를 제조하는 방법으로서,
    컴퓨터 시스템을 사용하여 상기 디바이스에 대한 디바이스 설계를 생성하는 단계로서, 상기 디바이스 설계는 헤테로구조체를 포함하며, 상기 헤테로구조체는:
    활성 영역;
    목표 p-형 접촉 층 도펀트 농도를 갖는 p-형 접촉 층;
    상기 활성 영역과 상기 p-형 접촉 층 사이에 위치된 전자 차단 층으로서, 상기 전자 차단 층 내의 p-형 도펀트 농도는 최대로 상기 p-형 접촉 층 도펀트 농도의 10 퍼센트이며, 상기 전자 차단 층 내의 알루미늄 함량은 상기 p-형 접촉 층 내의 알루미늄 함량보다 더 높은, 상기 전자 차단 층; 및
    상기 전자 차단 층과 상기 p-형 접촉 층 사이에 위치된 p-형 중간층으로서, 상기 p-형 중간층 내의 도펀트 농도는, 상기 전자 차단 층으로부터 상기 p-형 접촉 층으로의 방향으로 상기 전자 차단 층 내의 상기 p-형 도펀트 농도에 비할만한 도펀트 농도로부터 상기 p-형 접촉 층 도펀트 농도에 비할만한 도펀트 농도로 증가하고, 상기 p-형 중간층은 낮은 알루미늄 함량의 서브층들의 제 2 그룹과 교번하는 높은 알루미늄 함량의 서브층들의 제 1 그룹을 포함하는 초격자를 형성하는 복수의 서브층들을 포함하며, 각각의 서브층은 바로 인접한 서브층의 반도체 합금 조성과 적어도 0.5%만큼 상이한 반도체 합금 조성을 가지고, 낮은 알루미늄 함량의 서브층들의 상기 제 2 그룹 내의 알루미늄 함량은 상기 전자 차단 층에 인접한 제 1 측으로부터 상기 p-형 접촉 층에 인접한 제 2 측까지 감소하는, 상기 p-형 중간층을 포함하는, 단계; 및
    상기 디바이스 설계에 따라 상기 디바이스를 제조하는데 사용하기 위하여 상기 디바이스 설계를 제공하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 생성하는 단계는 목표 신뢰성을 갖는 모델 디바이스에 대한 디바이스 설계를 사용하며, 상기 모델 디바이스는 상이한 크기 치수들을 갖는 유사한 헤테로구조체를 갖는, 방법.
  18. 청구항 17에 있어서,
    상기 생성하는 단계는, 목표 층과 모델 층에 대한 평면 면적들 및 상기 목표 층과 상기 모델 층의 두께들을 사용하여 상기 모델 디바이스의 대응하는 모델 층의 도펀트 농도를 스케일링(scale)함으로써 상기 헤테로구조체 내의 상기 목표 층에 대한 목표 도펀트 농도를 결정하는 단계를 포함하는, 방법.
  19. 청구항 16에 있어서,
    상기 p-형 중간 층 내의 높은 알루미늄 함량의 서브층들의 상기 제 1 그룹 내의 알루미늄 함량은 상기 전자 차단 층에 인접한 상기 제 1 측으로부터 상기 p-형 접촉 층에 인접한 상기 제 2 측까지 감소하는, 방법.
  20. 청구항 16에 있어서,
    상기 전자 차단 층 내의 알루미늄 함량은 상기 p-형 중간층 내의 최고 알루미늄 함량을 갖는 서브층 내의 알루미늄 함량보다 더 높은, 방법.
KR1020167008858A 2013-09-03 2014-09-03 변조 도핑을 갖는 광전자 디바이스 KR101804493B1 (ko)

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