KR101944893B1 - 양극 알루미늄 산화물 층을 포함하는 헤테로구조체 - Google Patents

양극 알루미늄 산화물 층을 포함하는 헤테로구조체 Download PDF

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알렉산더 도브린스키
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센서 일렉트로닉 테크놀로지, 인크
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Abstract

양극 알루미늄 산화물 층을 포함하는 반도체 구조체가 설명된다. 양극 알루미늄 산화물 층은 반도체 층과 재료의 다른 층 사이에 위치될 수 있다. 양극 알루미늄 산화물 층은 반도체 층의 인접한 표면으로 연장하는 복수의 공극들을 포함할 수 있다. 재료의 층은 복수의 공극들 중 적어도 일부를 관통할 수 있으며, 반도체 층과 직접 접촉할 수 있다. 예시적인 일 실시예에 있어, 재료의 층은 전도성 재료이며, 양극 알루미늄 산화물은 p-형 접촉부에 위치된다.

Description

양극 알루미늄 산화물 층을 포함하는 헤테로구조체{HETEROSTRUCTURE INCLUDING ANODIC ALUMINUM OXIDE LAYER}
관련 출원들에 대한 참조
본 출원은, "SEMICONDUCTOR HETEROSTRUCTURE DEVICE WITH ANODIC ALUMINUM OXIDE LAYER"라는 명칭으로 2013년 10월 02일자로 출원되어 함께 계류 중인 미국 가특허 출원 제61/885,578호에 대한 이익을 주장하며, 이는 이로써 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 반도체 헤테로구조체들에 관한 것으로서, 더 구체적으로, 하나 이상의 양극 알루미늄 산화물 층들을 포함하는 반도체 헤테로구조체에 관한 것이다.
양극 알루미늄 산화물(Anodic aluminum oxide; AAO)은 이전에 다수의 제품들에서 연구되고 사용되어 왔다. 최근에, 나노스케일 재료들 및 그들의 탁월한 속성들에 대한 관심이 급격히 증가하였다. AAO는: 분자 분리, 촉매 반응, 에너지 생성 및 저장, 전자공학 및 포토닉스(photonics), 센서들 및 바이어센서들, 약물 투여, 및 템플릿 합성(template synthesis)을 포함하는 다양한 애플리케이션에서 가장 인기 있는 나노재료들 중 하나이다. AAO의 재료 제조는 나노공극(nanopore)들의 셀프-오더링 프로세스(self-ordering process)를 이용하는 값이 비싼 전기화학적 양극산화(anodization)에 기초한다. AAO 제조는 임의의 리소그래피 또는 템플레이팅(templating)을 요구하지 않으며, 프로세스는 잘 정렬되고 크기가 제어된 나노공극들을 야기한다. 나노공극들의 밀도 및 크기는 제조 동안 특정 정도로 제어될 수 있다. AAO에 대한 최근의 연구는 아주 많은 수의 혁신들, 특히, 변조되고, 브랜치(branch)되며, 다층화된 공극 아키텍처들과 같은 복잡한 구조적 특징부들을 제어하고 설계하는 것과 관련된 혁신들에 의해 특징지어진다.
발광 다이오드들과 같은 광전자 디바이스들의 효율을 개선하기 위하여 AAO 기술을 사용하는 것에 대한 관심이 증가하고 있다. 구체적으로, III 족 질화물(AlGaN)-기반 발광 다이오드(light emitting diode; LED)들은 고체-상태 조명장치의 컴포넌트들로서 상당한 주의를 끌어 모아 왔다. 그러나, 자외선 영역의 발광에서 발광하는 발광 다이오드들에 대하여, 이러한 디바이스들의 전체 효율뿐만 아니라 광 추출 효율은, 이들을 수은 기반 방출기(mercury based emitter)들과 같은 UV 발광 램프들에 대한 실행가능한 대안으로 만들기 위하여 개선되어야만 한다. 광전자 디바이스들에 있어, AAO 기술은, 예를 들어, 에피택셜 성장을 위한 준비과정에서 반도체 층 또는 기판을 패턴화하기 위한 마스크로서 사용되어 왔다. 예를 들어, 하나의 접근방식에 있어, AAO 마스크가 사파이어 기판 상에 성장된 알루미늄 질화물(aluminum nitride; AlN) 버퍼 층 위에 형성되었다. AAO 마스크는 먼저 AlN 층 위에 수 마이크론 두께의 알루미늄의 층을 증착함으로써 생성되었다(이는 결과적으로 반응성 스퍼터링(sputtering)을 사용하여 증착되었다). 그 다음, 2-단계 양극산화가 나노공극 알루미나 층을 달성하기 위하여 적용되었다. 마스크로서 나노다공성(nanoporous) AAO 템플릿을 사용하면, 나노다공성 AlN 층을 형성하기 위하여 AAO 마스크의 전부가 에칭될 때까지 기판이 아르곤(Ar) 플라즈마를 사용하여 에칭되었다. 나노다공성 AlN 층은, 발광 다이오드(LED)를 제조하는데 사용되는 갈륨 질화물(gallium nitride; GaN) 기반 반도체 헤테로구조체를 성장시키기 위하여 사용되었다.
다른 접근방식에 있어, AAO는 LED의 추출 효율을 증가시키기 위하여 III 족 질화물-기반 LED의 표면 내에 나노-홀들을 에칭하기 위한 마스크로서 사용되었다. 광 추출 효율을 개선하기 위하여 유사한 패턴화 기술이 GaN-기반 LED 칩의 큰 표면 영역 상의 나노-패턴화를 달성하기 위하여 적용되어 왔다. 이러한 경우에 있어, 공극 간격(pore spacing)은 최적 성능을 달성하기 위하여 100 nm로부터 400 nm까지 변조되었다. 20 밀리암페어(mA)에서 동작될 때, 동일한 웨이퍼 상에 제조된 일반적인 LED들에 비하여 p-측(side) 표면 나노-패턴화 LED들로부터 42%의 광 출력 파워 증강이 획득되었다. 이러한 접근방식은 넓은 영역, 빠른 프로세스, 및 낮은 비용의 이점들을 갖는 GaN-기반 LED들 상에 나노구조체들을 제조하기 위한 잠재적인 기술을 제공한다.
또 다른 접근방식은 나노다공성 패턴들을 사파이어 기판 상으로 전사하기 위한 건식 에칭 마스크로서 AAO 필름들을 사용하는 것을 제안한다. 그 후에, 발광 다이오드를 형성하기 위하여 반도체 헤테로구조체가 사파이어 기판 상에 성장된다. 패턴화된 기판 상의 에피택셜 성장은 반도체 층들 내의 쓰레딩 전위(threading dislocation)들의 감소를 가능하게 한다. 이에 더하여, 패턴화 절차 및 후속 성장으로부터 형성된 공기 보이드(air void)들은 LED의 상단 부분을 향해 아래쪽으로 광자들을 효율적을 반사할 수 있으며, 그에 따라 LED의 전체 추출 효율을 증가시킨다.
AAO의 다른 사용들이 탐구되었다. 하나의 접근방식에 있어, AAO는 LED의 제조 동안 후속 반도체 층들의 증착/에피택셜 성장 이전에 n-형 반도체 층들을 에칭하기 위한 새도우 마스크로서 사용되었다. 이러한 것이 유리한 프로세스이지만, 이러한 것이 AAO 양극산화 및 에칭에 의해 분리되는 적어도 2개의 유기 금속 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 단계들을 요구하기 때문에, 이것이 가장 기술적이거나 또는 가장 비용 효율적인 절차는 아니다. MOCVD를 2개의 별개의 단계들로 분할하는 것이 비효율적이며, 에칭이 기술적으로 비효율적인 단계이다. 또한, 에칭은 하부(underlying) 층 내에 아주 많은 수의 결함(defect)들을 제공할 수 있으며, 이는 유해한 효과들을 야기할 수 있다. 다른 접근방식에 있어, AAO 양극산화 및 에칭이 기판을 패턴화하기 위해 수행된다. 이러한 절차가 기술적으로 더 타협적이지만, 에칭을 통한 기판 패턴화가 여전히 상대적으로 복잡한 단계이다.
이상을 점들을 고려하여, 발명자들은 이전의 접근방식들로부터의 기술적 관점으로부터 더 실용적인 패턴화 프로세스를 제안한다. 일 실시예에 있어, p-형 접촉부는 그 안에 양극 알루미늄 산화물 층을 통합함으로써 패턴화된다. 양극 알루미늄 산화물 층은 패턴화를 제공하기 위하여 헤테로구조체의 경계들 상의 및/또는 헤테로구조체 내의 다양한 위치들 내에 통합될 수 있다. 패턴화는, 전도성, 반사율, 투명도, 응력 완화(stress relief), 및/또는 유사한 것과 같은 대응하는 계면의 하나 이상의 희망되는 속성들에 기초하여 구성될 수 있다.
본 발명의 측면들은 양극 알루미늄 산화물 층을 포함하는 반도체 구조체를 제공한다. 양극 알루미늄 산화물 층은 반도체 층과 재료의 다른 층 사이에 위치될 수 있다. 양극 알루미늄 산화물 층은 반도체 층의 인접한 표면으로 연장하는 복수의 공극들을 포함할 수 있다. 재료의 층은 복수의 공극들 중 적어도 일부를 관통할 수 있으며, 반도체 층과 직접 접촉할 수 있다. 예시적인 일 실시예에 있어, 재료의 층은 전도성 재료이며, 양극 알루미늄 산화물은 p-형 접촉부에 위치된다.
본 발명의 제 1 측면은, 제 1 반도체 층; 제 1 반도체 층에 바로 인접한 양극 알루미늄 산화물 층으로서, 양극 알루미늄 산화물 층은 제 1 반도체 층의 인접한 표면으로 연장하는 복수의 공극들을 포함하는, 상기 양극 알루미늄 산화물 층; 및 양극 알루미늄 산화물 층에 바로 인접한 재료의 층으로서, 재료의 층은 복수의 공극들 중 적어도 일부를 관통하고 제 1 반도체 층과 직접 접촉하는, 상기 재료의 층을 포함하는, 반도체 구조체를 제공한다.
본 발명의 제 2 측면은, 활성 영역; 활성 영역의 제 1 측 상에 위치된 p-형 층; p-형 층 상에 직접적으로 위치된 양극 알루미늄 산화물 층으로서, 양극 알루미늄 산화물 층은 복수의 공극들을 포함하는, 상기 양극 알루미늄 산화물 층; 및 양극 알루미늄 산화물 층 상에 위치된 p-형 접촉부로서, p-형 접촉부는 전도성 재료로 형성되고, 전도성 재료는 복수의 공극들 중 적어도 일부를 관통하며 p-형 층과 직접적으로 접촉하는, 상기 p-형 접촉부를 포함하는, 광전자 디바이스를 제공한다.
본 발명의 제 3 측면은 반도체 구조체를 제조하는 방법을 제공하며, 상기 방법은: 제 1 반도체 층을 형성하는 단계; 제 1 반도체 층에 바로 인접한 양극 알루미늄 산화물 층을 형성하는 단계로서, 양극 알루미늄 산화물 층은 제 1 반도체 층의 인접 표면으로 연장하는 복수의 공극들을 포함하는, 단계; 및 양극 알루미늄 산화물 층에 바로 인접한 재료의 층을 형성하는 단계로서, 재료의 층은 복수의 공극들 중 적어도 일부를 관통하며 제 1 반도체 층과 직접적으로 접촉하는, 단계를 포함한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상의 해결하기 위해 설계된다.
본 개시의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 예시적인 광전자 디바이스의 개략적인 구조체를 도시한다.
도 2a 및 도 2b는 일 실시예에 따른 AAO 층 마스크를 사용하는 p-형 접촉부 설계의 추가적인 세부사항들을 도시한다.
도 3은 일 실시예에 따른 AAO 층 위에 성장된 버퍼 층의 예시적이고 개략적인 구조체를 도시한다.
도 4는 일 실시예에 따른 AAO 층들이 버퍼 층의 양 측들 둘 모두 상에 위치되는 예시적이고 개략적인 구조체를 도시한다.
도 5a 내지 도 5c는 실시예들에 따른 AAO 층의 예시적인 공극 분포들 및 형태(morphology)들을 도시한다.
도 6a 내지 도 6c는 실시예들에 따른 알루미늄 증착 및 양극산화의 복수의 단계들을 사용하여 형성된 예시적인 구조체들을 도시한다.
도 7은 일 실시예에 따른 교번하는(alternating) AAO 층들 및 반도체 층들의 4개의 쌍들로 형성된 예시적인 구조체를 도시한다.
도 8은 일 실시예에 따른 복수의 AAO 층들뿐만 아니라 반도체 및 금속 층들을 포함하는 예시적인 구조체를 도시한다.
도 9a 내지 도 9c는 실시예들에 따른 예시적인 광전자 디바이스들을 도시한다.
도 10a, 도 10b는 각기 일 실시예에 따른 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다.
도 11a, 도 11b는 각기 일 실시예에 따른 다른 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다.
도 12a, 도 12b는 각기 일 실시예에 따른 또 다른 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다.
도 13은 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞추어질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들 내에서, 도면들 사이에서 유사한 도면번호들이 유사한 엘러먼트를 나타낸다.
이상에 기재된 바와 같이, 본 발명의 측면들은 양극 알루미늄 산화물 층을 포함하는 반도체 구조체를 제공한다. 양극 알루미늄 산화물 층은 반도체 층과 재료의 다른 층 사이에 위치될 수 있다. 양극 알루미늄 산화물 층은 반도체 층의 인접한 표면으로 연장하는 복수의 공극들을 포함할 수 있다. 재료의 층은 복수의 공극들 중 적어도 일부를 관통할 수 있으며, 반도체 층과 직접 접촉할 수 있다. 예시적인 일 실시예에 있어, 재료의 층은 전도성 재료이며, 양극 알루미늄 산화물은 p-형 접촉부에 위치된다.
달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 또한 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 통과하는 것을 허용할 때, 층은 투명한 층이다. 또한, 본원에서 사용될 때, 층이 층의 계면으로 수직 입사로 방사되는 목표 파장을 갖는 방사의 적어도 10 퍼센트를 반사할 때, 층은 반사성 층이다. 일 실시예에 있어, 방사의 목표 파장은 디바이스의 동작 동안 광전자 디바이스의 활성 영역에 의해 방출되거나 또는 센싱되는 방사의 파장(예를 들어, 피크 파장 +/- 5 나노미터)에 대응한다. 주어진 층에 대하여, 파장은 고려사항의 재료에서 측정될 수 있으며, 재료의 굴절률에 의존할 수 있다. 추가적으로, 본원에서 사용될 때, 접촉부가 희망되는 정확도에 대한 전류들/전압들의 관련된 범위(예를 들어, +/- 1 퍼센트) 내의 접촉 영역을 통한 전류-전압 관계를 근사화하기 위한 1차 종속(linear dependence)의 사용을 가능하게 하기 위하여 전류들/전압들의 관련된 범위에 걸쳐 선형적인 전류-전압 거동에 가까운 거동을 나타낼 때, 접촉부는 "오믹(ohmic)"인 것으로 간주된다.
본 발명의 측면들은 광전자 디바이스, 예컨대 통상적인 또는 초발광 발광 다이오드, 발광 레이저, 레이저 다이오드, 광 센서, 광검출기, 포토다이오드, 아발란치 다이오드, 및/또는 유사한 것 내에 통합될 수 있는 헤테로구조체를 제공한다. 도면들을 참조하면, 도 1은 일 실시예에 따른 예시적인 광전자 디바이스(10)의 개략적인 구조체를 도시한다. 더 구체적인 실시예에 있어, 광전자 디바이스(10)는 방출 디바이스, 예컨대 발광 다이오드(LED) 또는 레이저 다이오드(laser diode; LD)로서 동작하도록 구성된다. 어느 경우에 있어서든, 광전자 디바이스(10)의 동작 동안, 밴드 갭에 비할만한 바이어스의 인가는 광전자 디바이스(10)의 활성 영역(18)으로부터의 전자기 방사의 방출을 야기한다. 광전자 디바이스(10)에 의해 방출되는(또는 센싱되는) 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 일 실시예에 있어, 디바이스(10)는 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출(또는 센싱)하도록 구성된다. 더 구체적인 실시예에 있어, 지배적인 파장은 약 210 내지 약 350 나노미터 사이의 파장들의 범위 내 이다.
광전자 디바이스(10)는, 기판(12), 기판(12)에 인접한 버퍼 층(14), 버퍼 층(14)에 인접한 n-형 층(16)(예를 들어, 클래딩 층, 전자 공급 층, 접촉 층, 및/또는 유사한 것), 및 n-형 층(16)에 인접한 n-형 측을 갖는 활성 영역(18)을 포함하는 헤테로구조체(11)를 포함한다. 또한, 광전자 디바이스(10)의 헤테로구조체(11)는, 활성 영역(18)의 p-형 측에 인접한 제 1 p-형 층(20)(예를 들어, 전자 차단 층, 클래딩 층, 홀 공급 층, 및/또는 유사한 것) 및 제 1 p-형 층(20)에 인접한 제 2 p-형 층(22)(예를 들어, 클래딩 층, 홀 공급 층, 접촉 층, 및/또는 유사한 것)을 포함한다.
더 특정한 예시적인 실시예에 있어, 광전자 디바이스(10)는, 그 안에서 다양한 층들의 전부 또는 일부가 III-V 족 재료 시스템으로부터 선택된 원소들로 형성된 III-V 족 재료 기반 디바이스이다. 또 다른 더 구체적이고 예시적인 실시예에 있어, 광전자 디바이스(10)의 다양한 층들은 III 족 질화물 기반 재료들로부터 형성된다. III 족 질화물 재료들은 하나 이상의 III 족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하여 BWAlXGaYInZN이며, 여기에서, 0 ≤ W, X, Y, Z ≤ 1, 및 W+X+Y+Z = 1이다. 예시적인 III 족 질화물 재료들은, 2원, 3원 및 4원 합금들, 예컨대, III 족 원소들의 임의의 몰 분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다.
III 족 질화물 기반 광전자 디바이스(10)의 예시적인 일 실시예는, InyAlxGa1-x-yN, GazInyAlxB1-x-y-zN, AlxGa1-xN 반도체 합금, 또는 유사한 것으로 구성된 활성 영역(18)(예를 들어, 일련의 교번하는(alternating) 양자 우물들 및 장벽들)을 포함한다. 유사하게, n-형 클래딩 층(16), 제 1 p-형 층(20), 및 제 2 p-형 층(22)은 InyAlxGa1-x-yN 합금, GazInyAlxB1-x-y-zN 합금, 또는 유사한 것으로 구성될 수 있다. x, y, 및 z에 의해 주어지는 몰 분율들은 다양한 층들(16, 18, 20, 및 22) 사이에서 변화할 수 있다. 기판(12)은 사파이어, 실리콘 탄화물(SiC), 실리콘(Si), GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료일 수 있으며, 버퍼 층(14)은 AlN, AlGaN/AlN 초격자(superlattice), 및/또는 유사한 것으로 구성될 수 있다.
광전자 디바이스(10)는 제 2 p-형 층(22)에 대한 오믹 접촉부를 형성할 수 있는 p-형 접촉부(24)를 더 포함할 수 있으며, p-형 전극(26)이 p-형 접촉부(24)에 부착될 수 있다. 유사하게, 광전자 디바이스(10)는 n-형 층(16)에 대한 오믹 접촉부를 형성할 수 있는 n-형 접촉부(28)를 더 포함할 수 있으며, n-형 전극(30)이 n-형 접촉부(28)에 부착될 수 있다. p-형 접촉부(24) 및 n-형 접촉부(28)는 각기 대응하는 층들(22, 16)에 대한 오믹 접촉부들을 형성할 수 있다.
일 실시예에 있어, p-형 접촉부(24) 및 n-형 접촉부(28) 각각은 몇몇 전도성 및 반사성 금속 층들을 포함하며, 반면 n-형 전극(30) 및 p-형 전극(26) 각각은 고 전도성 금속을 포함한다. 일 실시예에 있어, 제 2 p-형 층(22) 및/또는 p-형 전극(26)은 활성 영역(18)에 의해 생성된 전자기 방사에 대해 투명할 수 있다. 예를 들어, 제 2 p-형 층(22) 및/또는 p-형 전극(26)은 단주기 초격자 격자 구조체, 예컨대 적어도 부분적으로 투명한 마그네슘(Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조체(short period superlattice structure; SPSL)를 포함할 수 있다. 또한, p-형 전극(26) 및/또는 n-형 전극(30)은 활성 영역(18)에 의해 생성된 전자기 방사에 대해 반사성일 수 있다. 다른 실시예에 있어, n-형 층(16) 및/또는 n-형 전극(30)은 단주기 초격자, 예컨대 활성 영역(18)에 의해 생성된 전자기 방사에 대해 투명한 AlGaN SPSL로 형성될 수 있다.
광전자 디바이스(10)에 대하여 추가로 도시된 바와 같이, 디바이스(10)는 플립 칩(flip chip) 구성으로 접촉부들(26, 30)을 통해 서브마운트(submount)(36)에 장착될 수 있다. 이러한 경우에 있어, 기판(12)은 광전자 디바이스(10)의 상단 상에 위치된다. 이러한 정도로, p-형 전극(26) 및 n-형 전극(30) 둘 모두가 각기 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 알루미늄 질화물(AlN), 실리콘 탄화물(SiC), 및/또는 유사한 것으로 형성될 수 있다.
광전자 디바이스(10)는 다양한 양극 알루미늄 산화물(anodic aluminum oxide; AAO) 층들(40A-40F)을 포함하는 것으로 도시된다. 6개의 AAO 층들(40A-40F)이 도시되지만, 광전자 디바이스(10)의 실시예들은 AAO 층들(40A-40F) 중 임의의 수의 하나 이상의 AAO 층을 포함할 수 있다는 것이 이해되어야 한다. 이러한 정도로, 광전자 디바이스는 AAO 층들(40A-40F) 중 하나 이상의 임의의 조합을 포함할 수 있다. 유사하게, AAO 층들(40A-40F) 중 하나 이상의 어떠한 조합도 광전자 디바이스 내에 포함되지 않을 수 있다. 일 실시예에 있어, 광전자 디바이스는 단지 헤테로구조체(11)의 다양한 계면들에 위치된 AAO 층들(40A-40C)과 같은 하나 이상의 AAO 층들만을 포함한다. 유사하게, 광전자 디바이스의 일 실시예는 헤테로구조체(11) 내에 위치된 AAO 층들(40D-40F)과 같은 하나 이상의 AAO 층들을 포함한다.
광전자 디바이스(10)의 다양한 층들 중 임의의 층이 실질적으로 균일한 조성 또는 그레이딩된(graded) 조성을 포함할 수 있다. 예를 들어, 층은 다른 층과의 헤테로계면(heterointerface)에서 그레이딩된 조성을 포함할 수 있다. 일 실시예에 있어, 제 1 p-형 층(20)은 그레이딩된 조성을 갖는 p-형 전자 차단 층을 포함한다. 그레이딩된 조성(들)은, 예를 들어, 응력을 감소시키기 위하여, 캐리어 주입을 개선하기 위하여, 및/또는 유사한 것을 위하여 포함될 수 있다. 유사하게, 층은 응력을 감소시키기 위해 및/또는 유사한 것을 위해 구성될 수 있는 복수의 주기들을 포함하는 초격자를 포함할 수 있다. 이러한 경우에 있어, 각 주기의 조성 및/또는 폭은 주기별로 주기적으로 또는 비주기적으로 변화할 수 있다.
본원에서 설명되는 광전자 디바이스(10)의 층 구성이 단지 예시적이라는 것이 이해되어야 한다. 이러한 정도로, 광전자 디바이스에 대한 헤테로구조체는 대안적인 층 구성, 하나 이상의 추가적인 층들, 및/또는 유사한 것을 포함할 수 있다. 결과적으로, 다양한 층들이 서로 바로 인접한 것으로(서로 접촉하는 것으로) 도시되지만, 하나 이상의 중간 층들이 광전자 디바이스의 헤테로구조체 내에 존재할 수 있다는 것이 이해되어야 한다. 예를 들어, 광전자 디바이스에 대한 예시적인 헤테로구조체는 제 2 p-형 층(22) 및 n-형 층(16) 중 하나 또는 둘 모두와 활성 영역(18) 사이에 도핑되지 않은 층을 포함할 수 있다.
또한, 광전자 다비이스에 대한 헤테로구조체는 분산 브래그 반사기(Distributive Bragg Reflector; DBR) 구조체를 포함할 수 있으며, 이는 특정 파장(들)의 광, 예컨대 활성 영역(18)에 의해 방출되는 광들을 반사하도록 구성될 수 있으며, 그럼으로써 디바이스/헤테로구조체의 광 출력을 향상시킨다. 예를 들어, DBR 구조체는 제 2 p-형 층(22)과 활성 영역(18) 사이에 위치될 수 있다. DBR 구조체 및/또는 제 1 p-형 층(20)은 디바이스에 의해 생성되는 광의 희망되는 파장에 기초하여 선택된 임의의 조성을 가질 수 있다. 일 실시예에 있어, DBR 구조체는 Mg, Mn, Be, 또는 Mg+Si-도핑된 p-형 조성을 갖는다. 제 1 p-형 층(20)은 p-형 AlGaN, AlInGaN, 및/또는 유사한 것으로 형성될 수 있다. 광전자 디바이스에 대한 헤테로구조체가 DBR 구조체 및 (DBR 구조체와 제 2 p-형 층(22) 사이에 위치될 수 있는) 제 1 p-형 층(20) 둘 모두를 포함할 수 있거나 또는 DBR 구조체 또는 제 1 p-형 층(20) 중 하나만을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, 제 1 p-형 층(20)은 전자 차단 층 대신에 디바이스/헤테로구조체 내에 포함될 수 있다. 다른 실시예에 있어, 제 1 p-형 층(20)은 제 2 p-형 층(22)과 활성 영역(18)에 인접하여 위치된 전자 차단 층 사이에 포함될 수 있다.
이와 무관하게, 디바이스(10)의 제조는 임의의 해법을 사용하여 수행될 수 있다. 예를 들어, 헤테로구조체(11)의 다양한 층들은 임의의 해법을 사용하여 인접한 층 상에서 에피택셜적으로 성장(예를 들어, 증착)될 수 있다. 각각의 AAO 층(40A-40F)은 임의의 해법을 사용하여, 예컨대 실질적으로 알루미늄으로 구성된 얇은 층을 증착하고 및 (예를 들어, 알루미늄 층이 산화되게끔 함에 의한) 알루미늄 층에 대한 양극산화 처리를 수행함으로써 제조될 수 있다. 헤테로구조체(11)가 헤테로구조체(11) 내에 하나 이상의 AAO 층들, 예컨대 AAO 층들(40D-40F)을 포함할 때, 증착 프로세스(예를 들어, 유기 금속 화학 기상 증착(metal organic chemical vapor deposition; MOCVD)) 및 양극산화 절차의 조합이 헤테로구조체(11)를 제조하기 위해 사용될 수 있다.
추가적으로, AAO 층(40A-40F)의 형성은 양극산화 처리 동안 AAO 층(40A-40F) 내에 복수의 공극(pore)들을 형성하는 단계를 포함할 수 있다. 일 실시예에 있어, 공극들 중 적어도 일부는 AAO 층(40A-40F)을 관통해 연장한다. 더 구체적인 실시예에 있어, 공극들의 실질적으로 전부가 AAO 층(40A-40F)을 관통해 연장한다. 공극들의 특징 크기(예를 들어, 평균 직경), 공극들의 최대 깊이, 공극들의 밀도, 및/또는 유사한 것을 포함하는 공극들의 속성들이 사용되는 특정 양극산화 절차에 의존할 수 있다. 예를 들어, AAO 층(40A-40F)은, 산의 농도가 목표 공극 크기에 의존하여 선택될 수 있는 전해질(예를 들어, 옥살산, 인산, 황산, 말론산, 및/또는 유사한 것) 내에 알루미늄 필름을 위치시킴으로써 형성될 수 있다. 그 다음에, AAO 층(40A-40F)의 형성은 약 35 볼트 내지 약 45 볼트의 범위 내의 전압 전위를 몇 시간의 범위 내의 시간 기간 동안 인가하는 단계를 포함할 수 있다.
양극산화 절차 다음에 양극산화된 알루미늄 산화물을 에칭하는 단계가 이어질 수 있다. 예를 들어, 이러한 에칭하는 단계는 65-80℃의 범위 내의 온도에 있는 동안 크롬산 및 인산 내에서 에칭하는 단계를 포함하는 화학적 에칭을 포함할 수 있다. 인산은 6 wt % 내지 7 wt %의 범위 내 일 수 있고, 크롬산은 2 wt % 내지 3 wt %의 범위 내 일 수 있다.
또한, 제 2 양극산화가 제 1 양극산화와 실질적으로 유사하거나 또는 동일한 프로세스를 반복함으로써 수행될 수 있다. 이러한 경우에 있어, 6각형으로 배열된 나노다공성 구조체들이 하부 반도체 층으로 일 단부가 막힌 채로 형성될 수 있다. 제 2 양극산화에 대한 프로세스 시간은 목표 멤브레인(membrane) 두께에 기초하여 선택될 수 있으며, 예를 들어, 희망되는 멤브레인 두께(예를 들어, AAO 공극들의 희망되는 깊이)에 의존하여 1 시간 내지 48 시간의 범위일 수 있다.
양극산화에 앞서 하부 층 위에 증착된 알루미늄의 전해 연마 또는 알루미늄 기판의 전해 연마가 선행될 수 있다. 전해 연마는, 과염소산 및 에탄올의 혼합물 내에 알루미늄을 위치시키는 것을 수반할 수 있으며, 여기에서 개별적인 화학물질의 비율은 체적으로 1:3 내지 1:5의 범위 내이며, 에탄올의 순도는 99%-99.9%의 범위 내이고, 과염소산의 순도는 69-72%의 범위 내이다. 그 이후, 약 10 볼트 내지 약 20 볼트의 범위 내의 전압 전위가 목표 표면 거칠기에 의존하여 3 내지 10 분 동안 섭씨 10° 미만의 온도에서 인가될 수 있다.
일 실시예에 있어, p-형 접촉부(24)는 공극들을 포함하는 AAO 층(40A) 상에 증착될 수 있으며, 그 결과 p-형 접촉부(24)의 적어도 일 부분이 AAO 층(40A) 내에 존재하는 공극들을 관통(penetrate)한다. p-형 접촉부(24)는 제 2 p-형 층(22)에 대한 오믹 접촉부를 형성하기 위하여 어닐링(anneal)될 수 있다. 유사하게, n-형 접촉부(28)는 공극들을 포함하는 AAO 층(40B) 상에 증착될 수 있으며, 그 결과 n-형 접촉부(28)의 적어도 일 부분이 AAO 층(40B) 내에 존재하는 공극들을 관통한다. n-형 접촉부(28)는 n-형 층(16)에 대한 오믹 접촉부를 형성하기 위하여 어닐링될 수 있다. 헤테로구조체(11)와 금속 접촉부(24, 28) 사이의 계면의 추가적인 세부사항들이 p-형 접촉부와 관련하여 설명된다. 그러나, 유사한 접촉부 설계가 n-형 접촉부에 대해 사용될 수 있다는 것이 이해되어야 한다.
도 2a 및 도 2b는 일 실시예에 따른 도 1의 AAO 층(40A)과 같은 AAO 층 마스크를 사용하는 p-형 접촉부 설계의 추가적인 세부사항들을 도시한다. 알려진 바와 같이, MOCVD와 같은 에피택셜 성장 프로세스가 기판(12) 상에 일련의 반도체 층들을 포함하는 헤테로구조체를 형성하기 위해 사용될 수 있다. 전형적으로, n-형 층(들)(16)이 형성된 다음에, 활성 영역(18)의 형성 및 p-형 층(들)(22)의 형성이 이어진다. 명료성을 위하여 단일 n-형 층(16) 및 p-형 층(22)만이 도시되지만, 헤테로구조체가 다양한 n-형 및 p-형 층들, 버퍼 층들, DBR 구조체들, 등의 임의의 조합을 포함할 수 있다는 것이 이해되어야 한다. 일 실시예에 있어, 헤테로구조체의 다양한 반도체 층들이 중단되지 않는 MOCVD 성장 프로세스를 사용하여 형성되며, 그럼으로써 MOCVD 성장 프로세스의 중단 및 시작과 연관된 추가적인 비용을 야기하지 않는다. 추가적으로, 중단되지 않는 MOCVD 성장 프로세스는 반도체 헤테로구조체의 재현성(reproducibility)을 증가시킬 수 있다.
p-형 층(22)의 형성 이후에, 복수의 공극들을 포함하는 AAO 층(40A)이 임의의 해법을 사용하여 제조될 수 있다. 예를 들어, 알루미늄 층이 p-형 층(22) 상에 직접적으로 증착될 수 있고 양극산화 프로세스가 이어질 수 있다. 양극산화 프로세스는, 양극산화 인가 전압, 전해질, 양극산화 시간, 및/또는 유사한 것과 같은 양극산화 프로세스의 다양한 파라미터들에 기초하여 미리 결정된 밀도로 AAO 층(40A)에 걸쳐 분포된 미리 결정된 특징 크기(예를 들여, 평균 직경)의 공극들(42)을 생성하도록 구성될 수 있다. 양극산화 프로세스는 공극들의 적어도 일 부분이 전체 AAO 층(40A)을 관통하게끔 하기에 충분한 미리 결정된 시간의 기간 동안 수행될 수 있으며, 이는 공극들의 규칙적인(orderly) 어레이를 야기할 수 있다. 또한, AAO 층(40A)은 p-형 층(22)과 같은 하부 반도체 층 내로 공극들을 에칭하기 위한 마스크로서 사용될 수 있으며, 이는 AAO 층(40A)을 통해 연장하고 하부 반도체 층 내로 돌출하는 공극들을 야기할 수 있다.
일 실시예에 있어, 공극들(42)의 특징 크기 및 밀도는 p-형 접촉부(24)의 전류 확산 길이(current spreading length)(44)에 기초하여 선택된다. 예를 들어, 특징 크기 및 밀도는, 복수의 공극들(42)이 전류 확산 길이(44) 내에 존재하도록 선택될 수 있다. 일 실시예에 있어, (예를 들어, 공극들(42)의 중심들 사이에서 측정되는 바와 같은) 공극들(42) 사이의 특징 거리는 p-형 접촉부(24)의 근사화된 전류 확산 길이(44)보다 더 작게 선택된다. 이러한 정도로, 전류 확산 길이(44), 즉, l은 다음과 같이 근사화될 수 있다:
Figure 112016041543097-pct00001
여기에서 b는 p-형 접촉부(24)의 두께이고, a는 공극(42)의 반경이며,
Figure 112016041543097-pct00002
이고, 여기에서
Figure 112016041543097-pct00003
은 p-형 접촉부(24)의 측면 방향을 따른 비저항이며,
Figure 112016041543097-pct00004
는 p-형 접촉부(24)의 수직 방향에서의 비저항이다.
그 다음, p-형 접촉부(24)가 AAO 층(40A) 위에 증착될 수 있다. p-형 접촉부(24)는 그 위에 접촉부(24)가 위치되는 반도체 층(예를 들어, p-형 층(22))에 대한 양호한 오믹 접촉부를 만드는 임의의 유형의 재료로 형성될 수 있다. p-형 오믹 접촉부에 대하여, 니켈(Ni) 및 팔라듐(Pd)과 같은 (예를 들어, 5 전자 볼트 이상의) 높은 일 함수를 갖는 재료들이 전형적으로 사용된다. 일 실시예에 있어, p-형 접촉부(24)는 증착 동안 급격한 계면을 가질 수 있는 2개 이상의 서브-층들(24A, 24B)로 형성된 오믹 층을 포함한다. 일 실시예에 있어, p-형 접촉부(24)의 서브-층들(24A, 24B)은 부분적으로 합금화된다. 금속들 중 하나 이상은, 예를 들어: 코발트(Co), 니켈(Ni), 팔라듐(Pd), 철(Fe), 및 백금(Pt)일 수 있다. 추가적으로, 금속들 중 하나 이상이: Pd, 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 이리듐(Ir), 토륨(Th), 및 붕소(B)일 수 있으며, 이는 약 1021 cm-3에 이르는 최대 농도로 칼슘(Ca), 마그네슘(Mg), 베릴륨(Be), 망간(Mn), 또는 주석(Sn) 중 하나 이상을 통합할 수 있다. 대안적으로, 서브-층들(24A, 24B) 중 하나 이상이 비-금속을 포함할 수 있다. 예를 들어, 일 실시예에 있어, 서브-층(24A)이 주석-도핑된 갈륨 산화물(Ga2O3), 주석-도핑된 인듐 산화물(ITO), 및/또는 유사한 것과 같은 투명한 전도성 산화물로 형성된다.
또한, p-형 접촉부(24)는 복수의 층들을 포함할 수 있으며, 이들의 각각은 별개의 목적을 위해 포함된다. 예시적인 다층 접촉부가 "Ultraviolet Reflective Contact"라는 명칭으로 2012년 12월 12일자로 출원된 미국 특허 출원 번호 13/711,675호에 도시되고 설명되며, 이는 본원에 참조로서 포함된다. 예를 들어, 도 2b에 도시된 바와 같이, p-형 접촉부(24)는: 얇은 니켈 층과 같은 오믹 층(24C); 로듐과 같은 오믹 보호/오믹 증강 층(24D); 알루미늄과 같은 반사 층(24E); 및 반사 보호 층(24F)을 포함하는 계층화된 스택(stack)을 포함할 수 있다. 보호 층들(24D, 24F)은 임의의 유형의 재료를 포함할 수 있으며, 제조 동안 하위 층 내로의 후속 층의 확산을 방지하기 위한 최소 두께를 가질 수 있다. 반사 층(24E)은, 예를 들어, 활성 영역(18)에 의해 생성되는 광의 파장에 대응하는 목표 파장을 갖는 광에 대해 반사성인 임의의 재료로 형성될 수 있다.
이와 무관하게, 증착될 때, p-형 접촉부(24)의 오믹 층이 AAO 공극들(42) 중 적어도 일부를 관통하고 p-형 층(22)과 접촉할 수 있다. 도 2a가 p-형 접촉부(24)에 의해 AAO 공극들(42) 전부가 관통되는 것을 도시하지만, AAO 공극들(42)의 전부가 충전될 필요가 없다는 것이 이해되어야 한다. 이러한 정도로, 도 2b는 몇몇 AAO 공극들(42A)이 개방된 채로 남아 있는 일 실시예를 도시한다. 일 실시예에 있어, p-형 접촉부(24)의 재료에 의해 충전되는 공극들의 상대적인 수는, p-형 접촉부(24)와 p-형 층(22) 사이의 결과적인 총 접촉 저항이 디바이스의 전체 저항의 몇 퍼센트 이하(예를 들어, 10 퍼센트 미만)가 되도록 하기에 충분하다.
개방 공극들(42A)의 존재는, 개방 AAO 공극(42A) 내에 존재하는 가스와 p-형 층(22) 사이의 계면(48)에서의 총 내부 반사에 기인하여 AAO 층(40A)으로부터의 방사의 증강된 반사를 야기할 수 있다. 일 실시예에 있어, 개방 및 충전된 공극들의 분포는 목표 분포에 대응하도록 구성될 수 있다. 예를 들어, p-형 접촉부(24)의 오믹 층(24C)이 AAO 층(40A)의 다양한 위치들에서 아일랜드(island)들의 형태로 증착될 수 있으며, 이는 대부분 충전된 AAO 공극들(42)의 영역들 및 대부분 개방된 AAO 공극들(42)의 영역들을 야기할 수 있다.
p-형 접촉부(24)의 증착 이후, 구조체가 어닐링될 수 있다. 어닐링하는 단계는 p-형 층(22)에 침투하며 개선된 오믹 접촉부를 형성하는 p-형 접촉부(24)를 야기하도록 구성될 수 있다. 오믹 접촉부의 형성은, 섭씨 450-800 도에서 질소, 아르곤, 산소, 및/또는 유사한 것을 포함하는 환경 내에서 어닐링하는 단계를 포함할 수 있다. 어닐링하는 단계는 급속 열 어닐링(예를 들어, 섭씨 600 도까지 구조체를 가열하고 그 다음 초당 약 섭씨 8 도의 레이트로 구조체를 냉각시키는 것)을 포함할 수 있다. 도 2b의 확대된 섹션에 예시된 바와 같이, p-형 접촉부(24)는 p-형 층(22) 내의 날카로운 단부들(46)을 가지고 종결될 수 있으며, 이는 팁(tip) 영역에서 높은 전기장 진폭들을 야기할 수 있고, 추가로 전도성을 증진시킬 수 있다. p-형 접촉부(24)가 주로 오믹 접촉부로서 설명되었지만, p-형 접촉부(24)가 반(semi)-오믹 접촉부, 예를 들어, 선형적인 거동을 가지지는 않지만, p-형 접촉부(24)와 p-형 층(22) 사이의 결과적인 총 접촉 저항이 디바이스의 전체 저항의 몇 퍼센트 이하(예를 들어, 10 퍼센트 미만)가 되도록 하기에 충분히 작은 쇼트키 장벽을 갖는 쇼트키 접촉부일 수 있다는 것이 이해되어야 한다.
일 실시예에 있어, 오믹 접촉부의 형성은 임의의 해법을 사용하는 p-형 층(22)의 표면의 에칭에 의해 더 용이해질 수 있다. 예를 들어, p-형 층(22)이 AAO 층(40A)을 적용하기 이전에 에칭될 수 있다. 일 실시예에 있어, p-형 층(22)의 표면은 p-형 접촉부(24)를 증착하기 이전에 p-형 층(22)의 노출된 표면들 및 AAO 층(40A)을 부분적으로 에칭함으로써 에칭된다. 이러한 에칭은 AAO 공극들(42)에 의해 노출된 p-형 층(22)의 영역들 내에 홈들의 형성을 유도하기 위하여 및/또는 하부 p-형 층(22)을 수정하기 위하여 수행될 수 있다. 에칭 후, p-형 접촉부(24)는 더 양호한 전도 특성들을 갖는 오믹 접촉부를 형성하기 위하여 AAO 공극들(42) 중 적어도 일부를 통해 나머지 AAO 층(40A) 위에 그리고 p-형 층(22)의 표면 상에 형성된 홈들 내로 증착될 수 있다.
다시 도 1을 참조하면, AAO 층(40C)이 에피택셜 성장 표면에 대향되는 기판(12)의 표면 상에 형성될 수 있다. AAO 층(40C)은 광전자 디바이스(10)의 상단 표면의 투과 속성들을 개선하도록 구성될 수 있으며, 이는, 예를 들어, 방출 디바이스로부터의 개선된 광 추출을 야기할 수 있다. 예를 들어, AAO 층(40C)은 공극들을 포함할 수 있으며, 이들은 나노-거칠기 영역, 제어된 평균 굴절률을 갖는 영역, 및/또는 유사한 것을 제공하도록 구성된다. 평균 굴절률은 AAO의 굴절률 및 가스의 굴절률(예를 들어, 가스에 대한 하나의 굴절률이 추정될 수 있음)의 평균을 냄으로써 계산될 수 있다. 평균 굴절률은 (nAAO x A1 + ngas x A2)에 의해 AAO의 각각의 높이에 대해 계산될 수 있으며, 여기에서 nAAO는 AAO의 굴절률이고 ngas는 가스의 굴절률이며, A1은 AAO를 포함하는 (층의 주어진 높이에서 취해진) 측방 영역의 분율(fraction)이고, A2는 가스를 포함하는 측방 영역의 분율(층의 주어진 높이에서 취해진 공극들에 의해 점유된 측방 영역의 분율)이다. 평균 굴절률은, AAO 공극들의 크기 (및 결과로서 공극들에 의해 점유된 영역의 분율 A2)가 층 두께 전체에 걸쳐 변화하도록 제공된 층 두께에 걸쳐 변화하는 양일 수 있다. 공극 크기들의 이러한 변동은, 예를 들어, 양극산화 프로세스 동안 인가되는 전압을 변화시킴으로써 달성될 수 있다.
일 실시예에 있어, 헤테로구조체(11)의 반도체 층들의 에피택셜 성장 동안, 성장 프로세스(예를 들어, MOCVD)는 AAO 층들(40D-40F) 중 하나 이상과 같은 AAO 층을 헤테로구조체(11) 내에 통합하기 위하여 1회 이상 중단될 수 있다. AAO 층(40D-40F)의 형성 이후, 성장 프로세스가 추가적인 반도체 층들을 형성하기 위하여 재시작될 수 있다. AAO 층들(40D-40F)의 예시적인 위치들이 본원에 도시되고 설명되었지만, 이러한 위치들이 AAO 층이 통합될 수 있는 헤테로구조체(11) 내의 다양한 위치들의 예시일 뿐이라는 것이 이해되어야 한다.
이와 무관하게, AAO 층(40D)은 제 2 p-형 층(22)의 성장 이전에 헤테로구조체(11) 내에 통합될 수 있다. 예를 들어, 헤테로구조체(11) 내의 반도체 층들의 에피택셜 성장은 제 1 p-형 층(20)(예를 들어, 전자 차단 층)의 성장이 완료될 때까지 연속적일 수 있다. 그 이후, 공극들을 포함하는 AAO 층(40D)이 적용된다. 이러한 경우에 있어, 제 2 p-형 층(22)의 성장은, AAO 층(40D)의 상단 표면 위의 후속 측방 과성장으로 AAO 층(40D)의 공극들(42)(도 2a) 내에서 일어날 수 있다. 제 2 p-형 층(22)은 낮은 알루미늄 함량 또는 무 알루미늄 함량을 갖는 재료, 예를 들어, 갈륨 질화물로 형성될 수 있다. 이러한 재료는 측방 과성장에 대해 온순(amiable)하며, AAO 층(40D) 없이 야기되었을 바와 같은 쓰레딩 전위 결함 및 포인트의 분율(fraction of point)을 갖는 제 2 p-형 층(22)을 야기할 수 있다. 결과적으로, 이러한 접근방식이 광전자 디바이스(10)의 신뢰성 및 안정성을 증가시키는데 기여할 수 있다.
AAO 층(40E)은 헤테로구조체(11)의 반도체 층들의 에피택셜 성장을 개시하기 이전에 기판(12)의 표면 상에 형성될 수 있다. 이러한 정도로, 도 3은 일 실시예에 따른 AAO 층(40E) 위에 성장된 버퍼 층(14)의 예시적이고 개략적인 구조체를 도시한다. 예시적인 일 실시예에 있어, 기판(12)은 AAO 층(40E)과 동일한 화학적 조성을 갖는 사파이어이다. 이와 무관하게, 예시된 바와 같이, AAO 층(40E)은 그 위에 버퍼 층(14)이 성장되는 패턴화된 표면을 제공할 수 있으며, 이는 버퍼 층(14)의 형성 시 응력 경감을 제공할 수 있다. 추가적으로, AAO 층(40E)은 본원에서 설명되는 바와 같은 웨이브 가이딩(wave guiding)을 제공하도록 구성될 수 있다. 그 다음, 에피택셜 성장 프로세스가 버퍼 층(14) 상의 n-형 층(16)의 성장을 계속할 수 있다.
유사하게, AAO 층은, 예를 들어, 응력 경감 및/또는 웨이브 가이딩을 제공하기 위하여 n-형 층(16)의 성장 이전에 버퍼 층(14) 상에 형성될 수 있다. 이러한 정도로, 도 4는 일 실시예에 따른 AAO 층들(40E, 40F)이 버퍼 층(14)의 양 측들 둘 모두 상에 위치되는 예시적이고 개략적인 구조체를 도시한다. 2개의 AAO 층들(40E, 40F)이 도시되지만, 일 실시예가 AAO 층(40F)만을 포함할 수 있다는 것이 이해되어야 한다. 이와 무관하게, 이러한 경우에 있어, 버퍼 층(14)의 에피택셜 성장 이후, AAO 층(40F)이 그 위에 증착될 수 있다. 그 다음에, 에피택셜 성장이 n-형 층(16)의 성장으로 재시작하며 활성 영역(18)의 성장이 이어진다. AAO 층들(40E, 40F) 내의 구멍들이 실질적으로 동일한 크기를 가지고 실질적으로 정렬되는 것으로 도시되지만, 그렇지 않을 수 있으며, AAO 층들(40E, 40F)이 임의의 유형의 배열 및 정렬을 갖는 구멍들을 포함할 수 있다는 것이 이해되어야 한다.
AAO 층의 공극들의 배열 크기 및 형태는 AAO 층에 대한 목표 기준에 기초하여 선택될 수 있다. 예를 들어, 도 1에 도시된 AAO 층들(40A, 40B)을 고려하면, 목표 기준은 각기 대응하는 접촉부(24, 28)의 희망되는 전도성, 희망되는 반사율, 희망되는 투명도, 및/또는 유사한 것을 포함할 수 있다. 예를 들어, AAO 층의 희망되는 굴절률에 의존하여, 공극들이 크거나 또는 작은 직경, 및 낮거나 또는 높은 밀도를 가질 수 있다.
도 5a 내지 도 5c는 실시예들에 따른 예시적인 공극 분포들 및 형태들을 도시한다. 도 5a는 공극들(42B, 42C)이 상이한 재료들로 충전될 수 있는 AAO 층(40)의 평면도를 도시한다. 예를 들어, 공극들(42B)은 제 1 재료(50)로 충전될 수 있으며, 반면 나머지 공극들(42C)은 제 1 재료(50)와 구별되는 제 2 재료로 충전될 수 있다. 예시된 바와 같이, 제 1 재료(50)는 영역 구조체들 또는 더 큰 아일랜드들을 형성할 수 있으며, 이는 제 2 재료로 형성된 영역(들)에 의해 분리된다. 예시적인 일 실시예에 있어, 예컨대 도 1에 도시된 AAO 층들(40A, 40B)에 대하여, 제 1 재료(50)는 금속 재료를 포함하며, 반면 제 2 재료는 상이한 금속 매체, 상이한 투명 전도성 산화물 매체, 유전체 매체, 가스, 이러한 재료들 중 2 이상의 조합, 및/또는 유사한 것이다.
일 실시예에 있어, 공극들(42B, 42C)은 2개의 별개의 전도성 매체들로 충전된다. 예를 들어, 제 1 재료(50)는 속성들(예를 들어, 전도성, 반사율, 투명도, 및/또는 유사한 것)의 제 1 세트를 가질 수 있으며, 반면 다른 재료는 속성들의 제 2 세트를 갖는다. 더 구체적인 실시예에 있어, 속성들의 하나의 세트는 높은 투명성/반사성일 수 있으며, 반면 속성들의 다른 세트는 오믹 접촉부의 형성에 기여한다. 더욱 구체적인 실시예에 있어, 제 1 재료(50)는 알루미늄과 같은 상대적으로 열악한 전도성 속성들을 갖는 높은 반사성 금속 접촉부를 포함할 수 있으며, 반면 다른 재료는 니켈, 팔라듐, 또는 유사한 것을 포함하고, 덜 반사성이지만 더 양호한 오믹 접촉부를 형성한다. 일 실시예에 있어, 제 1 및 제 2 재료들 및 공극들은, 측방 영역의 적어도 10 퍼센트가 투명하도록 구성된다.
AAO 층들의 공극들이 실질적으로 직사각형 단면을 갖는 것으로 전반적으로 도시되었지만, 이러한 것이 공극들의 가능한 단면들 중 예시일 뿐이라는 것이 이해되어야 한다. 이러한 정도로, 도 5b에 있어, AAO 층(40)은 불규칙적인 단면들을 갖는 공극들(42D)을 포함하는 것으로 도시되며, 반면, 도 5c에 있어, AAO 층(40)은 트리-형 구조체들을 형성하는 공극들(42E)을 포함하는 것으로 도시된다. 공극들(42D, 42E)에 대한 상이한 단면들은, 예를 들어, 양극산화 프로세스 동안 사용되는 전압을 변경함으로써 형성될 수 있다. 예를 들어, 양극산화 전위가 단계적인 방식으로 감소될 수 있다. 이러한 정도로, 초기 양극산화 전위는 40V일 수 있고, 뒤이어 약 500 초에서 30V, 뒤이어 약 1000 초에서 25V, 뒤이어 약 1500 초에서 18V일 수 있다. 이상의 스케줄이 단지 대표적이며, 이러한 스케줄의 변동들이 트리 브랜칭(tree branching)의 변동을 야기할 수 있다.
일 실시예에 있어, 하나 이상의 AAO 층들이 복합 구조체 내에 통합될 수 있으며, 이는 디바이스(10)(도 1) 내에 위치될 수 있다. 공극들의 스태거된(staggered) 배열, 제어된 평균 굴절률, 및/또는 유사한 것을 갖는 다양한 복합 구조체들이 달성될 수 있다. 이러한 정도로, 도 6a 내지 도 6c는 각기 실시예들에 따른 알루미늄 증착 및 양극산화의 복수의 단계들을 사용하여 형성된 예시적인 구조체들(52A-52C)을 도시한다. 도 6a 및 도 6b에 있어, 구조체들(52A, 52B)은 서로 적층된 (도 6a에 도시된 6개의, 도 6b에 도시된 3개의) 복수의 AAO 서브-층들(54)로부터 형성된다. 이러한 경우에 있어, 각각의 AAO 서브-층(54)은 다음 AAO 서브-층(54)의 형성을 개시하기 이전에 알루미늄을 증착하고 서브-층(54)을 양극산화함으로써 형성될 수 있다. 구조체(52A)에 있어, (블랭크 영역들에 의해 표시되는) 서브-층들(54)의 공극들은 스태거된 배열을 가지며, 반면 구조체(52B) 내의 서브-층들(54)의 공극들은 광 결정을 형성한다.
도 6c는 3개의 영역들(56A-56C)을 포함하는 예시적인 구조체(52C)를 도시한다. 영역들(56A, 56C)은 공극들의 상대적으로 큰 밀도들을 가지며 복수의 AAO 서브-층들로 형성되고, 반면 중간 영역(56B)은 영역들(56A, 56C)에 비해 공극들의 작은 밀도를 갖는 단일 AAO 서브-층으로 형성된다. 영역들(56A, 56C)에 대한 굴절률은 중간 영역(56B)의 굴절률보다 더 작을 수 있으며, 그럼으로써 웨이브 가이딩 구조체를 형성한다. 이러한 웨이브 가이딩 구조체(52C)는, 예를 들어, 에지 방출 레이저의 구조체의 에지들로 방출되는 광을 웨이브 가이드하기 위하여 반도체 구조체 내에 (예를 들어, 제 2 p-형 층(22)(도 1) 위에) 통합될 수 있다.
또 다른 실시예에 있어, 복합 구조체는 교번하는 AAO 층들 및 반도체 층들로 형성될 수 있다. 예를 들어, 도 7은 일 실시예에 따른 교번하는 AAO 층들(64A-64D) 및 반도체 층들(62A-62D)의 4개의 쌍들로 형성된 예시적인 구조체(60)를 도시한다. 이러한 구조체는, 예를 들어, 반도체 층 내의 변형의 완화 및 웨이브 가이딩 둘 모두를 위해 사용될 수 있다. 구조체는 반도체 헤테로구조체의 버퍼 층 내에 통합될 수 있거나, 또는 심지어 버퍼 층과 n-형 클래딩 층 사이의 전환 층으로서 사용될 수 있다. 대안적으로, 이러한 구조체는 p-형 접촉 구조체 내에 통합될 수 있다.
유사하게, 복합 구조체의 형성은 또한 금속 증착을 포함할 수 있다. 예를 들어, 도 8은 일 실시예에 따른 복수의 AAO 층들뿐만 아니라 반도체 및 금속 층들을 포함하는 예시적인 구조체(66)를 도시한다. 구체적으로, 구조체(66)의 형성은: 제 1 반도체 층(68A)의 성장; 제 1 AAO 층(70A)의 형성; (AAO 층(70A)의 공극들을 관통하는) 금속 층(72)의 증착; 제 2 AAO 층(70B)의 형성; 및 (AAO 층(70B)의 공극들을 관통하는) 제 2 반도체 층(68B)의 성장을 포함할 수 있다. 이러한 것이 단지 예시적인 실시예이지만, 이는 본원에서 설명되는 AAO 층이 반도체 구조체들과 금속 층들을 연결하는데 사용될 수 있다는 유연성을 예증한다. 이러한 구조체들이 디바이스에 대한 복합 접촉 층들의 형성을 위해 사용될 수 있다.
도 6a 내지 도 8과 관련되어 설명된 구조체는 광전자 디바이스의 다양한 위치들 중 임의의 위치 내에 통합될 수 있다. 이러한 정도로, 도 9a 내지 도 9c는 실시예들에 따른 예시적인 광전자 디바이스들(10A-10C)을 도시한다. 도 9a에 있어, 광전자 디바이스(10A)는, p-형 접촉부(24)에 인접하여 위치된 AAO 구조체(74A), n-형 접촉부(28)에 인접하여 위치된 AAO 구조체(74B), 및 기판(12)의 하단 표면 상에 위치된 AAO 구조체(74C)를 포함하는 것으로 도시된다. 광전자 디바이스(10A)는 플립 칩 설계를 가질 수 있으며, 이러한 경우에 있어 방사는 주로 구조체(74C)로부터 방출된다. 이러한 경우에 있어, 구조체들(74A, 74B)은 반사 속성들을 갖도록 구성될 수 있으며, 반면 구조체(74C)는, 예를 들어, 웨이브 가이딩, 광 결정, 및/또는 유사한 것을 통해 디바이스(10A)로부터의 방사의 방출을 개선하도록 구성될 수 있다.
도 9b에 있어, 수직 설계(예를 들어, 수직 발광 다이오드)를 갖는 광전자 디바이스(10B)가 도시된다. 이러한 경우에 있어, 방사는 주로 제 2 p-형 층(22)으로부터 방출될 수 있다. 결과적으로, p-형 접촉부(24)가 제 2 p-형 층(22)의 작은 부분만을 가리도록 구성될 수 있다. 광전자 디바이스(10B)는 n-형 접촉부(28)에 인접하여 위치된 AAO 구조체(74D)를 포함하는 것으로 도시된다. AAO 구조체(74D)는 반사 속성들을 갖도록 구성될 수 있다. 일 실시예에 있어, AAO 구조체(74D)는 p-형 접촉부에 대하여 본원에서 설명된 바와 같은 공극들의 적어도 일 부분 내에 위치된 n-형 접촉부(28)로부터의 금속을 갖는 AAO 층을 포함한다.
도 9c에 있어, 광전자 디바이스(10C)는 각기 p-형 접촉부(24) 및 n-형 접촉부(28)에 인접하여 위치된 AAO 구조체들(74E, 74F)을 포함한다. 일 실시예에 있어, AAO 구조체들(74E, 74F)은 활성 영역(18)에 의해 방출되는 방사의 적어도 일 부분을 투과시킬 수 있는 투명 구조체들을 포함한다. 추가적인 실시예에 있어, (예를 들어, 에지 방출 레이저에 대하여) AAO 구조체들(74E, 74F) 중 하나 또는 둘 모두가 활성 영역(18)에 의해 방출되는 방사를 디바이스(10C)의 에지로 보내기 위한 웨이브 가이딩 구조체들을 포함한다.
광전자 디바이스는 조정가능 국소-표면-플라즈몬(localized-surface-plasmon; LSP)에 의한 추가적인 방출 증강을 제공하도록 구성된 하나 이상의 AAO 필름들을 포함할 수 있다. 예를 들어, 조정가능 LSP는, 방사가 AAO 필름의 공극들을 통해 금속 층을 증착시키고 그럼으로써 금속 아일랜드들을 형성함으로써 형성된 금속 접촉 아일랜드들과 상호작용할 때 일어날 수 있다. 이러한 금속 아일랜드들은 반도체 헤테로구조체에 의해 흡수되거나 또는 방출되는 방사의 공진 조건에 맞추어 조정될 수 있다. LSP를 자극(excite)할 수 있는 예시적인 금속 접촉부는 백금, 알루미늄, 또는 유사한 것으로 형성될 수 있다. 조정은, 예를 들어, LSP의 생성을 위한 공진 조건을 매칭시키기 위한 전도 금속의 선택 및 공극들의 크기의 선택에 의해 달성될 수 있다.
도 10a 내지 도 12b는 실시예들에 따른 상이한 형태들을 가지고 형성된 예시적인 AAO 층들의 개괄적인 이미지들 및 확대된 이미지들을 도시한다. 구체적으로, 도 10a, 도 10b는 각기, 공극들 사이의 상대적으로 큰 간격 및 상대적으로 작은 크기의 공극들(어두운 영역들)을 갖는 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다. 이와 대조적으로, 도 11a, 도 11b는 각기, 도 10a, 도 10b에 도시된 AAO 층의 공극들에 비할만한 크기를 갖지만 훨씬 더 작은 간격을 갖는 공극들(어두운 영역들)을 갖는 다른 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다. 도 12a, 도 12b는 각기, 도 10a 내지 도 11b에 도시된 AAO 층들의 공극들보다 훨씬 더 큰 크기를 가지며 도 11a, 도 11b에 도시된 AAO 층의 공극들의 간격에 비할만한 간격을 갖는 공극들(어두운 영역들)을 갖는 AAO 층의 개괄적인 이미지 및 확대된 이미지를 도시한다. 본원에서 사용될 때, 공극들 사이의 상대적으로 큰 간격은 공극들의 특징 크기의 적어도 2배인 인접한 공극들의 중심들 사이의 특징 거리에 대응한다. 상이한 공극 형태들은 대응하는 구조체 및 AAO 층의 목표 속성들(예를 들어, 투명도, 반사율, 전도성, 및/또는 유사한 것)에 기초하여 선택될 수 있다. 예를 들어, 밀접하게 이격된 상대적으로 큰 공극들 포함하는 형태는 웨이브 가이딩 클래딩 층들로서 사용될 수 있는 낮은 굴절률의 층들에 대해 사용될 수 있다. 이러한 형태들은, 금속으로 충전될 때, 또한 양호한 전도성 오믹 접촉부의 형성을 야기할 수 있다. 서로 더 멀리 이격된 상대적으로 더 작은 크기의 공극들을 포함하는 형태들은 그들의 높은 투명도 특성들에 대해 사용될 수 있다.
일 실시예에 있어, 본원에서 설명된 AAO 층 내의 공극들의 밀도 및/또는 크기가 측방으로 변화할 수 있다. 이러한 경우에 있어, AAO 층은, 예를 들어, AAO 층을 통해 측방으로 변화하는 유효 굴절률을 생성할 수 있다. 이러한 변화하는 굴절률은, 예를 들어, 방사를 렌징(lensing)할 수 있는 매체를 형성할 수 있다. 측방 변동성은, 예를 들어, 양극산화 절차 동안 전해질 용액 내의 산의 농도를 변화시킴으로써 달성될 수 있다.
본 발명의 예시적인 측면들이 광전자 디바이스에 대한 헤테로구조체 및 이러한 헤테로구조체의 제조 방법과 관련하여 본원에서 도시되고 설명되었지만, 본 발명의 측면들이 추가로 다양한 대안적인 실시예들을 제공한다는 것이 이해되어야 한다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 13은 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)가 (예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서) 회로 설계 시스템(120)에 제공될 수 있으며, 사용자는 (예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함으로써) 회로 설계(122)를 생성하기 위해 디바이스 설계를 사용할 수 있다. 회로 설계(122)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본원에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 반도체 구조체로서,
    제 1 반도체 층;
    상기 제 1 반도체 층에 바로 인접한 양극 알루미늄 산화물 층으로서, 상기 양극 알루미늄 산화물 층은 상기 제 1 반도체 층의 인접한 표면으로 연장하는 복수의 공극(pore)들을 포함하는, 상기 양극 알루미늄 산화물 층; 및
    상기 양극 알루미늄 산화물 층에 바로 인접한 재료의 층으로서, 상기 재료의 층은 상기 복수의 공극들을 커버하며 상기 복수의 공극들 중 적어도 일부를 관통하고 상기 제 1 반도체 층과 직접적으로 접촉하며, 상기 복수의 공극들 중 다수의 공극들은 상기 재료의 층의 전류 확산 길이 내에 존재하고, 상기 복수의 공극들은 상기 재료의 층에 의해 관통되지 않는 개방 공극들의 세트를 포함하는, 상기 재료의 층을 포함하는, 반도체 구조체.
  2. 청구항 1에 있어서,
    상기 제 1 반도체 층은 접촉 층을 포함하며, 상기 재료의 층은 상기 제 1 반도체 층과 오믹(ohmic) 접촉부를 형성하는 전도성 재료를 포함하는, 반도체 구조체.
  3. 청구항 2에 있어서,
    상기 전도성 재료는 투명한 전도성 산화물인, 반도체 구조체.
  4. 청구항 2에 있어서,
    상기 복수의 공극들은 충전된 공극들의 영역들의 세트 및 개방된 공극들의 영역들의 세트를 포함하는, 반도체 구조체.
  5. 청구항 2에 있어서,
    상기 반도체 구조체는 상기 전도성 재료에 바로 인접한 반사성 재료의 층을 더 포함하는, 반도체 구조체.
  6. 청구항 2에 있어서,
    상기 제 1 반도체 층은 p-형 접촉 층인, 반도체 구조체.
  7. 청구항 1에 있어서,
    상기 제 1 반도체 층의 상기 인접한 표면은 상기 복수의 공극들에 대응하는 복수의 홈들을 포함하는, 반도체 구조체.
  8. 청구항 1에 있어서,
    상기 반도체 구조체는 상기 제 1 반도체 층의 대향 측에 바로 인접한 제 2 양극 알루미늄 산화물 층을 더 포함하는, 반도체 구조체.
  9. 청구항 8에 있어서,
    상기 제 1 반도체 층은 p-형 접촉 층인, 반도체 구조체.
  10. 청구항 8에 있어서,
    상기 제 1 반도체 층은 장벽 층이며, 상기 재료의 층은 n-형 반도체 층인, 반도체 구조체.
  11. 청구항 1에 있어서,
    상기 반도체 구조체는:
    투명한 기판; 및
    상기 투명한 기판의 외부 표면 상에 위치된 복수의 공극들을 포함하는 제 2 양극 알루미늄 산화물 층을 더 포함하는, 반도체 구조체.
  12. 청구항 11에 있어서,
    상기 투명한 기판은 사파이어인, 반도체 구조체.
  13. 광전자 디바이스로서,
    활성 영역;
    상기 활성 영역의 제 1 측 상에 위치된 p-형 층;
    상기 p-형 층 상에 직접적으로 위치된 양극 알루미늄 산화물 층으로서, 상기 양극 알루미늄 산화물 층은 상기 p-형 층의 인접한 표면으로 연장하는 복수의 공극들을 포함하는, 상기 양극 알루미늄 산화물 층; 및
    상기 양극 알루미늄 산화물 층 상에 위치된 p-형 접촉부로서, 상기 p-형 접촉부는 전도성 재료로 형성되고, 상기 전도성 재료는 상기 복수의 공극들을 커버하며 상기 복수의 공극들 중 적어도 일부를 관통하고 상기 p-형 층과 직접적으로 접촉하며, 상기 복수의 공극들 중 다수의 공극들은 상기 전도성 재료의 전류 확산 길이 내에 존재하고, 상기 복수의 공극들은 상기 전도성 재료에 의해 관통되지 않는 개방 공극들의 세트를 포함하는, 상기 p-형 접촉부를 포함하는, 광전자 디바이스.
  14. 청구항 13에 있어서,
    상기 광전자 디바이스는:
    상기 활성 영역과 상기 p-형 층 사이에 위치된 전자 차단 층; 및
    상기 전자 차단 층 상에 직접적으로 위치된 제 2 양극 알루미늄 산화물 층으로서, 상기 제 2 양극 알루미늄 산화물 층은 복수의 제 2 공극들을 포함하고, 상기 p-형 층은 상기 복수의 제 2 공극들 중 적어도 일부를 관통하는, 상기 제 2 양극 알루미늄 산화물 층을 더 포함하는, 광전자 디바이스.
  15. 청구항 13에 있어서,
    상기 광전자 디바이스는:
    상기 제 1 측에 대향되는 상기 활성 영역의 제 2 측 상에 위치된 n-형 층;
    상기 n-형 층의 노출된 부분 상에 직접적으로 위치된 제 2 양극 알루미늄 산화물 층으로서, 상기 제 2 양극 알루미늄 산화물 층 복수의 제 2 공극들을 포함하는, 상기 제 2 양극 알루미늄 산화물 층; 및
    상기 양극 알루미늄 산화물 층 상에 위치된 n-형 접촉부로서, 상기 n-형 접촉부는 전도성 재료로 형성되고, 상기 전도성 재료는 상기 복수의 공극들 중 적어도 일부를 관통하며 상기 n-형 층과 직접적으로 접촉하는, 상기 n-형 접촉부를 포함하는, 광전자 디바이스.
  16. 청구항 13에 있어서,
    상기 광전자 디바이스는:
    상기 제 1 측에 대향되는 상기 활성 영역의 제 2 측 상에 위치된 투명한 기판; 및
    복수의 제 2 공극들을 포함하는 제 2 양극 알루미늄 산화물 층으로서, 상기 제 2 양극 알루미늄 산화물 층은 상기 투명한 기판의 외부 표면 상에 위치되는, 상기 제 2 양극 알루미늄 산화물 층을 더 포함하는, 광전자 디바이스.
  17. 청구항 13에 있어서,
    상기 광전자 디바이스는:
    상기 제 1 측에 대향되는 상기 활성 영역의 제 2 측 상에 위치된 버퍼 층; 및
    복수의 제 2 공극들을 포함하는 제 2 양극 알루미늄 산화물 층으로서, 상기 제 2 양극 알루미늄 산화물 층은 상기 버퍼 층에 직접적으로 인접하여 위치되는, 상기 제 2 양극 알루미늄 산화물 층을 더 포함하는, 광전자 디바이스.
  18. 청구항 17에 있어서,
    상기 제 2 양극 알루미늄 산화물 층은 상기 버퍼 층과 기판 사이에 위치되는, 광전자 디바이스.
  19. 반도체 구조체를 제조하는 방법으로서,
    제 1 반도체 층을 형성하는 단계;
    상기 제 1 반도체 층에 바로 인접한 양극 알루미늄 산화물 층을 형성하는 단계로서, 상기 양극 알루미늄 산화물 층은 상기 제 1 반도체 층의 인접한 표면으로 연장하는 복수의 공극들을 포함하는, 단계; 및
    상기 양극 알루미늄 산화물 층에 바로 인접한 재료의 층을 형성하는 단계로서, 상기 재료의 층은 상기 복수의 공극들을 커버하며 상기 복수의 공극들 중 적어도 일부를 관통하고 상기 제 1 반도체 층과 직접적으로 접촉하며, 상기 복수의 공극들 중 다수의 공극들은 상기 재료의 층의 전류 확산 길이 내에 존재하고, 상기 재료의 층을 형성하는 단계는 충전된 공극들의 영역들의 세트 및 개방된 공극들의 영역들의 세트를 포함하는 상기 복수의 공극들을 야기하는, 단계를 포함하는, 방법.
  20. 청구항 19에 있어서,
    상기 방법은, 희망되는 전도성, 희망되는 반사율, 또는 희망되는 투명도 중 적어도 하나에 기초하여 상기 복수의 공극들에 대한 형태(morphology)를 선택하는 단계를 더 포함하는, 방법.
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