KR20140007348A - 반도체 장치 및 그 제조 방법 - Google Patents

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semiconductor layer
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류이치 토바
요시타카 카도와키
명환 조
석우 이
장필국
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도와 일렉트로닉스 가부시키가이샤
(주)웨이브스퀘어
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Abstract

n형 III족 질화물 반도체에 대해서 양호한 오믹 접합을 취한다.
도 1(b)에 있어서, 리프트 오프층(21) 상에, n형 GaN층(11), p형 GaN층(13)을 순차 성막한다(성장 공정). 도 1(c)에 나타낸 바와 같이, p형 GaN층(13)의 표면(상면)에 p측 전극(14)을 형성한다. 도 1(d)에 나타낸 바와 같이, 캡 메탈(31)을 개재시켜 동 블록(32)을 상면 전체에 형성한다. 그 후, 화학적 처리에 의해서 리프트 오프층(21)을 제거한다(리프트 오프 공정). 다음으로, 이 면이 노출한 n형 GaN층(11)과 p형 GaN층(12)의 적층 구조에 대해서, 이방성 웨트 에칭을 실시한다(표면 에칭 공정). 도 1(f)에 나타낸 바와 같이, 상기의 에칭 후의 N 극성면은, 그 표면 형상이｛10-1-1｝면군으로 구성된 요철로 이루어진다. 다음으로, 도 1(g)에 나타낸 바와 같이, 이 상태의 n형 GaN층(11)의 하면에, n측 전극(전극)(12)을 형성한다(전극 형성 공정).

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 에피택셜 성장에 의해서 형성된 III족 질화물 반도체를 이용한 반도체 장치의 구조, 및 그 제조 방법에 관한 것이다.
GaN으로 대표되는 III족 질화물 반도체는 그 밴드갭이 넓기 때문에, 청색, 녹색 등의 LED(발광 다이오드), LD(레이저 다이오드) 등의 발광소자나 파워 소자의 재료로서 널리 이용되고 있다. 반도체 재료의 대표인 실리콘에 있어서는, 대구경(大口徑)의 벌크 결정을 잘라 얻어진 대구경의 웨이퍼가 일반적으로 이용되고 있다. 이것에 대해서, 이러한 화합물 반도체에 있어서는, 대구경(예를 들면 4 인치 지름 이상)의 벌크 결정을 얻는 것이 지극히 곤란하다. 이 때문에, 이러한 화합물 반도체를 이용한 반도체 장치를 제조할 때에는, 이것과 다른 재료로 이루어진 기판 상에 이 화합물 반도체를 헤테로 에피택셜 성장시킨 웨이퍼를 이용하는 것이 일반적이다. 또, LED나 LD를 구성하는 pn 접합이나 헤테로 접합도, 더욱 이 위에 에피택셜 성장을 행하는 것에 의해서 얻을 수 있다.
예를 들면, GaN 단결정을 성장시킬 수 있는 에피택셜 성장용 기판의 재료로는, 사파이어 등이 알려져 있다. 사파이어는, 대구경의 벌크 단결정을 얻는 것이 비교적 용이하고, 또 그 면방위를 적절히 선택함으로써, 그 단결정으로 이루어진 기판 상에 GaN을 헤테로 에피택셜 성장시킬 수 있다. 이것에 의해, 대구경의 GaN 단결정이 형성된 웨이퍼를 얻을 수 있다.
여기서, 사파이어 기판 상에 p형 GaN층과 n형 GaN층이 형성되는 것에 의해서 pn 접합이 형성되지만, 일반적으로, 양질인 p형 GaN층을 얻는 것은, n형 GaN층을 얻는 것에 비해 곤란하다. 이 때문에, 통상 이 구성에 있어서는, 사파이어 기판 상에 두꺼운 n형 GaN층이 형성되고, n형 GaN층 상에 얇은 p형 GaN층이 순차 에피택셜 성장에 의해서 형성된다. 이 구성에 있어서는, 기판으로 이루어진 사파이어가 절연성이기 때문에, p형 GaN층, n형 GaN층에의 전기적 접촉은, 모두 상측(기판과 반대측)으로부터 취출되는 경우가 많다. 사파이어는 투명하기 때문에, 발광소자에 있어서는, 발광은 하측으로부터 취출할 수 있다(플립 칩 구조).
이 구성의 발광소자의 제조 공정을 간략화하여 나타낸 것이 도 9이다. 이 제조 방법에 있어서는, 우선, 도 9(a)에 나타낸 바와 같이, 사파이어 기판(91) 상에 n형 GaN층(92), p형 GaN층(93)이 순차 형성된다. 또한, 실제로는 n형 GaN층(92)과 사파이어 기판(91)의 사이에는, n형 GaN층(92)의 결정성을 향상시키기 위해서 완충층이 형성되는 경우가 많지만, 여기에서는 그 기재를 생략하고 있다. 그 후, 도 9(b)에 나타낸 바와 같이, 이 표면이 부분적으로 에칭되는 것에 의해서 n형 GaN층(92)이 노출한 영역이 형성되고, 이 부분에 n측 전극(94)이 형성되고, p형 GaN층(93)의 표면에 p측 전극(95)이 형성된다.
이러한 구성에 있어서의 전극의 재료 구성에 대해서는, 예를 들면 특허문헌 1에 기재되어 있다. 여기에서는, n측 전극(94)에 있어서 특히 n형 GaN층(92)과 접촉하는 층으로서 Cr 또는 Cr 합금을 스퍼터링에 의해 형성하고, 그 위에 Ti을 개재시켜 Au층을 형성한 구조가, n형 GaN층(92)에 대해서 양호한 오믹 접촉 특성을 가지는 것이 기재되어 있다. 또, 특허문헌 2에는, Ti와 Al의 합금이, n형 GaN층(92)에 대해서 양호한 오믹 접촉 특성을 가지는 것이 기재되어 있다. 즉, 이러한 구성의 전극을 n형 GaN층(92)에 접속시키는 것에 의해, 전극 저항을 낮게 할 수 있어, 양호한 발광 특성을 가지는 발광소자를 얻을 수 있다.
도 9의 구성에 있어서는, 발광은 하측으로부터 취출하지만, 도 9(b) 중 우측에서 상측으로 n형 GaN층(92)이 노출한 영역은 발광에는 전혀 기여하지 않는다. 이 때문에, 보다 높은 발광 효율을 가지는 형태로서, 성장용 기판이 된 사파이어 기판을 제거하고, n형 GaN층의 이측에 n측 전극을 형성한 구성도 이용되고 있다. 이 구성의 발광소자의 제조 방법을 간략화하여 나타낸 것이 도 10이다.
이 제조 방법에 있어서는, 우선, 도 10(a)에 나타낸 바와 같이, 사파이어 기판(91) 상에, 리프트 오프층(96)을 개재시켜 n형 GaN층(92), p형 GaN층(93)이 순차 형성된다. 그 후, 도 10(b)에 나타낸 바와 같이, 리프트 오프층(96)은, 화학적 처리(케미컬 리프트 오프)나 레이저 광의 조사(레이저 리프트 오프)에 의해 제거된다. 이것에 의해서, 사파이어 기판(91)과 n형 GaN층(92)은 분리되고, n형 GaN층(92)의 하면(下面)이 노출한다. 이것에 의해, 도 10(c)에 나타낸 바와 같이, n형 GaN층(92)의 하면의 일부에 n측 전극(94)을, p형 GaN층(93)의 상면에 p측 전극(95)을 각각 형성할 수 있다. 이 구성에 있어서는, 도 9의 구성보다 실질적인 발광 면적을 크게 취할 수 있기 때문에, 높은 발광 효율을 얻을 수 있다. 또, p형 GaN층(93)의 상면(上面) 측에서는 광을 취출할 필요가 없기 때문에, 광에 대해서 투명이 아닌 p측 전극(95)의 면적을 크게 하고, p형 GaN층(93)의 표면의 넓은 범위에 p측 전극(95)을 형성할 수도 있다. 일반적으로 p형 GaN층(93)의 저항률은 n형 GaN층(92)에 비해서 높기 때문에, p측 전극(95)의 면적을 넓게 하는 것은, 전극 부분의 저항 저감에 있어서 유효하다. 또, p형 GaN층과 접촉하는 p형 오믹 전극으로서 발광 파장에 대한 반사율이 높은 재료를 이용하면, 발광층으로부터의 광을 대항면 측에 반사시켜 더욱 높은 발광 효율을 얻을 수 있다.
일본 특허공개 2005-197670호 공보 일본 특허공개 평 7-45867호 공보
그렇지만, 화합물 반도체인 GaN은 실리콘 등의 IV족 반도체와는 달리, 2종류의 원소로 구성되어 있다. 이 때문에, 그 결정구조에 있어서는 방향성이 있고, 혹은 극성을 가지는 결정면이 존재한다. 예를 들면, 우르츠광(wurtzite) 구조를 가지는 GaN의｛0001｝면은, 이른바 극성면이며, Ga 원자만으로 구성되는 (0001) Ga 극성면과 N(질소) 원자만으로 구성되는 (000-1) N(질소) 극성면의 2종류가 다른 방향으로 형성된다. GaN의 단결정에 있어서는, 만일 상측의 면이 이 (0001) Ga 극성면(이후, Ga 극성면 혹은 Ga-Polar로도 표기함)이었을 경우에는, 상측의 면과 평행한 하측의 면은 반드시 (000-1) N 극성면(이후, 질소 극성면 혹은 N-Polar로도 표기함)이 된다. 이 2종류의 면의 구성원소는 완전히 다르기 때문에, 그 성질도 크게 다르다. 따라서, 예를 들면 도 9나 도 10에 나타낸 구성에 있어서는, n형 GaN층(92)의 상면이 Ga 극성면인 경우에는, 그 하면은 질소 극성면이 된다. 이 경우, n형 전극이 n형 GaN층의 상면에 형성되었을 경우와, 하면에 형성되었을 경우에서는, 그 화학 반응성이나 전기적 특성 등은 다르다.
실제로 사파이어 기판 상에 n형 GaN층을 헤테로 에피택셜 성장시키는 경우, c축 방향의 (0001) 면방위의 사파이어 기판을 이용하는 일이 많다. 또한, 사파이어의 결정 구조는 능면체정계(菱面體晶系)이지만, 통상 육방정계(六方晶系)로 근사적으로 표기된다. 이 경우, 일반적으로는, 도 9, 10에 있어서의 n형 GaN층(92)의 상면은 (0001) Ga 극성면이 되고, 하면이 (000-1) N 극성면이 된다.
이것에 대해서, 특허문헌 1, 2에 기재된 n측 전극에 대해서는, 모두, 도 9에 나타낸 바와 같이, 사파이어 기판(91) 상에 형성된 n형 GaN층(92)의 상면(사파이어 기판(91)과 반대측의 면：Ga 극성면)에 대해서만 유효성이 나타나고 있었다. 이 점에 대해서, 발명자가 검토를 실시했는데, 도 10에 나타낸 바와 같은 n형 GaN층(92)의 하면(질소 극성면)에 대해서는, 본 발명자들에 의해, 특허문헌 1에 기재된 n형층용 전극은 오믹성이 없고, 특허문헌 2에 기재된 n형층용 전극은 고저항으로 내열성이 없는 것이 확인되었다.
이 때문에, 에피택셜 성장용 기판 상에 형성된 n형 III족 질화물 반도체층의, 에피택셜 성장용 기판 측의 면에 있어서 양호한 특성을 가지는 전극을 얻는 것은 곤란했다. 즉, 실제의 반도체 장치 중에 있어서는, n형 III족 질화물 반도체에 대해서 양호한 오믹 접합을 취할 수 없는 경우가 있었다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것이며, 상기 문제점을 해결하는 발명을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해, 이하에 게재하는 구성으로 했다.
본 발명의 반도체 장치는, n형 III족 질화물 반도체층과, 상기 n형 III족 질화물 반도체층의 표면에 오믹 접촉하는 전극을 구비하는 반도체 장치이며, 상기 표면은 반극성면인 것을 특징으로 한다. 또, 반극성면은 {10-1-1}면군으로 구성된다.
본 발명의 반도체 장치에 있어서, 상기 표면은 n형 III족 질화물 반도체의 (000-1) N 극성면을 이방성 화학 에칭하는 것에 의해서 형성되고, 상기 n형 III족 질화물 반도체 장치의 표면은 상기 반극성면으로 구성된 요철을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 n형 III족 질화물 반도체층은 에피택셜 성장에 의해서 사파이어 기판 상에 형성된 단결정이고,
상기 (000-1) N 극성면은, 에피택셜 성장 후에 상기 n형 III족 질화물 반도체층과 상기 사파이어 기판을 분리하는 것에 의해서 얻어지는 상기 사파이어 기판 측의 면인 것을 특징으로 한다.
본 발명의 반도체 장치는, 상기 전극은, 상기 n형 III족 질화물 반도체층의 반극성면에 티탄(Ti), 니켈(Ni), 금(Au)이 순차 적층된 구성을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 상기 전극으로부터 상기 표면에 있어서의 주면과 수직 방향으로 전류가 흘러가 동작하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 상기 전극이 상기 n형 III족 질화물 반도체층에 있어서의 한쪽의 주면측에서 반극성면으로 구성된 표면 상에 형성되고, 또 상기 전극과 연결된 다른 전극이 상기 n형 III족 질화물 반도체층에 있어서의 다른 한쪽의 주면 (0001) III족 극성면 측에 형성된 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 다른 전극은, 상기 III족 질화물 반도체에 있어서의 다른 한쪽의 주면측에서 형성된 리세스 구조의 저면에 형성된 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 다른 전극은, (0001) III족 극성면에 크롬(Cr), 니켈(Ni), 금(Au)이 순차 적층된 구성을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, n형 III족 질화물 반도체층이 이용되는 반도체 장치의 제조 방법이며, 상기 n형 III족 질화물 반도체층을 성장용 기판 상에 에피택셜 성장시키는 성장 공정과, 상기 n형 III족 질화물 반도체층과 상기 성장용 기판을 분리하고, 상기 n형 III족 질화물 반도체층에 있어서의 상기 성장용 기판 측의 면을 노출시키는 리프트 오프 공정과, 상기 n형 III족 질화물 반도체층에 있어서의 상기 성장용 기판 측의 면에 대해서 이방성 화학 에칭을 실시하는 것에 의해, 상기 n형 III족 질화물 반도체층에 있어서의 상기 사파이어 기판 측의 면에 있어서 반극성면이 노출한 표면을 형성하는 표면 에칭 공정과, 상기 표면 상에 전극을 형성하는 전극 형성 공정을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 있어서, 상기 표면 에칭 공정에 있어서의 이방성 에칭은, 알칼리계 용액을 이용한 웨트 에칭인 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 상기 성장 공정에 있어서, 상기 n형 질화물 반도체층은 리프트 오프층을 개재시켜 상기 성장용 기판 상에 형성되고, 상기 리프트 오프 공정에 있어서, 상기 리프트 오프층을 선택적으로 에칭함으로써 상기 n형 III족 질화물 반도체층과 상기 성장용 기판을 분리하는 것을 특징으로 한다.
본 발명은 이상과 같이 구성되어 있으므로, 성장용 기판 측의 면에 있어서도 n형 III족 질화물 반도체에 대해서 양호한 오믹 접합을 취할 수 있다.
도 1은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 2는 극성면에 대해서 이방성 에칭 후의 GaN 표면의 SEM 사진(a：Ga 극성면, b：N 극성면)이다.
도 3은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법의 변형예를 나타내는 공정마다(그 1)의 상면도(상측), 단면도(하측)이다.
도 4는 본 발명의 실시형태에 따른 반도체 장치의 제조 방법의 변형예를 나타내는 공정마다(그 2)의 상면도(상측), 단면도(하측)이다.
도 5는 본 발명의 실시형태에 따른 반도체 장치의 제조 방법의 변형예를 나타내는 공정마다(그 3)의 상면도(상측), 단면도(하측)이다.
도 6은 변형예에 있어서의 n측 제1 전극과 n측 제2 전극의 구성의 예이다.
도 7은 실시예에 있어서의 표면의 이방성 에칭 후의 형상의 SEM 사진이다.
도 8은 Ga 극성면, N 극성면 및 반극성면 상에 형성한 Cr/Ni/Au 전극의 전류-전압 특성의 열처리 온도 의존성((a) As-depo. 상태, (b) 250℃에서의 열처리 후, (c) 400℃에서의 열처리 후), 및 전극이 Ti/Ni/Au의 경우의 전류-전압 특성의 열처리 온도 의존성((d) As-depo. 상태, (e) 250℃에서의 열처리 후, (f) 400℃에서의 열처리 후)이다.
도 9는 종래의 발광소자의 일례의 제조 방법을 간략화하여 나타낸 도이다.
도 10은 종래의 발광소자의 다른 일례의 제조 방법을 간략화하여 나타낸 도이다.
이하, 본 발명의 실시형태에 따른 반도체 장치에 대해서 설명한다. 이 반도체 장치에 있어서는, n형 III족 질화물 반도체가 적어도 반극성면에서 전극이 형성된다.
여기서, 극성(Polar)면과 무극성(None-polar)면 및 반극성(Semi-polar)면에 대해서 간단히 설명한다. 질화물 반도체 단결정은 우르트형 육방정계의 구조를 취하고, c축 방향에는 III족 원소면과 질소 원소면이 교대로 적층된 형태가 된다. 결합은 약간의 이온성을 가지기 때문에, 자발 분극이 생기는 것과 동시에 변형(歪)이 가해지면 피에조 분극도 더해진다. 그 때문에, (0001) III족면과 (000-1) N (질소)면에서는 분극 상태가 다르게 된다. 한편, c축에 평행인 면에서는 표면에 노출하는 원소가 III족 원소, 질소 원소 모두 1：1의 비율이기 때문에 분극이 없어져서 외관상 극성을 갖지 않는 소위 무극성면이 된다. m면｛10-10｝, a면｛11-20｝이 그것에 상당한다. c축(c면)에 대해서 비스듬하게 각도를 이루는 면이 반극성면이며, 예를 들면｛11-22｝면,｛20-21｝면,｛0-1-3｝면,｛10-1-1｝면 등이 그것에 상당한다.
또한, (0001) III족 극성면을 편의적으로 Ga 극성면으로 표기하고 있어, Ga 극성면으로 표기해도 표면은 Ga에 한정되지 않고, Al, In 등을 포함하는 면이어도 좋다.
전극을 형성하는 면을 반극성면으로 하는 것에 의해서, 후술하는 실시예에서 확인되듯이, 오믹 특성을 개선할 수 있다. 이 이유는, 이하와 같다라고 생각할 수 있다. 컨택트 저항에는, 전극과 반도체층과의 계면에 있어서의 반도체의 밴드 구조의 구부러짐이 관련된다. 이 밴드 구조의 구부러짐에는, 반도체 표면의 극성이 크게 관련되는 것은 분명하다. 이 때문에, 어느 1종류의 전극 재료를 선택했을 경우에 있어서는, 한쪽의 극성면에서 밖에 오믹 특성을 얻을 수 없고, 혹은, 어느 쪽의 극성면에 대해서도 오믹 특성을 얻을 수 없다고 하는 현상이 발생한다. 반극성면은, 극성면에 비하면 전극 재료에 대한 선택성은 달라, 다른 극성면과는 다른 금속 구성에서 양호한 오믹 특성이 얻어지는 경우가 있다.
한편, 일반적으로 기판 상에 있어서의 헤테로 에피택셜 성장에 의해서 III족 질화물 반도체는 형성되어 양호한 특성을 얻는다고 하는 관점에 있어서는, 그 성장면을 자유롭게 선택할 수 없다. 현재, 분극의 영향을 저감 하기 위해서, 무극성면인 (10-10)면(m면)이나 (20-21) 반극성면 상 등에서의 에피택셜 기술의 개발도 진행되어 오고 있지만 결정성 등에서 과제가 있어, 일반적으로는 (0001) c면이 사용되고 있다. 그래서, 본 실시형태에 있어서는, 이하에 설명하듯이, 성장하는 III족 질화물 반도체에 있어서 양호한 특성을 얻을 수 있도록 성장면 자체는 극성면으로 하지만, 강제적으로 반극성면을 노출시키는 것에 의해서 전극과 반극성면을 직접 접촉시킨다.
도 1은, 이 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 이 반도체 장치(10)에 있어서는, 도 10의 예와 마찬가지로, 헤테로 에피택셜 성장에 의해서 사파이어 기판(성장용 기판)(20) 상에 n형 GaN층(11)이 형성되고, 사파이어 기판(20)이 제거된 측의 n형 GaN층(11)의 표면을 이방성 에칭에 의해 강제적으로 반극성면으로 하고, 그 표면에 접하여 n측 전극(전극)(12)이 형성된다. n측 전극(12)이 형성되는 면은 반극성면으로 구성되지만, 이것은 이 면 자신이 평면이며, 이 평면이 반극성면이 되고 있는 것을 의미하는 것은 아니다. 이 면이 평면은 아니고 섬세한 요철로 구성되고, 이 요철을 구성하는 미세한 표면이 반극성면이 되고 있는 것을 의미한다.
도 1(a)에 있어서, 성장용 기판으로 한 사파이어 기판(20) 상에, 리프트 오프층(21)으로서, 예를 들면 20 nm 정도의 막 두께(膜厚)의 금속 크롬(Cr)을, 예를 들면 스퍼터링법이나 진공증착법 등에 의해서 형성한다. 사파이어 기판(20)으로는, 이 위에 단결정의 GaN를 얻기 위해서는, 의사(擬似) 육방정 구조의 c면을 주면으로 하는 단결정이 특히 바람직하게 이용된다. 또한, 성장용 기판이나 리프트 오프층은 상기에 한정되는 것은 아니다. 성장용 기판으로는, 예를 들면, AlN 템플릿 등의 기판을 이용해도 좋다.
이 후, 일본 특허공개 2009-54888호 공보에 기재되듯이, 이 상태로 질화 처리, 예를 들면 암모니아 분위기에서 1040℃ 이상의 고온으로 하는 공정을 실시해도 좋다. 이것에 의해, 리프트 오프층(21) 표면 부근은 질화되어 질화 크롬층이 된다. 이 질화 크롬층의 두께는, Cr의 성막 막 두께, 처리 시간, 온도 등의 조정에 의해서 설정하는 것이 가능하다.
그 후, 도 1(b)에 있어서, 일본 특허공개 2009-54888호 공보에 기재되듯이, 리프트 오프층(21) 상에, n형 GaN층(11), p형 GaN층(13)을 순차 성막한다(성장 공정). 또한 여기에서는 발광층을 생략하고 있지만, 단양자 우물, 다양자 우물 구조 등의 층이 n형층, p형층 사이에 위치한다. 또, n형, p형층은 GaN에 한정되는 것이 아니라, AlxInyGazN(x+y+z=1) 등이어도 좋다. 이 성막은, 예를 들면 MOCVD법이나 MBE법으로 행해져 n형 GaN층(11)에는 도너가 되는 불순물이, p형 GaN층(13)에는 억셉터가 되는 불순물이 각각 도핑 된다. 일본 특허공개 2009-54888호 공보 등에 기재된 바와 같이, 질화 크롬층 상에 있어서는, 결정 결함이 적은 n형 GaN층(11) 및 p형 GaN층(13)을 성장시킬 수 있다. 여기서, 일반적으로는, 사파이어 기판(20)의 c면 상에는,［0001］Ga 방위로 성장한다. 즉, n형 GaN층(11)의 표면(상면), 혹은 이 위에 성장한 p형 GaN층(12)의 표면(상면)은, (0001) Ga면이 된다. 또, 성장용 기판에 접하는 측은 (000-1) N 극성면이 된다.
다음으로, 도 1(c)에 나타낸 바와 같이, p형 GaN층(13)의 표면(상면)에 p측 전극(14)을 형성한다. p측 전극(14)으로는, 예를 들면 Ag를 이용할 수 있다. 그 후, 포토리소그래피를 이용하고, 에칭법 등을 이용해 p측 전극(14)을 패터닝 한다. 또한, p측 전극의 패터닝은 리프트 오프법에 따라도 좋다. Ag는 p형 GaN(Ga 극성면)에 대해서 양호한 오믹 컨택트를 형성할 수 있는 것과 동시에, 특히 가시광선 영역에 있어서의 반사율이 85% 이상으로 높기 때문에, 도 11(g)에 나타낸 바와 같이 발광면 측에 발광층으로부터의 광을 반사해 발광소자의 고효율화에 기여한다.
다음으로, 도 1(d)에 나타낸 바와 같이, 다음에 실시하는 리프트 오프 공정 이후에 있어서의 지지 구조부로서 캡 메탈(31)을 개재시켜 예를 들면 구리(銅) 블록(32)을 상면 전체에 접속한다. 캡 메탈(31)로서는, 예를 들면 Ni/Au를 사용할 수 있다. 지지 구조부는 건식 도금, 습식 도금법이나, 캡 메탈과의 사이에 접합재를 개재시켜 접합법에 따라 형성해도 좋다.
또, 지지 구조부의 재질은 금속, 합금, 도전성을 가지는 반도체이어도 좋다.
그 후, 화학적 처리에 의해서 리프트 오프층(21)을 제거한다(리프트 오프 공정). 선택 웨트 에칭 처리에 의해서, n형 GaN층(11), p형층(13), 지지 구조부 등에 영향을 주지 않고, 도 1(e)에 나타낸 바와 같이, 리프트 오프층(21)만을 선택적으로 제거할 수 있다. 이 공정은, 일본 특허공개 2009-54888호 공보 등에 기재된 케미컬 리프트 오프로서 알려진 공정과 같다. 이 공정에 의해, n형 GaN층(11)의 하면(下面)이 노출한다. 이 면은, n형 GaN층(11)의 상면과는 반대의 (000-1) N 극성면이 된다.
다음으로, 이 면이 노출한 n형 GaN층(11)과 p형 GaN층(12)의 적층 구조에 대해서, 이방성 웨트 에칭을 실시한다(표면 에칭 공정). 여기서, 이방성 웨트 에칭이란, 표면을 균등하게 에칭하는, 리프트 오프층의 제거나 표면 청정화를 목적으로 하는 에칭과는 다르다. 본 발명에서는, 극성면에 대해서 반극성면이 나오도록 에칭하는 것을 이방성 에칭이라고 한다. 즉, 본 발명에 있어서, 반극성면이란 극성면을 에칭하는 것에 의해 표면을 구성하는 것이 가능한 면이며, 예를 들면,｛10-1-1} 면군이다.
이 이방성 웨트 에칭에는, 알칼리성의 에칭액, 예를 들면 수산화칼륨(KOH) 용액이나, 수산화나트륨(NaOH) 용액, 혹은 양자의 혼합 알칼리 용액 이용해도 좋다. 용매로서는 물(H2O)이나 글리콜을 이용할 수 있다. 이 때, OH-이온이 GaN나 AlGaN의 III족 원자(Ga, Al)를 산화하는 것으로 에칭이 일어난다. 특히 GaN의 경우, Ga 극성면 측에서는 Ga 원자의 아래에 3개의 질소원자가 존재하기 때문에, OH-이온은 Ga를 산화할 수 없다. 한편, 질소 극성면 측에서는 Ga 원자의 아래에는 1개의 질소원자밖에 존재하지 않기 때문에, OH-는 Ga 원자를 산화할 수 있다. 이러한, 강알칼리성의 에칭액을 이용해 가온 등 적절한 조건하에서 실시하는 이방성 웨트 에칭 처리에 의해, 선택적으로 하면(질소 극성면((000-1) N면))이 에칭되어 그 표면에는 육방정을 반영한 육각형의 저면을 가지는 육각추상의 볼록부가 많이 형성된다. 또한, 상기의 이유로부터, 이러한 이방성 에칭은 질소 극성면에 일어나고, Ga 극성면은 거의 에칭되지 않는다. 이 에칭에 있어서는, Ga 극성면에서는, 전위가 존재하는 경우에 육각추 형상의 피트로서 관찰된다.
이 에칭 후의 형태의 전자 현미경(SEM) 사진을 도 2(a：Ga 극성면, b：질소 극성면)에 나타낸다. 도 2(a)에 나타낸 바와 같이, 육각추 형상은, (000-1) 면에 육각형의 저면을 가지고, 저면에 대해 62°의 각도를 가지는 여섯개의｛10-1-1｝면군이 나타난다. (10-1-1) 면일지 어떨지는, SEM 관찰에 의한 형상 관찰로부터, 저면에 대한 측면의 각도를 구하는 것으로 판단할 수 있다. 예를 들면,［10-10］ 방향으로 소자 단면을 관찰했을 경우에는, n형 GaN층(11)과 n측 전극(전극)(12)의 계면은, n형 GaN층(11) 측에 약 62°의 각도를 가지는 거인상(鋸刃狀)이 된다. 도 1(f), 도 2(b)에 나타낸 바와 같이, 상기의 에칭 후는, 그 표면 형상이 여섯개의｛10-1-1｝면군으로 구성된 요철로 이루어진다.
또한, 실효 표면적은 평탄한 질소 극성면에 비해, 반극성면인｛10-1-1｝면군으로 구성되기 때문에, 요철의 크기를 불문하고 약 2배가 된다. 그것에 의해, 평면 방향의 전극 치수가 같아도, n형 전극과의 실효 접촉 면적이 증가하므로, 접촉 저항 값의 저감에도 효과가 있다. 요철의 크기는, 에칭액의 농도나 온도, 시간의 조건에 의해서 제어할 수 있기 때문에, 상기의 접촉 저항 값의 저감뿐만 아니라, 스넬의 법칙을 이용한 광취출 효율의 향상에 적절한 크기로 하는 것이 바람직하다. 예를 들면, 육각추 형상의 높이가 0.3~4.5㎛의 요철이다.
다음으로, 도 1(g)에 나타낸 바와 같이, 이 상태의 n형 GaN층(11)의 하면(이방성 에칭 후의 반극성면)에, n측 전극(전극)(12)으로서, 예를 들면 Ti/Ni/Au(Ti, Ni, Au의 순서로 적층한 구조)를 형성한다(전극 형성 공정). 이 형성은, 예를 들면 스퍼터링법이나 진공증착법에 의해 실시하는 것이 바람직하다. 그 성막 방법, 패터닝 방법은, p측 전극(14)과 같다. n형 GaN층(11)의 표면은 상기 대로의 반극성면으로 구성되기 때문에, n측 전극(12)과 n형 GaN층(11)과의 사이의 오믹성은 양호하고, 컨택트 저항을 저하시킬 수 있다.
일반적으로, p형 GaN층(13)의 저항률은 n형 GaN층(11)의 저항률보다 높다. 이 때문에, 상기의 반도체 장치의 동작에 있어서, 도 1에 나타낸 바와 같이, p측 전극(14)의 면적을 크게 하고, n측 전극(11)의 면적을 작게 한 구성이, 전극 저항의 영향을 저하시키는데 있어서는 바람직하다. 이 경우, p측 전극(14) 측에서는 발광을 취출하지 않고(p측 전극으로 반사시켜), 소면적의 n측 전극(12) 측으로부터 발광을 취출하는 구성으로 하는 것에 의해서, 전극 저항이 작고 발광 효율이 높은 발광 다이오드(발광소자)로 할 수 있다. 이러한 경우에 있어서, 소면적의 n측 전극(12) 측에 있어서 저항을 작게 할 수 있는 상기의 구성은 매우 유효하다.
도 1에 나타내는 제조 방법에 있어서는, n형층과 p형층으로 이루어진 반도체층을 성장용 기판 상에 순차 성장하고 나서, 이 성장용 기판을 제거하고 있다. 이러한 공정을 실시하는 이유는, p형층과 n형층의 적층 구조가 형성된 후에, p측 전극과 n측 전극을 각각 이 반도체층의 다른 면측으로부터 취출하기 위해서이다. 이 반도체 장치가 이 pn 접합을 이용한 발광 다이오드 혹은 레이저 다이오드인 경우에는, 이러한 구성에 의해 전극 저항이 낮아져, 이론적으로는 순방향 저항이 낮고 높은 발광 효율을 얻을 수 있다. 이러한 구성은, 발광 다이오드나 레이저 다이오드로 한정되지 않고, 이 반도체층의 주면과 수직인 방향으로 전류가 흘러가 동작하는 반도체 장치 전반에 있어서 유효한 것은 분명하다. 또, n형층과 p형층의 사이에 다른 층이 형성되어 있는 경우에서도 마찬가지이다. 그렇지만, 현실에는 n형층의 질소 극성의 노출면에서는 양호한 오믹 컨택트를 형성할 수 없다고 하는 과제가 생겼지만, 강제적으로 이방성 에칭에 의해 노출면을 반극성면으로 전화(轉化)시키는 것으로 오믹 컨택트의 문제가 해결되었다.
또, 상기의 제조 방법에 의하면, n측 전극(12)과 n형 GaN층(11)이 접촉하는 면에 있어서 다수의 요철이 형성되기 때문에, 실질적인 접촉 면적이 커진다. 이것에 의해서 컨택트 저항을 저감하는 것이 가능함과 동시에, 소위 앵커 효과에 의해서, 요철에 의해 이들 사이의 밀착성을 높일 수 있는 것도 분명하다.
또, 예를 들면 비특허문헌 1；I.Schnitzer 등, Appl. Phys. Lett. 63(1993) 2174. 30% external quantum efficiency from surface textured, thin-film light-emitting diodes.에 나타낸 바와 같이, 발광 다이오드에 있어서는, 발광면에 요철을 형성하는 것이, 광 취출 효율이 높아진다. 상기의 제조 방법에 의하면, 요철 형성 후에 요철 표면의 일부에 n측 전극을 형성하면 좋고, 공정이 간단하고, 이 효과도 동시에 얻을 수 있다.
또, 상기의 리프트 오프 공정에 있어서는, 케미컬 리프트 오프를 이용하고 있었지만, 동일한 구조를 형성할 수 있는 한에서, 다른 방법을 이용할 수도 있다. 예를 들면, 케미컬 리프트 오프 대신에 레이저 리프트 오프를 이용하는 것도 가능하다.
또, 상기의 예에서는, III족 질화물 반도체로서 GaN를 이용했을 경우에 대해 기재했지만, 극성에 관련되는 결정구조, 특히 (000-1) N면의 구성과 반극성면의 형성에 대해서는, 다른 III 질화물 반도체, 예를 들면 AlGaN, AlInGaN 등에 대해서도 마찬가지이다. 따라서, 상기의 구조나 제조 방법은 이들에 대해서도 동일하게 유효한 것은 분명하다. 또한, 전극을 형성하는 III 질화물 반도체의 III족 원소는 Ga를 포함하는 것이 바람직하고, Ga가 30% 이상 포함되어 있는 것이 보다 바람직하다. 또, 상기의 예에서는, 전극이 구성되는 면에 요철이 형성되고, 이 요철을 구성하는 미세한 표면이 반극성면이라고 했지만, 전극이 구성되는 면 전체가 반극성면이 되는 평면으로 구성되었을 경우(GaN 결정을 반극성면에서 물리적으로 절단했을 경우 등)에 대해서도 상기 구성의 전극이 유효한 것은 분명하다.
다음으로, 상기의 반도체 장치, 혹은 그 제조 방법의 변형예에 대해 설명한다. 이 변형예에 있어서는, n측 전극을 n측 제1 전극과 n측 제2 전극의 2개로 나누고, 후자에서 상기와 동일한 구성으로 하고 있다. 이 n측 제2 전극(전극)은 상기와 마찬가지로, n형 GaN층의 한쪽의 주면측에 있어서, 반극성면으로 구성된 표면 상에 형성된다. 한편, n측 제1 전극(다른 전극)은, n형 GaN층의 다른 한쪽의 주면측에 형성된다. 특히, n측 제1 전극은, 이 다른 한쪽의 주면 측에 형성된 리세스 구조의 저면에 형성된다. 이 n측 제2 전극과 n측 제1 전극에 의해, n형 GaN층의 양쪽 모두의 주면측으로부터 n형 GaN층에 대해서 오믹 접속을 취하는 것이 가능하다. 이것에 의해, n형층과 n측 전극의 총 접촉 면적을 크게 하여 전극 저항을 더 저감하고, 유효 발광 면적을 크게 하고 있다.
도 3(a)~(e), 도 4(f)~(i), 도 5(j)(k)는, 이 반도체 장치의 제조 방법을 나타내는 평면도(상측), 단면도(하측)이다. 여기서, 단면은, n측 전극이 형성된 부분에 있어서의 단면이다.
우선, 도 3(a)에 나타낸 바와 같이, 상기와 마찬가지로, 사파이어 기판(20)상에 리프트 오프층(21)을 개재시켜 n형 GaN층(11), p형 GaN층(13)을 순차 성막한다(성장 공정). 그 후, p형 GaN층(13) 상에 마스크를 형성해, 드라이 에칭에 의해 소자 영역 이외의 성장층을 제거해, 소자를 개개로 분리 가능한 분리 홈(溝)을 형성한다(분리 홈 형성 공정).
이 분리 홈 형성 공정에 있어서, 리프트 오프층(21)이 드라이 에칭에 의해 제거되어 사파이어 기판(20)의 일부가 노출하는 경우는, 제거된 리프트 오프층(21)의 부분에 충전재를 형성한다(도시하지 않음). 이 충전재는, 후의 리프트 오프 공정에서 리프트 오프층(21)과 함께 에칭 가능한 재료로 이루어지고, 리프트 오프층(21)과 동일한 재료이어도 좋다. 절연층(43)을 형성 후에 있어서도, 리프트 오프층(21)의 에칭 경로를 확보하기 위해서이다.
다음으로, 도 3(b)에 나타낸 바와 같이, p형 GaN층(13)의 표면으로부터, n형 GaN층(11)에 이르는 홈(41)을 형성한다. 홈(41)은, 평면시(平面視)에서 환상(사각환상)으로 되고 있고, 그 깊이는, p형 GaN층(13)을 관통해 n형 GaN층(11)의 도중까지로 한다. 또한, 전류 밀도 분포의 균일화를 위해서 홈(41)의 평면시에서는 빗 모양(櫛狀), 우물 난간 모양, 바둑판 모양(碁盤目狀), 동심상(同心狀) 등으로의 변형이 가능하다.
다음으로, 도 3(c)에 나타낸 바와 같이, 홈(41)의 저면에 n측 제1 전극(42)을 형성한다. n측 제1 전극(42)이 직접 형성되는 면은, n형층(11)의 성장면이 되기 때문에, 일반적으로는 Ga 극성면이다. 이 경우에는, 오믹 접촉이 취할 수 있는 n측 제1 전극(42)의 재료로는, 예를 들면 특허문헌 1, 2에 기재된 것과 동일한 재료라도 좋지만, 후술하는 바와 같이 Cr/Ni/Au를 이용하는 것이 적합하다. n측 제1 전극(42)의 형상은 홈(41)에 대응하여, 그 폭이 홈(41)보다 좁은 사각환상이다. 이 구성에 의해, n측 제1 전극(42)은 n형 GaN층(11) 중의 리세스 구조의 저면에 형성된다.
다음으로, 도 3(d)에 나타낸 바와 같이, 홈(41)을 묻고, p형 GaN층(13)과 n형 GaN층(11)의 단부를 덮는 형태로, 절연층(43)을 형성한다. 다만, p형 GaN층(13)의 표면의 대부분은 노출한 형태로 한다. 절연층(43)으로는, 이 형태로 성막을 실시하는 것이 가능하고, 높은 절연성을 가지는 재료로서, 예를 들면 SiO2 등을 이용할 수 있다. 절연층(43)의 패터닝은, 포토리소그래피와 에칭을 이용하는 것으로 실시할 수 있다. 또한, 홈(41)을 묻을 때에 SiO2막과 전극(42) 사이의 밀착성을 향상시키기 위해서, Au 상에 밀착 메탈로서 Ti를 삽입해도 좋다.
다음으로, 도 3(e)에 나타낸 바와 같이, p형 GaN층(13)의 표면 및 홈(41) 상의 절연층(43)을 덮는 형태로 p측 전극(44)을 형성한다. p측 전극(44)이 형성되는 면은 도 1(c)의 경우와 같고, 그 재료로서도, 동일하게 Ag 등을 이용할 수 있다. 그 패터닝 등에 대해서도 마찬가지이다.
다음으로, 도 4(f)에 나타낸 바와 같이, p측 전극(44)이 형성된 측의 면 전체에 캡 메탈(45)을 개재시켜 동 블록(46)을 접속한다. 이 동 블록(46)은, 이후에 있어서 반도체층의 지지 구조부가 된다. 또한 지지 구조부는 건식 도금, 습식 도금법이나, 캡 메탈과의 사이에 접합재를 개재시켜 접합법에 따라 형성해도 좋다. 또, 지지 구조부의 재질은 금속, 합금, 도전성을 가지는 반도체이어도 좋다. 또한, 지지 구조부의 형상은, 국제 출원 PCT/JP2009/069230에 기재된 형상과 동일하게 하는 것이 바람직하다.
다음으로, 도 4(g)에 나타낸 바와 같이, 상기의 경우와 마찬가지로, 리프트 오프층(21)을 제거하는 것으로써, 사파이어 기판(20)을 분리한다(리프트 오프 공정). 이것에 의해, n형 GaN층(11)의 하면이 노출한다. 이 면은, 상기 대로, 질소 극성면이다. 이 상태를 상하 반전시켜 나타낸 것이 도 4(h)이다.
다음으로, 도 4(i)에 나타낸 바와 같이, 도 1(f)과 동일한 표면 에칭 공정을 실시한다(표면 에칭 공정). 이것에 의해, 질소 극성면은 에칭되어 반극성면인 여섯개의｛10-1-1｝면군으로 구성되는 육각추 형상의 요철이 n형 GaN층(11)의 표면에 형성된다.
다음으로, 도 5(j)에 나타낸 바와 같이, 사각환상의 n측 제1 전극(42)의 2개의 정점에 대응한 부분에 있어서의 n형 GaN층(11)에 있어서 컨택트 구멍(孔)(47)을 형성한다. 이 컨택트 구멍(47)의 저면에는 n측 제1 전극(42)이 노출한다. 컨택트 구멍(47)을 형성하는 공정은, 드라이 에칭에 의하지만, 제1 전극으로 사용하는 Cr/Ni/Au의 Ni가 에치 스톱(etch stop)층의 역할을 할 수 있으므로, 에칭 정지의 재현성이 우수하다. 종래 사용되고 있는 Cr 혹은 Cr 합금/Ti/Au나 Ti/Al/Ti/Au에서는, 에치 스톱의 재현성이 부족하고, 후자는 Al가 노출했을 때에 산화막이 형성되어 버려, 제2 전극과의 접촉 저항이 커져 버려 문제가 생긴다.
다음으로, 도 5(k)에 나타낸 바와 같이, 컨택트 구멍(47)을 묻고, 이것보다 넓은 범위에 있어서 n측 제2 전극(48)을 형성한다(전극 형성 공정). n측 제2 전극(48)으로는, 도 1의 경우의 n측 전극(12)과 동일한 재료를 이용할 수 있다. 즉, 반극성면인 (10-1-1) 면에 대해서 적합한 재료로서 Ti/Ni/Au를 이용할 수 있다. n측 제1 전극(42)의 에치 스톱층으로서의 Ni가 청정한 표면을 유지할 수 있으므로, n측 제1 전극(42)과 n측 제2 전극(48)과의 접합은 용이하고, 접합부가 산화에 의해 고저항화 하는 일도 없다.
이 구성에 있어서는, n형 GaN층(11)에 대해서, n측 제1 전극(42)에 의해서 Ga 극성면측으로부터, n측 제2 전극(48)에 의해서 질소 극성면측으로부터, 각각 컨택트를 취할 수 있다. 이 때, Ga 극성면 측에 있어서는, Cr/Ni/Au로 이루어진 재료를 이용한 n측 제1 전극(42)이 이용된다. 한편, 양호한 오믹 접촉이 얻어지기 어려운 질소 극성면 측에 있어서는, n측 제2 전극(48)이 직접 접하는 면을 반극성면인｛10-1-1｝면으로 전화(轉化)하고, Ti/Ni/Au층 구조로 하는 것으로써, 양호한 오믹 접촉을 얻을 수 있다. 이 때문에, 어느 쪽의 측에 있어서도 양호한 오믹 접촉을 얻을 수 있기 때문에, n형 GaN층(11)에 대해서 양쪽 모두의 면측으로부터 양호한 오믹 접촉을 얻을 수 있어 전극 저항을 저하시키는 것이 가능하다. 한편, 충분히 넓은 면적을 가지는 p측 전극(44), 캡 메탈(45), 동 블록(46)을 개재시키고, p형 GaN층(13)에의 전기적 접속을 취할 수 있다.
이 구성에 있어서는, 도 5(k)에 있어서의 상측으로부터 발광이 취출된다. 이 때, n측 제1 전극(42)과 n측 제2 전극(48)을 도 5(k)에 나타내는 구성으로 하면, 이 전극이 이 발광을 차단하는 면적을 작게 할 수 있어 높은 발광 효율을 얻는 것이 가능하다. 이 때문에, 양호한 특성의 발광소자가 된다. 또, 도 6(a)~(g)에 나타낸 바와 같이, n측 제1 전극(42) 및 n측 제2 전극(48)의 레이아웃 및 형상은 적절히 변경이 가능하다. 컨택트 구멍(47) 등의 배치는 이것에 따라 적절히 설정이 가능하다.
(실시예)
이하에서는, Ga 극성면, 질소 극성면, 육각추 형상의 반극성면의 3 종류에, 진공증착법(증착시의 진공도는 8×10-4 Pa 이하)에 의해 n측 전극을 형성하고, 그 특성에 대해 조사한 결과에 대해 설명한다.
성장용 기판으로서 사파이어 기판(C면)을 이용해 사파이어 기판 상에 스퍼터법을 이용해 Cr(두께 20 nm)을 형성하고, 암모니아 분위기에서 1080℃에 의해 질화 처리를 실시했다. 여기서, 질화 처리는, 이 위의 n형 GaN층의 결정성을 향상시키고, 리프트 오프를 용이하게 하기 위해서 행하고 있다. 그 후, MOCVD법에 의해, n형 GaN(Si 도프 캐리어 농도：약 5×1018cm-3, 두께 5㎛)를 성장했다. 성장 후의 n형 GaN층의 표면에 대해서 농도 6몰/L의 KOH 수용액을 이용한 표면 에칭 공정을 실시해도, 그 표면은 거의 에칭되지 않고 평탄성이 유지되어 이 면이 (0001) Ga면인 것이 확인되었다.
그 후, n형 GaN층 상에 Cu(두께 150㎛)를 증착한 후, CrN층을 선택 에칭하여 성장용 기판과 에피택셜 성장층 사이를 분리하는 리프트 오프 공정을 실시했다. 리프트 오프 공정 후에 노출한 표면은, 상기와 반대의 (000-1) N 극성면이다. 이 면에 대해서 농도 6몰/L의 KOH 수용액을 이용하여, 60℃, 30분간의 에칭 처리를 실시한 결과, 도 7에 나타내는 것과 같은 표면 형상이 얻어졌다. 이 형태를 SEM 관찰했는데, 이 요철은 육각추 형상이며, 그 육각추 형상의 삼각형의 면은, (000-1) 저면으로부터 62°의 각도이기 때문에, 이것을 구성하는 면이｛10-1-1｝면군인 것이 확인되었다.
상기와 같이 형성된 반극성면, 에칭 공정을 행하지 않는 (0001) Ga면, (000-1) N면의 3 종류에 대해서, 각종의 재료로 이루어진 전극을 형성해, TLM(Transmission Line Model) 법에 따라 컨택트에 있어서의 전류-전압 특성을 조사했다. TLM법에 있어서는, 길이 400㎛, 폭 150㎛의 전극을, 간격 20, 40, 80, 160㎛로 형성했다. 이러한 전극 패턴에 프로버의 바늘(針)을 당접(當接)하는 것으로써, 전류-전압 특성을 측정했다. 주지하는 바와 같이, TLM법에 있어서는, 이 경우에 얻어진 저항값과 전극 간격의 관계로부터, 컨택트 저항 등을 산출하는 것이 가능하다. 또한, 프로버의 바늘과 전극과의 접촉 저항에 의한 오차를 회피하기 위해, 4탐침법을 이용했다.
여기에서는, 전극 재료로서 Cr/Ni/Au, Ti/Ni/Au의 2종류를 이용했다. 여기서, 전자에 있어서는 Cr가, 후자에 있어서는 Ti가 반도체층과 직접 접하는 측으로 되는 적층 구조이다. 각 시료에 대해, 성막 후(As Depo.), 질소 분위기 중 250℃, 400℃에서 10분간의 열처리를 실시하여 오믹 특성의 열안정성을 평가했다. 도 8은 전극 간격이 80㎛인 경우의 전류-전압 특성을 나타내는 것으로, 도 8(a)로부터 도 8(c)은 Cr/Ni/Au의 경우이며, 각각 성막 후 열처리 없음(As Depo.), 250℃, 400℃에서의 열처리 후의 시료이다. 이 금속 적층 형태의 경우, Ga 극성면에 대해서는 As Depo. 상태로부터 400℃ 사이에서 양호한 직선성을 나타내고, 접촉 저항도 충분히 작은 것을 알 수 있다. 그렇지만, N 극성면에 대해서는 정류성을 나타내고, 400℃까지의 열처리에서는 오믹 특성이 열화 하고 있다. 반극성면 상에서는, As Depo.상태에서는 직선성을 나타내지만 접촉 저항은 Ga 극성면에 비해 큰 것을 알 수 있다. 또 250℃, 400℃에서의 열처리로 오믹 특성이 열화 하는 것을 알 수 있다. 또한, 반극성면에서의 전류-전압 특성은, Ga 극성면과 N 극성면의 경우의 사이가 되고 있다.
한편, Ti/Ni/Au의 경우, 반극성면 상에서는 도 8(d)에 나타낸 바와 같이 As Depo. 상태에서 양호한 직선성을 얻을 수 있어, 양호한 오믹 특성을 나타낸다. 250℃에서의 열처리 후에 있어서도 도 8(e)에 나타낸 바와 같이 어느 정도의 직선성이 얻어지고 있다. 일반적으로 내열 온도가 높은 실리콘계의 수지 봉지 패키지에서의 내열 온도는 150℃ 정도이기 때문에, 소자가 150℃ 이상에서 사용되는 것은 드물고, 전극으로서의 실용성에는 문제없는 레벨이라고 판단된다. 예를 들면, 도 8(d)에서부터 도 8(f)에 나타낸 바와 같이, Ga 극성면 상에서는 정류성이 있어 양호한 오믹 특성은 얻을 수 없다. 또 N 극성면 상의 경우는 Ga 극성면 상의 경우에 비하면 저항값은 작기는 하지만, 반극성면 상의 그것과 비교하면 오믹 특성은 뒤떨어지는 것을 알 수 있다. 오히려, n측 전극의 형성은 리프트 오프 후의 최종 단계에서 실시하기 때문에, n측 전극 형성 후에 소자에 열을 가하지 않으면 안 되는 필연성은 없다. 그 때문에, 예를 들면 As Depo에서부터 250℃까지의 범위에서 오믹 특성을 얻을 수 있는 것이 실용상 바람직하고, 보다 고온인 예를 들면 400℃의 열처리를 하지 않으면 오믹 특성을 얻을 수 없는 금속 구성에서는, n측 전극보다 전에 형성된 예를 들면 p측 전극이나 접합부에서의 확산이나, 지지 구조부에 이용한 Cu와 III족 질화물 반도체와의 사이의 열팽창 계수 차에 기인하는 박리 등의 문제 등이 발생하기 때문에 적합하지 않다.
또한, TLM법에 따라 As Depo.에서의 컨택트 저항 ρc를 산출했는데, Cr/Ni/Au를 이용했을 경우(도 8(a))는, Ga면에 대해서 양호한 오믹 접촉을 얻을 수 있고, 컨택트 저항은 4×10-4Ω·㎠이었다. 한편, Ti/Ni/Au(도 8(d))을 이용했을 경우에는, 반극성면에 대해서만 양호한 오믹 접촉을 얻을 수 있고, 컨택트 저항은 2×10-4Ω·㎠이며, 컨택트 저항도 낮은 값을 나타냈다.
이와 같이, Ga 극성면에 있어서는, 한쪽의 전극 재료(Cr/Ni/Au)를 이용했을 경우에서만 양호한 오믹 특성(작은 컨택트 저항 Rc)을 얻을 수 있고, N 극성면에 있어서는, 어느 쪽의 전극 재료에 의해서 양호한 오믹 특성을 얻을 수 없었다. N 극성면에 있어서는, As Depo. 상태로 Ti/Ni/Au에 직선성을 얻을 수 있지만, 저항값은 반극성면 상의 것보다 크고 실용적이지 않다. 이것들에 대해서, 반극성면에 있어서 Ti/Ni/Au를 이용했을 경우에는, 가장 작은 컨택트 저항값이 얻어지고 있다. 표 1에, 이것들 일련의 시료에 대한 컨택트 저항 ρc를 나타낸다. 또한, 반드시 모든 시료에서 직선성이 얻어지는 것은 아니기 때문에 전류 값이 20 mA의 경우의 저항값으로부터 산출하고 있다.
Figure pct00001
이 결과로부터, 질소 극성면에 대해서 이방성 에칭을 실시하는 것에 의해서 반극성면으로 구성되는 요철을 형성하고, 이 위에 전극을 구성하는 것으로써, 오믹 접촉을 취하는 것이 용이해진다. 이 때문에, 예를 들면 도 1(g)에 나타내는 구조의 반도체 장치에 있어서, 전극(12)을 Ti/Ni/Au를 이용했을 경우에는, 컨택트 저항을 작게 할 수 있으므로, 순방향 구동 전압 Vf를 저감할 수 있다. 또한, 예를 들면 도 5(k)에 나타내는 구조의 반도체 장치에 있어서, n측 제1 전극(42)을 Ga 극성면에 대해서 양호한 오믹 컨택트를 형성할 수 있는 Cr/Ni/Au로 구성할 수 있다. n측 제2 전극(48)으로서 Ti/Ni/Au를 이용했을 경우에는, 특히 컨택트 저항을 작게 하는 것이 가능하기 때문에, n측 전극의 면적을 작게 하여 발광소자의 고효율화를 도모할 수 있다. 또한, 소자 면적이 0.25 ㎟ 이상인 대형 반도체 장치에 있어서는, 소자 내에 흐르는 전류 밀도를 균일화시키기 위해서, 소자 외부와의 접속을 위한 본딩 패드부 혹은 범프부 뿐만 아니라, 보조적인 분산 전극을 설치하는 것이 일반적이다. 그 경우, n측 제1 전극(42)을 주간(主幹)의 분산 전극, n측 제2 전극(48)을 보조적인 분산 전극으로 할 수도 있다. 그 경우도, 소자 표면의 전극 면적을 작게 할 수 있으므로, 전극에 의한 광 차폐가 저감되어 발광소자의 고효율화를 도모할 수 있다. 또, 도 10에 나타낸 바와 같이 제1 전극과 제2 전극 레이아웃의 조합이나 변형이 가능하다.
또, 상기의 실시예에서는 GaN를 이용했지만, Al0 .7Ga0 .3N에 대해서도 동일한 결과를 얻을 수 있었다. 이와 같이, III족으로서 Al를 시작해 B나 In을 포함하는 것이나, 다른 n형 도펀트를 이용했다고 해도, 동일한 구성을 이용하는 것이 가능하다.
n형 질화물 반도체의 오믹 전극으로서 Ti/Al전극을, Ga 극성면, 질소 극성면 및 반극성면에 형성했다. Ti 및 Al의 막 두께는 각각 20 nm, 300 nm로 했다. 그 이외는, 실시예 1과 동일한 방법으로 제작했다. As Depo. 상태에서 Ga 극성면, 질소 극성면 및 반극성면의 어느 것도 전류-전압 특성은 양호한 직선 관계를 얻을 수 있고, 오믹 특성은 양호했다. 다만, 컨택트 저항값 ρc는 Ga 극성면에서 6×10-5Ω·㎠, 질소 극성면에서는 4×10-4Ω·㎠, 반극성면에서는 6×10-4Ω·㎠ 이고, 질소 극성면과 반극성면에서는 Ga 극성면보다 약 1자리수 크고, 반극성면이 가장 저항이 높았다. 250℃의 열처리 후의 평가에서는, Ga 극성면의 시료로 컨택트 저항값이 1×10-3Ω·㎠, 질소 극성면에서 6×10-3Ω·㎠, 반극성면에서는 5×10-3Ω·㎠이며, 컨택트 저항의 값이 상승하는 것과 동시에, Ga 극성면은 오믹성을 가지고 있었지만, 질소 극성면과 반극성면 상의 것은 직선성이 무너져 오믹성을 잃었다. 이상으로부터, Ti/Al 전극은, Ga 극성면에 대해서 오믹 전극재로서 실용에 제공할 수 있는 것이 재확인되었다. 그렇지만 이 전극을 도 5(k)에 나타내는 구조의 반도체 장치에 있어서, n측 제1 전극(42)으로서 이용했을 경우, 관통 구멍(孔)을 형성할 때의 드라이 에칭에 있어서, Ti는 Ni에 비해 에칭되기 쉽기 때문에, 에치 스톱의 재현성이 부족함과 동시에, 대기중의 프로세스 중에 생긴 Al 표면의 산화막이 n측 제2 전극(48)과의 접촉 저항에 악영향을 주어 고저항화하기 쉬운 것이 판명되었다. 또, Ti/Al 전극을 질소 극성면이나 반극성면에 적용했을 경우는, Ti/Ni/Au를 반극성면에 적용했을 경우에 비해 저항값에서 뒤떨어져, 더욱 내열성의 문제가 있다는 것을 알았다.
따라서, 종래 Ga 극성면에 이용되고 있는 Ti/Al계 전극은, 도 5(k)에 나타낸 바와 같은 구조의 Ga 극성면측에는 적합하지 않다는 것을 알았다. 그리고, 이상과 같이, 특히 Ti/Ni/Au 전극은, 반극성면 상에 n측 전극을 형성하는 경우에 있어서 양호한 오믹 접촉을 가지고, 이 전극을 이용해 성장용 기판을 제거한 측에 양호한 n측 전극을 가지는 반도체 장치를 제작할 수 있는 것이 나타났다.
11, 92 n형 GaN층(n형 III족 질화물 반도체층)
12, 94 n측 전극(전극)
13 p형 GaN층(p형 III족 질화물 반도체층)
14, 44, 95 p측 전극
20 사파이어 기판(성장용 기판)
21, 96 리프트 오프층
31, 45 캡 메탈
32, 46 동 블록
41 홈
42 n측 제1 전극(전극)
43 절연층
47 컨택트 구멍
48 n측 제2 전극(전극)

Claims (13)

  1. n형 III족 질화물 반도체층과, 상기 n형 III족 질화물 반도체층의 표면에 오믹 접촉하는 전극을 구비하는 반도체 장치로서:
    상기 표면은 반극성면인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반극성면은｛10-1-1｝면군(面群)으로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 표면은 n형 III족 질화물 반도체의 질소 극성면을 이방성 화학 에칭하는 것에 의해서 형성되고, 상기 n형 III족 질화물 반도체 장치의 표면은 상기 반극성면으로 구성된 요철(凹凸)을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 n형 III족 질화물 반도체층은 에피택셜 성장에 의해서 성장용 기판 상에 형성된 단결정이고,
    상기 질소 극성면은, 에피택셜 성장 후에 상기 n형 III족 질화물 반도체층과 상기 성장용 기판을 분리하는 것에 의해서 얻어지는 상기 성장용 기판 측의 면인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전극은 상기 n형 III족 질화물 반도체층의 반극성면에 티탄(Ti), 니켈(Ni), 금(Au)이 순차 적층된 구성을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전극으로부터 상기 표면에 있어서의 주면(主面)과 수직 방향으로 전류가 흘러가 동작하는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전극이 상기 n형 III족 질화물 반도체층에 있어서의 한쪽의 주면측에서 반극성면으로 구성된 표면 상에 형성되고, 또 상기 전극과 연결된 다른 전극이 상기 n형 III족 질화물 반도체층에 있어서의 다른 한쪽의 주면측에 형성된 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 다른 전극은 상기 III족 질화물 반도체에 있어서의 Ga 극성면측에서 형성된 리세스 구조의 저면에 형성된 것을 특징으로 하는 반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 다른 전극은 니켈(Ni)을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제7항 또는 제8항에 있어서,
    상기 다른 전극은 크롬(Cr), 니켈(Ni), 금(Au)이 순차 적층된 구성을 구비하는 것을 특징으로 하는 반도체 장치.
  11. n형 III족 질화물 반도체층이 이용되는 반도체 장치의 제조 방법으로서:
    상기 n형 III족 질화물 반도체층을 성장용 기판 상에 에피택셜 성장시키는 성장 공정과,
    상기 n형 III족 질화물 반도체층과 상기 성장용 기판을 분리해, 상기 n형 III족 질화물 반도체층에 있어서의 상기 성장용 기판 측의 면을 노출시키는 리프트 오프 공정과,
    상기 n형 III족 질화물 반도체층에 있어서의 상기 성장용 기판 측의 면에 대해서 이방성 화학 에칭을 실시하는 것에 의해, 상기 n형 III족 질화물 반도체층에 있어서의 상기 성장용 기판 측의 면에서 반극성면이 노출한 표면을 형성하는 표면 에칭 공정과,
    상기 표면 상에 전극을 형성하는 전극 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 표면 에칭 공정에 있어서의 이방성 에칭은 알칼리성 용액을 이용한 웨트 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 성장 공정에 있어서, 상기 n형 질화물 반도체층은 리프트 오프층을 개재시켜 상기 성장용 기판 상에 형성되고,
    상기 리프트 오프 공정에 있어서, 상기 리프트 오프층을 선택적으로 에칭하는 것에 의해, 상기 n형 III족 질화물 반도체층과 상기 성장용 기판을 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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