JP2007273844A - 半導体素子 - Google Patents

Abstract

【課題】ＧａＮ系半導体の窒素面上に、コンタクト抵抗の低いｎ電極を形成する。
【解決手段】ＧａＮ基板上に形成された半導体レーザ素子においてＧａＮ基板の窒素面を研磨して薄片化する。その後、Ｎ面にｎ電極形成の前処理、たとえば、ＩＣＰ装置によるプラズマ処理を加える。このとき、前処理条件を適切に設定することで、面の表面粗さのＲＭＳを、６０ｎｍ以下とする。
【選択図】図１

Description

本発明は、ＧａＮ系半導体におけるｎ電極のコンタクト抵抗を低減する技術に関する。

ＧａＮ系半導体は、高耐圧、高速電子デバイスのほか、青色または白色ＬＥＤ、青紫色レーザなどの発光素子に用いられる重要な材料である。ＧａＮ系半導体のｎ型コンタクト抵抗を低減することで、素子の動作電圧を低減し、高効率な素子、たとえば、高出力かつ高信頼性の青紫色レーザが実現可能となる。

ＧａＮ系半導体素子において、高効率動作および高信頼性を実現するためには、ｎ電極における電圧降下を低く保つ必要がある。そのために、高い熱的安定性を持ち、コンタクト抵抗が低いｎ電極が必要である。従来、ＧａＮ系半導体素子には六方晶ＧａＮ系結晶が用いられ、そのＧａ面に対して幅広く電極技術の開発がなされてきた（例えば、特許文献１参照）。

一方、近年、ｎ型導電性の六方晶ＧａＮ基板のＮ面や、Ｒ面サファイア基板上Ｒ面ＧａＮなど、Ｇａ面以外の面を用いたＧａＮ系素子の研究開発が行われつつある。これは、たとえば、Ｇａ面にｐ電極を、反対側のＮ面にｎ電極を有するＧａＮ系青紫色レーザでは、Ｇａ面にｐおよびｎ電極の両方を有する場合にくらべてチップサイズを低減できるほか、プロセスが簡便となりコスト削減が可能となるなど、Ｇａ面以外の面を活用することで、新しいデバイス構成や機能が実現できるためである。

この、Ｎ面にｎ電極を有するＧａＮ系青紫色レーザとしては、例えば、特許文献２や特許文献３に記載されたものが知られている。

特許文献２には、研磨されたＧａＮ基板の裏面を反応性イオンエッチングによりエッチングして清浄化を行って鏡面とし、さらにＡｌを含む電極を形成することが記載されている。

特許文献３には、ＧａＮ基板の裏面を研磨して裏面の凹凸を平均３０ｎｍ以下、例えば１ｎｍとし、さらにその上にＴｉ／Ａｌ電極を形成することが記載されている。
特開平７−４５８６７号公報 特開２００４−６７１８号公報 特開２００２−１８５０８５号公報

ところで、ＧａＮ系半導体素子を実装するにあたり、半導体素子にワイヤボンディングを施すことや、サブマウントに載置することが行われる。その際、ＧａＮ基板の裏面側に半田づけを行う。この半田づけ工程は通常半田が融解する温度以上で行われるが、半田の融点が通常のＧａＮ系半導体素子のプロセス温度（結晶成長やｐ型アニール技術）よりも低いために、この半田づけの際の熱の影響については考慮が払われていなかった。

本願発明者らは、ＧａＮ基板のＮ面にｎ電極を形成した場合、Ｇａ面にくらべてコンタクト抵抗が高く、また、コンタクト抵抗の耐熱性が劣る（熱処理を行うとコンタクト抵抗が上昇する）という課題を見いだし、その課題に対し様々な対策を講じた。本願発明は、これらの対策を通じて得られた知見によりなされたものである。

発明者は、Ｎ面にｎ電極を形成する場合、これらの面の表面平坦性を高めれば、電極のコンタクト抵抗を低くできることを見出した。すなわち、表面平坦性を高めれば、後に高い温度で熱処理を行っても、コンタクト抵抗を許容範囲内に収めることができる。

本発明の第１の半導体素子は、六方晶窒化ガリウム（ＧａＮ）系結晶からなり、窒素（Ｎ）面の表面を有する半導体基板と、前記半導体基板のうち前記窒素面が露出する部分に形成されたｎ型導電性領域と、前記ｎ型導電性領域における前記窒素面の少なくとも一部の表面上に形成されたｎ電極とを備え、前記ｎ型導電性領域と前記ｎ電極との界面における前記窒素面の表面粗さの平均平方根（Root Mean Square，ＲＭＳ）が６０ｎｍ以下である。

このように、平均平方根が６０ｎｍ以下であれば、ｎ電極を形成した後に２００℃程度の温度で熱処理を行っても、ｎ型導電性領域とｎ電極との間のコンタクト抵抗を許容範囲内に収めることができる。

本発明の第１の半導体素子において、前記ｎ電極のうち前記ｎ型導電性領域と接する面と反対側の面の上は、ＰｂＳｎ半田を介してサブマウントに接着されていてもよい。

本発明の第１の半導体素子において、前記平均平方根が２０ｎｍ以下であってもよい。この場合には、３００℃程度の温度で熱処理を行っても、コンタクト抵抗を許容範囲内に収めることができる。

この場合には、前記ｎ電極のうち前記ｎ型導電性領域と接する面と反対側の面の上は、ＡｎＳｎ半田を介してサブマウントに接着されていてもよい。

本発明の第１の半導体素子において、前記半導体基板のうち前記ｎ型導電性領域における前記窒素面には、前記平均平方根が６０ｎｍ以下の領域と６０ｎｍより大きい領域とが存在し、前記ｎ電極は、前記ｎ型導電性領域における前記窒素面のうち、前記平均平方根が６０ｎｍ以下の領域の上を含む領域に形成されていてもよい。

この場合には、前記ｎ型導電性領域の前記窒素面において、前記平均平方根が６０ｎｍ以下の領域は、前記ｎ型導電性領域における前記窒素面の全体のうちの１０％よりも大きくてもよい。

また、前記半導体基板のうち前記ｎ型導電性領域における前記窒素面には段差が形成され、前記段差の下側の淵に沿って前記平均平方根が６０ｎｍより大きい領域が形成され、前記段差の下側の淵から離れた領域に前記平均平方根が６０ｎｍ以下の領域が形成されていてもよい。

本発明の第１の半導体素子において、前記ｎ電極が、Ｔｉ膜と、前記Ｔｉ膜上に形成されたＰｔ膜とを含んでいてもよい。

本発明の第１の半導体素子において、前記ｎ電極がＶを含んでいてもよい。

なお、Ｎ面において、特に大きな凹凸、例えば、低密度に分布する径または高さが大きい突起や、研磨傷が存在する場合には、ＲＭＳは、これらの凹凸や突起を含まずに見積もるものとする。

本発明の半導体素子によると、コンタクト抵抗を許容範囲内に収めることができる。

（第１の実施形態）
以下に、第１の実施形態にかかる半導体素子およびその製造方法について、ＧａＮ系材料を用いる青紫色レーザを例として説明する。

図１は、本発明の第１の実施形態における青紫色レーザをサブマウントに実装した構造を示す断面図である。なお、図１において、外見上の細かな凹凸などの図示は省略している。

図１に示すように、本実施形態の半導体素子は、ｎ−ＧａＮ基板１と、ｎ−ＡｌＧａＮクラッド層２と、ＩｎＧａＮ量子井戸活性層（ＱＷ）３と、ｐ−ＡｌＧａＮオーバーフロー抑制層（ＯＦＳ）４と、ｐ−ＡｌＧａＮ超格子（ＳＬｓ）クラッド層５とがこの順に積層された構造を有する。

ｐ−ＡｌＧａＮ超格子（ＳＬｓ）クラッド層５の一部は、他の領域よりも突出した形状で形成されており、この部分の上にはｐ−ＧａＮコンタクト層６が形成されている。ｐ−ＡｌＧａＮ超格子（ＳＬｓ）クラッド層５の一部およびｐ−ＧａＮコンタクト層６から構成される凸部は、ストライプ状の平面形状で形成され、導波路として機能する。ｐ−ＧａＮコンタクト層６の上にはＰｄ／Ｐｔ−ｐ電極８が形成されている。そして、ｐ−ＡｌＧａＮ超格子（ＳＬｓ）クラッド層５のうち導波路以外の領域の上は、ＳｉＯ₂絶縁膜７により覆われている。ＳｉＯ₂絶縁膜７およびＰｄ／Ｐｔ−ｐ電極８の上はＴｉ／Ｐｔ／Ａｕ配線電極９により覆われている。Ｔｉ／Ｐｔ／Ａｕ配線電極９の上には、Ａｕパッド電極１０が形成されている。

一方、ｎ−ＧａＮ基板１の下面上には、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２が形成されている。Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２の下には、ＰｂＳｎ半田１３およびＡｌＮサブマウント１４がこの順に形成されている。

図１において、ｎ−ＧａＮ基板１の上面はＧａ面であり、下面はＮ面である。図１に示す半導体素子は、ＰｂＳｎ半田１３によりＡｌＮサブマウント１４へと実装を行った、表裏面電極形の青紫色レーザである。

本実施形態の半導体素子において、ｎ−ＧａＮ基板１のＮ面（下面）におけるＲＭＳは６０ｎｍ以下である。なお、図１には、ｎ−ＧａＮ基板１の下面上に凹凸を示している。この凹凸は、Ｎ面上の一部に凹凸が形成されている様子をわかりやすくするために示すものであり、このサイズは実際のものとは異なっている。

図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体素子の製造工程を示す断面図である。本実施形態の半導体素子の製造方法では、まず、ｎ−ＧａＮ基板１の上に、たとえば有機金属気相成長法（Metalorganic Chemical Vapor Deposition:MOCVD）により、ｎ−ＡｌＧａＮクラッド層２、ＩｎＧａＮ量子井戸活性層３、ｐ−ＡｌＧａＮオーバーフロー抑制層４、ｐ−ＡｌＧａＮ超格子クラッド層５およびｐ−ＧａＮコンタクト層６を順次成長させる。その後、たとえばプラズマＣＶＤ法により、導波路形成のために、ストライプ状のＳｉＯ₂膜１１をｎ−ＧａＮ基板１の上に形成する。その後、ＳｉＯ₂膜１１をマスクとして、たとえば誘導結合プラズマ（ＩＣＰ）ドライエッチングを行うことにより、ストライプ形状（リッジストライプ）を作成する（図２（ａ））。

その後、たとえばプラズマＣＶＤ法により、ＳｉＯ₂絶縁膜７を再度基板上面（Ｇａ面）側に成膜し、フォトリソグラフィーによって、ＳｉＯ₂絶縁膜７のうち導波路の上を覆う部分を除去する。これにより、ＳｉＯ₂膜７に、導波路を露出する窓を形成する。さらに、フォトリソグラフィーによるリフトオフと、たとえばＥＢ蒸着装置を用いることにより、導波路の上に、Ｐｄ／Ｐｔ−ｐ電極８を形成する（図２（ｂ））。

その後、フォトリソグラフィーと、たとえばＥＢ蒸着装置を行うことにより、Ｔｉ／Ｐｔ／Ａｕ配線電極９およびＡｕパッド電極１０を形成する（図２（ｃ））。

次に、へき開による共振器形成が可能となるように、ダイヤモンド研磨粉を用いた機械的な研磨により基板Ｎ面（下面）を研磨する。

その後、Ｎ面にｎ電極を形成する前の前処理、たとえば、ＩＣＰ装置によるプラズマ処理（前処理）を加える。この前処理によりＮ面上に凹凸が生じる。前処理条件を適切に設定することで、面の表面粗さのＲＭＳを６０ｎｍ以下とする。ＲＭＳを６０ｎｍ以下とするためには、例えばＩＣＰプラズマ処理において、通常１００Ｗ程度であるプラズマ誘起のためのＲＦ出力を３００Ｗに、通常１０Ｗ程度であるイオン引き込みのためのＲＦ出力を５０Ｗ程度以上にまで高めればよい。このようにプラズマ出力を増すことにより、ＲＭＳを低減させることができる。

その後、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２を、たとえばＥＢ蒸着装置を用いて成膜する（図２（ｄ））。なお、ここで「／」の表示は、「／」の左側の材料が先に形成され、「／」の右側の材料が後に形成されることを意味する。例えば、図２（ｄ）の裏面ｎ電極１２についてはＴｉ／Ｐｔ／Ａｕと標記したが、これはＴｉ、Ｐｔ、Ａｕの順に電極が形成されることを意味する。

次に、ウェハを、たとえば共振器方向（図２において紙面に垂直な方向）に５００μｍ、横方向（図２において紙面に平行な方向）に３００μｍの長さにへき開してチップを形成する。さらに、チップを、窒化アルミニウム（ＡｌＮ）製のサブマウント１４に、ＰｂＳｎ半田１３を用いて接着する（図２（ｅ））。ここで、サブマウント１４は両側金属によりコーティングされている。このとき、ＰｂＳｎ半田の融点が約２００℃であることから、２００℃程度の熱がｎ電極に加わる。

発明者は、前処理後のＧａＮ系半導体表面を原子間力顕微鏡（ＡＦＭ）およびレーザ干渉顕微鏡を用いて観察した。これにより、前処理後のＮ面に凹凸が形成されていることがわかった。

図３（ａ）は、ＲＭＳが６０ｎｍよりも大きい場合のＧａＮ系半導体の表面を示す図であり、図３（ｂ）は、ＲＭＳが６０ｎｍよりも大きい場合に、ＧａＮ系半導体の上に電極を形成した状態を示す図である。図３（ａ）、（ｂ）に示すように、ＲＭＳが６０ｎｍよりも大きい場合には、Ｎ面の全体に凹凸が形成されている。

一方、図４（ａ）は、ＲＭＳが６０ｎｍ以下の場合のＧａＮ系半導体の表面を示す図であり、図４（ｂ）は、ＲＭＳが６０ｎｍ以下の場合に、ＧａＮ系半導体の上に電極を形成した状態を示す図である。図４（ａ）、（ｂ）に示すように、ＲＭＳが６０ｎｍ以下の場合、Ｎ面の一部のみに凹凸が形成され、他の領域には平坦な面が露出する。

発明者は、ＲＭＳの異なるＧａＮ基板を用いてコンタクト抵抗を測定した。図５は、コンタクト抵抗と、電極形成後の熱処理温度との関係を示すグラフ図である。図５に示す測定結果は、ｎ−ＧａＮ基板１のＮ面をプラズマ処理し、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２を形成した後に、様々な温度で熱処理を行うことにより得られた。

図５より、いずれのプロファイルにおいても、熱処理を行わない場合（熱処理温度が０℃の場（ａｓ−ｄｅｐｏｓｉｔｅｄ）でのコンタクト抵抗が低いことがわかる。さらに、ＲＭＳを小さくすることで、コンタクト抵抗が上昇する温度が高くなる（耐熱性が増す）ことが分かる。

発明者の解析結果より、ＲＭＳが６０ｎｍ以下である場合、２００℃の熱処理を行っても、コンタクト抵抗の値を許容範囲内とできることが分かった。

なお、本実施形態において、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２におけるＴｉの厚みを２０ｎｍ、より望ましくは１０ｎｍ以下とすると、ｎ電極形成面のＲＭＳを６０ｎｍ以下とした場合において、コンタクト抵抗を低くする効果がより一層顕著となる。

また、本実施形態では、半田材料としてＰｂＳｎを記載したが、接着温度が２００℃程度までの材料であれば、他の材料を用いてもかまわない。

さらに、本実施形態では、ｎ電極１２がサブマウント１４に接し、ｐ電極８がｎ−ＧａＮ基板１をはさんでｎ電極１２と対向するジャンクションアップ構成について記載したが、ｐ電極がサブマウントに接するジャンクションダウン構成であってもよい。

（第２の実施形態）
以下に、第２の実施形態にかかる半導体素子およびその製造方法について、ＧａＮ系材料を用いる青紫色レーザを例として説明する。

図６は、本発明の第２の実施形態における青紫色レーザをサブマウントに実装した構造を示す断面図である。本実施形態の半導体素子のうち第１の実施形態と異なる点は、ＡｌＮサブマウント１４とｎ−ＧａＮ基板１との接着に、ＰｂＳｎ半田ではなくＡｎＳｎ半田１５を用いている点である。ＡｎＳｎは、環境に対する負荷の小さな材料として注目されている。それ以外の構造は第１の実施形態と同様であるため、その説明を省略する。

次に、本実施形態における半導体素子の製造方法について説明する。本実施形態において、リッジストライプ形成から裏面研磨までの工程は、第１の実施形態と同様である（図２（ａ）〜（ｃ）参照）。ｎ−ＧａＮ基板１の裏面を研磨した後、第１の実施形態と同様に前処理を施すが、このとき、前処理条件を適切に設定することで、前処理後の表面粗さのＲＭＳを、２０ｎｍ以下とする。その後、ｎ−ＧａＮ基板１の裏面に、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２を、たとえばＥＢ蒸着装置を用いて成膜する（図７）。

次に、ウェハを、たとえば共振器方向（図２において紙面に垂直な方向）に５００μｍ、横方向（図２において紙面に平行な方向）に３００μｍの長さにへき開する。その後、窒化アルミニウム（ＡｌＮ）製のサブマウント１４（図６に示す）に、ＡｎＳｎ半田１５を用いて接着する。ＡｎＳｎは、ＰｂＳｎに比べて共晶温度がおよそ１００℃高く３００℃程度であることから、実装時の熱負荷によるｎ電極のコンタクト抵抗が上昇しやすい。図５に示すように、ＲＭＳが５０ｎｍのプロファイルでは、２００℃程度の温度で熱処理を行うと抵抗値が急激に増大しているのに対し、ＲＭＳが１６ｎｍのプロファイルでは、３００℃程度の温度で熱処理を行っても、抵抗値が低く保たれている。

発明者の解析によると、プラズマ処理後のＲＭＳを２０ｎｍよりも小さくすることで、３００℃の熱処理を加えた後のコンタクト抵抗を低く保つことが可能となることがわかった。この原因は明らかではないが、ＲＭＳを小さくすることによりコンタクト抵抗を小さくすることができる効果が、ＲＭＳを２０ｎｍよりも小さくすることにより顕著になっているためと考えられる。さらに、５００℃程度の温度で熱処理を行ってもコンタクト抵抗を許容範囲内に収めるためには、ＲＭＳを５ｎｍよりも小さくすればよいことがわかった。

なお、本実施形態において、Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極１２におけるＴｉの厚みを２０ｎｍ、より望ましくは１０ｎｍよりも小さくすると、ｎ電極形成面のＲＭＳを２０ｎｍ以下とした場合において、コンタクト抵抗を低くする効果がより一層顕著となる。

また、本実施形態では、半田材料としてＡｎＳｎを記載したが、接着温度が３００℃程度までの材料であれば、他の材料を用いてもかまわない。

さらに、本実施形態では、ｎ電極１２がサブマウント１４に接し、ｐ電極８がｎ−ＧａＮ基板１をはさんでｎ電極１２と対向するジャンクションアップ構成について記載したが、ｐ電極がサブマウントに接するジャンクションダウン構成であってもよい。

（その他の実施形態）
上述の２つの実施形態では、六方晶ＧａＮ系半導体の一例としてＧａＮを基板に用いる場合について説明した。しかしながら、本発明は、他のＧａＮ系半導体、例えば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化ボロン（ＢＮ）やそれらの混晶にも適用することができる。

また、上述の２つの実施形態では、ｎ電極材料としてＴｉ／Ｐｔ／Ａｕを用いる場合について説明した。Ｔｉ／Ｐｔは、酸化されやすい材料であるＡｌを含まないことから、これを電極として用いた場合には、経時劣化を抑制することができる。ここで、発明者の検討によれば、Ｔｉ／Ｐｔを、ＲＭＳが６０ｎｍよりも大きいＧａＮ系半導体Ｎ面に形成すると、コンタクト抵抗が、Ｎ面にＴｉ／Ａｌを形成した場合よりも高くなる。一方、Ｔｉ／Ｐｔを、ＲＭＳが６０ｎｍ以下のＧａＮのＮ面に形成すると、コンタクト抵抗は、Ｎ面にＴｉ／Ａｌを形成した場合と同等にまで低下する。すなわち、ｎ電極にＴｉ／Ｐｔを用いる場合、ｎ電極形成面のＲＭＳを６０ｎｍ以下とすることで、コンタクト抵抗を、Ｔｉ／Ａｌと同等の水準にまで低減することが可能となる。

なお、本発明では、ｎ電極として、Ｔｉ／Ｐｔ以外の材料を用いてもよい。つまり、ｎ型ＧａＮ系半導体に対してコンタクト電極となる材料であれば、他の材料からなる電極を用いてもよい。図８は、Ｔｉ／Ａｌ系材料をｎ電極として用いた場合の、コンタクト抵抗と熱処理温度との関係を示すグラフ図である。図８に示すように、Ｔｉ／Ａｌ系電極においても、ＲＭＳを６０ｎｍ以下とすることで、コンタクト抵抗を低減することができる。

また、本発明では、ｎ電極がＶ（バナジウム）を含んでいてもよい。このＶは、基板に接して形成されていることが好ましい。発明者の検討によれば、Ｖを、ＲＭＳが６０ｎｍよりも大きいＧａＮ系半導体Ｎ面に形成すると、コンタクト抵抗が、Ｎ面にＴｉ／Ａｌを形成した場合に比べて高くなる。一方、Ｖを、ＲＭＳが６０ｎｍ以下のＧａＮのＮ面に形成すると、コンタクト抵抗は、Ｎ面にＴｉ／Ａｌを形成した場合と同等にまで低下する。すなわち、ｎ電極にＶを用いる場合、ｎ電極形成面のＲＭＳを６０ｎｍ以下とすることで、コンタクト抵抗を、Ｔｉ／Ａｌと同等の水準にまで低減することが可能となる。

また、上述の２つの実施形態では、半田としてＰｂＳｎまたはＡｎＳｎを用いる場合について説明した。しかしながら、本発明では、半田として次の表に示す材料を用いてもよい。これらの材料を用いた場合にも、ＲＭＳを６０ｎｍ以下とすることにより、本発明の効果を得ることができる。

また、発明者の解析結果より、Ｎ面において、ＲＭＳが６０ｎｍ以下の領域と、ＲＭＳが６０ｎｍよりも大きい領域が同時に存在する場合もあることがわかった。この場合には、ｎ電極を、ＲＭＳが６０ｎｍ以下の領域を含む領域の上に形成することが好ましい。

また、Ｎ面の上に、前処理に対して耐性を有する材料から成るマスクを形成した後に前処理を施すと、Ｎ面のうちマスクに近い部分に、マスクの形状に沿ってＲＭＳが６０ｎｍよりも大きな領域が形成され、マスクからおよそ１０μｍ程度離れた領域にＲＭＳが６０ｎｍ以下の領域が形成された。一方、マスクを形成せずに同条件の前処理を施すと、Ｎ面全体にＲＭＳが６０ｎｍよりも大きな領域が形成されやすいことがわかった。すなわち、マスクを用いて前処理を行うことにより、ＲＭＳが６０ｎｍ以下の領域を部分的に形成しやすくなるため、この領域の上に電極を形成すれば、コンタクト抵抗の低減が可能となる。

なお、Ｎ面に、ＲＭＳが６０ｎｍよりも大きい領域と６０ｎｍ以下の領域との両方が形成される場合には、ＲＭＳが６０ｎｍ以下の領域が全領域の少なくとも１０％以上を占めていることが好ましい。この場合には、他の領域のコンタクト抵抗が高い場合においても、全体としてのコンタクト抵抗を低く保つことが可能となるためである。

また、Ｎ面上に段差を形成した状態で前処理を行ってもよい。この場合には、段差の下側の淵に沿ってＲＭＳが６０ｎｍよりも大きい領域が形成され、下側の淵と高さが同じで淵から離れた領域のＲＭＳが６０ｎｍ以下となることがわかった。発明者の検討によれば、意図的に段差を設けることで、マスクを形成する場合と同様に、段差の形状に沿ってＲＭＳが６０ｎｍよりも大きな領域が形成され、段差からおよそ１０μｍ程度はなれた領域にＲＭＳが６０ｎｍ以下の領域が形成されることがわかった。一方、段差を形成せずに同条件の前処理を施すと、ＧａＮ系半導体Ｎ面全面にＲＭＳが６０ｎｍよりも大きな領域が形成されやすいことがわかった。すなわち、ＧａＮ系半導体のＮ面の一部をエッチングした後に前処理を施すことにより、ＲＭＳが６０ｎｍ以下の領域を部分的に形成しやすくなるため、この領域の上に電極を形成すれば、コンタクト抵抗の低減が可能となる。

なお、上述の２つの実施形態では、前処理としてプラズマ処理を行う場合について述べた。しかしながら、ＲＭＳを向上させるために、各種の酸やアルカリを用いてもよい。例えば、沸酸、硝酸、塩酸、硫酸、燐酸、水酸化ナトリウム若しくは水酸化カリウムまたはこれらの混合液を用いてもよい。

本発明にかかるＧａＮ系半導体素子は、低抵抗な光源や増幅素子として、高密度ディスクへの高速書き込みや、携帯電話基地局における高出力送信などに用いることができる。

本発明の第１の実施形態における青紫色レーザをサブマウントに実装した構造を示す断面図である。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体素子の製造工程を示す断面図である。 （ａ）は、ＲＭＳが６０ｎｍよりも大きい場合のＧａＮ系半導体の表面を示す図であり、（ｂ）は、ＲＭＳが６０ｎｍよりも大きい場合に、ＧａＮ系半導体の上に電極を形成した状態を示す図である。 （ａ）は、ＲＭＳが６０ｎｍ以下の場合のＧａＮ系半導体の表面を示す図であり、（ｂ）は、ＲＭＳが６０ｎｍ以下の場合に、ＧａＮ系半導体の上に電極を形成した状態を示す図である。 コンタクト抵抗と、電極形成後の熱処理温度との関係を示すグラフ図である。 本発明の第２の実施形態における青紫色レーザをサブマウントに実装した構造を示す断面図である。 第２の実施形態に係る半導体素子の製造工程のうちの一部を示す断面図である。 Ｔｉ／Ａｌ系材料をｎ電極として用いた場合の、コンタクト抵抗と熱処理温度との関係を示すグラフ図である。

符号の説明

１ ｎ−ＧａＮ基板
２ ｎ−ＡｌＧａＮクラッド層
３ ＩｎＧａＮ量子井戸活性層
４ ｐ−ＡｌＧａＮオーバーフロー抑制層
５ ｐ−ＡｌＧａＮ超格子クラッド層
６ ｐ−ＧａＮコンタクト層
７ ＳｉＯ₂絶縁膜
８ Ｐｄ／Ｐｔ−ｐ電極
９ Ｔｉ／Ｐｔ／Ａｕ配線電極
１０ Ａｕパッド電極
１１ ＳｉＯ₂膜
１２ Ｔｉ／Ｐｔ／Ａｕ裏面ｎ電極
１３ ＰｂＳｎ半田
１４ サブマウント

Claims (9)

1. 六方晶窒化ガリウム系結晶からなり、窒素面の表面を有する半導体基板と、
   前記半導体基板のうち前記窒素面が露出する部分に形成されたｎ型導電性領域と、
   前記ｎ型導電性領域における前記窒素面の少なくとも一部の表面上に形成されたｎ電極とを備え、
   前記ｎ型導電性領域と前記ｎ電極との界面における前記窒素面の表面粗さの平均平方根（Root Mean Square，ＲＭＳ）が６０ｎｍ以下である、半導体素子。
2. 請求項１に記載の半導体素子であって、
   前記ｎ電極のうち前記ｎ型導電性領域と接する面と反対側の面の上は、ＰｂＳｎ半田を介してサブマウントに接着されている、半導体素子。
3. 請求項１に記載の半導体素子であって、
   前記平均平方根が２０ｎｍ以下である、半導体素子。
4. 請求項３に記載の半導体素子であって、
   前記ｎ電極のうち前記ｎ型導電性領域と接する面と反対側の面の上は、ＡｎＳｎ半田を介してサブマウントに接着されている、半導体素子。
5. 請求項１〜４のうちいずれか１項に記載の半導体素子であって、
   前記半導体基板のうち前記ｎ型導電性領域における前記窒素面には、前記平均平方根が６０ｎｍ以下の領域と６０ｎｍより大きい領域とが存在し、前記ｎ電極は、前記ｎ型導電性領域における前記窒素面のうち、前記平均平方根が６０ｎｍ以下の領域の上を含む領域に形成されている、半導体素子。
6. 請求項５に記載の半導体素子であって、
   前記ｎ型導電性領域の前記窒素面において、前記平均平方根が６０ｎｍ以下の領域は、前記ｎ型導電性領域における前記窒素面の全体のうちの１０％よりも大きい、半導体素子。
7. 請求項５に記載の半導体素子であって、
   前記半導体基板のうち前記ｎ型導電性領域における前記窒素面には段差が形成され、前記段差の下側の淵に沿って前記平均平方根が６０ｎｍより大きい領域が形成され、前記段差の下側の淵から離れた領域に前記平均平方根が６０ｎｍ以下の領域が形成されている、半導体素子。
8. 請求項１〜７のうちいずれか１項に記載の半導体素子であって、
   前記ｎ電極が、Ｔｉ膜と、前記Ｔｉ膜上に形成されたＰｔ膜とを含む、半導体素子。
9. 請求項１〜８のうちいずれか１項に記載の半導体素子であって、
   前記ｎ電極がＶを含む、半導体素子。

Images