KR20130135997A - 전력 공급기 제어기 - Google Patents

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Abstract

예시적인 실시형태들은 전력 제어기에 대한 것이다. 방법은 비교기 출력 신호를 생성하기 위해 증폭된 오차 전압과 기준 전압의 합을 포함하는 합산 전압을 추정된 전압과 비교하는 단계를 포함할 수도 있다. 방법은 또한 비교기 출력 신호로부터 게이트 구동 신호를 생성하고, 추정된 전압을 생성하기 위해 전력단에 커플링된 신호를 필터링하는 단계를 포함할 수도 있다.

Description

전력 공급기 제어기{POWER SUPPLY CONTROLLER}
본 발명은 일반적으로 전력 공급기들에 관한 것으로, 좀더 구체적으로, 스위치 모드 전력 공급기의 제어기들에 관련된 시스템들, 디바이스, 및 방법들에 관한 것이다.
스위치 모드 전력 공급기 제어기와 관련해서, 부하 과도들로부터의 빠른 복구, 출력 필터 사이즈의 최소화, 및 간단한 구현이 극히 중요하다. 이러한 이슈들은 모바일 디바이스들, 소비자 전자기기들, 및 몇 와트에서 수백 와트까지 전력을 소비하는 다양한 다른 애플리케이션들을 제공하는 저전력, 고체적 시스템들에서 특히 중요하다. 종래의 히스테리시스 구현들은 큰 전류 스트레스, 뿐만 아니라 지나치게 큰 에너지 관성에 의해 야기되는 안정성 관련 문제들을 겪는다. 또한, 시간 최적 제어기들은 개선된 응답들을 초래하지만, 이러한 시스템들의 구현을 위해 요구되는 하드웨어는 목표로 하는 비용 민감형 시스템들에 있어서 지나치게 비싸다. 그 결과, 상당히 낮은 동적 응답을 보이고, 결과적으로 상당히 큰 필터링 컴포넌트들을 요구할지라도, 선형 제어 법칙들을 구현하는 펄스 폭 변조 (pulse-width modulated; PWM) 제어기들이 대부분 이용된다.
전력 공급기의 제어와 관련된 향상된 방법들, 시스템들, 및 디바이스들에 대한 필요성이 존재한다.
도 1 은 스위치 모드 전력 공급기의 블록 다이어그램이다.
도 2a 는 스위치 모드 전력 공급기 내의 종래의 제어기를 도시한다.
도 2b 는 스위치 모드 전력 공급기 내의 종래의 제어기를 도시한다.
도 3 은 본 발명의 일 예시적인 실시형태에 따른, 제어기에 커플링된 변환기를 도시한다.
도 4 는 본 발명의 일 예시적인 실시형태에에 따른, 제어기를 도시한다.
도 5 - 도 10 은 본 발명의 일 예시적인 실시형태에 따른, 제어기의 시뮬레이션 결과들을 도시한다.
도 11 은 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 파형들을 도시한다.
도 12 는 본 발명의 일 예시적인 실시형태에 따른, 제어기에 커플링된 벅 전력단과 연관된 파형들을 도시한다.
도 13 은 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 추가적인 파형들을 도시한다.
도 14 는 시간 오차를 도시한다.
도 15 는 본 발명의 일 예시적인 실시형태에 따른, 제어기에 커플링된 다른 변환기를 도시한다.
도 16 및 도 17 은 본 발명의 일 예시적인 실시형태에 따른, 제어기의 시뮬레이션 결과들을 도시한다.
도 18a 는 4 비트 쉬프트 레지스터에 기초한 의사 랜덤 데이터 생성기를 도시한다.
도 18b 는 지연 라인을 도시한다.
도 19a 는 정상 상태에서의 종래의 변환기와 연관된 파형들을 도시한다.
도 19b 는 종래의 변환기의 입력 전류의 스펙트럼을 도시하는 도안이다.
도 20a 는 반복되는 부하 과도 하의 종래의 변환기와 연관된 파형들을 도시한다.
도 20b 는 종래의 변환기의 입력 전류의 스펙트럼을 도시하는 도안이다.
도 21a 는 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 파형들을 도시한다.
도 21b 는 본 발명의 일 예시적인 실시형태에 따른, 제어기의 입력 전류의 스펙트럼을 도시하는 도안이다.
도 22a 는 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 추가적인 파형들을 도시한다.
도 22b 는 본 발명의 일 예시적인 실시형태에 따른, 제어기의 입력 전류의 스펙트럼을 도시하는 도안이다.
도 23 - 도 27 은 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 파형들을 도시한다.
도 28 은 비교기의 회로 다이어그램을 도시한다.
도 29 및 도 30 은 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 추가적인 파형들을 도시한다.
도 31 및 도 32 는 본 발명의 일 예시적인 실시형태에 따른, 제어기와 연관된 추가적인 파형들을 도시한다.
도 33 은 본 발명의 일 예시적인 실시형태에 따른, 제어기의 온 칩 구현의 블록 다이어그램을 도시한다.
도 34 는 본 발명의 일 예시적인 실시형태에 따른, 다른 방법을 도시하는 플로우차트이다.
첨부된 도면들과 관련하여 하기에서 제시된 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도되고, 본 발명이 실시될 수 있는 유일한 실시형태들을 나타내려고 의도하는 것은 아니다. 본 설명에 걸쳐 이용되는 용어 "예시적인" 은 "예, 사례, 또는 실례로서 기능하는" 을 의미하고, 반드시 다른 예시적인 실시형태들보다 더 선호되거나 유익한 것으로 이해될 필요는 없다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공하기 위한 목적으로 특정 세부사항들을 포함한다. 본 발명의 예시적인 실시형태들이 이러한 특정 세부사항들 없이 실시될 수도 있음이 당업자들에게 자명할 것이다. 일부 사례들에서, 공지의 구조들 및 디바이스들은, 본원에서 제시되는 예시적인 실시형태들의 신규성을 모호하게 하는 것을 피하기 위해 블록 다이어그램 형태로 도시된다.
도 1 은 전력단 (102) 및 제어기 (104) 를 포함하는 종래의 스위치 모드 전력 공급기 (switch-mode power supply; SMPS) (100) 를 도시한다. 당업자에 의해 이해될 것으로, 스위치 모드 전력 공급기들과 관련해서는, 부하 과도들로부터의 빠른 복구, 출력 필터 사이즈의 최소화, 및 간단한 제어기 구현이 극히 중요하다. 이러한 이슈들은 모바일 디바이스들, 소비자 전자기기들, 및 몇 와트에서 수백 와트까지 전력을 소비하는 다양한 다른 애플리케이션들을 제공하는 저전력, 고체적 시스템들에서 특히 중요하다.
선형 PI (proportional-integral) 또는 PID (proportional-integral-derivative) 제어 법칙들을 구현하는, 대부분 이용되는 전압 모드 펄스 폭 변조 (PWM) 제어기들에 대한 대안들로서, 개선된 과도 응답을 갖는 제어기를 개발하기 위한 다양한 해결책들이 제안되었다. 다시 말해, 각각, 단순화된 구현 및 개선된 부하 과도 응답 시간들을 초래하는 다양한 히스테리시스 (hysteretic) 및 시간 최적 제어기 아키텍쳐들이 알려졌다. 히스테리시스 제어기들은 적은 개수의 컴포넌트들로 빠른 과도 응답을 획득하기 위한 하드웨어 효율적인 해결책으로 증명되었다. 이러한 제어기의 실현은 보통 히스트레시스 비교기, 및 일부 경우들에서, 임계치 변동을 통해 또는 샘플링 레이트의 변동을 통해 행해질 수 있는 주파수 조절을 위한 추가적인 회로부를 요구한다. 종래의 히스테리시스 구현들의 주요 결점은 지나치게 큰 전류 스트레스, 반도체 스위치들 및 필터링 컴포넌트들의 과한 설계의 요구, 뿐만 아니라 지나치게 큰 에너지 관성에 의해 야기되는 안정성 관련 문제들이다.
또한, 단일 온 오프 스위칭 액션 (즉, 빠른 복구 시간) 으로 정상 상태를 달성할 희망을 가지고 근접 시간 최적 제어기들이 제안되었다. 초기에, 시간 최적 시스템들은 이차 스위칭 표면 (즉, 기하학적 제어 원리들) 을 이용하는 아날로그 해결책들로서 개발되었으며, 이는 또한 슬라이딩 모드 제어와 관련될 수 있다. 스위칭 표면 기반 제어기는 제어된 객체 (즉, 스위칭 전력 변환기) 의 (상태 값들의 가능한 조합들에 따라) 하나 이상의 상태 변수들에 대한 경로를 정의하고, 그에 따라 상태들이 그 경로를 따르도록 한다. 일차 스위칭 표면 제어기의 가장 간단한 예는 히스테리시스 제어기로서, 여기서 출력 전압의 상태는 비교기의 기준 값에 의해 좌우된다. 이차 시스템들에서, 출력 전압과 더불어, 인덕터 전류가 또한 종종 제어된다. 제어된 인덕터 전류는 직접적으로 측정되거나 출력 커패시터 전류 또는 전압을 측정함으로써 추정되는 것 중 어느 일방이다.
이차 스위칭 표면 기반 제어기들이 수해 전에 제안되었음에도 불구하고, 이차 스위칭 표면 기반 제어기들은 널리 채용되지 않았다. 이는 대부분이 그것들의 구현에 요구되는 알고리즘들의 복잡도로 인한 것으로, 제어기들이 저전력 dc-dc 변환기들에서 지배적인 아날로그 실현에 부적합하게 한다. 저전력 dc-dc 변환기들의 디지털 제어에서의 최근의 진전은 스위칭 표면 기반 제어기 프로토타입들의 개발을 가능하게 하여, 거의 시간 최적 응답을 초래한다. 동일한 진전이, 커패시터 충전 균형 원리에 기초하여, 시간 최적 응답을 획득하기 위한 대안적인 제어 알고리즘들의 개발을 또한 허용했다.
또한, 제시된 시간 최적 제어기들은 개선된 응답들을 초래하나 (즉, 출력 필터 사이즈를 대폭적으로 감소시킨다), 제시된 시간 최적 제어기들은 저전력 dc-dc 시스템들에서 널리 채용되지 않았다. 이러한 시스템들의 구현을 위해 요구되는 하드웨어가 목표로 하는 비용 민감 시스템들에 있어서 지나치게 비싸다. 그 결과, 도 2 에 도시된 PWM 제어기들 (106 및 108) 과 유사한 펄스 폭 변조 (PWM) 제어기들이 여전히 대부분 이용된다. 펄스 폭 변조 제어기들이 상당히 느린 동적 응답을 보이고, 결과적으로, 상당히 큰 필터링 컴포넌트들 (즉, 전력 인덕터 (L) 및 출력 커패시터 (C)) 를 요구할지라도, 구현의 간단함으로 인해 PWM 제어기들이 바람직한 해결책이다.
본원에 설명된 바와 같은 본 발명의 다양한 예시적인 실시형태들은 스위치 모드 전력 공급기 내의 제어에 대한 시스템들, 디바이스들, 및 방법들에 관한 것이다. 본 발명의 실시형태들은 많은 전력 변환 토폴로지들뿐만 아니라 신호들의 비선형 또는 스위칭된 모드 증폭에 적용가능함에 유의한다. 본원에 설명된 바와 같은 예시적인 실시형태들은 과도 응답 시간들을 개선시키는 (즉, 시스템 역학을 개선시키는) 하드웨어 효율적인 제어 해결책을 제공할 수도 있다. 일 예시적인 실시형태에 따른 제어기는 전압 모드 PWM 실현 또는 클래스 D 증폭을 위해 필요로하는 것과 비교할만하거나 심지어 보다 간단한 하드웨어로 구현될 수도 있다. 또한, 예시적인 실시형태들은 SMPS 전자기 간섭 (electromagnetic interference; EMI) 을 감소시킬 수도 있으며, 이는 수많은 잡음 민감형 애플리케이션들에서 극히 중요한 특징부일 수도 있다.
도 3 은 본 발명의 일 예시적인 실시형태에 따른, 제어기 (302) 및 전력단 (301) 을 포함하는 디바이스 (300) 를 도시한다. 본원에서 1 비트 제어기 지칭될 수도 있는 제어기 (302) 는 가산기 (304), 증폭기 (306), 가산기 (308), 비교기 (310), 프로그램가능 지연 라인 (312), 인버터 (134), 및 저역 통과 필터 (316) 를 포함한다. 예로서, 저역 통과 필터 (316) 는 일차 저녁 통과 필터를 포함할 수도 있다. 전력단 (301) 은 입력 전압 (Vbatt), 인덕터 (L), 커패시터 (C), 부하 (318), 제 1 트랜지스터 (MS) (즉, 메인 스위치), 제 2 트랜지스터 (SR) (동기 정류기), 게이트 구동기들 (320 및 322), 및 출력 전압 (Vout) 을 포함한다.
도 3 에 도시된 바와 같이, 가산기 (304) 는 기준 전압 (Vref) 및 출력 전압 (Vout) 각각을 수신하고, 이에 응답하여, 오차 신호 (E(t)) 를 출력하도록 구성된다. 증폭기 (306) 는 오차 신호 (E(t)) 를 증폭하도록 구성되며, 오차 신호는 그 다음에 가산기 (308) 에 의해 수신된다. 증폭기 (306) 는 디바이스 (301) 내의 오차를 감소시킬 수도 있음에 유의한다. 증폭기 (306) 는 오차가 애플리케이션에 의해 용인가능할 경우 생략될 수도 있음 (즉, 이득은 1 과 같다) 에 유의한다. 가산기 (308) 는 또한 기준 전압 (Vref) 을 수신하고, 이에 응답하여, 전압 (Vcmp) 을 출력하며, 전압 (Vcmp) 은 비교기 (310) 의 인버팅 입력부에 제공된다. 비교기 (310) 의 비 인버팅 입력부는 저역 통과 필터 (316) 로부터 출력되는 추정된 전압 (Vest) 을 수신하도록 구성된다. 비교기 (310) 로부터 출력된 신호 (b(t)) 는 프로그램가능 지연 라인 (312) 에 제공되고, 프로그램가능 지연 라인 (312) 의 출력은 인버터 (314) 에 제공된다. 인버터 (314) 는 저역 통과 필터 (316) 에 의해 수신되는 신호 (δ(t)) 를 전달하도록 구성된다.
프로그램가능 지연 라인 (312), 인버터 (314), 비교기 (310) 및 필터 (316) 는 전력단의 에뮬레이터 (313) 를 형성하는데, 여기서, 정상 상태에서, 필터 (316) 의 출력부에서의 신호 (즉, Vest) 는 출력 전압 (Vout) 과 실질적으로 동일하다. 이차 시스템인, 에뮬레이터 (313) 와 전력단 (301) 사이의 한 가지 차이는, 에뮬레이터 (313) 가 보다 낮은 순위의 역학을 가져, 추정된 전압 (Vest) 및 결과적으로 바람직한 기준 전압 (Vref) 에서 출력 전압 (Vout) 의 간소화된 조절을 허용한다는 것임에 유의한다. 항들의 조합을 나타내는 최종 식이 일관되게 있는 한 (즉, 인버팅된 부호와의 비교의 다른 입력에 하나의 항이 가산될 수 있음, 등), 회로의 이러한 부분의 상이한 구현이 이루어질 수 있다. 이러한 구현에서, 추정된 전압 (Vest) 은 바람직한 출력 전압과 실질적으로 유사하며, 비교기 (310) 및 지연 라인 (312) 으로 구성되는 루프에 의한 레벨로 유지되며; 기준 전압, 추정기 출력 및 변환기 출력 전압들 사이의 차이 비가 변수들을 적절히 스케일링함으로써 획득될 수 있다. 지연 라인 (312) 은 비교기 트리거링 대기시간, 및, 결과적으로 루프의 발진 주파수 (즉, 변환기 스위칭 주파수) 를 결정하도록 구성될 수도 있다.
인버터 (314) 로부터 출력되는 신호 (δ(t)) 는 비교기 (310) 의 출력 (b(t)) 과 실질적으로 동일한 듀티 비, 및 에뮬레이터 (313) 에 대한 피드포워드 (feedforward) 를 제공하는 입력 전압 (Vbatt) 과 같은 진폭을 갖는다는 것에 또한 유의한다. 일 예시적인 실시형태에 따르면, 신호 (δ(t)) 의 파형은 전력단 (301) 의 스위칭 전압 (Vsw) 과 실질적으로 유사하다. 신호 (δ(t)) 의 파형은 에뮬레이터 (313) 및 출력 신호 (Vout) 의 방해들 양자 모두에 의해 영향을 받을 수도 있다. 정상 상태에서 (즉, Vout 과 Vref 의 차이가 실질적으로 0 인 경우), 신호 (δ(t)) 의 듀티 비는 전적으로 에뮬레이터 (313) 에 의해 결정된다. 출력 전압 (Vout) 의 값을 변화시키는 부하 과도들 및 다른 방해들 중에, 바람직한 기준 전압 (Vref) 과 출력 전압 (Vout) 의 실제 값 사이의 차이를 나타내는 오차 신호 (E(t)) 에 의해 듀티 비 신호 (δ(t)) 가 또한 영향을 받을 수도 있다. 0 이 아닌 오차가 일어나자마자, 오차 신호 (E(t)) 가 증폭되어 비교기 (310) 의 인버팅 입력에 가산된다. 그 결과, 종래의 제어기들 내에 존재할 수도 있는 보상기 대기시간이, 통합 액션으로 인해, 제거될 수도 있으며, 신호 (δ(t)) 의 듀티 비가 영향을 받아, 방해들에 대한 실질적으로 순간적인 반응 (즉, 출력 전압의 빠른 복구) 이 달성된다. 요구되지는 않으나, 지연 라인 (312) 은 제어기 (302) 의 자기 발진 주파수를 미세 튜닝함에 유의한다. 제어기 (302) 는 본질적으로 안정적인 단극 시스템을 포함할 수도 있음에 더 유의한다. 당업자에 의해 이해될 것으로, 제어기 (302) 는 보상기를 포함하는 시스템들보다 빠를 수도 있다.
도 4 는 도 3 에 도시된 제어기 (302) 의 일 고안된 구현인 제어기 (352) 를 도시한다. 도 4 에 도시된 바와 같이, 제어기 (352) 는 저항소자 (Rf) 및 커패시터 (Cf) 를 포함하는 필터 (즉, 저역 통과 필터 (316)), 제 1 증폭기 (354), 및 제 2 증폭기 (356) 를 포함한다. 제어기 (352) 는 인버터 (314) 에 커플링된 출력부를 갖는 프로그램가능 지연 라인 (312) 을 더 포함한다. 또한, 출력 전압 (Vout) 및 기준 전압 (Vref) 이 제 1 증폭기 (354) 에 커플링될 수도 있고, 인버터 (314) 의 출력이 전력단 (예를 들어, 전력단 (301)) 의 게이트 구동기에 제공될 수도 있다. 제어기 (352) 는 도시된 바와 같이 연산 증폭기로 구현될 수도 있는 증폭 수단 (354), 또는 다른 수단을 더 포함할 수도 있고, 증폭이 필요하지 않은 경우, 단순히 비교기 (356) 의 합산 입력부일 수도 있다. 비제한적인 예들로서, 저항소자 (Rf) 는 1 K 옴 저항소자를 포함할 수도 있으며, 저항소자 (R2) 는 1 M 옴 저항소자를 포함할 수도 있으며, 저항소자 (R3) 는 100 K 옴 저항소자를 포함할 수도 있고, 커패시터 (Cf) 는 2nF 커패시터를 포함할 수도 있다.
상술된 바와 같이, 정상 상태에서의 제어기 (302) 의 동작은 RC 필터 (316) 와 함께 전력단의 에뮬레이터 (313) 형성하는 디지털적으로 프로그램가능 지연 라인 (312) 을 구비한 피드 포워드 조절된 발진기에 의해 조절될 수도 있다.
전력단 (301) 의 인덕터 (L) 가 0.3 μH 로 구성되고 전력단 (301) 의 커패시터 (C) 는 4.7 μF 로 구성되는 디바이스 (300) 의 모델 (미도시) 의 시뮬레이션 결과들이 도 6 - 도 10 에 도시된다. 도 3, 도 4, 및 도 5 를 참조하면, 파형 (362) 은 필터 (316) 의 커패시터 (Cf) 에서의 전압을 나타내며, 파형 (364) 은 신호 (δ(t)) 를 나타내고, 파형 (366) 은 입력 전압 (Vbatt) 을 나타낸다. 신호 (362) 로 도시되는 저역 통과 필터의 출력 (즉, Vest) 은 출력 전압 (Vout) 뿐만 아니라 스위칭 노드에서의 평균 전압 (즉, 전압 (Vswt)) 에 비슷한 값을 갖는다는 것에 유의한다.
도 6 - 도 9 는 입력 전압 (Vbatt) 이 출력 전압 (Vout) 보다 약간 더 높아 인덕터 슬루 레이트 (slew rate) 를 매우 작게 하는 경우를 포함하여, 여러 다양한 출력 커패시터 및 입력 전압 값들에 대한 제어기 (302) 의 부하 과도 응답을을 도시한다. 구체적으로, 도 7 은 1 A 와 3 A 사이의 부하 변화들, 및 4.7 μF 의 전력단 출력 커패시터 (즉, 커패시터 (C)) 의 값에 대한 6 V 내지 2 V 벅 변환기의 시뮬레이션 결과들을 도시한다. 도 3, 도 4, 및 도 7 을 참조하면, 파형 (368) 은 출력 전압 (Vout) 을 나타내며, 파형 (370) 은 인덕터 (L) 에서의 전류를 나타내고, 파형 (372) 은 신호 (δ(t)) 를 나타낸다.
도 7 은 0.68 A 와 2.68 A 사이의 부하 변화들, 및 22 μF 의 전력단 출력 커패시터 (즉, 커패시터 (C)) 의 값에 대한 6 V 내지 0.9 V 벅 변환기의 시뮬레이션 결과들을 도시한다. 도 3, 도 4, 및 도 7 을 참조하면, 파형 (374) 은 출력 전압 (Vout) 을 나타내며, 파형 (376) 은 인덕터 (L) 에서의 전류를 나타내며, 파형 (378) 은 신호 (δ(t)) 를 나타내고, 파형 (380) 은 입력 전압 (Vbatt) 을 나타낸다. 도 8 은 2 V 와 1.5 V 사이의 계단형 입력 전압 변환들에 대한 벅 변환기의 시뮬레이션 결과들을 도시한다. 도 3, 도 4, 및 도 8 을 참조하면, 파형 (382) 은 출력 전압 (Vout) 을 나타내며, 파형 (384) 은 인덕터 (L) 에서의 전류를 나타내며, 파형 (386) 은 신호 (δ(t)) 를 나타내고, 파형 (388) 은 입력 전압 (Vbatt) 을 나타낸다. 도 9 는 3 V 와 6 V 사이의 선형 입력 전압 변화들에 대한 벅 변환기의 시뮬레이션 결과들을 도시한다. 도 3, 도 4, 및 도 9 를 참조하면, 파형 (390) 은 출력 전압 (Vout) 을 나타내며, 파형 (392) 은 인덕터 (L) 에서의 전류를 나타내며, 파형 (394) 은 신호 (δ(t)) 를 나타내고, 파형 (396) 은 입력 전압 (Vbatt) 을 나타낸다. 도 10 은 저전압 환경들을 포함하여 0.5 V 와 6 V 사이의 입력 전압 (Vbatt) 변화들에 대한 0.9 V 벅 변환기의 시뮬레이션 결과들을 도시한다. 도 10 을 참조하면, 파형 (398) 은 출력 전압 (Vout) 을 나타내며, 파형 (400) 은 인덕터 (L) 에서의 전류를 나타내며, 파형 (402) 은 신호 (δ(t)) 를 나타내고, 파형 (404) 은 입력 전압 (Vbatt) 을 나타낸다.
과도들 중에, 증폭기 (306) 는 실질적으로 비교기 (310) 의 비 인버팅 입력을 순간적으로 변화시켜 실질적으로 제어기 (302) 의 즉각적인 액션 및 과도의 억제를 야기할 수도 있다. 당업자에 의해 이해될 것으로, 제어기 (302) 는 단일 온 오프 스위칭 액션을 통해 정상 상태로 복구될 수도 있다. 설명된 과도 응답은 다른 근접 시간 최적 해결책들의 과도 응답과 비교할만하고, 히스테리시스 구현들에서 존재할 수도 있는 상당한 전류 오버슈트 (overshoot) 들을 갖지 않음에 유의한다. 도 8 - 도 10 에 도시된 시뮬레이션들의 결과들은 제어기 (302) 가 입력 전압 (Vbatt) 에서의 방해를 빠르게 보상할 수도 있음을 입증한다. 시뮬레이션은, 짧은 기간에 걸쳐 입력 전압 (Vbatt) 이 출력 전압 (Vout) 아래로 강하하는 경우 제어기 (302) 가 저전압 환경들로부터 복구할 수 있음을 더 설명한다.
전력단 (301) 내의 컴포넌트들의 선택이 이제 설명될 것이다. 전력단 컴포넌트들의 선택과 관련된 다음의 설명은 일 예로서 제공되고, 예시적인 실시형태들은 임의의 적합한 컴포넌트들을 포함할 수도 있음에 유의한다. 디바이스 (300) 에 있어서, 전류 및 전압 오버슈트들은 전력단 (301) 의 물리적 제약들에 의존할 수도 있음에 유의한다. 따라서, 전력단 컴포넌트들의 선택은 적절한 시스템 설계, 필터링 컴포넌트들의 전반적인 사이즈 최소화, 및 반도체와 필터 컴포넌트들 상의 스트레스 제한에 결정적일 수도 있다. 선택은 에너지 균형 규준에 기초하는데, 여기서 최대 출력 전압 편차 및 최대 전류 스트레스 (즉, 최대 인덕터 전류 차이) 가 설계 제약들로서 취해진다. 이러한 분석에서의 초기의 지점으로서, 커패시터 (C) 의 최대 허용가능 전압 편차 중 에너지 손실 (Ec) 의 양은:
Figure pct00001
(1)
에 의해 주어지는데, 여기서, υh 및 υl 은 각각 최대 및 최소 허용가능 출력 전압 (즉, 출력 전압 (Vout)) 값들이다.
부하 과도들 중에, 커패시터 (C) 에서의 전압은 인덕터 (L) 로부터 동일한 양의 에너지를 제공함으로써 복구되며, 따라서 에너지 균형 식은:
Figure pct00002
(2)
가 되며, 여기서 ih 및 il 은 각각 인덕터 (L) 를 통한 최대 및 최소 전류들로 정의된다.
예를 들어, 과중에서 경중으로의 (heavy-to-light) 부하 과도 중에 2 A 최대 부하 변화 및 150 mV 오버슈트를 갖는 6 V 내지 2 V 벅 변환기에 있어서, 인덕터 (L) 가 0.3 μH 와 같은 값을 가지고 커패시터 (C) 가 3.9 μF 와 같은 값을 가질 경우, 주어진 제약들에 대한 성능이 향상될 수도 있다.
제어기 (302) 의 필터 (316) 의 컴포넌트들 및 지연 라인 (312) 의 전파 시간의 선택이 이제 설명될 것이다. 필터 컴포넌트들 및 지연 라인 (312) 의 전파 시간의 선택과 관련된 다음의 설명은 일 예로서 제공되고 예시적인 실시형태들은 임의의 적합한 컴포넌트들을 포함할 수도 있음에 유의한다. 변환기 (302) 의 정상 상태 동작을 조절하는 피드백 루프가 에뮬레이터 (313) 주위에서 폐쇄되기 때문에, 피드백 루프의 파라미터들이 변환기 (302) 의 스위칭 주파수를 좌우할 수도 있음에 유의한다. 에뮬레이터 (313) 의 동작의 분석을 간소화하기 위해, 당업자에 의해 이해될 것으로, 작은 리플 (ripple) 근사치 및 시스템 선형화가 적용된다. 변환기 (300) 의 스위칭 주파수 (fSW=1/TSW) 가 필터 (316) 의 코너 주파수 (즉, fRC=1/(2πRCf)) 보다 상당하 높아 (예를 들어, fSW>10fRC), 도 4 의 커패시터 (Cf) 에 걸친 리플이 무시가능한 것으로 가정된다:
Figure pct00003
(3)
이러한 가정들 하에서, 정상 상태에서의 에뮬레이터 (313) 의 파형들은 도 11 에 도시된 파형들과 비슷할 수도 있다. 각각의 스위칭 간격이 부분들로 나누어질 수 있으며, 여기서 T+ 는 신호 (δ(t)) 의 저과도에서 고과도 후에 비교기 (310) 의 임계치에 도달하기 위해 필터 (316) 에서의 전압에 대해 필요로 하는 시간이며, Td 는 지연 라인 (312) 의 전파 시간이고, T- 는 신호 (δ(t)) 의 고과도에서 저과도 후에 임계치에 도달하기 위해 필터 (316) 에서의 전압에 대해 필요로 하는 시간 간격이다.
파형들을 살펴보고 스위칭 간격들의 부분들 양자 모두에 있어 커패시터 리플에 대한 수식들을 등식화함으로써 (equate), T+ 및 T- 시간 간격들, 및 결과적으로 발진들의 기간을 다음과 같이:
Figure pct00004
(4)
Figure pct00005
(5)
계산할 수도 있다.
식 (4) 및 식 (5) 를 결합하여 T+ 간격에 대한 수식들을 제공한다.
Figure pct00006
(6)
또한, 턴 온 시간은 ton = DTSW 인데, 여기서 D 는 신호 (δ) 의 듀티 비이며,
Figure pct00007
(7)
여기서 디바이스 (300) 의 스위칭 기간 (Tsw) 은:
Figure pct00008
(8)
과 같이 정의된다.
이러한 식들은 어떻게 주요 타이밍 간격들이 회로 파라미터들에 의존하는지를 설명하고, 지연 라인 (312) 의 전파 시간을 변동시킴으로써 디바이스 (300) 의 스위칭 주파수가 변화될 수 있음을 증명한다.
예로서, 최적 이득 계산이 이제 설명될 것이다. 디바이스 (300) 의 최적 이득을 계산하기 위해, 시간 도메인 분석은 에너진 균형 원리와 결합된다. 이는 설계자가 하여금 복구 시간, 및 과도 중 피크/최소 인덕터 전류, 또는 동등하게는, 최대 출력 전압 편차를 설정하는 것을 허용하는 다중 단계 절차들을 포함할 수도 있다. 이득 계산 절차는 다음과 같이 설명될 수 있는데: 제 1 단계에서는, 부하 과도의 사이즈, 피크 전류 제한, 및 과도의 유형에 기초하여, 메인 스위치의 온 또는 오프 시간에서의 변동이:
Figure pct00009
(9)
와 같이 계산되는데,
여기서 ΔiL 은 과도 중에 인덕터 (L) 에 걸친 전류의 최초 값과 피크/밸리 값 사이의 차이이고, vL 은 그 기간 중의 인덕터 (L) 에 걸친 전압이다. 피크 인덕터 값은 인덕터 코어의 포화가 회피되도록 선택될 수 있다.
제 2 단계에서, 이전에 정의된 시간 변동을 생성하기 위해 요구되는 추정기의 비교기 전압 (Vcmp) (도 3 및 도 4 참조) 에서의 변화의 양이 계산된다. 이러한 계산은 상술된 선형 근사치를 취함으로써 수행된다. 도 3 및 도 11 을 참조하면, 파형 (406) 은 출력 전압 (Vout) 을 나타내며, 파형 (408) 은 필터 (316) 에서의 전류를 나타내고, 파형 (410) 은 신호 (δ(t)) 를 나타낸다. 도 12 를 참조하면, 요구되는 비교기 전압의 변화 (즉, 추정기의 커패시터 (Cf) 에 걸친 변화) 는:
Figure pct00010
(10)
으로, 여기서 VR 은 저항소자 (R1) 에 걸친 전압임에 유의한다. 식 (9) 및 식 (10) 을 결합함으로써, 다음의 식이 획득될 수도 있다:
Figure pct00011
(11)
식 11 은 단일 온/오프 스위칭 액션으로 ΔiL 의 인덕터 전류 변화를 달성하기 위해 필요로 하는 요구되는 필터 (316) 의 커패시터 (Cf) 의 전압의 변화를 설명한다. 다른 단계에서, 오차 증폭기 (306) 의 이득은 커패시터 (Cf) 와 출력 전압 (Vout) 의 전압 편차들의 비로서 계산된다. 이에 따라:
Figure pct00012
(12)
여기서, Δυout 은 출력 전압 편차이다. 도 13 의 이상화된 과도 전력단 (301), 제어기 (302), 및 RC 필터 (316) 파형들이 보일 수도 있다. 도 3 및 도 12 를 참조하면, 파형 (412) 은 출력 전압 (Vout) 을 나타내며, 파형 (414) 은 인덕터 (L) 를 통한 전류를 나타내며, 파형 (416) 은 부하 (318) 를 통한 전류를 타나내며, 파형 (418) 은 비교기 (310) 의 인버팅 입력에서의 전압을 나타내며, 파형 (420) 은 비교기 (310) 의 비 인버팅 입력에서의 전압을 나타내고, 파형 (422) 은 신호 (δ(t)) 를 나타낸다.
부하 변화 (Δiload) 로 인한 출력 전압 편차는 3 개의 컴포넌트들, 즉, 출력 커패시터 (C) (즉, Resric) 의 등가 직렬 저항을 통과하는 전류로 인한 최초의 강하, 증폭기 (306) 및 비교기 (310) 의 지연된 액션으로 인한 강하 (즉, Δυout1), 및 전력단 (310) 의 지연된 반응에 의해 야기되는 편차 (즉, Δυout2) 로 구성됨을 알 수 있다. 그러나, 본원에서 설명된 바와 같이, 커패시터 전류가 0 으로 복구됨에 따라, 전압 강하에 의해 야기된 저항 (Resr) 은 적시에 사라지고 오직 마지막 2 개의 컴포넌트들만이 전하 균형 기반 이득 선택에 영향을 미친다. Δυout1 은:
Figure pct00013
(13)
과 같이 계산될 수 있으며, 여기서 Tdcmp 는 증폭기 (306) 와 비교기 (310) 의 결합된 지연이다.
제 2 컴포넌트는:
Figure pct00014
(14)
로 계산될 수 있는데, 여기서 Tcn 은 최초의 부하 값에서 새로운 부하 값을로 변화시키기 위해 인덕터 전류를 필요로 하는 시간 간격이다. 벅 변환기에서의 경중에서 과중으로의 (light-to-heavy) 부하 변화에 있어서, 이러한 시간 간격은:
Figure pct00015
(15)
이다.
이러한 간격의 끝에서, 비교기 (310) 의 비 인버팅 입력뿐만 아니라, 출력 전압 오차 (E(t)) (도 3 및 도 4) 는 최대이다. 이 시점에서, 커패시터 (C) 에서의 전류는 실질적으로 0 이고, 결과적으로, Resric 는 전압 강하에 영향을 미치지 않는다는 것에 유의해야 한다. 식 (13) 및 식 (14) 를 결합함으로써, 최대 전압 강항에 대한 식이 획득될 수도 있다:
Figure pct00016
(16)
메인 스위치의 조기 트리거링을 방지하기 위해, 이러한 오차의 증폭된 값은 위의 단계 2 에서 계산된 편차보다 크거나 그와 동일해야 한다.
이에 따라:
Figure pct00017
(17)
도 12 의 파형들은 또한, 지연 라인 (312) 에 의해 야기되는 스위칭 액션 (Td) 에서의 추가 지연의 존재로 인해, 인덕터 (L) 의 피크 전류가 부하 (318) 에 걸친 최대 전류보다 크다는 것을 보여준다. 이 식은 또한, 이득 (A) 을 증가시킴으로써, 추정기 (313) 의 시간 상수가 감소되어, 어쩌면 전체 온 칩 구현을 허용할 수도 있음을 가리킨다.
상술된 바와 같이, 출력 전압 밸리/피크 지점에서, 시간 순간 비교기 (310) 가 트리거링되도록 제어기 (302) 의 액션이 선택된다. 대안으로, 밸리 지점 대신에, 최대 허용가능 전류 편차 (ΔiL) 가 트리거링 지점에 도달되도록 이득 (RCf) 결과물이 선택될 수 있다. 일반적으로, 최대 전류에 기초한 선택은 전압 편차를 감소시키지 않으나, 일부 경우들에서, 보다 짧은 복구 시간을 초래할 수 있다.
도 13 은 LC 와 RCf 상수 사이의 전위 미스매치의 영향을 도시하는데, 여기서, 최초의 파라미터들의 선택은 밸리 지점 트리거링에 기초한다. 설명을 간단하게 하기 위해, 부하 과도에 대한 최초의 응답 중에, 지연 라인 (312) 의 전파 시간은 0 으로 감소되고 이득 A=1 인 것으로 가정된다.
도 3 및 도 13 을 참조하면, 파형 (424) 은 출력 전압 (Vout) 을 나타내며, 파형 (426) 은 오차 전압 (E(t)) 을 나타내며, 파형 (428) 은 부하 (318) 에 걸친 전류를 나타내고, 파형 (430) 은 인덕터 (L) 에 걸친 전류를 나타낸다. 도 13 에서, Resr 은 출력 커패시터 (C) 의 등가 저항이며, ΔIload 는 부하 단계 값이며, mRC 는 RCf 에뮬레이터 전압 오차의 기울기이며, tvp 는 인덕터와 부하 전류들이 동일한 트리거링 지점에 도달하기 위해 요구되는 이상적인 시간이며, tvp * 는 밸리 지점에 도달하기 위해 요구되는 실제 추정기 시간이고, Δtvp 는 두 시간들 사이의 차이 (즉, 트리거링에서 지연/유도의 값) 이다.
이러한 시간 미스매치의 결과는, 트리거링 지점에서, 인덕터 전류와 부하 전류들이 동일하지 않아, Δivp 차이를 야기한다는 것이다. 이러한 영향은 다음의 수학적 분석을 통해 수량화된다. 과도 중의 출력 전압 (Vout) 의 AC 값은:
Figure pct00018
(18)
로 주어지는데, 여기서 식 (18) 은 출력 전압 (Vout) 에 대한 다음의 수식을 획득하도록 계산되며:
Figure pct00019
(19)
여기서 Vref 는 기준 dc 전압이며, υin 은 디바이스 (300) 의 입력 전압이고, ic 는 커패시터 전류 (-iLoad(t)-iL(t)) 이다.
RC 에뮬레이터 회로 전압이:
Figure pct00020
(20)
로 주어지는데, 여기서 Rf 는 에뮬레이터 저항이고, Cf 는 에뮬레이터의 커패시턴스이다.
(19) 와 (20) 를 수식화함으로써, 다음의 식으로 보여진 바와 같이, 트리거링 지점 (즉, 출력 전압 및 에뮬레이터 전압이 교차하는 곳) 에 도달하는데 요구되는 시간이 도출될 수 있다:
Figure pct00021
(21)
한편, 도 13 을 살펴봄으로써 계산되는, 밸리 지점에 도달하기 위해 요구되는 이상적인 시간은:
Figure pct00022
(22)
이다.
이상적인 매칭의 경우에, 즉, tvp * 가 tvp 와 동일한 경우에, RCf 결과물은 또한:
Figure pct00023
(23)
로 주어지며, 주어진 부하 단계에 대한 이상적인 RCf 상수를 제시한다.
이득이 고려되는 경우에 있어서, 이 식은:
Figure pct00024
(24)
로 된다.
위의 분석은 입력 전압 (Vin/Vbatt), 부하 단계 값, 또는 출력 커패시턴스에서의 변화가 차상위 최적 RC 에뮬레이터 응답을 도입할 수도 있음을 보여준다. 20 uF 출력 커패시터 (즉, 커패시터 (C)), 및 예상된 2 A 부하 단계 값을 갖는, 5 V 내지 1 V 벅 변환기에 대한 트리거링 시간 지연 오차를 도시하는 도 14 에서 이러한 의존성이 수량화된다. 트리거링 지연에 걸친 오차를 표현하는 것은 임의의 주어진 동작 환경 및 인덕턴스 값에 대해 계산될 iL = iload 지점에서 트리거링하는 경우와 비교하여, 현재 오버슈트를 계산하는 것을 가능하게 함에 유의해야 한다.
제어기 (302) 의 자연적인 액션은 트리거링 지점에서 임의의 심한 오차에 대해 상당히 보상함에 유의해야 한다. 이는 도 12 의 파형들을 살펴봄으로써 설명될 수 있다. 증폭된 오차 신호 곡선의 볼록한 속성으로 인해, 넓은 범위의 이득들 및 추정치 전압 기울기들에 있어서, 시간 최적에 가까운 응답이 일어날 것이다.
이상적으로는, 무손실 스위칭 변환기가 제어되는 경우, 에뮬레이터 파형들은 스위칭 변환기의 파형들과 가상으로는 동일하다. 그러나, 실제로는, 신호 (δ(t)) 의 듀티 비의 동일한 값에 대한 전도 및 스위칭 손실들로 인해, 에뮬레이터 (313) 및 전력단 (301) 은 약간 상이한 전압들을 생성한다. 손실들은 보통 변환기의 DC 출력 전압이 저역 통과 필터의 출력 전압이 저역 통과 필터의 DC 출력 전압보다 작게 하여, 결과적으로 도 3 의 차동 증폭기 (306) 의 입력에서 0 이 아닌 오차를 야기한다. 두 전압들 사이의 차이는:
Figure pct00025
(25)
인데, 여기서 A 는 차동 증폭기의 이득이고, Verr 은 오차 신호의 정상 상태 값이다.
이러한 오차를 수량화하고 동작 환경들에 대한 이러한 오차의 의존성을 설명하기 위해, 스위칭 컴포넌트 손실들을 포함하는 비 이상적인 스위칭 벅 변환기의 DC 모델과 필터 (316) 의 DC 모델 (즉, 이상적인 DC 변환기) 이 비교될 수 있다. 전력단 (301) 및 필터 (316) 양자 모두에 전달되는 동일한 듀티 비에 있어서, 필터 (316) 는:
Figure pct00026
(26)
만큼 더 큰 출력 전압을 생성함을 알 수 있다.
예를 들어, 대략 100 mΩ 의 Ron 저항을 갖는 스위치들이 이용되고 증폭기 이득 (A) 이 10 인 경우에, 출력 전류 2.5 A (0.9 V 출력에 대한 78 % 효율 변환기) 에서, 전압 조절에서의 오프셋은, 이러한 오차로 인해, 약 25 mV 이다.
전압 드룹 (droop) 기법뿐만 아니라 출력 부하 전류의 대략적 추정을 통해 출력 커패시터 (C) 의 사이즈를 더 최소화하기 위해 이전에 설명된 조절 오차가 이용될 수 있다. 전압 드룹 기법들에서, 출력 전압은 모든 동작 환경들에 대해 상수 값으로 유지되지 않는다. 대신에, 보다 과중한 부하들에서, 전압은 기준보다 조금 낮게 설정되어 과중에서 경중으로의 부하 과도들 중에 보다 큰 오버슈트들을 허용한다. 유사하게, 보다 경중한 부하들에 있어서는, 도 12 에 도시된 바와 같이, 출력 전압이 증가된다. 전압 드룹 기법의 이용은 피크 인덕터 전류를 감소시키고, 나아가 출력 필터 사이즈를 최소화시킴을 알 수 있다.
차동 증폭기 (즉, 증폭기 (306) 및 가산기 (304)) 의 이득을 조절함으로써, 고유의 전압 드룹 특징부가 달성될 수 있음에 유의한다. 또한, 차동 증폭기의 출력에서의 전압 차이는 출력 부하 값의 대략적인 추정치를 획득하기 위해 측정될 수 있다.
전압 드룹이 적용가능하지 않은 경우에, 도 3 의 디바이스 (300) 는 도 15 에 도시된 바와 같이 반도체 손실들의 영향 그리고 결과적으로 정상 상태 오차를 최소화도록 수정될 수 있다.
도 15 를 참조하면, 본 발명의 일 예시적인 실시형태에 따른, 제어기 (502) 및 (예를 들어, 벅 변환기의) 전력단 (301) 을 포함하는 디바이스 (500) 가 도시된다. 제어기 (502) 는 가산기 (304), 증폭기 (306), 가산기 (308), 비교기 (310), 프로그램가능 지연 라인 (312), 인버터 (314), 및 저역 통과 필터 (316) 를 포함한다.
제어기 (302) 와는 대조적으로, 제어기 (502) 의 필터 (316) 는 스위칭 노드 (505) 로부터 직접적으로 공급받는다. 이는 전력단 LC 필터들 및 에뮬레이터의 필터 (316) 의 입력부들에 동일한 전압을 제공한다. 그 결과, 전압 조절에 대한 반도체 손실들의 영향이 제거된다. 이제, 전력단 필터 (즉, 인덕터 (L) 및 커패시터 (C)) 의 손실들로 인해 오직 Vout(t) 및 Vest(t) 의 dc 값들 사이에 차이가 일어날 수도 있는데, 이는, 일반적으로, 반도체 손실들보다 상당히 작고, 무필터 오디오 증폭기들의 경우에는 생략될 수도 있다. 다시 말해, 제어기 (502) 는 스위칭 전압의 평균 값 (즉, Vsw) 을 Vest 와 비교한다.
제어기 (502) 는 일 모델 (미도시) 을 이용하여 시뮬레이션되고 제어기 (302) 의 모델과 비교된다. 제어기 (502) 에 있서서, 60 mΩ 등가 반도체 손실들 및 40 mΩ 필터 손실들을 갖는 변환기가 이용되었다. 시뮬레이션들의 결과들은 도 16 및 도 17 에 도시된다. 도 3 및 도 16 을 참조하면, 파형 (560) 은 출력 전압 (Vout) 을 나타내며, 파형 (562) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (564) 은 신호 (δ(t)) 를 나타낸다. 도 15 및 도 17 을 참조하면, 파형 (566) 은 출력 전압 (Vout) 을 나타내며, 파형 (568) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (570) 은 신호 (δ(t)) 를 나타낸다. 제안된 수정 (즉, 제어기 (502)) 은 제어기 (302) 와 비교하여 전압 오차를 감소시키고, 따라서 조절이 상당히 개선된다는 것에 유의한다.
제시된 제어기 아키텍쳐는 고정 주파수에서 변환기의 동작에 의해 야기되는 전자기 인터페이스 (EMI) 의 감소를 위한 특징부의 간단한 구현을 허용한다. 이전의 분석에서, 벅 변환기의 스위칭 주파수는:
Figure pct00027
(27)
임이 보여진다.
여기서, 도 3 의 디바이스 (300) 에 있어서, Vbatt 는 공급 전압이며, Vref 는 출력 전압 기준이고, τd 는 지연 라인의 전파 시간이다. 이 식은, 미리 결정된 패턴에 따라 지연 라인의 전파 시간을 다르게 함으로써 변환기의 스위칭 주파수가 조절될 수 있음을 가리킨다. 좀더 중요한 것은, 이러한 시스템에서, 벅 변환기의 듀티 비가 지연 라인의 전파 시간에 의존하지 않고, 결과적으로, 스위칭 레이트보다 낮거나 동일한 레이트에 있는 전파 시간의 임의의 변화가 전압 조절을 유지하는데 이용될 임의의 정정 액션을 요구하지 않아, 잡음 감소 기법들의 구현을 상당히 간소화한다. 도 11 을 참조하면, 모든 전류 파형들이 선형이기 때문에, Td 에서의 임의의 증가는 T+ 및 T- 간격들, 그리고 결과적으로, 트랜지스터 온 시간뿐만 아니라 변환기의 전반적인 스위칭 기간의 비례적 증가를 야기한다.
일 예시적인 실시형태에 따른 EMI 감소 기법의 구현이 이제 설명될 것이다. 스위칭 주파수 주위에 확산 스펙트럼을 생성하기 위해, 도 18a 에 도시된 의사 랜덤 데이터 생성기 (572) 와 같은 의사 랜덤 데이터 생성기가 이용되고, 이에 따라, 원래의 지연 라인은 도 18b 의 지연 라인 (574) 에 도시된 바와 같이 수정된다. 당업자에 의해 이해될 것으로, 데이터 생성기 (572) 는 각각의 스위칭 사이클에서 길이 (즉, 지연 라인 (574) 의 전파 시간) 을 동적으로 변화시키는데 이용되는 수들의 의사 랜덤 스퀀스를 생성한다. EMI 감소 시스템의 동작을 검증하는데 데이터 생성기 (572) 의 모델 (미도시) 이 이용되었다. EMI 감소 시스템의 동작을 검증하는데 이용된 데이터 생성기의 모델의 시뮬레이션 결과들이 도 19a - 도 22b 에 도시된다. 의사 랜덤 수 생성 이외의 다른 기법들이 시간 지연 (즉, 주파수) 를 변화시키고 EMI 감소를 획득하는데 이용될 수도 있음에 유의해야한다. 예를 들어, 시그마 델타 변조 및 다른 공지의 기법들이 이용될 수도 있다.
도 19a 및 도 19b 는 정상 상태에서의 종래의 제어기의 동작을 도시한다. 도 19a 를 참조하면, 파형 (578) 은 출력 전압 (Vout) 을 나타내며, 파형 (580) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (582) 은 스위칭 주파수를 나타낸다. 도 19b 를 참조하면, 파형 (584) 은 입력 전류의 스펙트럼을 나타낸다. 도 20a 및 도 20b 는 반복되는 부하 과도 하에서의 종래의 제어기의 동작을 도시하는데, 여기서 부하 과도 주파수는 125 kHz 와 같다. 도 20a 를 참조하면, 파형 (586) 은 출력 전압 (Vout) 을 나타내며, 파형 (588) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (590) 은 스위칭 주파수를 나타낸다. 도 20b 를 참조하면, 파형 (592) 은 입력 전류의 스펙트럼을 나타낸다. 도 21a 및 도 21b 는, 정상 상태에서 확산 스펙트럼 생성기를 갖는, 본 발명의 일 예시적인 실시형태에 따른, 제어기의 동작을 도시한다. 도 21a 를 참조하면, 파형 (594) 은 출력 전압 (Vout) 을 나타내며, 파형 (596) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (598) 은 스위칭 주파수를 나타낸다. 도 21b 를 참조하면, 파형 (600) 은 입력 전류의 스펙트럼을 나타낸다. 도 22a 및 도 22b 는, 125 kHz 의 반복되는 부하를 갖는 확산 스펙트럼 생성기를 구비한, 본 발명의 일 예시적인 실시형태에 따른, 제어기의 동작을 도시한다. 도 22a 를 참조하면, 파형 (602) 은 출력 전압 (Vout) 을 나타내며, 파형 (604) 은 인덕터 (L) 에 걸친 전류를 나타내고, 파형 (606) 은 스위칭 주파수를 나타낸다. 도 22b 를 참조하면, 파형 (608) 은 입력 전류의 스펙트럼을 나타낸다.
도 19a - 도 22b 에 도시된 파형들은 의사 랜덤 데이터 생성기 (572) 가 큰 스펙트럼 컴포넌트들을 상당히 감소시킬 수도 있음을 증명하는 것임에 유의한다. 가변 부하 하에서 빠른 제어기 액션으로 인해 신호 스펙트럼이 또한 영향을 받는다고 볼 수도 있다.
제어기들 (302 및 502) 의 동작을 검증하고 실질적인 구현 이슈들을 분석하기 위해, 도 3 의 제어기 (302) 및 도 15 의 제어기 (502) 에 기초하여, 이산 컴포넌트들을 이용하는 일 실험적인 프로토타입이 제작되었다. 또한, 제어기들 및 (인덕터들 및 커패시터들이 없는) 전력단은 또한 0.13 μm 프로세스에서 설계된다. 다음의 서브섹션들에서 설명되는 바와 같이, 이산 구현은 시스템의 실현가능성을 증명하였다. 동시에, 이산 구현은 스위칭 주파수를 상당히 제한하고/하거나 시스템의 과도 성능에 영향을 미치는 것으로 보여졌다.
디바이스들 (300 및 500) 의 안정적인 정상 상태 동작을 확증하는 실험적인 결과들이 도 23 및 도 24 에 도시된다. 3 개의 상이한 입력 전압에 대한 동작이 도 23 에 도시된다. 도 23 을 참조하면, 신호들 (610, 612, 및 614) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 2 V 의 입력 전압에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (616, 618, 및 620) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 3 V 의 입력 전압에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (622, 624, 및 626) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 4 V 의 입력 전압에 대한 부하 계단형 신호를 각각 나타낸다. 결과들은 최소 지연 경우에 대해 제시되고, 스위칭 주파수, 지연 요소들의 전파 시간, 및 정상 상태 동작 환경들 사이를 설명하는 관계의 유효성을 확인한다.
도 24 는 지연 셀들의 전파 시간이 "온-라인" 으로 변함에 따른 시스템의 동작을 도시한다. 도 24 를 참조하면, 신호들 (628, 630, 및 632) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 주파수 변화 신호를 각각 나타낸다. 시스템이 스위칭 주파수를 순간적으로 변화시켜 상술된 주파수 변동에 기초한 EMI 경감 방법을 구현을 허용할 수 있음을 알 수 있다.
최대 스위칭 주파수 (즉, 최소 전파 시간) 에서 동작하는, 디바이스들 (300 및 500) 에 기초하는 실험적 프로토타입의 동적 응답 테스트들이 도 25 및 도 26 에 도시된다. 도 25 를 참조하면, 신호들 (634, 636, 및 638) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 0.0 A 내지 0.5 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (640, 642, 및 644) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 0.0 A 내지 1.0 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (646, 648, 및 650) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 0.0 A 내지 2.0 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 도 26 을 참조하면, 신호들 (652, 654, 및 656) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 0.5 A 내지 0.0 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (658, 660, 및 662) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 1.0 A 내지 0.0 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 또한, 신호들 (664, 666, 및 668) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 2.0 A 내지 0.0 A 의 부하 전류 변동에 대한 부하 계단형 신호를 각각 나타낸다. 광범위한 입력 전압 값들에 걸쳐서 뿐만 아니라 상이한 부하 과도들에 대해 응답이 테스트된다. 비록 다이어그램들에서 제어기의 반응을 거의 알아차리지 못할지라도, 0 내지 0.5 A 및 0.5 A 내지 1 A 에 있어서, 시스템은 2 스위칭 사이크들 미만 내에 복구된다는 것을 알아차릴 수 있다. 이러한 파형들은 사실상 전류 또는 과도스트레스를 도입하지 않는 매우 정확한 제어기 동작을 확인시켜 준다. 이는 제어기가 주어진 부하 계단형 값만큼 전류를 증가시키는데 필요한 이상적인 ton 시간을 계산함으로써 설명될 수 있다:
Figure pct00028
(28)
주어진 동작 환경들에 있어서, 실험적 회로에서, (5 V 입력 및 0.5 A 전류 계단에 있어서) 60 ns 내지 (3 V 입력 및 1 A 전류 계단에 있어서) 170 ns 사이에서 달라지는) 필요한 시간 (ton) 은, 모든 경우들에서, 듀티 비 값의 작은 증가에 대응한다.
큰 과중에서 경중으로의 부하 과도들에 있어서, 예상된 것보다 큰 전압 편차를 야기하는, 시뮬레이션된 응답과 실제 응답 사이에 상당한 차이가 존재한다. 이러한 차이는 과도 중의 출력 전압 파형의 확대된 버전을 도시하는 도 27 을 살펴봄으로써 설명될 수 있다. 도 27 을 참조하면, 신호들 (670, 672, 및 674) 은 출력 전압 (Vout), 스위칭 노드 전압 (VSW), 및 5 V 의 입력 전압 및 1 V 의 출력 전압에 대한 부하 계단형 신호를 각각 나타낸다. 출력 전압 편차에 대한 제어기의 반응은 약 250 ns 만큼 지연됨을 알 수 있다. 이 시간은 전체 컴포넌트 지연들의 기여에 대응한다 (게이트 구동기 (~ 90 ns), FPGA (~ 80 ns), op-amp (~ 20 ns), 비교기 (~ 10 ns), 더불어 PCB 의 기생 지연들).
지연들로 인해, 제어기가 반응할 수 있기 전에 35 mV 를 초과하는 만큼 출력 전압이 강하하는 것을 알 수 있다. 지연된 검출이 제어기 반응 (예를 들어, 주어진 동작 환경들에 있어서 2 A 전류 증가에 대응하는 비 값에서 약 300 ns 증가) 에 뒤따르는데, 이는 지연이 없는 경우에 근접 시간 최적 반응에 대응할 것이다. 도 11 에 도시된 바와 같이, 250 ns toff 시간에 뒤따르는, 동일한 인덕터 및 부하 전류들을 초래하는, 제어기의 초기의 반응이 다시 지연 라인에 의해 야기된다. 이전에 설명된 지연들은 실험적 설정의 이산 구현으로 인한 것일 수도 있다.
잠재적인 온 칩 제어기 구현의 성능을 테스트하고 지연들이 감소될 수도 있음을 보이기 위해, 카덴스 (cadence) 설정에 기초하여 시뮬레이션들이 수행되었다. 연산 증폭기를 제외한 모든 시스템 컴포넌트들은 IBM 0.13 μm 프로세스를 이용하여 설계된다. 이는 전력단과 게이트 구동기들, 프로그램가능 커런트 스타브드 지연 셀 (programmable current-starved delay cell) 들, 및 도 28 의 레일-투-레일 (rail-to-rail) 버퍼/인버터와 비교기 (310) 를 포함한다. 시뮬레이션들에서, 연산 증폭기는 추상 Verilog A 블록이다. 설계된 시스템의 스위칭 주파수는 2.5 MHz 이다. 에뮬레이터의 LP 필터에 있어서는, 다음의 컴포넌트들의 값들 C = 200pF 및 Rf = 4ΚΩ 이 이용된다.
도 29 및 도 30 은 도 3 에 도시된 디바이스 (300) (즉, 저역 통과 필터에 대한 신호가 레일-투-레일 인버터에 의해 제공되는 제어기) 의 동적 특성들을 도시한다. 도 29 는 경중에서 과중으로의 부하 과도 응답을 도시하고, 도 34 는 과중에서 경중으로의 과도 응답을 도시한다. 도 29 를 참조하면, 신호들 (676, 678, 680, 및 682) 은 부하 계단형 전류, 인덕터 (L) 에 걸친 전류, 신호 (δ(t)), 및 출력 전압 (Vout) 을 각각 나타낸다. 도 30 을 참조하면, 신호들 (684, 686, 688, 및 690) 은 부하 계단형 전류, 인덕터 (L) 에 걸친 전류, 신호 (δ(t)), 및 출력 전압 (Vout) 을 각각 나타낸다. 이러한 경우에, 시스템 성능을 높이기 위해, 최초의 과도가 검출될 시에 지연 라인이 일시적으로 바이패스된다.
도 31 및 도 32 는 도 17 에 도시된 디바이스 (500) 의 동적 특성들을 도시한다. 도 35 는 경중에서 과중으로의 부하 과도 응답을 도시하고, 도 32 는 과중에서 경중으로의 과도 응답을 도시한다. 도 35 를 참조하면, 신호들 (692, 694, 696, 및 698) 은 부하 계단형 전류, 인덕터 (L) 에 걸친 전류, 신호 (δ(t)), 및 출력 전압 (Vout) 을 각각 나타낸다. 도 32 를 참조하면, 신호들 (700, 702, 704, 및 706) 은 부하 계단형 전류, 인덕터 (L) 에 걸친 전류, 신호 (δ(t)), 및 출력 전압 (Vout) 을 각각 나타낸다. 다시, 제어기 반응 시간을 최소화하기 위해, 최초의 과도가 검출될 시에 지연 라인이 일시적으로 바이패스된다.
도 33 은 제어기들 (302 및 502) 의 가능한 온 칩 구현의 간소화된 블록 다이어그램을 도시한다. 이전에 논의된 요소들에 더해, 제어기 (302/502) 는 추가적인 디지털 특징부들의 수정 및 가능한 이용을 허용하는 추가적인 블록들 및/또는 입력을 포함할 수도 있다. 좀더 구체적으로, 인버터 (710) 는 과도 환경들 중에 에뮬레이터 필터, 및 전압 드룹 기반 제어 및/또는 전류 추정의 가능한 구현에 입력을 제공하는데 이용되는 레일-투-레일 인버터 (도 3 및 도 15 참조) 이다. 지연 라인 (714) 은 프로그램가능 전류 스타브드 셀들, 또는 EMI 감소 기법들 및 외부 클록 신호와의 동기화의 구현을 허용하는 일부 다른 프로그램가능 지연 구조이다. EMI (712) 는 EMI 를 최소화하기 위해 확산 스펙트럼 신호를 생성하기 위한 선택적 블록이다. "Synch" 는 외부 동기화 클록에 대한 입력을 포함한다. "Ssc" 는 EMI (712) 의 조정들을 위한 입력을 포함한다. "Bypass" 는 시스템 반응에서 지연을 최소화하는 지연 라인 바이패싱을 위한 입력을 포함하며, 이는 과도 응답을 개선시킨다. 상술된 바와 같이, 지연 라인을 바이패싱하는 것은 과도들 중에 과도 응답을 개선시킨다. 비교기 (716) 는 도 3 및 도 15 의 비교기이다. 증폭기 (718) 는 도 3 및 도 15 의 연산 증폭기이다. 출력 "load_est" 는 오차 신호의 상태를 모니터링하고, 결과적으로, 정상 상태에서의 부하 추정에 이용될 수 있는 출력이다. "Vref" 및 "vout" 은 증폭기 (718) 의 2 개의 입력들이다. 에뮬레이터 필터 (720) 는 에뮬레이터 필터의 완전한 RCf 회로의 일부분이다. "Cf" 는 추가적인 필터링 커패시터를 접속하기 위한 핀을 포함한다. 필터 입력 선택 (722) 은 회로에서의 환경들에 기초하여 필터에 대한 입력을 선택하도록 구성된다. 정상 상태에서, 오차를 최소화하기 위해, 필터는 변환기의 스위칭 노드로부터 피드될 수 있다 (도 15). 과도들 중에, 필터는 지연들을 최소화하도록 인버터 (도 3) 에 의해 구동될 수 있다. "Sel" 은 필터 입력을 선택하기 위한 제어 신호를 포함한다. "Vsw" 는 스위칭 노드로부터 나오는 신호에 대한 입력을 포함한다.
본 발명의 예시적인 실시형태들은 오디오 전력 증폭기를 구비하여 구현될 수도 있음에 유의한다. 일 예로서, 기준 전압 (Vref) (도 3 및 도 15 참조) 은 전력 증폭기의 오디오 신호를 포함할 수도 있다.
도 34 는 하나 이상의 예시적인 실시형태들에 따른 방법 (990) 을 설명하는 플로우차트이다. 방법 (990) 은 (도면부호 992 로 도시된) 전력단으로부터 출력된 전압과 기준 전압 사이의 차이를 포함하는 오차 전압을 증폭시키는 단계를 포함할 수도 있다. 방법 (990) 은 (도면부호 994 로 도시된) 비교기 출력 전압을 생성하기 위해 증폭된 오차 전압과 기준 전압의 합을 포함하는 합산 전압을 추정된 전압과 비교하는 단계를 더 포함할 수도 있다. 또한, 방법 (990) 은 (도면부호 996 으로 도시된) 비교기 출력 신호로부터 게이트 구동 신호를 생성하는 단계를 더 포함할 수도 있다. 또한, 방법 (990) 은 (도면부호 998 로 도시된) 추정된 전압을 생성하기 위해 전력단에 커플링된 신호를 필터링하는 단계를 포함할 수도 있다.
당업자들이라면, 정보 및 신호들이 임의의 다양한 상이한 기술들 및 기법들을 이용하여 나타내어질 수도 있음을 이해할 것이다. 예를 들어, 상기 설명을 통해 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 입자들, 이들의 임의의 조합에 의해 나타내어질 수도 있다.
당업자라면, 본원에 개시된 예시적인 실시형태들과 연계하여 설명된 다양한 예증적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합으로서 구현될 수도 있음을 또한 알 수 있을 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능성의 관점에서 일반적으로 위에서 설명되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로 구현되는지 여부는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 따라 달라진다. 당업자들이라면, 상술한 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 이러한 구현 결정들은 본 발명의 예시적인 실시형태들의 범위를 벗어나게 하는 것으로 이해되어서는 안된다.
본원에 개시된 예시적인 실시형태들과 연계하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DDSP), 주문형 반도체 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에 개시된 기능들을 수행하도록 설계된 이들의 임의의 조합에 의해 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로컨트롤러, 또는 상태 머신일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 연계한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수도 있다.
본원에 개시된 예시적인 실시형태들과 연계하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들 둘의 조합에서 직접적으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적 프로그램가능 ROM (EPROM), 전기적으로 삭제가능한 프로그램가능 ROM (EEPROM), 레지스터들, 하드디스크, 이동식 디스크, CD-ROM, 또는 종래 기술에서 공지된 임의의 다른 형태의 저장 매체 내에 있을 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있다. 대안에서, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서와 저장 매체는 ASIC 내에 있을 수도 있다. ASIC 는 사용자 단말기 내에 있을 수도 있다. 대안에서, 프로세서와 저장 매체는 사용자 단말기에서 이산 컴포넌트들로 있을 수도 있다.
하나 이상의 예시적인 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되는 경우, 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상에 저장되거나 또는 전송될 수도 있다. 컴퓨터 판독가능 매체들은 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 가능하게 하는 임의의 매체를 포함하여 컴퓨터 저장 매체들 및 통신 매체들 양자를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 비제한적인 예로서, 이러한 컴퓨터 판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스들, 또는 요구되는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 이송 또는 저장하기 위해 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속부가 컴퓨터 판독 가능한 매체라고 적절히 칭해진다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. 본원에서 사용된 디스크 (disk) 와 디스크 (disc) 는, 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크, 및 블루레이 디스크를 포함하며, 여기서 디스크 (disk) 들은 통상 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 위의 조합들도 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
개시된 예시적인 실시형태들에 대한 앞서의 설명은 임의의 당업자가 본 발명을 실시하거나 이용하도록 하기 위해 제공된다. 이들 예시적인 실시형태들의 다양한 수정들이 당업자들에게는 자명할 것이며, 본원에서 정의된 일반적인 원칙들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본원에서 보여진 예시적인 실시형태들로 제한되도록 의도된 것은 아니며, 본원에 개시된 원칙들 및 신규한 특징부들과 일치하는 가장 넓은 범위를 따르고자 한다.

Claims (28)

  1. 비교기 출력 신호를 생성하기 위해 오차 전압과 기준 전압의 합을 포함하는 합산 전압을 추정된 전압과 비교하는 단계;
    상기 비교기 출력 신호로부터 게이트 구동 신호를 생성하는 단계; 및
    상기 추정된 전압을 생성하기 위해 전력단에 커플링된 신호를 필터링하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 오차 전압을 증폭시키는 단계를 더 포함하고, 상기 오차 전압은 상기 전력단으로부터 출력된 전압과 상기 기준 전압 사이의 차이를 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 게이트 구동 신호를 생성하기 위해 상기 비교기 출력 신호를 인버팅하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 신호를 필터링하는 단계는 상기 추정된 전압을 생성하기 위해 상기 게이트 구동 신호를 필터링하는 단계를 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 신호를 필터링하는 단계는 상기 추정된 전압을 생성하기 위해 상기 전력단의 스위칭 노드에 커플링된 신호를 필터링하는 단계를 더 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 합산 전압을 생성하기 위해 상기 오차 전압과 상기 기준 전압을 합산하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 오차 전압을 생성하기 위해 상기 전력단으로부터 출력된 전압과 상기 기준 전압을 합산하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 게이트 구동 신호를 생성하기 위해 상기 비교기 출력 신호를 지연시키는 단계를 더 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 신호를 필터링하는 단계는 저역 통과 필터로 상기 신호를 필터링하는 단계를 포함하는, 방법.
  10. 제 2 항에 있어서,
    상기 오차 전압을 증폭시키는 단계는 전력단으로터 출력된 전압과 시변 신호 사이의 차이를 포함하는 오차 전압을 증폭시키는 단계를 포함하는, 방법.
  11. 제 1 항에 있어서,
    상기 합산 전압을 비교하는 단계는 상기 비교기 출력 신호를 생성하기 위해 상기 오차 전압과 시변 전압의 합을 포함하는 상기 합산 전압을 상기 추정된 전압과 비교하는 단계를 포함하는, 방법.
  12. 전력 변환기로서,
    전력단의 출력 전압을 수신하도록 구성된 제어기를 포함하고,
    상기 제어기는,
    추정된 전압 및 기준 전압과 오차 전압의 합을 포함하는 합산 전압을 수신하고, 비교기 전압 신호를 출력하는 비교기; 및
    상기 전력단에 커플링되고, 상기 추정된 전압을 생성하도록 구성된 필터를 포함하는, 전력 변환기.
  13. 제 12 항에 있어서,
    상기 비교기에 커플링된 출력부를 가지고, 상기 오차 전압을 증폭시키도록 구성된 증폭기를 더 포함하고, 상기 오차 전압은 상기 출력 전압과 상기 기준 전압 사이의 차이를 포함하는, 전력 변환기.
  14. 제 12 항에 있어서,
    상기 비교기의 출력부에 커플링된 입력부 및 인버터의 입력부에 커플링된 출력부를 갖는 프로그램가능 지연 라인을 더 포함하는, 전력 변환기.
  15. 제 12 항에 있어서,
    게이트 구동 신호를 생성하기 위한 상기 비교기의 출력부에 커플링된 인버터를 더 포함하는, 전력 변환기.
  16. 제 12 항에 있어서,
    상기 필터는 저역 통과 RC 필터를 포함하는, 전력 변환기.
  17. 제 12 항에 있어서,
    상기 제어기는 상기 오차 전압을 생성하기 위해 상기 출력 전압과 상기 기준 전압을 합산하는 가산기를 더 포함하는, 전력 변환기.
  18. 제 12 항에 있어서,
    상기 제어기는 상기 합산 전압을 생성하기 위해 상기 오차 전압과 상기 기준 전압을 합산하는 가산기를 더 포함하는, 전력 변환기.
  19. 제 12 항에 있어서,
    상기 필터는 상기 비교기에 의해 생성된 게이트 구동 신호에 커플링된 입력부를 갖는, 전력 변환기.
  20. 제 12 항에 있어서,
    상기 필터는 상기 전력단의 스위칭 노드에 커플링된 입력부를 갖는, 전력 변환기.
  21. 제 12 항에 있어서,
    상기 기준 전압은 시변 신호를 포함하는, 전력 변환기.
  22. 제 12 항에 있어서,
    상기 제어기는 상기 전력단의 일차 에뮬레이터를 포함하고, 상기 전력단은 이차 전력단을 포함하는, 전력 변환기.
  23. 제 12 항에 있어서,
    상기 일차 에뮬레이터는 저역 통과 RC 필터를 포함하는, 전력 변환기.
  24. 비교기 출력 신호를 생성하기 위해 오차 전압과 기준 전압의 합을 포함하는 전압을 추정된 전압과 비교하는 수단;
    상기 비교기 출력 신호로부터 게이트 구동 신호를 생성하는 수단; 및
    상기 추정된 전압을 생성하기 위해 전력단에 커플링된 신호를 필터링하는 수단을 포함하는, 디바이스.
  25. 제 24 항에 있어서,
    상기 오차 전압을 증폭시키기 위한 수단을 더 포함하며, 상기 오차 전압은 상기 전력단으로부터 출력된 전압과 상기 기준 전압 사이의 차이를 포함하는, 디바이스.
  26. 제 24 항에 있어서,
    상기 추정된 전압을 생성하기 위해 상기 게이트 구동 신호를 필터링하는 수단을 더 포함하는, 디바이스.
  27. 제 24 항에 있어서,
    상기 추정된 전압을 생성하기 위해 상기 전력단의 스위칭 노드에 커플링된 신호를 필터링하는 수단을 더 포함하는, 디바이스.
  28. 제 24 항에 있어서,
    증폭된 오차 전압과 상기 기준 전압의 합을 포함하는 전압을 추정된 전압과 비교하는 수단은 상기 비교기 출력을 생성하기 위해 증폭된 오차 전압과 시변 전압의 합을 포함하는 전압을 추정된 전압과 비교하는 수단을 포함하는, 디바이스.
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