KR20130109243A - 다이오드 구조를 포함하는 반도체 구조 및 반도체 장치 및 그의 형성 방법 - Google Patents
다이오드 구조를 포함하는 반도체 구조 및 반도체 장치 및 그의 형성 방법 Download PDFInfo
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Abstract
저항 랜덤 액세스 메모리(RRAM)와 같은 메모리 셀들 및 메모리 어레이들에 사용되는 다이오드 구조들을 형성하는 방법들이 개시된다. 방법들은 흑연 재료(예를 들어, 그래핀)를 전도성 재료 상에 화학 흡착함으로써 제 1 전극을 형성하는 단계를 포함한다. 낮은 k 유전체 재료는 제 1 전극 위에 놓이는 유전체 재료 내의 개구부를 통해 노출되는 제 1 전극의 표면들에 걸쳐 형성된 다음에, 높은 k 유전체 재료를 낮은 k 유전체 재료에 걸쳐 형성할 수 있다. 개구부의 나머지 부분은 제 2 전극을 형성하기 위해 다른 전도성 재료로 충전될 수 있다. 최종 다이오드 구조의 제 1 및 제 2 전극들은 상이한 일 함수들을 갖고, 따라서 낮은 열 버짓, 낮은 접촉 저항, 높은 순바이어스 전류 및 낮은 역바이어스 전류를 제공한다. 그러한 다이오드 구조를 포함하는 메모리 셀 및 메모리 어레이가 또한 개시된다.
Description
본 출원은 "SEMICONDUCTOR STRUCTURE AND SEMICONDUCTOR DEVICE INCLUDING A DIODE STRUCTURE AND METHODS OF FORMING SAME"에 대한 2011년 2월 7일자로 출원된 미국 특허 출원 일련 번호 제13/022,233호의 출원일의 이득을 주장한다.
본 발명의 실시예들은 반도체 메모리에 사용되는 다이오드 구조들을 형성하는 방법들에 관한 것이고, 게다가 그러한 다이오드 구조들을 포함하는 반도체 구조들 및 장치들에 관한 것이다.
저항 랜덤 액세스 메모리들(RRAM들)은 데이터를 저장하기 위해 소위 "가변 저항 재료들"의 저항 특성들의 변화를 이용하는 비휘발성 메모리 장치들이다. 그러한 가변 저항 재료들(예를 들어, 전이 금속 산화물들 또는 상 변화 재료들)은 특정 전압에서 비교적 상당히 변화하는 저항을 갖는다. 특정 전압이 가변 저항 재료에 인가될 때, 가변 저항 재료의 저항이 감소하며, 이는 소위 "온" 상태로 지칭된다. 리셋 전압이 가변 저항 재료에 인가될 때, 가변 저항 재료의 저항이 증가하며, 이는 소위 "오프" 상태로 지칭된다. 종래의 RRAM들 중에서, 크로스 포인트 RRAM은 비교적 간단한 셀 구조 및 비교적 높은 밀도를 갖는다.
종래의 크로스 포인트 RRAM은 복수의 실질적으로 병렬 워드 라인들 및 복수의 실질적으로 병렬 비트 라인들을 포함하며, 비트 라인들은 워드 라인들과 실질적으로 수직하게 배열된다. 소위 "크로스 포인트"는 워드 라인들 및 비트 라인들의 교차점에서 형성된다. 메모리 저항기는 각각의 크로스 포인트에서 워드 라인들과 비트 라인들 사이에 배치된다. 메모리 저항기는 예를 들어 메모리 요소를 포함하는 층 및 비오믹(non-ohmic) 소자(예를 들어, 금속-절연체-금속(MIM) 소자)를 포함하는 적어도 하나의 층을 포함하는 다층 구조를 가질 수 있다.
크로스 포인트 메모리 아키텍처는 높은 소자 밀도를 제공하지만, 그것은 실질적인 누설 전류를 겪어서, 전력 손실을 증가시키고 감지 마진을 감소시킬 수 있다. 전도성 라인들(즉, 워드 라인들 및 비트 라인들)과 연관되는 기생 저항은 출력 신호의 저하 및 어레이 크기의 제한들을 야기할 수 있다.
본 발명의 목적은 다이오드 구조를 포함하는 반도체 구조 및 반도체 장치 및 그의 형성 방법을 제공하는 것이다.
일 실시예에서, 본 발명은 다이오드 구조를 형성하는 방법을 포함한다. 그러한 방법은 흑연 재료를 전도성 재료에 걸쳐 형성하는 단계, 흑연 재료의 적어도 일부를 전도성 재료의 적어도 일부와 결합하여 제 1 전극을 형성하는 단계, 유전체 재료를 제 1 전극에 걸쳐 형성하는 단계, 유전체 재료의 일부를 제거하여 제 1 전극의 표면을 노출하는 개구부(opening)를 형성하는 단계, 낮은 k 유전체 재료를 개구부의 표면들에 걸쳐 형성하는 단계, 높은 k 유전체 재료를 낮은 k 유전체 재료에 걸쳐 형성하는 단계, 및 개구부의 나머지 부분을 다른 전도성 재료로 충전하여 제 2 전극을 형성하는 단계를 포함할 수 있다.
추가 실시예에서, 본 발명은 반도체 장치를 형성하는 방법을 포함한다. 그러한 방법은 복수의 다이오드 구조들을 형성하는 단계, 복수의 저항기들을 형성하는 단계 및 적어도 하나의 전도성 라인을 복수의 저항기들에 걸쳐 형성하는 단계를 포함할 수 있다. 복수의 다이오드 구조들은 흑연 재료의 적어도 일부를 전도성 재료에 화학 흡착하여 적어도 하나의 제 1 전극을 형성하고, 유전체 재료를 적어도 하나의 제 1 전극에 걸쳐 형성하고, 낮은 k 유전체 재료를 적어도 하나의 제 1 전극 위에 놓이는 유전체 재료 내의 복수의 개구부들에 형성하고, 높은 k 유전체 재료를 복수의 개구부들에 형성하며, 다른 전도성 재료를 복수의 개구부들에 형성하여 복수의 제 2 전극들을 형성함으로써 형성될 수 있다. 각각의 저항기는 복수의 제 2 전극들 중 하나에 인접하여 형성될 수 있다.
또 다른 실시예에서, 본 발명은 반도체 구조를 포함한다. 반도체 구조는 전도성 재료 상에 화학 흡착되는 흑연 재료를 포함하는 제 1 전극, 제 1 전극 위에 놓이는 낮은 k 유전체 재료 및 낮은 k 유전체와 제 2 전극 사이에 배치되는 높은 k 유전체 재료를 포함할 수 있다.
또 다른 실시예에서, 본 발명은 반도체 장치를 포함한다. 반도체 장치는 복수의 제 1 전도성 라인들과 제 2 전도성 라인들 사이에 배치되는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들 각각은 다이오드 구조에 인접하여 배치되는 저항기를 포함한다. 다이오드 구조는 전도성 재료 및 흑연 재료를 포함하는 제 1 전극, 제 1 전극 위에 놓이는 낮은 k 유전체 재료 및 높은 k 유전체 재료 및 높은 k 유전체 재료 위에 놓이는 제 2 전극을 포함한다. 흑연 재료는 전도성 재료와 낮은 k 유전체 재료 사이의 계면에 위치된다.
도 1 내지 도 7은 반도체 구조의 부분 단면도들이고 본 발명의 실시예들에 따른 다이오드 구조를 형성하는 방법을 예시하고;
도 8은 본 발명의 다이오드 구조의 실시예의 부분 단면도이고;
도 9a 및 도 9b는 종래의 다이오드 구조(도 9a)를 도 8에 도시된 본 발명의 다이오드 구조의 실시예(도 9b)와 비교하는 밴드 구조들의 개략도들이고;
도 10은 복수의 메모리 셀들로 형성되는 크로스 포인트 메모리 어레이의 실시예의 사시도이며, 각각의 메모리 셀은 도 8에 도시된 다이오드 구조의 실시예를 포함한다.
도 8은 본 발명의 다이오드 구조의 실시예의 부분 단면도이고;
도 9a 및 도 9b는 종래의 다이오드 구조(도 9a)를 도 8에 도시된 본 발명의 다이오드 구조의 실시예(도 9b)와 비교하는 밴드 구조들의 개략도들이고;
도 10은 복수의 메모리 셀들로 형성되는 크로스 포인트 메모리 어레이의 실시예의 사시도이며, 각각의 메모리 셀은 도 8에 도시된 다이오드 구조의 실시예를 포함한다.
다이오드 구조(diode structure)들을 형성하는 방법들이 개시되고, 마찬가지로 그러한 다이오드 구조들을 포함하는 메모리 셀들 및 메모리 어레이(array)들이 개시된다. 흑연 재료를 포함하는 적어도 하나의 전극을 갖는 다이오드 구조들이 형성될 수 있다. 그래핀(graphene)과 같은 흑연 재료는 전도성 재료 단독의 일 함수(work function)와 비교하여 실질적으로 감소된 일 함수를 갖는 재료를 형성하기 위해 전도성 재료와 결합하여 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, "그래핀"이라는 용어는 2차원 육방 격자로 배열되는 탄소 원자들의 단층 필름을 의미하고 포함한다. 흑연 재료는 낮은 k 유전체 재료와 적어도 하나의 전극의 전도성 재료 사이에 계면(interface)을 형성할 수 있다. 흑연 재료 및 전도성 재료로 형성되는 재료는 종래의 전극 재료들(즉, 금속들)과 비교하여 낮은 일 함수를 가지므로, 다이오드 구조는 금속 전극들을 포함하는 종래의 다이오드 구조들과 비교하여 실질적으로 증가된 순바이어스 전류 및 실질적으로 감소된 역바이어스 전류를 가질 수 있다. 게다가, 흑연 재료 및 전도성 재료로 형성되는 재료는 다이오드 구조에 실질적으로 감소된 접촉 저항을 제공할 수 있다. 다이오드 구조들은 예를 들어 크로스 포인트 저항 랜덤 액세스 메모리(RRAM, cross point resistive random access memory) 장치들 및 크로스 포인트 상 변화 랜덤 액세스 메모리(PCRAM, cross point phase change random access memory)와 같은 고밀도 메모리 장치들에서 스위칭 요소들로서 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, "크로스 포인트"라는 용어는 제 1 전도성 라인(line) 및 제 2 전도성 라인이 서로 교차하는 위치를 의미하고 포함한다. 메모리 어레이들을 지칭할 때, "크로스 포인트"라는 용어는 일반적으로 수직의 전도성 라인 세트들 사이의 교차점들에 있는 메모리 셀들과 함께 전도성 라인 세트들을 포함하는 메모리 어레이를 의미하고 포함한다.
이하의 설명은 본 발명의 실시예들의 완전한 설명을 제공하기 위해 재료 타입들 및 처리 조건들과 같은 특정 상세들을 제공한다. 그러나, 당해 기술에서 통상의 기술자는 본 발명의 실시예들이 이 특정 상세들을 이용하는 것 없이 실시될 수 있다는 점을 이해할 것이다. 실제로, 본 발명의 실시예들은 산업에 이용되는 종래의 반도체 제조 기술들과 함께 실시될 수 있다. 게다가, 아래에 제공되는 설명은 반도체 장치를 제조하는 완전한 프로세스 흐름을 형성하지 않는다. 아래에 설명되는 반도체 구조들은 완전한 반도체 장치를 형성하지 않는다. 단지 본 발명의 실시예들을 이해하는데 필요한 그의 프로세스 행위들 및 구조들은 아래에 상세히 설명된다. 반도체 구조들로부터 완전한 반도체 장치를 형성하는 부가 행위들은 종래의 제조 기술들에 의해 수행될 수 있다.
도 1 내지 도 8은 다이오드 구조를 형성하는 방법의 실시예들을 예시하는 반도체 구조(100)의 간략한 부분 단면도들이다. 도 1을 참조하면, 반도체 구조(100)는 기판(102) 위에 놓이는 전도성 재료(예를 들어, 워드 라인(104)과 같은 전도성 라인) 위에 놓이는 흑연 재료(106)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 부가 재료들이 형성되는 베이스 재료 또는 구성을 의미하고 포함한다. 기판은 반도체 기판, 지지 구조 상의 베이스 반도체 재료, 하나 이상의 재료들을 갖는 금속 전극 또는 반도체 기판, 그 위에 형성되는 구조들 또는 영역들일 수 있다. 기판(102)은 반전도성 재료 층을 포함하는 종래의 실리콘 기판 또는 다른 벌크 기판일 수 있다. 본 명세서에서 사용되는 바와 같이, "벌크 기판"이라는 용어는 실리콘 웨이퍼들뿐만 아니라, SOS(silicon-on-sapphire) 기판들 및 SOG(silicon-on-glass) 기판들과 같은 SOI(silicon-on-insulator) 기판들, 베이스 반도체 파운데이션 상의 실리콘의 에피택셜 층들, 및 다른 반도체 또는 실리콘-게르마늄, 게르마늄, 갈륨 비소, 질화 갈륨, 또는 인화 인듐과 같은 광전자 재료들을 의미하고 포함한다. 기판(102)은 도핑되거나 도핑되지 않을 수 있다.
워드 라인(word line)(104)은 예를 들어 전도성 재료를 기판(102) 내의 트렌치(trench)에 형성하고 화학적 기계적 연마(CMP, chemical-mechanical polishing) 프로세스와 같은 종래의 연마 평탄화 프로세스를 사용하여 기판(102) 위에 놓이는 전도성 재료의 일부들을 제거함으로써 형성될 수 있다. 워드 라인(104)을 형성하기 위해 사용되는 전도성 재료는 화학적 기상 증착(CVD, chemical vapor deposition) 프로세스, 원자 층 증착(ALD, atomic layer deposition) 프로세스 또는 물리적 기상 증착(PVD, physical vapor deposition) 프로세스와 같은 종래의 증착 프로세스를 사용하여 기판(102)에 걸쳐 형성될 수 있다. 제한이 아닌 예로서, 워드 라인(104)은 니켈(Ni), 코발트(Co), 팔라듐(Pd), 텅스텐(W), 또는 백금(Pt)과 같은 금속, 또는 질화티탄(titanium nitride)(TiN)과 같은 금속 함유 재료로 형성될 수 있다.
흑연 재료(106)는 고배향 열분해 흑연(HOPG)의 CVD 프로세스 또는 기계적 박리와 같은 종래의 프로세스를 사용하여 워드 라인(104)에 걸쳐 형성될 수 있다. 예를 들어, 워드 라인(104) 상의 흑연 재료(106)의 촉매 성장은 탄소 함유 전구체(precursor) 및 금속 워드 라인(104)을 촉매로서 이용하는 CVD 프로세스를 사용하여 수행될 수 있다. 그러한 CVD 프로세스는 비교적 낮은 온도들(즉, 대략 1000℃ 미만의 온도들)에서 수행될 수 있다. 워드 라인(104)이 니켈로 형성되고 흑연 재료(106)가 그래핀으로 형성되는 실시예들에서, 그래핀을 금속에 걸쳐 형성하기 위해 사용되는 화학적 증착 프로세스는 니켈을 대략 600℃와 대략 700℃ 사이의 온도, 및 특히 대략 650℃로 탄소 함유 전구체에 노출하는 것을 포함할 수 있다. 탄소 함유 전구체는 예를 들어 아세틸렌(C2H2), 에틸렌(C2H4), 또는 메탄(CH4)일 수 있다. 워드 라인(104)에 대한 탄소 함유 전구체의 노출 시간은 워드 라인(104) 상의 흑연 재료(106)의 두께를 제어하기 위해 변화될 수 있다. 워드 라인(104)이 니켈로 형성되고 흑연 재료(106)가 그래핀으로 형성되는 실시예들에서, 노출 시간은 원하는 수의 그래핀 단층들을 형성하기 위해 제어될 수 있다. 예를 들어, 흑연 재료(106)는 단일 그래핀 단층을 포함할 수 있다. 흑연 재료(106)는 워드 라인(104)의 전도성 재료와 비교하여 실질적으로 감소된 일 함수를 가질 수 있다. 비제한적 예로서, 흑연 재료(106)는 대략 4.6 eV 미만의 일 함수를 가질 수 있다.
도 2에 도시된 바와 같이, 흑연 재료(106) 및 워드 라인(104)의 전도성 재료의 혼합물을 포함하는 흑연/전도성 재료(108)는 흑연 재료(106)의 증착(deposition) 동안(도 1에 대해 설명된 바와 같음) 및/또는 흑연 재료(106)의 증착 후에 수행되는 선택적 어닐링(annealing) 프로세스에 의해 형성될 수 있다. 예를 들어, 어닐링 프로세스는 흑연/전도성 재료(108)를 형성하기 위해 도 1의 반도체 구조(100)를 대략 400℃와 대략 800℃ 사이의 온도, 및 특히 대략 600℃에 노출함으로써 수행될 수 있다. 증착 프로세스 및/또는 선택적 어닐링 프로세스 동안, 흑연/전도성 재료(108)는 워드 라인(104)의 전도성 재료 및 흑연 재료(106)의 교차 확산에 의해, 또는 흑연 재료(106)를 워드 라인(104)의 전도성 재료 상에 화학 흡착함으로써 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "화학 흡착하다", "화학 흡착된" 및 "화학 흡착하는"이라는 용어들은 재료를 다른 재료의 표면 상에 화학적으로 접합하는 것을 의미하고 포함한다. 흑연 재료(106)가 그래핀으로 형성되고 워드 라인(104)이 니켈과 같은 금속으로 형성되는 실시예들에서, 그래핀은 금속 상에 화학 흡착하여 그래핀-금속 재료를 흑연/전도성 재료(108)로 형성할 수 있다. 그래핀과 금속 사이의 상호 작용들로 인해, 그래핀-금속 재료는 그래핀 및 금속의 혼합 특성들 또는 성질들을 나타낼 수 있다. 제한이 아닌 예로서, 흑연/전도성 재료(108)는 워드 라인(104)의 전도성 재료로 도핑되는 흑연 재료(106)를 포함할 수 있거나, 흑연 재료(106) 및 워드 라인(104)의 전도성 재료의 화학적 복합체를 포함할 수 있다. 증착 프로세스 및/또는 어닐링 프로세스 동안, 흑연 재료(106)는 흑연/전도성 재료(108)를 형성하기 위해 워드 라인(104)의 전도성 재료와 실질적으로 완전히 혼합될 수 있거나, 흑연 재료(106)의 일부(파선들로 도시됨)는 흑연/전도성 재료(108)에 걸쳐 남아 있을 수 있다.
흑연/전도성 재료(108)는 종래의 전극 재료들(예를 들어, 니켈, 코발트, 팔라듐, 텅스텐, 백금, 및 질화티탄)과 비교하여 실질적으로 감소된 일 함수를 가질 수 있다. 예를 들어, 흑연/전도성 재료(108)의 일 함수는 대략 5 eV 미만일 수 있다. 제한이 아닌 예로서, 워드 라인(104)은 니켈로 형성될 수 있고 흑연 재료(106)는 그래핀으로 형성될 수 있고 증착 프로세스 및/또는 어닐링 프로세스 동안 형성되는 흑연/전도성 재료(108)는 그래핀-니켈 재료일 수 있다. 그래핀-니켈 재료는 그래핀 및 니켈의 복합체를 포함할 수 있고 대략 3.7 eV의 일 함수를 가질 수 있다. 흑연/전도성 재료(108)(예를 들어, 그래핀-니켈 재료)는 설명되는 바와 같이, 종래의 금속 전극 재료들과 비교하여 실질적으로 감소된 일 함수 및 저항을 갖는 다이오드 구조의 제 1 전극(120)(도 8 참조)을 형성하기 위해 사용될 수 있다.
도 3을 참조하면, 유전체 재료(110)는 흑연/전도성 재료(108), 또는 존재한다면 흑연 재료(106)의 나머지 부분에 걸쳐 형성될 수 있다. 유전체 재료(110)는 질화실리콘과 같은 질화물, 또는 산화실리콘과 같은 산화물을 포함할 수 있다. 유전체 재료(110)는 물리적 기상 증착(PVD) 프로세스 또는 화학적 기상 증착(CVD) 프로세스와 같은 종래의 기상 증착 프로세스를 사용하여 흑연/전도성 재료(108)의 노출된 표면들에 걸쳐 및 노출된 표면들과 접촉하여 형성될 수 있다.
도 4에 도시된 바와 같이, 적어도 하나의 개구부(opening)(112)는 흑연/전도성 재료(108)의 표면, 또는 존재한다면 흑연 재료(106)의 나머지 부분의 표면을 노출하기 위해 유전체 재료(110)를 통해 형성될 수 있다. 개구부(112)는 예를 들어 집적 회로 제조의 기술분야에 공지되어 있는 종래의 포토리소그래피(photolithography) 기술들(예를 들어, 마스킹(masking) 및 에칭(etching))을 사용하여 유전체 재료(110)의 일부를 제거함으로써 형성될 수 있다. 유전체 재료(110)가 질화실리콘으로 형성되는 실시예들에서, 개구부(112)가 형성되는 유전체 재료(110)의 영역 위에 놓이는 애퍼처를 갖는 이산화실리콘 마스크(도시되지 않음)는 유전체 재료(110)에 걸쳐 형성될 수 있고 인산(H3P04) 용액은 대략 180℃의 온도로 유전체 재료(110)에 도입될 수 있어 개구부(112)를 형성한다. 제한이 아닌 예로서, 개구부(112)는 도 4의 평면에 종방향으로 연장될 수 있다. 개구부(112)는 예를 들어 대략 1:1과 대략 20:1 사이, 및 특히 대략 5:1과 대략 10:1 사이의 종횡비를 가질 수 있다.
도 5를 참조하면, 낮은 k 유전체 재료(114)는 반도체 구조(100)의 표면들(즉, 유전체 재료(110), 흑연/전도성 재료(108)의 노출된 표면들, 또는 존재한다면 흑연 재료(106)의 나머지 부분)에 걸쳐 형성될 수 있다. 예를 들어, 낮은 k 유전체 재료(114)는 유전체 재료(110) 및 흑연/전도성 재료(108), 또는 존재한다면 흑연 재료(106)의 노출된 표면들에 걸쳐 및 노출된 표면들과 접촉하여 이산화실리콘(Si02)과 같은 유전체 재료를 증착함으로써 형성될 수 있다. 낮은 k 유전체 재료(114)는 물리적 기상 증착(PVD) 프로세스 또는 화학적 기상 증착(CVD) 프로세스와 같은 종래의 기상 증착 프로세스를 사용하여 형성될 수 있다. 제한이 아닌 예로서, 대략 0.5 nm와 대략 3 nm 사이, 및 특히 대략 1 nm와 대략 2 nm 사이의 두께를 갖는 낮은 k 유전체 재료(114)가 형성될 수 있다. 낮은 k 유전체 재료(114)는 낮은 k 유전체 재료(114)가 개구부(112)의 일부를 충전하지 않은 상태에서 개구부(112)에 의해 노출되는 유전체 재료(110) 및 흑연/전도성 재료(108), 또는 존재한다면 흑연 재료(106)의 표면들이 정렬되도록 실질적으로 부합적으로 증착될 수 있다.
도 6에 도시된 바와 같이, 높은 k 유전체 재료(116)는 낮은 k 유전체 재료(114)의 노출된 표면들에 걸쳐 형성될 수 있다. 예를 들어, 높은 k 유전체 재료(116)는 이산화하프늄(Hf02), 산화티탄(Ti02), 산화지르코늄(Zr02), 산화니켈(예를 들어, Ni203) 또는 산화아연(ZnO)과 같은 전이 금속 산화물 재료를 낮은 k 유전체 재료(114)에 증착함으로써 형성될 수 있다. 높은 k 유전체 재료(116)는 물리적 기상 증착(PVD) 프로세스 또는 화학적 기상 증착(CVD) 프로세스와 같은 종래의 기상 증착 프로세스를 사용하여 형성될 수 있다. 제한이 아닌 예로서, 대략 5 nm 미만, 및 특히 대략 1 nm와 대략 2 nm 사이의 두께를 높은 k 유전체 재료(116)가 형성될 수 있다. 높은 k 유전체 재료(116)는 개구부(112)의 일부가 충전되지 않은 채 남아 있도록 낮은 k 유전체 재료(114)의 표면들에 걸쳐 실질적으로 부합적으로 증착될 수 있다.
도 7을 참조하면, 전도성 재료(118)는 높은 k 유전체 재료(116)에 걸쳐 형성될 수 있다. 전도성 재료(118)는 니켈(Ni), 코발트(Co), 팔라듐(Pd), 텅스텐(W), 백금(Pt), 질화티탄(TiN) 또는 그의 합금들과 같은 금속을 개구부(112)에서 증착함으로써 형성된다. 전도성 재료(118)는 화학적 기상 증착 프로세스, 물리적 기상 증착 프로세스 또는 물리적 증착 프로세스와 같은 종래의 증착 프로세스를 사용하여 형성될 수 있다. 전도성 재료(118)는 흑연/전도성 재료(108)와 비교하여 실질적으로 증가된 일 함수를 가질 수 있다. 비제한적 예로서, 개구부(112)의 나머지 부분(즉, 충전되지 않은 부분)을 실질적으로 충전하기에 충분한 두께를 갖는 전도성 재료(118)가 형성될 수 있다. 제한이 아닌 예로서, 대략 1 nm와 대략 10 nm 사이의 두께, 및 특히 대략 5 nm를 갖는 전도성 재료(118)가 형성될 수 있다.
도 7에 도시된 반도체 구조(100)의 노출된 표면은 유전체 재료(110) 위에 놓이는 낮은 k 유전체 재료(114), 높은 k 유전체 재료(116) 및 전도성 재료(118) 각각의 일부들을 제거하여 도 8에 도시된 바와 같이 제 2 전극(122)을 포함하는 다이오드 구조(101)를 형성하기 위해 연마 평탄화 프로세스(예를 들어, 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연마 프로세스)와 같은 재료 제거 프로세스를 받을 수 있다. 재료 제거 프로세스는 다이오드 구조(101)를 형성하기 위해 종래의 화학적 기계적 연마 장치 및 재료들(예를 들어, 도 7에 도시된 낮은 k 유전체 재료(114), 높은 k 유전체 재료(116) 및 전도성 재료(118))의 제거를 가능하게 하는 슬러리(slurry)를 사용하여 수행되는 화학적 기계적 연마 프로세스일 수 있다. 유전체 재료(110) 위에 놓이는 낮은 k 유전체 재료(114), 높은 k 유전체 재료(116) 및 전도성 재료(118) 각각의 일부들을 제거한 후, 다이오드 구조(101)의 표면은 실질적으로 평면일 수 있다.
도 8에 도시된 다이오드 구조(101)에서, 흑연/전도성 재료(108)는 워드 라인(104)과 낮은 k 유전체 재료(114) 사이에 계면을 형성할 수 있다. 따라서, 다이오드 구조(101)는 제 2 전극(122)과 상이한 일 함수를 갖는 제 1 전극(120)을 포함할 수 있다. 제 1 전극(120)의 일 함수와 제 2 전극(122)의 일 함수 사이의 차이는 대략 1 eV보다 클 수 있다. 제 1 전극(120)은 워드 라인(104), 흑연/전도성 재료(108), 및 존재한다면 흑연 재료(106)를 포함할 수 있다. 비제한적 예로서, 제 1 전극(120)의 흑연/전도성 재료(108)는 제 2 전극(122)의 일 함수와 비교하여 실질적으로 감소된 일 함수를 가질 수 있다. 제 1 전극(120)의 흑연/전도성 재료(108)가 그래핀 및 니켈(즉, 그래핀-니켈 재료)의 혼합물을 포함하고 제 2 전극(122)이 니켈을 포함하는 실시예들에서, 그래핀-니켈 재료는 대략 3.7 eV의 일 함수를 가질 수 있고 니켈은 대략 5.01 eV의 일 함수를 가질 수 있다. 흑연/전도성 재료(108)의 존재는 제 2 전극(122)과 비교하여 제 1 전극(120)에 실질적으로 감소된 일 함수를 제공한다. 제 1 전극(120)의 일 함수는 실질적으로 제 2 전극(122)의 일 함수 미만이므로, 다이오드 구조(101)는 종래의 다이오드 구조들과 비교하여 감소된 열 버짓(budget) 및 접촉 저항, 증가된 순바이어스 전류 및 감소된 역바이어스 전류를 가질 수 있다. 종래의 다이오드 구조들은 폴리실리콘을 사용하여 형성되며, 이는 도펀트들을 그 안에서 활성화시키기 위해 높은 온도 어닐(예를 들어, 대략 1000℃의 온도들에 노출)을 필요로 한다. 폴리실리콘이 사용되지 않으므로, 개시된 방법들은 다이오드 구조를 형성하는 낮은 열 버짓을 제공한다.
도 9a 및 도 9b 각각을 참조하면, 종래의 다이오드 구조(201) 및 본 발명의 다이오드 구조(101)의 실시예의 밴드 구조들이 도시되어 있다. 도 9a에 도시된 종래의 다이오드 구조(201)는 질화티탄 전극들(220, 222) 및 질화티탄 전극들(220, 222) 사이에 배치되는 낮은 k 유전체 재료(214) 및 높은 k 유전체 재료(216)를 포함한다. 도 9a에 도시된 바와 같이, 종래의 다이오드 구조(201)의 질화티탄 전극들(220, 222) 각각의 순바이어스 방식에 대한 장벽 높이(φf) 및 역바이어스 방식에 대한 장벽 높이(φr)는 대략 4.6 eV이다. 도 9b에 도시된 본 발명의 다이오드 구조(101)의 실시예는 낮은 k 유전체 재료(114)와 워드 라인(104)의 니켈 사이의 계면에 있는 그래핀-니켈 재료(흑연/전도성 재료(108))를 포함하는 제 1 전극(120), 니켈 제 2 전극(122) 및 낮은 k 유전체 재료(114)와 제 2 전극(122) 사이의 높은 k 유전체 재료(116)를 포함한다. 도 9b에 도시된 바와 같이, 그래핀-니켈 재료(흑연/전도성 재료(108))는 대략 3.7 eV의 일 함수를 갖고 니켈 제 2 전극(122)은 대략 5 eV의 일 함수를 갖는다. 따라서, 다이오드 구조(101)는 종래의 다이오드 구조(201)(도 9a)와 비교하여 실질적으로 감소된 순방향 장벽 높이를 갖는다. 실질적으로 감소된 순 장벽 높이(φf)로 인해, 다이오드 구조(101)(도 9b)는 종래의 다이오드 구조(201)(도 9a)와 비교하여 실질적으로 증가된 순바이어스 전류를 나타낸다. 실질적으로 증가된 역 장벽 높이(φr)로 인해, 다이오드 구조(101)(도 9b)는 또한 종래의 다이오드 구조(201)(도 9a)와 비교하여 실질적으로 감소된 역바이어스 전류를 나타낸다.
도 10에 도시된 바와 같이, 하나의-다이오드-하나의-저항기(1D-1R) 메모리 셀들(302)의 복수의 레벨들(L1, L2)을 포함하는 크로스 포인트 메모리 어레이(300)가 형성될 수 있다. 메모리 셀들(302) 각각은 저항기(304)와 직렬로 도 8에 도시된 것과 같은 다이오드 구조(101)를 포함할 수 있다. 제한이 아닌 예로서, 메모리 셀들(302)은 제 1 방향(X) 및 제 2 방향(Y)으로 연장되는 복수의 행들로 배열될 수 있다. 도 10에 도시된 크로스 포인트 메모리 어레이(300)는 3개의(3) 행들을 제 1 방향(X) 및 3개의(3) 제 2 방향(Y)으로 포함한다. 그러나, 크로스 포인트 메모리 어레이(300)는 임의의 수의 행들을 제 1 방향(X) 및 제 2 방향(Y)으로 포함할 수 있다. 부가적으로, 제 1 방향(X)으로 정렬되는 메모리 셀들(302)의 행들은 실질적으로 제 2 방향(Y)으로 정렬되는 메모리 셀들(302)의 행들과 수직이다.
크로스 포인트 메모리 어레이(300)를 형성하기 위해, 복수의 다이오드 구조들(101)은 도 1 내지 도 8에 대해 상술된 바와 같이 형성될 수 있다. 다이오드 구조들(101) 중 하나 이상의 제 1 전극들(120)은 단일 워드 라인(104) 상에 형성될 수 있다. 저항기(304)는 예를 들어 다이오드 구조들(101) 각각의 제 2 전극(도시되지 않음)에 인접한 적어도 하나의 저항 재료를 증착함으로써 형성될 수 있다. 전도성 라인들(306)은 워드 라인들(104)과 실질적으로 수직인 방향으로 저항기들(304) 중 하나 이상에 걸쳐 및 하나 이상과 접촉하여 형성될 수 있다. 따라서, 메모리 셀들(302)은 워드 라인들(104) 중 하나와 전도성 라인들(306) 중 하나 사이에 각각 배치되며, 이는 크로스 포인트 메모리 어레이(300)를 형성하기 위해 워드 라인(104)과 실질적으로 수직으로 배치된다. 크로스 포인트 메모리 어레이(300)의 동작 동안, 다이오드 구조들(101)은 불필요한 누설 전류 경로들을 이웃하는 메모리 셀들(302)을 통해 차단할 수 있다. 워드 라인(104) 및/또는 전도성 라인(306)은 메모리 셀들(302)로부터 정보의 판독을 가능하게 하거나 메모리 셀들(302)에 정보의 기록을 가능하게 하는 선택 트랜지스터(도시되지 않음)와 전기적으로 결합될 수 있다. 다이오드 구조(101)의 제 1 전극(120)과 제 2 전극(122)(도 8) 사이의 일 함수의 차이(예를 들어, 대략 1 eV보다 큼)는 실질적으로 증가된 순바이어스 전류 및 실질적으로 감소된 역바이어스 전류를 제공한다. 게다가, 제 1 전극(120)의 흑연/전도성 재료(108)(도 8)(예를 들어, 그래핀-니켈 재료)는 크로스 포인트 메모리 어레이(300)의 동작을 사용하여 개선된 열 안정성 및 실질적으로 감소된 접촉 저항을 제공한다.
본 발명이 다양한 수정들 및 대안적인 형태들을 허용할지라도, 특정 실시예들은 예로서 도면들에 도시되었고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시되는 특정 형태들에 제한되도록 의도되지 않는다. 오히려, 본 발명은 이하의 첨부된 청구항들 및 그들의 법적 등가물들에 의해 정의되는 바와 같은 본 발명의 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다.
Claims (20)
- 다이오드(diode) 구조를 형성하는 방법으로서,
흑연 재료를 전도성 재료에 걸쳐 형성하는 단계;
상기 흑연 재료의 적어도 일부를 상기 전도성 재료의 적어도 일부와 결합하여 제 1 전극을 형성하는 단계;
유전체 재료를 상기 제 1 전극에 걸쳐 형성하는 단계;
상기 유전체 재료의 일부를 제거하여 상기 제 1 전극의 표면을 노출하는 개구부(opening)를 형성하는 단계;
낮은 k 유전체 재료를 상기 개구부의 표면들에 걸쳐 형성하는 단계;
높은 k 유전체 재료를 상기 낮은 k 유전체 재료에 걸쳐 형성하는 단계; 및
상기 개구부의 나머지 부분을 다른 전도성 재료로 충전하여 제 2 전극을 형성하는 단계를 포함하는 방법. - 청구항 1에 있어서, 상기 흑연 재료를 전도성 재료에 걸쳐 형성하는 단계는 그래핀(graphene)을 상기 전도성 재료에 걸쳐 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 흑연 재료를 전도성 재료에 걸쳐 형성하는 단계는 흑연 재료를 니켈, 코발트, 팔라듐(palladium), 텅스텐, 백금, 및 질화티탄(titanium nitride) 중 적어도 하나에 걸쳐 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 흑연 재료의 적어도 일부를 상기 전도성 재료의 적어도 일부와 결합하여 제 1 전극을 형성하는 단계는 상기 흑연 재료를 상기 전도성 재료에 걸쳐 동시에 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 흑연 재료를 전도성 재료에 걸쳐 형성하는 단계는 상기 전도성 재료를 대략 600℃와 대략 650℃ 사이의 온도에서 탄소 함유 전구체에 노출하여 상기 흑연 재료 및 상기 전도성 재료를 포함하는 상기 제 1 전극을 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 흑연 재료의 적어도 일부를 상기 전도성 재료의 적어도 일부와 결합하여 제 1 전극을 형성하는 단계는 상기 흑연 재료의 적어도 일부 및 상기 전도성 재료의 적어도 일부를 대략 600℃와 대략 700℃ 사이의 온도에서 노출하여 상기 제 1 전극을 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 유전체 재료의 일부를 제거하여 상기 제 1 전극의 표면을 노출하는 개구부를 형성하는 단계는 상기 유전체 재료의 적어도 일부를 제거하여 그래핀 및 니켈을 포함하는 재료의 표면을 노출하는 개구부를 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 유전체 재료의 일부를 제거하여 상기 제 1 전극의 표면을 노출하는 개구부를 형성하는 단계는 상기 유전체 재료의 일부를 제거하여 상기 흑연 재료 및 상기 전도성 재료를 포함하는 재료 위에 놓이는 상기 흑연 재료의 표면을 노출하는 개구부를 형성하는 단계를 포함하는, 방법.
- 청구항 1에 있어서, 상기 흑연 재료의 적어도 일부를 상기 전도성 재료의 적어도 일부와 결합하여 제 1 전극을 형성하는 단계는 그래핀을 상기 전도성 재료 상에 화학 흡착하여 상기 제 1 전극을 형성하는 단계를 포함하는, 방법.
- 청구항 9에 있어서, 상기 그래핀을 상기 전도성 재료 상에 화학 흡착하여 상기 제 1 전극을 형성하는 단계는 상기 전도성 재료를 대략 700℃ 미만의 온도에서 탄소 함유 전구체에 노출하는 단계를 포함하는, 방법.
- 반도체 장치를 형성하는 방법으로서,
복수의 다이오드 구조들을 형성하는 단계로서,
흑연 재료의 적어도 일부를 전도성 재료에 화학 흡착하여 적어도 하나의 제 1 전극을 형성하는 단계;
유전체 재료를 상기 적어도 하나의 제 1 전극에 걸쳐 형성하는 단계;
낮은 k 유전체 재료를 상기 적어도 하나의 제 1 전극 위에 놓이는 상기 유전체 재료 내의 복수의 개구부들에 형성하는 단계;
높은 k 유전체 재료를 상기 복수의 개구부들에 형성하는 단계; 및
다른 전도성 재료를 상기 복수의 개구부들에 형성하여 복수의 제 2 전극들을 형성하는 단계를 포함하는, 상기 복수의 다이오드 구조들을 형성하는 단계;
복수의 저항기(resistor)들을 형성하는 단계로서, 각각의 저항기는 상기 복수의 제 2 전극들 중 하나에 인접하는 상기 단계; 및
적어도 하나의 전도성 라인을 상기 복수의 저항기들에 걸쳐 형성하는 단계를 포함하는 방법. - 청구항 11에 있어서, 상기 흑연 재료의 적어도 일부를 전도성 재료에 화학 흡착하여 적어도 하나의 제 1 전극을 형성하는 단계는 그래핀을 그 위에 화학 흡착하기 위해 탄소 함유 전구체(precursor)를 상기 전도성 재료에 도입하는 단계를 포함하는 방법.
- 청구항 11에 있어서, 상기 탄소 함유 전구체를 상기 전도성 재료에 도입하는 단계는 아세틸렌, 에틸렌, 및 메탄 중 적어도 하나를 대략 700℃ 미만의 온도에서 상기 전도성 재료에 도입하는 단계를 포함하는, 방법.
- 청구항 11에 있어서, 상기 흑연 재료의 적어도 일부를 전도성 재료에 화학 흡착하여 적어도 하나의 제 1 전극을 형성하는 단계는:
상기 흑연 재료를 기본 전도성 재료에 걸쳐 증착하는 단계; 및
상기 흑연 재료 및 상기 전도성 재료를 어닐링(annealing)하는 단계를 포함하는, 방법. - 반도체 장치로서,
적어도 하나의 제 1 전도성 라인과 적어도 하나의 제 2 전도성 라인 사이에 배치되는 적어도 하나의 메모리 셀을 포함하고, 상기 적어도 하나의 메모리 셀은 다이오드 구조에 인접하여 배치되는 저항기를 포함하고, 상기 다이오드 구조는,
전도성 재료 상에 화학 흡착된 흑연 재료를 포함하는 제 1 전극;
상기 제 1 전극 위에 놓인 낮은 k 유전체 재료; 및
상기 낮은 k 유전체와 제 2 전극 사이에 배치되는 높은 k 유전체 재료를 포함하는, 반도체 장치. - 청구항 15에 있어서, 상기 흑연 재료는 상기 전도성 재료와 상기 낮은 k 유전체 재료 사이의 계면에 위치되는, 반도체 장치.
- 청구항 15에 있어서, 상기 흑연 재료는 그래핀을 포함하는, 반도체 구조.
- 청구항 15에 있어서, 상기 제 1 전극의 일 함수는 상기 제 2 전극의 일 함수보다 더 낮은, 반도체 구조.
- 청구항 15에 있어서, 상기 제 1 전극의 일 함수와 상기 제 2 전극의 일 함수 사이의 차이는 대략 1 eV 이상인, 반도체 장치.
- 청구항 15에 있어서, 상기 제 1 전극은 대략 5 eV 미만의 일 함수를 갖는, 반도체 구조.
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