KR20130105387A - 결함 검사방법 - Google Patents

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Abstract

본 발명은, 칩 단위로 결함 정보를 파악하여, 기판 결함이 많은 저품질 웨이퍼라도 결함을 조기에 검출하여 반도체 웨이퍼 프로세스의 수율을 향상시키는 것이 가능한 결함 검사방법을 제공하는 것을 목적으로 한다. 본 발명에 따른 결함 검사방법은, 반도체 웨이퍼(1)의 결함을 검사하는 결함 검사방법으로서, (a) 검사 대상의 반도체 웨이퍼(1) 위에, 해당 반도체 웨이퍼(1)로부터 생성되는 디바이스 칩(2)의 치수에 대응하는 마크(4)를, 반도체 웨이퍼(1) 위의 소정의 디바이스 칩(2)에 대해 형성하는 공정과, (b) 반도체 웨이퍼 프로세스의 소정의 프로세스에 있어서, 또는 반도체 웨이퍼 프로세스 이전에, 반도체 웨이퍼(1)의 결함 검사를 행하여, 마크(4)를 기준으로 하여 결함 정보를 인식하는 공정을 구비한다.

Description

결함 검사방법{DEFECT INSPECTION METHOD}
본 발명은, 반도체 웨이퍼의 결함을 검사하는 결함 검사방법에 관한 것이다.
반도체 웨이퍼 프로세스에 있어서의 반도체 웨이퍼(이하, 간단히 웨이퍼라고도 칭한다)의 품질관리와, 수율의 관리·개선의 방법에는, 반도체 웨이퍼 프로세스에 포함되는 주요한 또는 중요한 공정에서 웨이퍼의 결함 검사를 실시하여, 해당 웨이퍼에 있어서의 이물질이나 결함의 특정·추이 관리, 과제 프로세스 공정의 검출, 신속한 피드백 등이 필수적이 된다.
많은 반도체 제조장치에 의한 복수의 프로세스를 거쳐 형성되는 반도체 웨이퍼 프로세스에서는, 클린룸 내부 또는 각 프로세스에서 사용되는 장치 내부에 있어서의 이물질, 또는 많은 처리를 실시함으로써 웨이퍼 위에 형성되는 상처나, 웨이퍼 위에의 패턴 형성시에 형성되는 패턴 불량 등, 디바이스(웨이퍼를 개편화한 칩)를 작성하는 중에 특성에 악영향을 미치는 가능성이 있는 결함이 웨이퍼 위에 존재한다. 이와 같은 결함은, 수율의 저하의 요인이 된다.
또한, 기판 결함이 많은 저품질 웨이퍼(예를 들면, 탄화 규소 웨이퍼(이하, SiC 웨이퍼라고도 칭한다)나, 질화 갈륨 웨이퍼(이하, GaN 웨이퍼))에 있어서, 반도체 웨이퍼 프로세스에 있어서의 결함 검사에서는, 모든 결함을 검출·스크리닝할 수 없어, 검출에 의해 발견할 수 없는 결함이 발생할 가능성이 커진다. 따라서, 후공정에 있어서의 테스트 공정이나 신뢰성 공정에서의 부하(각 공정에서 요구되는 조건)가 필요 이상으로 높아져, 효율이 매우 나빠진다고 하는 문제가 있다. 이와 같이, SiC 웨이퍼나 GaN 웨이퍼 등 웨이퍼 자체에도 결함이 다수 존재하는 것 같은 저품질 웨이퍼를 반도체 웨이퍼 프로세스에 사용하면, 웨이퍼 자체의 결함이 디바이스의 특성에 악영향을 미칠 가능성이 있어, 수율의 저하의 요인이 된다.
또한, 디바이스의 특성에 영향을 미칠 가능성이 있는 결함이 존재하는 웨이퍼(디바이스)를, 전기 특성시험으로 선별할 수 없고, 그후의 신뢰성 시험으로 처음으로 불량이라고 판별되어 선별되는 경우에 있어서, 많은 프로세스를 거쳐 형성되는 불량 디바이스에 대해 쓸데없이 시간과 수고를 써버리게 되어, 전기 특성 평가 등의 검사 공정의 비효율화를 초래하여 버린다.
종래, 웨이퍼 위에 형성되는 결함의 유무를 검사하여, 결함이 검출된 개소에 대해 마킹함으로써, 디바이스의 양호·불량을 판별하는 기술이 있다(예를 들면, 특허문헌 1 참조).
일본국 특개소 63-222438호 공보
반도체 웨이퍼 프로세스의 수율을 향상시키기 위해서는, 디바이스의 특성에 영향을 미치는 것 같은 웨이퍼나 각 프로세스에 있어서의 결함을 충분한 정밀도로 검출하고, 검출 결과에 근거하여 조기에 리젝트할지, 또는 결함이 발생한 프로세스에의 피드백에 의한 결함 저감을 도모할 필요가 있다. 그것을 위해서는, 결함 검사에 의해 얻어진 결함 정보를 칩 단위로 전자 데이터로서 파악하는 것이 요망된다.
특허문헌 1에서는, 결함 검사에 의해 얻어지는 결과를 전자 데이터로서 취급하고 이R지 않다. 또한, 상기한 저품질 웨이퍼 자체에 대한 결함 검사가 행해지고 있지 않아, 웨이퍼 자체의 결함이 디바이스의 특성에 악영향을 미쳐, 수율의 저하의 요인이 될 가능성이 있었다.
본 발명은, 이들 문제를 해결하기 위해 이루어진 것으로서, 칩 단위로 결함 정보를 파악하여, 기판 결함이 많은 저품질 웨이퍼라도 결함을 조기에 검출하여 반도체 웨이퍼 프로세스의 수율을 향상시키는 것이 가능한 결함 검사방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해, 본 발명에 따른 결함 검사방법은, 반도체 웨이퍼의 결함을 검사하는 결함 검사방법으로서, (a) 검사 대상의 반도체 웨이퍼 위에, 해당 반도체 웨이퍼로부터 생성되는 칩의 치수에 대응하는 마크를, 반도체 웨이퍼 위의 소정의 칩에 대해 형성하는 공정과, (b) 반도체 웨이퍼 프로세스의 소정의 프로세스에 있어서, 또는 반도체 웨이퍼 프로세스 이전에, 반도체 웨이퍼의 결함 검사를 행하여, 마크를 기준으로 하여 결함 정보를 인식하는 공정을 구비한다.
본 발명에 따르면, (a) 검사 대상의 반도체 웨이퍼 위에, 해당 반도체 웨이퍼로부터 생성되는 칩의 치수에 대응하는 마크를, 반도체 웨이퍼 위의 소정의 칩에 대해 형성하는 공정과, (b) 반도체 웨이퍼 프로세스의 소정의 프로세스에 있어서, 또는 반도체 웨이퍼 프로세스 이전에, 반도체 웨이퍼의 결함 검사를 행하여, 마크를 기준으로 하여 결함 정보를 인식하는 공정을 구비하기 때문에, 칩 단위로 결함 정보를 파악하여, 기판 결함이 많은 저품질 웨이퍼라도 결함을 조기에 검출하여 반도체 웨이퍼 프로세스의 수율을 향상시키는 것이 가능해진다.
예를 들면, 본 발명에 따르면, 웨이퍼 프로세스의 각 주요(임의)공정에서 결함 검사(프로세스 이전의 웨이퍼 검사를 포함한다)를 실시함으로써, 각 프로세스에서 발생하는 이물질이나 패턴 결함 등을 검출하고, 또한, 각 공정을 거친 공정 사이에 있어서 그 결함의 차분을 취할 수 있도록 할 수 있다. 이에 따라, 기판 결함의 많은 저품질 웨이퍼에 있어서도, 결함 검사에 의해 치명 결함으로 간주될 수 있는 디바이스 칩을 테스트 공정에 이르기 전의 조기 단계부터 검출·스크리닝하고, 그후의 테스트 공정이나 신뢰성 평가의 효율화를 도모하여, 웨이퍼 프로세스, 디바이스 전기 특성 평가, 신뢰성 평가까지를 포함시킨 디바이스 제작 전체에 있어서 효율적인 프로세스 관리, 스크리닝, 평가를 확립시킬 수 있다.
도 1은 본 발명의 실시형태 1에 따른 반도체 웨이퍼 프로세스에 있어서의 결함 검사의 실시의 일례를 도시한 도면이다.
도 2는 본 발명의 실시형태 1에 따른 반도체 웨이퍼에 있어서의 결함 검사 결과의 맵의 일례를 도시한 도면이다.
도 3은 본 발명의 실시형태 1에 따른 반도체 웨이퍼에 형성되는 마크의 일례를 도시한 도면이다.
도 4는 본 발명의 실시형태 1에 따른 복수의 결함 검사를 행한 경우에 있어서의 결함 검사 결과의 맵의 일례를 도시한 도면이다.
본 발명의 실시형태에 대해, 도면에 근거하여 이하에서 설명한다.
<실시형태1>
도 1은, 본 발명의 실시형태 1에 따른 반도체 웨이퍼 프로세스(이하, 웨이퍼 프로세스라고도 칭한다)에 있어서의 결함 검사의 실시의 일례를 나타낸 도면으로, 반도체 웨이퍼 프로세스나 전기 특성 평가 등의 디바이스 제작공정 전체에 있어서의 각 프로세스와 결함 검사의 관계를 도시한 도면이다. 이때, 본 실시형태 1에서는, 통상의 렌즈를 사용한 현미경 검사에 의해 결함 검사를 행하는 것으로 한다.
도 1에 나타낸 것과 같이, 결함 검사는, 웨이퍼 프로세스에 있어서의 임의의 프로세스(예를 들면, 주요한·중요한 프로세스)에서 실시되어(도 1의 프로세스 결함 검출 A, B), 각 프로세스에서 발생하는 이물질이나 패턴 결함 등을 검출한다(도 2 참조). 또한, 결함 검사를 복수의 프로세스에 있어서 행한 경우에는, 프로세스 사이의 결함의 차분을 취득할 수 있다(도 4 참조). 또한, 결함 검사의 결과는, 각 프로세스에 피드백된다. 또한, 결함 검사는, 웨이퍼 프로세스 개시 전의 반도체 웨이퍼 자체(기판)에 대해 행할 수도 있다(도 1의 기판 결함 검출). 상기한 결함 검사의 상세에 대해서는, 나중에 설명한다.
다음에, 본 실시형태 1에 따른 결함 검사방법에 대해, 도 1∼도 3을 사용하여 설명한다.
도 2는, 본 실시형태 1에 따른 반도체 웨이퍼(1)에 있어서의 결함 검사 결과의 맵의 일례를 도시한 도면이다. 또한, 도 3은, 본 실시형태 1에 따른 반도체 웨이퍼(1)에 형성되는 마크(4)의 일례를 도시한 도면이다.
우선, 결함 검사를 행하기 전에, 반도체 웨이퍼(1) 위에 해당 반도체 웨이퍼(1)로부터 생성되는 디바이스 칩(2)(칩)의 치수에 대응하는 마크(4)를 소정의 디바이스 칩(2)에 대해 형성한다(도 3 참조). 구체적으로는, 예를 들면, 도 2에 나타낸 디바이스 칩(2)(검은 칠을 한 개소)에 대해 마크(4)를 형성한다. 마크(4)는, 예를 들면, 에칭으로 형성되어 있고, 결함 검사시에 결함 정보를 취득할 때의 기준이 된다. 이때, 본 실시형태에서는, 마크(4)는 임의의 1개의 디바이스 칩(2)에 대해 형성되어 있지만, 복수의 디바이스 칩(2)에 대해 형성해도 된다. 또한, 마크(4)의 형상은, 도 3에 나타낸 형상에 한정되지 않고, 디바이스 칩(2)의 치수에 대응하는 것과 같은 형상이면 된다.
다음에, 마크(4)가 형성된 반도체 웨이퍼(1)에 대해 소정의 웨이퍼 프로세스(반도체 웨이퍼 프로세스)가 행해진다.
다음에, 웨이퍼 프로세스에 있어서의 임의의 프로세스(예를 들면, 주요·중요 프로세스)에서 결함 검사가 행해져, 결함이 검출된다. 이때, 여기에서는, 1개의 프로세스에서 결함 검사가 행해지는 것으로 한다(예를 들면, 도 1에 나타낸 프로세스 결함 검출 A, B 중 한쪽을 행한다).
결함 검사에서는, 1개 또는 복수의 마크(4)를 기준으로 하여, 반도체 웨이퍼(1) 위의 전체 칩의 외형·위치를 인식함으로써, 디바이스 칩(2)의 치수 단위로 결함 정보(결함의 위치, 크기, 종류)를 파악(취득)하고 있다. 즉, 결함 검사를 행함으로써, 반도체 웨이퍼(1)(또는 디바이스 칩(2)) 위에 있어서의 결함 위치(3) 등의 정보를 칩 단위로 전자 데이터로서 파악(인식)할 수 있다. 예를 들면, 도 2에서는, 결함 검사의 결과 얻어진 결함 위치(3)가 반도체 웨이퍼(1) 위에 매핑되어 있는 상태를 나타내고 있다. 이때, 결함 검사에서 얻어지는 정보는, 결함 위치(3)의 정보 뿐만 아니라, 결함의 화상(사진) 등의 시각적 정보도 얻을 수 있다.
이상으로부터, 웨이퍼 프로세스에 있어서의 임의의 프로세스에서 결함 검사를 행함으로써, 어느 프로세스에서, 반도체 웨이퍼(1)(또는 디바이스 칩(2)) 위의 어느 위치에, 어떤 결함이 존재하는가를 통계적으로 파악할 수 있다. 또한, 최종적으로 생성된 디바이스 칩(2)에 대해 전기 특성 평가를 행함으로써 발생한 전기 특성 불량 칩과, 웨이퍼 프로세스 중에서 발생한 결함의 상관을 취할 수 있다. 더구나, 해당 상관 데이터를 축적해서 각 프로세스에 피드백함으로써, 웨이퍼 프로세스 단계부터 불량 칩이 될 수 있는 디바이스 칩(2)의 스크리닝이 가능해져, 불량 칩의 유출 방지, 전기 특성 평가 등의 테스트 공정, 신뢰성 평가공정의 고속화·효율화를 도모할 수 있다.
상기에서는, 웨이퍼 프로세스에 있어서의 1개의 프로세스에서 결함 검사를 행하는 것에 대해 설명했지만, 복수의 프로세스에서 결함 검사를 행하도록 하여도 된다. 예를 들면, 도 1에 나타낸 프로세스 결함 검출 A, B의 양쪽을 행하도록 하여도 된다.
도 4는, 본 실시형태 1에 따른 복수의 결함 검사를 행한 경우에 있어서의 결함 검사 결과의 맵의 일례를 나타낸 도면으로, 도 2 에 나타낸 것과 같은 결함 검사 결과를 복수의 프로세스 분만큼 중첩한 상태를 나타내고 있다. 예를 들면, 도 4에 나타낸 것과 같이, 복수의 프로세스의 각각에 대해 결함 검사 A, B, C를 행하고, 그들의 검사 결과를 반도체 웨이퍼(1) 위에 중첩해서 매핑한다.
이상의 내용으로부터, 웨이퍼 프로세스에 있어서의 복수의 프로세스에서 결함 검사를 행함으로써, 복수의 프로세스간에 있어서의 결함의 추이 등의 정보를 얻을 수 있어, 미리 불량(치명 결함)이라고 알고 있는 디바이스 칩은 제외한 후에 후공정에서의 검사를 행할 수 있기 때문에, 후공정에 있어서의 검사에 필요로 하는 시간을 단축할 수 있다. 또한, 복수의 결함 검사간(복수의 프로세스간)에 있어서의 결함의 차분을 채용함으로써, 프로세스 이상(많은 결함이 발생하는 프로세스)을 조기에 발견하여, 불량 칩의 유출 방지나, 이상 정보를 각 프로세스에 피드백시킬 수 있다. 더구나, 웨이퍼 프로세스 완료후에 행하는 전기 특성 평가나 신뢰성 평가에 대해서도 마찬가지로, 불량이 될 수 있는 디바이스 칩을 미리 배제함으로써, 효율적인 평가를 행할 수 있다.
이때, 상기에서는, 웨이퍼 프로세스에 있어서의 복수의 프로세스에서 결함 검사를 행하는 것에 대해 설명했지만, 반도체 웨이퍼(1)의 신원(identity)을 밝히기 위해, 웨이퍼 프로세스 이전에 실시하는 웨이퍼 농도 검사, 웨이퍼 두께 검사, 웨이퍼 저항률 검사 등의 반도체 웨이퍼 자체의 검사(결함 검사)에 있어서, 검사 결과를 디바이스 칩 단위로 매핑하도록 하여도 된다.
전술한 것과 같이, 결함이 다수 존재하는 것과 같은 저품질 웨이퍼(예를 들면, SiC 웨이퍼나 GaN 웨이퍼)를 반도체 웨이퍼 프로세스에 사용하면, 웨이퍼 자체의 결함이 디바이스의 특성에 악영향을 미칠 가능성이 있어, 수율의 저하의 요인이 된다. 따라서, 웨이퍼 프로세스 이전에 반도체 웨이퍼(1) 자체의 결함을 검사하여, 검사 결과를 중첩함으로써 이론적 누적에 근거한 불량 칩을 상정할 수 있고, 또한, 해당 불량 칩을 미리 선별·제외함으로써 각 프로세스의 효율을 향상시킬 수 있다. 이때, 반도체 웨이퍼(1) 자체에 대한 결함 검사를 행하기 전에는 미리 마크(4)가 형성되어 있어, 결함 검사시에는 마크(4)를 기준으로 하여 결함 정보가 취득(인식)된다.
이상의 내용으로부터, 본 실시형태 1에 따르면, 기판 결함이 많은 저품질 웨이퍼라도, 치명 결함으로 간주될 수 있는 디바이스 칩(불량 칩)을 테스트 공정(예를 들면, 전기 특성 평가) 전의 조기 단계에서 검출·스크리닝함으로써, 테스트 공정이나 신뢰성 평가의 효율화를 도모하여 웨이퍼 프로세스의 수율을 향상시키는 것이 가능하게 되는 동시에, 디바이스 제작 전체에 있어서의 효율적인 프로세스 관리, 스크리닝, 평가를 확립시킬 수 있다.
<실시형태 2>
실시형태 1에서는, 통상의 렌즈를 사용한 현미경 검사에 의해 결함 검사를 행했지만, 본 실시형태 2에서는, 미분간섭 방식을 구비한 결함 검사장치에 의해 결함 검사를 행하는 것을 특징으로 한다. 그 이외의 구성 및 동작은, 실시형태 1과 동일하기 때문에, 여기에서는 설명을 생략한다.
미분간섭 방식을 구비한 결함 검사장치를 사용하면, 실시형태 1에 따른 현미경 검사에서는 검출하는 것이 어려운 반도체 웨이퍼(기판) 표면의 요철의 정도가 낮은 결함을 고정밀도로 검출 할 수 있으므로, 특히 미소한 요철 형상의 결함이 존재하는 반도체 웨이퍼에 대해 효과적이다. 따라서, 예를 들면, 기판 결함 검사(웨이퍼 프로세스 이전의 반도체 웨이퍼 자체의 결함 검사)에 있어서, 반도체 웨이퍼 자체에 기인하는 결함(스텝 번칭(step-bunching)이나 피트 등)을 디바이스 칩 단위로 파악할 수 있어, 디바이스에 영향을 미칠 수 있는 치명적인 결함을 포함하는 디바이스 칩은 그 단계(기판 결함 검사단계)에서 선별해서 배제할 수 있다.
이상의 내용으로부터, 본 실시형태 2에 따르면, 반도체 웨이퍼에 존재하는 결함의 검출 정밀도를 향상시킬 수 있고, 최종적인 디바이스 특성 불량이나 신뢰성 시험 불량으로 될 수 있는 결함이 존재하는 디바이스 칩을 기판 결함 검사단계에서 조기에 배제할 수 있어, 평가·시험 등의 효율화를 도모할 수 있다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 반도체 웨이퍼, 2 디바이스 칩, 3 결함 위치, 4 마크.

Claims (5)

  1. 반도체 웨이퍼(1)의 결함을 검사하는 결함 검사방법으로서,
    (a) 검사 대상의 반도체 웨이퍼(1) 위에, 해당 반도체 웨이퍼(1)로부터 생성되는 칩(2)의 치수에 대응하는 마크(4)를, 상기 반도체 웨이퍼(1) 위의 소정의 칩(2)에 대해 형성하는 공정과,
    (b) 반도체 웨이퍼 프로세스의 소정의 프로세스에 있어서, 또는 상기 반도체 웨이퍼 프로세스 이전에, 상기 반도체 웨이퍼(1)의 결함 검사를 행하여, 상기 마크(4)를 기준으로 하여 결함 정보를 인식하는 공정을 구비한, 결함 검사방법.
  2. 제 1항에 있어서,
    상기 공정 (b)에 있어서,
    칩 단위로 상기 결함 정보의 인식을 행하는 것을 특징으로 하는, 결함 검사방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 공정 (b)에 있어서,
    상기 결함 검사는, 상기 반도체 웨이퍼 프로세스의 복수의 프로세스에 있어서 행해지는 것을 특징으로 하는, 결함 검사방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 공정 (b)에 있어서,
    상기 결함 검사는, 미분간섭 방식을 사용해서 행해지는 것을 특징으로 하는, 결함 검사방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 반도체 웨이퍼(1)는, SiC 웨이퍼 또는 GaN 웨이퍼인 것을 특징으로 하는, 결함 검사방법.
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