KR20130054930A - 반도체 발광 장치 및 반도체 발광 장치의 제조 방법 - Google Patents

반도체 발광 장치 및 반도체 발광 장치의 제조 방법 Download PDF

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Abstract

반도체 발광 장치 및 그 반도체 발광 장치를 제조하는 방법으로서, 여기서 발광층 내를 전파하여 반도체 막의 에지면에 도달하는 광이 효율적으로 외부에 추출될 수 있다. 반도체 발광 장치는, III 족 질화물 반도체로 이루어진 발광층을 포함하는 반도체 막을 포함한다. 그 반도체 막은 광 추출 면에 대해 비스듬하게 경사진 테이퍼상 에지면을 갖는다. 광 추출 면은 반도체 막의 결정 구조에서 유래한 형상을 갖는 복수의 돌기들로 이루어진 요철 구조를 갖는다. 광 추출 면의 에지부 주변의 제 1 영역에서의 돌기들의 평균 사이즈는, 제 2 영역에서의 상기 돌기들의 평균 사이즈보다 작다.

Description

반도체 발광 장치 및 반도체 발광 장치의 제조 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT-EMITTING DEVICE}
본 발명은, 발광 다이오드 (LED) 등의 반도체 발광 장치에 관한 것이고, 특히 반도체 발광 장치의 광 추출 향상을 위한 기술에 관한 것이다.
LED들 및 다른 반도체 발광 장치의 효율 및 출력은, 최근의 기술의 진보에 의해 증가되고 있다. 그러나, 고출력화에 수반해 발광 소자로부터 발생되는 열량도 증가해, 여기에 따른 신뢰성의 저하가 문제가 되고 있다. 이 문제를 해결하기 위해서, 결정 성장에 사용되는 비교적 열전도율이 낮은 성장용 기판을 제거해, 이것 대신에 비교적 열전도율이 높은 부재로 반도체층을 지지하는 소위 박막 (thin-film) 구조의 LED들이 제안되고 있다. 박막 구조에 따르면, 발광소자의 방열성이 개선되고, 성장용 기판을 제거함으로써 광 추출 효율의 향상도 기대될 수 있다. 예를 들어, GaN계 반도체 결정을 포함하는 반도체 막으로부터 성장용 기판을 박리하는 방법으로서, 성장용 기판의 이면측으로부터 레이저가 조사되어 GaN가 분해되게 되는 레이저 리프트 오프 (laser lift-off; LLO) 법이 알려져 있다.
[특허문헌 1] 일본 공개 특허 공보 2005-516415호 [특허문헌 2] 일본 공개 특허 공보 2000-228539호
도 1a는, 종래의 박막 구조를 갖는 반도체 발광 장치의 구성을 나타낸 단면도이고, 도 1b는, 그 반도체 발광 장치를 구성하는 반도체 막 (20) 의 에지부 (edge section) 주변의 확대 단면도이다. GaN 또는 다른 III족 질화물 반도체로 이루어지는 반도체 막 (20) 은, 유기 금속 화학적 기상 성장법 (MOCVD) 에 의해 사파이어 기판 또는 다른 성장용 기판 (도시 생략) 상에 n형 반도체층, 발광층, p형 반도체층을 순차 적층 함으로써 형성된다.
반도체 막 (20) 의 광 추출 면 (즉, n형 반도체층의 표면) 에는, 광 추출 효율 향상을 위한 요철 구조가 형성되어 있다. 예를 들어, 반도체 막 (20) 의 광 추출 면을 KOH 또는 다른 알칼리 용액을 이용해 습식 에칭함으로써 우르츠광 (wurtzite) 형의 결정 구조에서 유래하는 복수의 육각추상 돌기들 (hexagonal-cone-shaped protrusions; 200) 로 이루어지는 요철 구조가 형성된다. 이 육각추상 돌기들은, 마이크로콘 (microcone) 들이라고 칭해지고 있다. 도 2a는, III족 질화물계 반도체를 알칼리 용액으로 에칭함으로써 얻어지는 육각추상 돌기 (200) 의 측면도이고, 도 2b는 도 2a에서의 2b-2b선을 따른 단면도이다. 육각추상 돌기 (200) 의 단면 형상은, 저각 57˚, 꼭지각 66˚의 이등변 삼각형이다. 복수의 육각추상 돌기들을 광 추출 면에 형성함으로써, 임계각보다 큰 각도로 광 추출 면을 향하는 광을 효율적으로 외부에 추출할 수가 있으므로, 광 추출 효율이 비약적으로 증가한다.
반도체 막 (20) 의 광 추출 면과는 반대측의 면 (p형 반도체층의 표면) 에는, 반도체 막 (20) 에 대해 전기적 컨택을 달성하기 위해서 ITO 막 (30) 및 광 반사면을 형성하는 반사 전극 (40) 이 형성되어 있다. 캡층 (50) 은 ITO 막 (30) 과 반사 전극 (40) 을 완전히 덮어, 지지 기판 (60) 과 반도체 막 (20) 을 접합하기 위한 AuSn 또는 다른 공정 (eutectic) 접합재의 반사 전극 (40) 으로의 확산을 방지한다. 지지 기판 (60) 은, 예를 들어 사파이어 기판보다 열전도율이 높은 Si 기판이며, 공정 접합층을 개재하여 캡층 (50) 에 접합되고 있다.
반도체 막 (20) 은, 반도체 발광 장치의 구획을 획정하는 격자 형상의 분할 홈들 (스트리트들; streets) 에 의해 복수의 조각들 (pieces) 로 분할된다. 그 분할 홈들이 다이싱에 의해 형성되는 경우, 분리된 반도체 막 (20) 의 에지면 (edge surface) 들 (측면들) 이 조면화 (rough) 되어 전류 누설을 일으킨다. 이 때문에, 분할 홈의 형성은, 에칭에 의해 행해지는 경우가 많다. 분할 홈들을 형성하기 위한 에칭은, 통상, 사파이어 기판을 제거하기 전에 행해진다. 따라서, 광 추출 면과는 반대측의 면 (p형 반도체층의 표면) 으로부터 에칭이 수행된다. 그 결과, 반도체 막 (20) 의 단면 형상은, 도 1a 및 도 1b 에 나타낸 바와 같이, 광 추출 면 측으로 향하여 확대되는 메사 (mesa) 형상이 되어, 반도체 막 (20) 의 에지면 (20a) 은, 광 추출 면에 대해 약 40˚내지 60˚정도 경사져 있다.
청색 광을 생성하는 III족 질화물계 반도체에서는, 발광층은 예를 들어 InGaN에 의해 구성될 수 있다. 또, 발광층을 구성하는 InGaN 보다 더 큰 밴드 갭을 갖는 GaN나 AlGaN로 이루어지는 층들 사이에 발광층이 샌드위치된 소위 더블 헤테로 구조가 형성된다. 발광층을 구성하는 InGaN 층은, 인접하는 GaN 층이나 AlGaN 층보다 굴절률이 높다; 따라서, 발광층 내에 트랩 (trap) 된 채로 발광층 내를 전파하는 광이 존재한다. 이와 같은 광은, 발광층 내를 전파해, 반도체 막 (20) 의 에지면 (20a) 에 도달한다. 반도체 막의 에지면 (20a) 이 예를 들어 광 추출 면에 대해 45˚로 경사져 있는 경우, 반도체 막 (20) 의 에지면 (20a) 에 도달한 광은 에지면 (20a) 에 의해 반사되고, 광 추출 면에 대해 직교하는 각도 (즉 입사각 O˚) 로 광 추출 면을 향하여 이동한다. 여기서, 입사각이란, 요철 구조가 없다고 했을 경우에 있어서의 평탄한 광 추출 면의 법선과 입사 광이 이루는 각도를 말한다. 반도체 막 (20) 의 광 추출 면에 형성된 요철 구조에 의해, 상기한 것처럼, 임계각보다 큰 각도로 광 추출 면을 향하여 이동하는 광은, 효율적으로 외부에 추출될 수 있는 반면, 임계각보다 작은 각도로 광 추출 면을 향하여 이동하는 광을, 외부에 추출할 수가 없는 경우가 있다. 즉, 발광층 내를 전파해 반도체 막 (20) 의 경사진 에지면 (20a) 에서 반사되는 광의 상당수는, 임계각보다 작은 각도로 광 추출 면으로 이동하며, 따라서 이와 같은 광은 외부에 추출되지 못하고 광 추출 효율의 저하를 초래한다. 또한, 이와 같은 소자에 있어서 발광층 중 실제의 발광에 기여하는 영역은 주로 전극 바로 위쪽의 영역이다; 따라서, 도면들에서는 이 영역만이 나타나 있다.
예를 들어 도 3a에 나타내는 바와 같이, 0˚이상 12.7˚미만의 입사각 (요철 구조가 없다고 했을 경우에 있어서의 평탄한 광 추출 면의 법선과 입사 광이 이루는 각; 이하 동일한 정의가 적용된다) 으로 광 추출 면으로 이동하는 광은, 육각추상 돌기 (200) 의 측면에 의해 반사되어 일단 외부에 추출되지만 인접하는 육각추상 돌기에 재돌입할 가능성이 있다. 또, 도 3b에 나타내는 바와 같이, 12.7˚이상 14.9˚미만의 입사각으로 광 추출 면으로 이동하는 광은, 육각추상 돌기 (200) 의 측면에 의해 반사되어 일단 외부에 추출지지만, 하방향의 각도로 출사 (exit) 되기 때문에, 인접하는 육각추상 돌기로 재돌입은 확정적이 된다. 또, 도 3c에 나타내는 바와 같이, 14.9˚이상 33.1˚미만의 입사각으로 광 추출 면으로 이동하는 광은, 외부에 추출되는 일없이 육각추상 돌기 (200) 의 측면에 의해 반사되어 발광층 측에 되돌려진다. 따라서, 광 추출 면이 균일한 요철 구조를 갖는 경우, 발광층 내를 전파해 반도체 막 (20) 의 에지면 (20a) 에서 반사되는 광의 대부분 (4 내지 7%) 는, 외부에 추출될 수 없다.
본 발명은, 상기한 점을 감안하여 고안된 것이고, 발광층 내를 전파해 반도체 막의 에지면에서 반사되는 광도 효율적으로 외부에 추출될 수가 있는 반도체 발광 장치 및 반도체 발광 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 발광 장치를 제조하는 방법은, 성장용 기판상에 발광층을 포함하는 반도체 막을 형성하기 위한 반도체 막 형성 공정; 반도체 막 상에 반사 전극을 개재하여 지지 기판을 접합하기 위한 지지 기판 접합 공정; 성장용 기판을 제거하기 위한 성장용 기판 제거 공정; 성장용 기판을 제거하는 것에 의해 노출된 반도체 막의 표면의 에지부 주변의 제 1 영역에서, 제 1 영역보다 더 내측의 제 2 영역에서 표출된 결정면에 대하여 오프셋된 면을 표출시키기 위한 오프셋 면 표출 공정; 및 반도체 막의 표면상에 습식 에칭 처리를 실시하여, 제 1 영역 및 제 2 영역에 반도체 막에서의 결정들의 구조에서 유래하는 형상을 갖는 복수의 돌기들로 이루어진 요철 구조를 형성하기 위한 요철 구조 형성 공정을 포함한다.
본 발명에 따른 반도체 발광 장치는, III 족 질화물 반도체로 이루어진 발광층을 포함하는 반도체 막; 반도체 막의 광 추출 면으로부터 반대측의 면에 제공된 반사 전극; 반사 전극에 접합층을 개재하여 접합된 지지 기판을 포함하고, 반도체 막은 광 추출 면에 대해 경사진 테이퍼상 에지면을 가지며, 광 추출 면은 반도체 막의 결정 구조에서 유래한 형상을 갖는 복수의 돌기들로 이루어진 요철 구조를 가지며, 광 추출 면의 에지부 주변의 제 1 영역에서의 돌기들의 평균 사이즈가, 광 추출 면의, 제 1 영역보다 더 내측의 제 2 영역에서의 돌기들의 평균 사이즈보다 작다.
본 발명의 반도체 발광 장치에 의하면, 제1 영역에 형성되는 육각추상 돌기들의 평균 사이즈는 제2 영역에 형성되는 육각추상 돌기의 평균 사이즈보다 작다. 따라서, 발광층 내를 횡방향으로 전파해 테이퍼상 (tapered) 에지면에서 반사되어 광 추출 면을 향해 이동하는 광을 효율적으로 외부에 추출는 것이 가능해져, 종래 기술들에 따른 것과 비교하여 광 추출 효율을 향상시킬 수 있다.
본 발명에 따른 반도체 발광 장치의 제조 방법에 의하면, 비교적 간편한 방법으로 상기의 효과를 갖는 반도체 발광 장치를 제조하는 것이 가능해진다.
도 1a는 종래의 박막 구조를 갖는 반도체 발광 장치의 구성을 나타낸 단면도이다; 도 1b는 그 반도체 발광 장치를 구성하는 반도체 막 (20) 의 에지부 주변의 확대 단면도이다.
도 2a는 III족 질화물계 반도체를 알칼리 용액으로 에칭함으로써 얻어지는 육각추상 돌기의 측면도이다; 도 2b는 도 2a 에서의 2b-2b 선을 따르는 단면도이다.
도 3a 내지 도 3c는 광 추출 면에 대한 광의 입사각과 광의 진로 사이의 관계를 나타낸다.
도 4a는 본 발명의 실시예에 따른 반도체 발광 장치의 구성을 나타낸 단면도이다; 도 4b는 본 발명의 실시예에 따른 반도체 막의 에지부 주변의 확대 단면도이다; 도 4c는 본 발명의 실시예에 따른 반도체 발광 장치를 광 추출 면 측에서 바라본 평면도이다.
도 5는, 본 발명의 실시예에 따른 반도체 발광 장치에 있어서, 발광층 내를 횡방향으로 전파해 테이퍼상 에지면에 도달하는 광의 진로를 나타낸 단면도이다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 반도체 발광 장치를 제조하는 방법을 나타낸 단면도들이다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 반도체 발광 장치를 제조하는 방법을 도시한 단면도들이다.
도 8은 본 발명의 실시예에 따른 오프셋 (offset) 면 표출 공정 (step) 에 있어서 연마 처리된 반도체 막의 에지부 주변의 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 발광 장치의 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 발광 장치의 단면도이다.
도 11은 본 발명의 실시예에 따른 제조 공정을 통해 형성된 요철 구조를 갖는 반도체 막의 표면의 SEM 사진이다.
도 12a 내지 도 12c는 본 발명의 실시예에 따른 반도체 발광 장치의 제조 방법을 도시한 단면도이다.
본 발명의 실시예들이 이제 첨부된 도면들을 참조하여 설명될 것이다. 아래 참조된 도면들에서, 실질적으로 동일 또는 등가인 구성 요소들 및 부분들은 동일한 참조 부호를 부여하고 있다.
도 4a는 본 발명의 실시예에 따른 반도체 발광 장치 (1) 의 구성을 나타낸 단면도이고, 도 4b는 반도체 발광 장치 (1) 를 형성하는 반도체 막 (20) 의 에지부 주변의 확대 단면도이고, 도 4c는 광 추출 면 측에서 바라본 경우의 반도체 발광 장치 (1) 의 평면도이다.
반도체 발광 장치 (1) 는, 반도체 막 (20) 이 그 반도체 막을 위한 결정 성장에 사용되는 성장용 기판과는 상이한 지지 기판 (60) 에 의해 지지되는 박막 구조를 갖는 LED이다. 반도체 막 (20) 은, III족 질화물계 반도체로 이루어지는 n형 반도체층, 발광층, p형 반도체층이 적층되어 구성된다; n형 반도체층의 표면이 광 추출 면에 대응한다. 광 추출 면을 나타내는 n형 반도체층의 표면에는, 우르츠광-형의 결정 구조에서 유래하는 복수의 육각추상 돌기로 이루어진 요철 구조가 형성되어 있다. n 전극 (70) 은, 이 요철 구조가 형성된 광 추출 면 (n형 반도체층의 표면) 에 형성되어 있다.
반도체 막 (20) 의 광 추출 면과는 반대측의 면 (즉, p형 반도체층의 표면) 에는, 반도체 막 (20) 과 전기적인 컨택을 달성하기 위한 ITO 막 (30) 이 형성되어 있다. 구체적으로, ITO 막 (30) 은 반도체 막 (20) 과의 사이에 오믹성 (ohmic) 접촉을 형성하고 있다. ITO 막 (30) 은, 반도체 막 (20) 표면의 비교적 넓은 범위를 덮도록 형성되어 정사각형들, 직사각형, 또는 다른 형상들로 패터닝된다. ITO 막 (30) 의 표면에는, Ag 또는 다른 금속의 고반사율을 갖는 금속으로 이루어진 반사 전극 (40) 이 형성되어 있다. 반사 전극 (40) 은, ITO 막 (30) 과의 계면 상에 광 반사면을 형성해, 발광층으로부터 방출된 광을 광 추출 면을 향하여 반사시킨다. 캡층 (50) 은, ITO 막 (30), 반사 전극 (40) 으로 이루어진 적층체를 완전히 덮도록 형성되어 있다. 캡층 (50) 은, AuSn 및 다른 공정 접합재들에 대해 배리어 (barrier) 기능을 갖는 TiW 층 및 Ti 층을 포함한다.
지지 기판 (60) 은, 반도체 막 (20) 의 결정 성장에 사용되는 사파이어 기판보다 열전도율이 높은 Si 기판 또는 다른 기판에 의해 구성된다. 지지 기판 (60) 은, AuSn 또는 다른 공정 접합재로 이루어지는 공정 메탈층 (61) 을 개재하여 캡층 (50) 에 접합되고 있다.
반도체 막 (20) 의 에지면 (측면) (20a) 은, 반도체 막 (20) 에 분할 홈들 (스트리트들) 을 형성할 때의 에칭에 기인해, 광 추출 면에 대해 비스듬하게 경사진 테이퍼 형상을 갖는다. 구체적으로, 반도체 막 (20) 은, 광 추출 면 측의 폭이 반사 전극 (40) 측의 폭보다 넓은 메사 형상을 갖는다.
테이퍼상 에지면 (20a) 의 바로 위쪽 영역을 포함하는, 반도체 막 (20) 의 광 추출 면의 에지부 주변의 제 1 영역 (101) 에 형성된 복수의 육각추상 돌기들 (200a) 의 평균 사이즈 (평균 직경) 는, 반사 전극 (40) 의 바로 위쪽 영역을 포함하는, 제 1 영역 (101) 보다 내측의 제 2 영역 (102) 에 형성된 복수의 육각추상 돌기 (200b) 의 평균 사이즈 (평균 직경) 보다 작다. 구체적으로, 제 1 영역 (101) 에는, 그 직경이 발광층으로부터 방출된 광의 파장 (예를 들어 450 nm) 보다 충분히 작은 육각추상 돌기들 (200a) 이 다수 형성되어 있다. 한편, 제 2 영역 (102) 에는, 그 직경이 발광층으로부터 방출된 광의 파장보다 충분히 큰 육각추상 돌기들 (200b) 이 다수 형성되어 있다. 육각추상 돌기의 직경이란, 육각추의 저면의 서로 대각들을 이루는 2 개의 정점들을 연결하는 선분의 길이 (d) (도 2a, 도 2b 참조) 에 상당한다.
도 5는, 본 발명의 실시예에 따른 반도체 발광 장치에 있어서, 발광층 (22) 내를 횡방향으로 전파하여 테이퍼상 에지면 (20a) 에 도달하는 광의 진로를 나타낸 단면도이다. 발광층 (22) 내를 전파하여 테이퍼상 에지면 (20a) 에 도달한 광은, 테이퍼상 에지면 (20a) 에 의해 반사되어, 임계각보다 작은 입사각으로 광 추출 면으로 이동한다. 반도체 막 (20) 의 광 추출 면의 에지부 주변의 제 1 영역 (101) 에 형성된 육각추상 돌기들 (200a) 의 상당수는, 그 직경이 발광층으로부터 방출되는 광의 파장보다 충분히 작다; 따라서, 육각추상 돌기들 (200a) 의 측면들에서 반사되는 일 없이 외부에 추출된다. 이와 같이, 제 1 영역 (101) 에 미소 마이크로콘 (microcone) 들에 의한 저반사 구조가 형성됨으로써, 발광층 (22) 내를 횡방향으로 전파해 테이퍼상 에지면 (20a) 에 도달하는 광을 효율적으로 외부에 추출하는 것이 가능해진다. 또한, 제 1 영역 (101) 으로부터 외부로 추출되는 광은, 발광 파장보다 작은 육각추상 돌기들 (200a) 에 의해 확산 및 산란되므로, 이 영역으로부터 출사되는 광이 특정의 방향으로 치우쳐 출사되어 버리는 것을 방지하는 것이 가능해진다. 구체적으로, 제 1 영역 (101) 에는 발광층 내를 전파하는 광이 집중되어, 제 1 영역 (101) 으로부터 외부로 추출되는 광의 밀도가 비교적 높다. 만일 제 1 영역 (101) 이 평탄한 광 추출 면인 경우에는, 고밀도의 광이 특정의 방향으로 치우쳐 출사되어, 발광면 상에 휘도 불균일이나 색 불균일이 현저하게 된다.
한편, 반사 전극 (40) 의 바로 위쪽 영역에 있어서는, 모든 방향의 광이 광 추출 면으로 이동한다. 따라서, 반사 전극 (40) 의 바로 위쪽 영역을 포함하는 제 2 영역 (102) 에서는, 발광 파장보다 충분히 큰 직경의 육각추상 돌기들 (200b) 을 형성하는 것이 광 추출에 유리할 것이다.
이와 같이, 에지면 (20a) 의 바로 위쪽 영역을 포함하는 광 추출 면의 에지부 주변의 제 1 영역 (101) 에 주로 발광 파장보다 충분히 작은 복수의 육각추상 돌기로 구성되는 요철 구조를 형성하는 한편, 반사 전극 (40) 의 바로 위쪽 영역을 포함하는 제 2 영역 (102) 에 주로 발광 파장보다 충분히 큰 복수의 육각추 형상으로 구성되는 요철 구조를 형성함으로써, 종래 외부에 추출하는 것이 곤란한 광도 추출하는 것이 가능해져, 종래보다 광 추출 효율을 높일 수가 있다. 또한, 광 추출 효율을 종래보다 현저하게 높이기 위해서, 제 1 영역 (101) 에 형성된 복수의 육각추상 돌기들 (200a) 중에, 그 직경이 발광층으로부터 방출된 광의 파장보다 작은 것들의 면적 점유율이 적어도 70% 인 것이 바람직하고, 한편, 제 2 영역 (102) 에 형성된 복수의 육각추상 돌기들 (200b) 중에, 그 직경이 발광층으로부터 방출된 광의 파장보다 큰 것들의 면적 점유율이 적어도 40%이상인 것이 바람직하다.
상기한 구성을 갖는 반도체 발광 장치 (1) 의 제조 방법에 대해 이하에서 설명한다. 도 6a 내지 도 6e, 및 도 7a 내지 도 7e는 본 발명의 제 1 실시예에 따른 제조 방법을 나타낸 단면도들이다.
(반도체 막 형성 공정)
반도체 결정 성장을 행하기 위한 성장용 기판으로서 사용되는 사파이어 기판 (10) 을 준비한다. 사파이어 기판 (10) 을 수소 분위기 하에서 1000 ℃에서, 10분간 가열해 사파이어 기판 (10) 상에 서멀 클리닝 (thermal cleaning) 을 실시한다. 다음으로, 유기 금속 화학적 기상 성장법 (MOCVD법) 에 의해 사파이어 기판 (10) 상에, 저온 버퍼층, 하지 (underlayer) GaN 층, n형 GaN 층, 발광층, p형 AlGaN 클래딩층, p형 GaN 층으로 이루어지는 반도체 막 (20) 을 형성한다. 구체적으로는, 기판 온도를 500 ℃로 하고, 트리메틸 갈륨 (TMG) (유량: 10.4μmol/분) 및 NH3 (유량: 3.3 LM) 를 약 3분간 공급하고, GaN로 이루어지는 저온 버퍼층을 사파이어 기판 (10) 상에 형성한다. 그 후, 기판 온도를 1000 ℃까지 올리고, 약 30초간 이 온도에서 유지함으로써 저온 버퍼층을 결정화시킨다. 다음으로, 기판 온도를 1000 ℃로 유지한 채로 TMG (유량: 45μmol/분) 및 NH3 (유량: 4.4 LM) 를 약 20분간 공급해, 두께 약 1μm의 하지 GaN 층을 형성한다. 다음으로, 기판 온도 1000 ℃에서 TMG (유량: 45μmol/분), NH3 (유량: 4.4 LM) 및 도펀트 가스로서 SiH4 (유량: 2.7×10-9 mol/분) 를 약 100분간 공급해, 두께 약 5μm의 n형 GaN 층을 형성한다. 다음으로, n형 GaN 층 상에 발광층을 형성한다. 본 실시예에서는, 발광층으로서 InGaN/GaN 로 이루어지는 다중 양자 우물 구조를 적용했다. InGaN/GaN가 1 주기인 경우, 5 주기의 성장을 실시한다. 구체적으로는, 기판 온도를 700 ℃로 하고, TMG (유량: 3.6μmol/분), 트리메틸 인듐 (TMI) (유량: 10μmol/분), NH3 (유량: 4.4 LM) 를 약 33초간 공급하고, 두께 약 2.2 nm의 InGaN 우물층을 형성한다; 그 후, TMG (유량: 3.6μmol/분), NH3 (유량: 4.4 LM) 를 약 320초간 공급하며 두께가 약 15nm인 GaN 배리어를 형성한다. 이 공정은 5 주기 동안 반복되고, 이로써 발광층이 형성된다. 다음으로, 기판 온도를 870 ℃까지 올린다; TMG (유량: 8.1μmol/분), 트리메틸 알루미늄 (TMA) (유량: 7.5μmol/분), NH3 (유량: 4.4 LM) 및 도펀트로서 Cp2Mg (bis-cyclopentadienyl Mg) (유량: 2.9×10-7μmol/분) 를 약 5분간 공급한다; 두께 약 40 nm의 p형 AlGaN 클래딩층을 형성한다. 그 후, 기판 온도를 유지 한 채로, TMG (유량: 18μmol/분), NH3 (유량: 4.4 LM) 및 도펀트로서 Cp2Mg (유량: 2.9×10-7μmol/분) 를 약 7분간 공급한다; 그리고 두께 약 150 nm의 p형 GaN 층을 형성한다. 사파이어 기판 (10) 상에는, 위에서 설명된 층들에 의해 구성되는 반도체 막 (20) 이 형성된다 (도 6a).
(p형 GaN 층 활성화 공정)
웨이퍼를 MOCVD 장치로부터 제거하고, p형 GaN 층의 활성화를 실시한다. 성장 과정에 있어서, p형 GaN 층의 층 내에는 캐리어 가스의 원료인 수소가 혼입되고 있고, Mg-H 결합이 형성된다. 이와 같은 상태에서는, 도핑을 위해 사용된 Mg는 도펀트로서의 기능을 완수하지 못하고, p형 GaN 층의 저항은 높다. 따라서, p형 GaN 층 내에 혼입되는 수소를 탈리시키는 활성화 공정을 수행하는 것이 필요하다. 구체적으로는, 700 ℃ 불활성 가스 분위기 중에서 웨이퍼의 열처리를 실시하고, p형 GaN 층을 활성화시킨다.
(ITO 막형성 공정)
반도체 막 (20) 의 p형 GaN 층의 표면을 세정한 후, 기판 온도를 약 200 ℃로 하고, 스퍼터링에 의해 p형 GaN 층의 표면에 두께 약 40 nm의 ITO 막 (30) 을 형성한다. 다음으로, ITO 막 (30) 상에, 반도체 발광 장치의 개별 구획들을 획정하기 위한 분할 라인들을 따르는 격자 형상의 개구 패턴을 갖는 레지스트 마스크 (도시 생략) 를 형성하고, 이 레지스트 마스크를 통해 ITO 막 (30) 을 질산과 염산의 혼합액을 사용한 습식 에칭에 의해 제거한다; 그리고 ITO 막 (30) 이 패터닝된다. 이 습식 에칭에 의해 ITO 막 (30) 에는 상기 분할 라인을 따르는 격자 형상의 홈이 형성된다; 그리고 ITO 막 (30) 은, 웨이퍼 내에 형성되는 복수의 발광 소자에 대응하여 분할된다. 분할된 ITO 막 (30) 의 조각 각각이 정사각형 또는 직사각형이 되도록 패터닝이 수행된다. 레지스트 마스크가 제거된다; 그 후, 450 ℃의 온도에서 산소를 포함하는 분위기 중에 웨이퍼를 투입해, 1 분간의 열처리를 실시한다. 이 열처리에 의해 ITO 막 (30) 과 반도체 막 (20) 사이에 오믹성 접촉이 형성되어, 접촉 저항이 대폭 저감된다 (도 6b).
(반사 전극 형성 공정)
ITO 막 (30) 상에 개구부들을 갖는 레지스트 (도시 생략) 를 형성한 후, 역스퍼터법에 의해 ITO 막 (30) 의 표면을 정화한다. 다음으로, 스퍼터법에 의해 웨이퍼 전체면에 두께 약 150 nm 의 Ag막을 형성한다. 그 후, 불요 부분의 Ag막을 상기의 레지스트와 함께 제거함으로써, Ag막의 패터닝을 실시하고, 반사 전극 (40) 을 형성한다 (도 6c).
(캡층 형성 공정)
ITO 막 (30) 의 형성 영역에 대응하는 부분에 개구부를 갖는 레지스트 (도시생략) 를 형성한다. 다음으로, 스퍼터법 또는 유사한 방법에 의해 ITO 막 (30) 및 반사 전극 (40) 으로 이루어지는 적층체를 전체적으로 덮도록 TiW (두께: 400 nm), Ti (두께: 100 nm), Pt (두께: 200 nm), 및 Au (두께: 200 nm) 를 순차 퇴적한다; 불요 부분들을 상기의 레지스트와 함께 순차적으로 제거한다; 이로써 패터닝을 실시하고, 캡층 (50) 을 형성한다 (도 6d). 캡층 (50) 을 형성하는 상기의 금속들 가운데, TiW 층 및 Ti 층은, 공정 메탈층 (61) 을 구성하는 AuSn이 반사 전극 (40) 으로 확산하는 것을 방지하기 위한 배리어 층으로서 기능한다. Pt층 및 Au층은, AuSn에 대한 습윤성 (wetting) 을 향상시키기 위한 층들이다.
(분할 홈 형성 공정)
반도체 막 (20) 에 반도체 발광 장치의 단일 구획을 획정하기 위한 분할 홈들 (스트리트들) (25) 을 형성한다. 구체적으로는, 반도체 막 (20) 의 표면에 분할 홈들 (25) 의 패턴에 대응하는 격자 형상 패턴을 갖는 레지스트 (도시생략) 가 형성된다. 다음으로, 웨이퍼를 반응성 이온 에칭 (RIE) 장치에 투입해, Cl2 플라즈마에 의한 건식 에칭이 실시되고, 이로써 상기 레지스트의 개구부를 통해 노출된 반도체 막 (20) 을 p형 GaN 층 측으로부터 에칭한다. 이로써 반도체 막 (20) 에는, 사파이어 기판 (10) 에 도달하는 격자 형상의 분할 홈들 (25) 이 형성되어 반도체 막 (20) 은 예를 들어 한 변이 1000μm의 조각들 (칩) 로 분할된다. 반도체 막 (20) 의 조각들의 에지면 (측면) (20a) 은, 광 추출 면에 대해 비스듬하게 경사진 테이퍼 형상을 갖는다. 즉, 반도체 막 (20) 의 조각들은, 메사 형상이 된다 (도 6e).
(지지 기판 접합 공정)
반도체 막 (20) 을 지지하기 위한 지지 기판 (60) 을 준비한다. 지지 기판 (60) 은, 예를 들어 열전도율이 사파이어 기판 (10) 보다 높고, 반도체 막 (20) 을 지지하는데 충분한 기계적 강도를 갖는 부재가 바람직하다. 지지 기판 (60) 으로서 예를 들어 실리콘 기판, 세라믹 기판, 유리 에폭시 기판, 금속 기판이 사용될 수 있다. 지지 기판 (60) 의 표면에는, 공정 접합재인 AuSn 또는 유사재로 이루어진 공정 메탈층 (61) 이 형성되어 있다. 공정 메탈층 (61) 과 캡층 (50) 을 밀착시키고 진공 중에서 이들을 열압착 함으로써, 반도체 막 (20) 과 지지 기판 (60) 이 접합된다 (도 7a).
(성장용 기판 제거 공정)
사파이어 기판 (10) 을 반도체 막 (20) 으로부터 박리한다. 사파이어 기판 (10) 의 박리에는, 레이저 리프트-오프법을 사용할 수 있다. 구체적으로는, 사파이어 기판 (10) 의 이면 (반도체 막 (20) 의 형성면과는 반대측의 면) 으로부터 엑시머 레이저를 조사한다. 이로써 사파이어 기판 (10) 과의 계면 근방에 있어서의 GaN 결정이 Ga와 N2 가스로 분해되어, 사파이어 기판 (10) 이 반도체 막 (20) 으로부터 박리된다. 사파이어 기판 (10) 을 제거함으로써 n형 GaN 층의 표면 (20b) 이 노출된다. n형 GaN 층의 표면 (20b) 은, C--면으로 구성되어 있고, 알칼리 용액을 사용한 습식 에칭 처리에 의해 우르츠광-형 결정 구조에서 유래하는 형상을 갖는 복수의 육각추상 돌기로 이루어지는 요철 구조를 형성하는 것이 가능하다. 사파이어 기판 (10) 을 제거함으로써 노출될 n형 GaN 층의 표면 (20b) 에 부착되있는 Ga는, HCl를 이용하여 제거된다 (도 7b).
(오프셋 면 표출 공정)
분할 홈 (25) 안으로 레지스트 (80) 을 묻은 후, 화학적 기계적 연마 (CMP) 기술에 의해, 사파이어 기판 (10) 을 제거함으로써 노출된 n형 GaN 층의 표면 (C--면) (20b) 을 연마한다. 이로써, n형 GaN 층의 표면 (C--면) (20b) 의 에지부들이 모따기되어 (chamfer), C--면으로부터 오프셋된 오프셋 면들 (20c) 이 에지부들 주변에서 표출된다 (도 7c). 도 8은, 연마 처리 후의 반도체 막 (20) 의 에지부 주변의 단면도이다. 예를 들어, 반도체 막 (20) 의 에지부로부터의 폭 (a) 이 10μm, 광 추출 면으로부터의 깊이 (b) 가 약 1μm에 상응하는 범위가 연마에 의해 제거된다. 이로써, 반도체 막 (20) 의 에지부 주변에서, C--면 (20b) 으로부터 약 5.7˚오프셋된 오프셋 면 (20c) 이 표출된다. 오프셋 면 (20c) 은, 반도체 막 (20) 의 테이퍼상 에지면 (20a) 의 바로 위쪽에 형성된다.
반도체 막 (20) 의 연마는, 표 1에 나타낸 바와 같이, 연마 압력 및 연마 패드의 회전 스피드를 변화시키면서 실시하는 것이 바람직하다. 구체적으로, 연마 처리의 초기 스테이지에서의 단계 1 및 최종 스테이지에서의 단계 3에 있어서 연마 압력 및 회전 스피드를 감소시킴으로써 반도체 막 (20) 의 균열이나 결손을 방지 할수 있다.
단계 1 단계 2 단계 3
처리 시간 30 초 600 초 30 초
연마 압력 1.0 kgf 2.0 kgf 1.0 kgf
회전 스피드 30 rpm 60 rpm 30 rpm
(요철 구조 형성 공정)
웨이퍼를 70℃의 KOH에 10분간 침지하고, 이로써 사파이어 기판 (10) 을 제거함으로써 노출된 n형 GaN 층의, 표면들 (C--면) (20b) 및 C--면으로부터 오프셋된 오프셋 면 (20c) 를 에칭한다; 이들의 면에, 우르츠광-형의 결정 구조에서 유래하는 형상의 복수의 육각추상 돌기들로 이루어진 요철 구조를 형성한다. 오프셋 면 (20c) 의 에칭 레이트 (rate) 는, C--면 (20b) 의 에칭 레이트 보다 낮다. 오프셋 면들 (20c) 에 형성된 육각추상 돌기의 평균 사이즈 (평균 직경) 는, C--면 (20b) 에 형성된 육각추상 돌기들의 평균 사이즈 (평균 직경) 보다 작다 (도 7d). 또한, 오프셋 면 (20c) 은, 도 9에 나타낸 바와 같이, 둥근 부분을 띤 만곡면을 포함하고 있어도 된다. 이 경우, 반도체 막 (20) 의 에지부들에 가까워지는 것에 따라 C--면 (20b) 로부터의 오프셋의 사이즈가 점차 커진다. 따라서, 에지부들에 가까워지는 것에 따라 육각추상 돌기들의 사이즈가 단계적으로 작아진다. 도 7d는, 에칭 후에도 오프셋 면 (20c) 에 기인한 경사진 형상이 잔존하고 있는 예를 나타낸다. 그러나, 오프셋 면들 (20c) 의 에칭 레이트는, 표면 (20b) 의 에칭 레이트 보다 낮기 때문에, 반도체 막 (20) 의 에지부들 주변이 중앙부들에 대하여 올려지는 형상을 띌 수도 있다. 이와 같은 형상의 차이들은 에칭 조건들 및 다른 파라미터들에 의해 생기지만, 어느 형상에 관계없이 오프셋 면들 (20c) 상에 형성된 육각추상 돌기들의 사이즈가 C--면 (20b) 상에 형성된 육각추상 돌기들의 사이즈보다 작은 것에 변화가 없다.
(n전극 형성 공정)
요철 구조가 형성된 반도체 막 (20) 의 n형 GaN 층의 표면에 Ti 및 Al를 순차 증착한다; 그 후, 이것을 에칭 또는 리프트 오프 또는 방법에 의해 패터닝한다; 그리고 n 전극 (70) 을 형성한다 (도 7e). 이상의 각 공정을 거치는 것으로써, 반도체 발광 장치 (1) 가 완성한다.
상기 언급된 본 발명의 실시예에 따른 제조 방법에 의하면, 반도체 막 (20) 의 표면 연마 공정을 종래의 제조 공정에 추가하는 것만으로, 반도체 막의 표면의 에지부 주변 (제1 영역) 에, 내측 영역 (제2 영역) 과 비교해 사이즈 (직경) 가 작은 육각추상 돌기를 형성하는 것이 가능해진다. 즉, 본 발명의 실시예에 따른 제조 방법에 의하면, 비교적 간편한 방법으로 종래 기술에 의하는 것보다 광 추출 효율의 높은 반도체 발광 장치를 제조하는 것이 가능해진다.
반도체 막 표면의 에지부들 주변에 있어서의 광 추출 효율을 개선하기 위한 다른 제조 방법으로서 성장용 기판을 제거함으로써 노출된 반도체 막의 표면의 에지부들 주변에 메탈 마스크를 형성한 후, 요철 구조를 형성하기 위한 습식 에칭을 실시하는 방법이 있다. 이 방법에 의하면, 반도체 막 표면의 에지부들 주변에 육각추상 돌기가 형성되지 않기 때문에, 당해 영역에 있어서의 광 추출 효율을 개선하는 것이 가능해진다. 그러나, 이 방법에 의하면, 포토리소그래피, 메탈 기상 증착, 리프트 오프, 요철 형성, 메탈 제거와 같은 많은 공정이 필요하다. 또, 이 방법에 의하면, 반도체 막 표면의 에지부들 주변은 평탄면들이 되어, 광을 산란시키는 효과가 없어진다; 따라서, 고밀도의 광이 특정의 방향으로 치우쳐 출사할 우려가 있다. 본 발명의 실시예에 따른 제조 방법에 의하면, 이들의 문제를 일으키는 것 없이 광 추출 효율의 향상을 달성할 수 있다.
도 11은, 상기한 본 발명의 실시예에 따른 제조 방법에 의해 제조된 반도체 발광 장치에서의 반도체 막 (20) 의 표면의 SEM 사진이다. 반도체 막 (20) 의 표면의 에지부들 주변의 제 1 영역 (101) 에 있어서의 육각추상 돌기의 평균 사이즈 (직경) 는, 제 2 영역 (102) 에 있어서의 그것보다 현저하게 더 작다는 것울 확인할 수 있다. 오프셋 면을 포함하는 제 1 영역 (101) 에 형성된 육각추상 돌기 가운데, 그 직경이 500 nm 미만의 것의 면적 점유율은 76% 였다. 한편, C--면을 포함하는 제 2 영역 (102) 에 형성된 육각추상 돌기 중에, 각각, 그 직경이 500 nm 미만의 것의 면적 점유율은 12%, 500 nm 이상 1.5μm 미만의 것은 74%, l.5μm 이상의 것은 14% 였다. 상기한 본 발명의 실시예에 따른 제조 방법을 이용하여 제작된 반도체 발광 장치에 의하면,도 1a 및 도 1b에 나타낸 종래의 반도체 발광 장치를 통한 광 출력을 약 2% 향상시키는 것이 가능하였다.
도 12a 내지 도 12c는 본 발명의 제 2 실시예에 따른 반도체 발광 장치의 제조 방법을 나타낸 단면도이다. 본 실시예에 따른 제조 방법은, 오프셋 면 표출 공정에 있어서의 처리가 제 1 실시예에 따른 제조 방법에 의한 것과 다르다. 사파이어 기판을 제거할 때까지의 공정은, 제 1 실시예에 따른 것들과 유사하여, 그 설명은 제공되지 않을 것이다.
사파이어 기판을 제거함으로써 노출된 반도체 막 (20) 의 표면상에 레지스트 (90) 를 형성한다. 레지스트 (90) 는, 반도체 막 (20) 의 에지부로부터 제 2 영역 (102) 을 향하여 막 두께가 서서히 증가하는 소위 테이퍼 형상을 가지고 있다. 요컨대, 레지스트 (90) 의 제 1 영역 (101) 을 덮는 부분에 있어서 막 두께가 연속적으로 변화한다. 이와 같은 테이퍼 형상을 갖는 레지스트 (90) 는, 예를 들어, 이하의 순서로 형성될 수 있다. 레지스트 재료 (예를 들어, AZ6130 (Clariant Japan)) 를 반도체 막 (20) 의 표면에 도포한다. 다음으로 90 ℃에서, 60 초간의 열처리를 실시한다 (제 1 베이크) . 그 후, 소정의 마스크를 이용해, 250 mJ/cm2에서 레지스트 재료를 노광한다. 다음으로 110 ℃에서, 90 초 동안 열처리에 의해 레지스트 재료를 고화한다 (제 2 베이크). 다음으로, 현상액 (예를 들어, AZ600MIF) 을 사용해 현상 처리를 실시하고 레지스트 재료를 패터닝한다 (도 12a).
다음으로 레지스트 (90) 를 통해 반도체 막 (20) 의 표면을 RIE를 이용하여 에칭한다. 이 에칭 처리에 의해 레지스트 (90) 가 에칭되어 레지스트 (90) 의 표면의 에지부들이 최초로 노출된다. 그리고, 반도체 막 (20) 의 노출 영역은 서서히 내측으로 퍼진다. 반도체 막 (20) 의 에지부들 주변이 레지스트 (90) 의 테이퍼 형상에 대응한 형상으로 에칭되어, C--면 (20b) 로부터 오프셋된 오프셋 면들 (20c) 이 표출된다 (도 12b). 그 후, 레지스트 (90) 가 제거된다 (도 l2c). 이후의 공정은, 상기한 제 1 실시예에 따른 제조 방법의 것들과 유사하여, 그 설명은 생략한다.
따라서, 제 2 실시예에 따른 제조 방법에 의하면, 비교적 간편한 방법으로 종래 기술에 따른 것보다 광 추출 효율의 높은 반도체 발광 장치를 제조하는 것이 가능해진다. 또, 제 2 실시예에 따른 제조 방법으로, C--면 (20b) 과 오프셋 면들 (20c) 과의 경계들이 명확하게 되므로, 이들 경계들에서 육각추상 돌기의 사이즈 (직경) 가 명확하게 바뀌게 된다.
이 출원은 본 명세서에서 참조로서 통합되는 일본 특허 출원 번호 2011-251271에 기초한다.

Claims (11)

  1. 반도체 발광 장치를 제조하는 방법으로서,
    성장용 기판상에 발광층을 포함하는 반도체 막을 형성하기 위한 반도체 막 형성 공정;
    상기 반도체 막 상에 반사 전극을 개재하여 지지 기판을 접합하기 위한 지지 기판 접합 공정;
    상기 성장용 기판을 제거하기 위한 성장용 기판 제거 공정;
    상기 성장용 기판을 제거하는 것에 의해 노출된 상기 반도체 막의 표면의 에지부 주변의 제 1 영역에서, 상기 제 1 영역보다 더 내측의 제 2 영역에서 표출된 결정면에 대하여 오프셋 (offset) 된 면을 표출시키기 위한 오프셋 면 표출 공정; 및
    상기 반도체 막의 표면상에 습식 에칭 처리를 실시하여, 상기 제 1 영역 및 상기 제 2 영역에 상기 반도체 막에서의 결정들의 구조에서 유래하는 형상을 갖는 복수의 돌기들로 이루어진 요철 구조를 형성하기 위한 요철 구조 형성 공정을 포함하는, 반도체 발광 장치를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 반도체 막은 III 족 질화물 반도체로 이루어지고,
    상기 오프셋 면 표출 공정에서는, 상기 제 2 영역에서 노출된 III 족 질화물 반도체 결정들의 C--면에 대하여 오프셋되는 면이 상기 제 1 영역에서 노출되는, 반도체 발광 장치를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 오프셋 면 표출 공정은, 상기 성장용 기판의 제거에 의해 노출된 상기 반도체 막의 표면을 연마하여 상기 반도체 막의 표면의 에지부를 모따기 (chamfer) 위한 처리를 포함하는, 반도체 발광 장치를 제조하는 방법.
  4. 제 2 항에 있어서,
    상기 오프셋 면 표출 공정은, 상기 성장용 기판의 제거에 의해 노출된 상기 반도체 막의 표면을 연마하여 상기 반도체 막의 표면의 에지부를 모따기 위한 처리를 포함하는, 반도체 발광 장치를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 오프셋 면 표출 공정은, 상기 성장용 기판의 제거에 의해 노출된 상기 반도체 막의 표면상에, 상기 반도체 막의 표면의 에지부로부터 상기 제 2 영역을 향해 연속적으로 막 두께가 증가하는 테이퍼 형상을 갖는 레지스트를 형성하고, 상기 레지스트를 통해 상기 반도체 막의 표면의 에지부 주변을 에칭하기 위한 처리를 포함하는, 반도체 발광 장치를 제조하는 방법.
  6. 제 2 항에 있어서,
    상기 오프셋 면 표출 공정은, 상기 성장용 기판의 제거에 의해 노출된 상기 반도체 막의 표면상에, 상기 반도체 막의 표면의 에지부로부터 상기 제 2 영역을 향해 연속적으로 막 두께가 증가하는 테이퍼 형상을 갖는 레지스트를 형성하고, 상기 레지스트를 통해 상기 반도체 막의 표면의 에지부 주변을 에칭하기 위한 처리를 포함하는, 반도체 발광 장치를 제조하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 지지 기판 접합 공정 전에, 상기 반도체 막의 표면으로부터 상기 성장용 기판에 도달하는 분할 홈을 형성하여 상기 반도체 막을 복수의 조각들 (pieces) 로 분할하기 위한 분할 홈 형성 공정을 더 포함하는, 반도체 발광 장치를 제조하는 방법.
  8. 반도체 발광 장치로서,
    III 족 질화물 반도체로 이루어진 발광층을 포함하는 반도체 막;
    상기 반도체 막의 광 추출 면으로부터 반대측의 면에 제공된 반사 전극;
    상기 반사 전극에 접합층을 개재하여 접합된 지지 기판을 포함하고,
    상기 반도체 막은 상기 광 추출 면에 대해 경사진 테이퍼상 에지면을 가지며,
    상기 광 추출 면은 상기 반도체 막의 결정 구조에서 유래한 형상을 갖는 복수의 돌기들로 이루어진 요철 구조를 가지며,
    상기 광 추출 면의 에지부 주변의 제 1 영역에서의 상기 돌기들의 평균 사이즈가, 상기 광 추출 면의, 상기 제 1 영역보다 더 내측의 제 2 영역에서의 상기 돌기들의 평균 사이즈보다 작은, 반도체 발광 장치.
  9. 제 8 항에 있어서,
    상기 제 1 영역은 상기 테이퍼상 에지면의 바로 위쪽의 영역을 포함하고,
    상기 제 2 영역은 상기 반사 전극의 바로 위쪽 영역을 포함하는, 반도체 발광 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 영역에서의 상기 돌기들 중, 상기 발광층으로부터 방출된 광의 파장보다 작은 직경을 갖는 것들이 적어도 70% 의 면적 점유율을 갖는, 반도체 발광 장치.
  11. 제 10 항에 있어서,
    상기 제 2 영역에서의 상기 돌기들 중, 상기 발광층으로부터 방출된 광의 파장보다 큰 직경을 갖는 것들이 적어도 40% 의 면적 점유율을 갖는, 반도체 발광 장치.
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