KR20130034585A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

화합물 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130034585A
KR20130034585A KR1020120095445A KR20120095445A KR20130034585A KR 20130034585 A KR20130034585 A KR 20130034585A KR 1020120095445 A KR1020120095445 A KR 1020120095445A KR 20120095445 A KR20120095445 A KR 20120095445A KR 20130034585 A KR20130034585 A KR 20130034585A
Authority
KR
South Korea
Prior art keywords
layer
electron supply
compound semiconductor
hole barrier
electron
Prior art date
Application number
KR1020120095445A
Other languages
English (en)
Other versions
KR101358586B1 (ko
Inventor
겐지 이마니시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20130034585A publication Critical patent/KR20130034585A/ko
Application granted granted Critical
Publication of KR101358586B1 publication Critical patent/KR101358586B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

노멀리 오프 동작을 실현하면서 양호한 전도 성능을 얻을 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다. 화합물 반도체 장치의 일 양태에는, 기판(1)과, 기판(1) 상방에 형성된 전자 주행층(3) 및 전자 공급층(5)과, 전자 공급층(5) 상방에 형성된 게이트 전극(11g), 소스 전극(11s) 및 드레인 전극(11d)과, 전자 공급층(5)과 게이트 전극(11g) 사이에 형성된 p형 반도체층(8)과, 전자 공급층(5)과 p형 반도체층(8) 사이에 형성되며, 전자 공급층(5)보다도 밴드 갭이 큰 정공 장벽층(6)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 기판 상방에 GaN층 및 AlGaN층을 순차적으로 형성하고, GaN층을 전자 주행층으로서 이용하는 전자 디바이스(화합물 반도체 장치)의 개발이 활발하다. 이와 같은 화합물 반도체 장치의 하나로서, GaN계의 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)를 들 수 있다. GaN계 HEMT에서는, AlGaN과 GaN의 헤테로 접합 계면에 발생하는 고농도의 2차원 전자 가스(2DEG)가 이용되고 있다.
GaN의 밴드 갭은 3.4eV이며, Si의 밴드 갭(1.1eV) 및 GaAs의 밴드 갭(1.4eV)보다도 크다. 즉, GaN은 높은 파괴 전계 강도를 갖는다. 또한, GaN은 큰 포화 전자 속도도 갖고 있다. 이 때문에, GaN은, 고전압 동작, 또한 고출력이 가능한 화합물 반도체 장치의 재료로서 매우 유망하다. 그리고, GaN계 HEMT는, 고효율 스위칭 소자, 전기 자동차 등에 이용되는 고내압 전력 디바이스로서 기대되고 있다.
고농도 2차원 전자 가스를 이용한 GaN계 HEMT는, 대부분의 경우, 노멀리 온 동작한다. 즉, 게이트 전압이 오프로 되어 있을 때에 전류가 흐른다. 이것은, 채널에 다수의 전자가 존재하기 때문이다. 그 한편, 고내압 전력 디바이스에 이용되는 GaN계 HEMT에는, 페일 세이프의 관점에서 노멀리 오프 동작이 중요시된다.
따라서, 노멀리 오프 동작이 가능한 GaN계 HEMT에 대하여 다양한 검토가 행해지고 있다. 예를 들면, 게이트 전극과 활성 영역 사이에 Mg 등의 p형 불순물을 함유하는 p형 반도체층을 형성한 구조가 제안되어 있다.
그러나, p형 반도체층을 형성한 종래의 GaN계 HEMT에서는, 양호한 온 저항 및 동작 속도 등의 전도 성능을 얻는 것이 곤란하다.
일본 특허 출원 공개 제2010-258313호 공보
Panasonic Technical Journal Vol.55, No.2, (2009)
본 발명의 목적은, 노멀리 오프 동작을 실현하면서 양호한 전도 성능을 얻을 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과, 상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 반도체층과, 상기 전자 공급층과 상기 p형 반도체층 사이에 형성되며, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층이 형성되어 있다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 기판 상방에 전자 주행층 및 전자 공급층을 형성하고, 상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성한다. 상기 게이트 전극을 형성하기 전에, 상기 전자 공급층과 상기 게이트 전극 사이에 위치하는 p형 반도체층을 형성한다. 상기 p형 반도체층을 형성하기 전에, 상기 전자 공급층과 상기 p형 반도체층 사이에 위치하고, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층을 형성한다.
상기의 화합물 반도체 장치 등에 의하면, 적절한 정공 장벽층이 형성되어 있기 때문에, 노멀리 오프 동작을 실현하면서 양호한 전도 성능을 얻을 수 있다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 2는 GaN계 HEMT에서의 게이트 전극의 하방의 밴드 구조를 도시하는 도면.
도 3은 참고예의 구조 및 밴드 구조를 도시하는 도면.
도 4는 동작 시간과 드레인 전류의 관계를 도시하는 도면.
도 5a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 5b는 도 5a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 5c는 도 5b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6은 에칭의 진행을 도시하는 도면.
도 7은 제2 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 8은 제3 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 9는 제4 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 10은 제5 실시 형태에 따른 디스크리트 패키지를 도시하는 도면.
도 11은 제6 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 12는 제7 실시 형태에 따른 전원 장치를 도시하는 결선도.
도 13은 제8 실시 형태에 따른 고주파 증폭기를 도시하는 결선도.
본원 발명자는, 종래 기술에서 p형 반도체층을 형성한 종래의 GaN계 HEMT에서는, 양호한 온 저항 및 동작 속도 등의 전도 성능을 얻는 것이 곤란하게 되어 있는 원인을 구명하기 위해서 예의 검토를 행하였다. 이 결과, 동작 시에 p형 반도체층 중의 정공이 2DEG의 채널측으로 확산되고, 전자의 흐름과는 역방향으로 전도되어, 소스 전극 바로 아래의 채널층(전자 주행층)의 내부(바닥부)에 축적되는 것이 밝혀졌다. 그리고, 이와 같이 축적된 정공이 채널의 전위를 상승시켜, 채널의 전자의 전도에 대하여 온 저항을 상승시키고 있는 것이다. 또한, 정공의 축적에 수반하여 전류 경로가 변화되기 때문에, 동작 속도에도 영향을 미치고 있는 것이다. 본원 발명자는, 이들 지견에 기초하여 정공의 확산을 억제하는 장벽층을 이용하는 것에 상도하였다.
이하, 실시 형태에 대하여 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대하여 설명한다. 도 1은 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 도 1에 도시한 바와 같이, Si 기판 등의 기판(1) 위에 화합물 반도체 적층 구조(7)가 형성되어 있다. 화합물 반도체 적층 구조(7)에는, 버퍼층(2), 전자 주행층(3), 스페이서층(4), 전자 공급층(5) 및 정공 장벽층(6)이 포함되어 있다. 버퍼층(2)으로서는, 예를 들면 두께가 10㎚～2000㎚ 정도의 AlN층 및/또는 AlGaN층이 이용된다. 전자 주행층(3)으로서는, 예를 들면 두께가 1000㎚～3000㎚ 정도의, 불순물의 의도적인 도핑이 행해져 있지 않은 i-GaN층이 이용된다. 스페이서층(4)으로서는, 예를 들면 두께가 5㎚ 정도의, 불순물의 의도적인 도핑이 행해져 있지 않은 i-Al0.2Ga0.8N층이 이용된다. 전자 공급층(5)으로서는, 예를 들면 두께가 30㎚ 정도의 n형의 n-Al0.2Ga0.8N층이 이용된다. 전자 공급층(5)에는, n형의 불순물로서, 예를 들면 Si가 5×1018㎝-3 정도의 농도로 도핑되어 있다. 정공 장벽층(6)으로서는, 예를 들면 두께가 2㎚ 정도의 AlN층이 이용된다.
화합물 반도체 적층 구조(7)에, 소자 영역을 획정하는 소자 분리 영역(20)이 형성되어 있고, 소자 영역 내에서, 정공 장벽층(6)에 리세스(10s 및 10d)가 형성되어 있다. 그리고, 리세스(10s) 내에 소스 전극(11s)이 형성되고, 리세스(10d) 내에 드레인 전극(11d)이 형성되어 있다. 리세스(10s 및 10d)가 반드시 형성되어 있을 필요는 없고, 전자 공급층(5)과 소스 전극(11s) 및 드레인 전극(11d) 사이에 정공 장벽층(6)이 개재되어 있어도 되지만, 소스 전극(11s) 및 드레인 전극(11d)이 전자 공급층(5)과 직접 접하고 있는 경우쪽이, 컨택트 저항이 낮아, 높은 성능을 얻을 수 있다. 정공 장벽층(6)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분 위에 캡층(8)이 형성되어 있다. 캡층(8)으로서는, 예를 들면 두께가 50㎚ 정도의 p형의 p-GaN층이 이용된다. 캡층(8)에는, p형의 불순물로서, 예를 들면 Mg가 5×1019㎝-3 정도의 농도로 도핑되어 있다. 캡층(8)은 p형 반도체층의 일례이다.
정공 장벽층(6) 위에, 소스 전극(11s) 및 드레인 전극(11d)을 덮는 절연막(12)이 형성되어 있다. 절연막(12)에는, 캡층(8)을 노출시키는 개구부(13g)가 형성되어 있고, 개구부(13g) 내에 게이트 전극(11g)이 형성되어 있다. 그리고, 절연막(12) 위에, 게이트 전극(11g)을 덮는 절연막(14)이 형성되어 있다. 절연막(12 및 14)의 재료는 특별히 한정되지 않지만, 예를 들면 Si 질화막이 이용된다. 절연막(12 및 14)은 종단화막의 일례이다.
이와 같이 구성된 GaN계 HEMT에서의 게이트 전극(11g)의 하방의 밴드도(圖)를 도 2에 도시한다. 또한, 도 3의 (a)에 도시한 정공 장벽층(6)이 존재하지 않는 참고예의 밴드도를 도 3의 (b)에 도시한다. 도 2와 도 3의 (b)를 비교하면 알 수 있는 바와 같이, 정공 장벽층(6)이 존재하지 않는 참고예에서는, 게이트 전극(11g)에 온 전압이 인가되면 정공이 용이하게 채널까지 확산되게 된다. 이에 대하여, 본 실시 형태에서는, 정공 장벽층(6)이 형성되어 있기 때문에, 게이트 전극(11g)에 온 전압이 인가되어도 p형의 캡층(8)으로부터 정공이 2DEG의 채널까지 확산되기 어렵다. 따라서, 정공의 확산에 수반되는 온 저항의 상승 및 전류 경로의 변화를 억제하여 양호한 전도 성능을 얻을 수 있다. 예를 들면, 도 4에 도시한 바와 같이, 참고예에서는, 시간의 경과와 함께 드레인 전류 Ids가 저하되는 것에 대하여, 본 실시 형태에 따르면, 안정된 드레인 전류 Ids를 얻을 수 있다.
또한, 정공 장벽층(6)을 구성하는 질화물 반도체의 격자 상수가, 전자 공급층(5)을 구성하는 질화물 반도체의 격자 상수보다도 작은 경우에는, 전자 주행층(3)의 표면 근방의 2DEG를 보다 고농도로 하여 저항을 저감할 수 있다.
다음으로, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 5a～도 5c는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 5a의 (a)에 도시한 바와 같이, 기판(1) 위에, 버퍼층(2), 전자 주행층(3), 스페이서층(4) 및 전자 공급층(5)을, 예를 들면 유기 금속 기상 성장(MOVPE : metal organic vapor phase epitaxy)법 또는 분자선 에피텍셜(MBE : Molecular Beam Epitaxy)법 등의 결정 성장법에 의해 형성한다. MOVPE법에 의해 AlN층, AlGaN층, GaN층을 형성하는 경우, 예를 들면, Al원인 트리메틸알루미늄(TMA) 가스, Ga원인 트리메틸갈륨(TMG) 가스, 및 N원인 암모니아(NH3) 가스의 혼합 가스를 이용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라서, 트리메틸알루미늄 가스 및 트리메틸갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100ccm～10LM 정도로 한다. 또한, 예를 들면, 성장 압력은 50Torr～300Torr 정도, 성장 온도는 1000℃～1200℃ 정도로 한다. 또한, n형의 화합물 반도체층을 성장시킬 때에는, 예를 들면, Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하고, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/㎤ 정도～1×1020/㎤ 정도, 예를 들면 5×1018/㎤ 정도로 한다.
다음으로, 도 5a의 (b)에 도시한 바와 같이, 전자 공급층(5) 위에 정공 장벽층(6)을, 예를 들면 MOVPE법 또는 MBE법 등의 결정 성장법에 의해 형성한다. 정공 장벽층(6)은, 버퍼층(2), 전자 주행층(3), 스페이서층(4) 및 전자 공급층(5)과 연속하여 형성할 수 있다. 이 경우, 정공 장벽층(6)에 있어서는, 전자 공급층(5)의 형성 시에 행하였던 TMG 가스 및 SiH4 가스의 공급을 정지하고, TMA 가스 및 NH3 가스의 공급을 계속하면 된다. 이와 같이 하여, 화합물 반도체 적층 구조(7)가 형성된다.
그 후, 도 5a의 (c)에 도시한 바와 같이, 정공 장벽층(6) 위에 캡층(8)을, 예를 들면 MOVPE법 또는 MBE법 등의 결정 성장법에 의해 형성한다. 버퍼층(2), 전자 주행층(3), 스페이서층(4), 전자 공급층(5) 및 정공 장벽층(6)과 연속하여 형성할 수 있다. 캡층(8)에의 Mg의 도핑 농도는, 5×1019/㎤ 정도～1×1020/㎤ 정도, 예를 들면 5×1019/㎤ 정도로 한다. 그리고, 열처리를 행하여 p형 불순물인 Mg를 활성화시킨다.
계속해서, 도 5b의 (d)에 도시한 바와 같이, 화합물 반도체 적층 구조(7) 및 캡층(8)에, 소자 영역을 획정하는 소자 분리 영역(20)을 형성한다. 소자 분리 영역(20)의 형성에서는, 예를 들면, 소자 분리 영역(20)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 캡층(8) 위에 형성하고, 이 패턴을 마스크로 하여Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다.
다음으로, 도 5b의 (e)에 도시한 바와 같이, 캡층(8)의 패터닝을 행하여, 게이트 전극을 형성할 예정의 영역에 캡층(8)을 잔존시킨다. 캡층(8)의 패터닝에서는, 예를 들면, 캡층(8)을 잔존시킬 예정의 영역을 덮는 포토레지스트의 패턴을 캡층(8) 위에 형성하고, 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행한다.
그 후, 도 5b의 (f)에 도시한 바와 같이, 소자 영역 내에서, 정공 장벽층(6)에 리세스(10s 및 10d)를 형성한다. 리세스(10s 및 10d)의 형성에서는, 예를 들면, 리세스(10s 및 10d)를 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 화합물 반도체 적층 구조(7) 및 캡층(8) 위에 형성하고, 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행한다. 계속해서, 리세스(10s) 내에 소스 전극(11s)을 형성하고, 리세스(10d) 내에 드레인 전극(11d)을 형성한다. 소스 전극(11s) 및 드레인 전극(11d)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 소스 전극(11s) 및 드레인 전극(11d)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면, 두께가 20㎚ 정도의 Ta막을 형성한 후에, 두께가 200㎚ 정도의 Al막을 형성한다. 다음으로, 예를 들면, 질소 분위기 속에서 400℃～1000℃(예를 들면 550℃)에서 열처리를 행하여, 오믹 특성을 확립한다.
그 후, 도 5c의 (g)에 도시한 바와 같이, 전체면에 절연막(12)을 형성한다. 절연막(12)은, 예를 들면 원자층 퇴적(ALD : atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD : chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
계속해서, 도 5c의 (h)에 도시한 바와 같이, 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d)의 사이에 위치하는 부분에, 캡층(8)을 노출시키는 개구부(13g)를 형성한다.
다음으로, 도 5c의 (i)에 도시한 바와 같이, 개구부(13g) 내에 게이트 전극(11g)을 형성한다. 게이트 전극(11g)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 게이트 전극(11g)을 형성할 예정의 영역을 노출시키는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면, 두께가 30㎚ 정도의 Ni막을 형성한 후에, 두께가 400㎚ 정도의 Au막을 형성한다. 그리고, 절연막(12) 위에, 게이트 전극(11g)을 덮는 절연막(14)을 형성한다.
이와 같이 하여, 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
또한, 드라이 에칭에 대한 캡층(8)을 구성하는 GaN과 정공 장벽층(6)을 구성하는 AlN 사이의 에칭 선택비가 크다. 이 때문에, 캡층(8)의 패터닝 시에는, 도 6에 도시한 바와 같이, 정공 장벽층(6)의 표면이 노출되면, 급격하게 에칭이 진행되기 어려워진다. 즉, 정공 장벽층(6)을 에칭 스토퍼로서 이용한 드라이 에칭이 가능하다. 따라서, 에칭의 제어가 용이하다. 한편, 드라이 에칭에 대한 캡층(8)을 구성하는 GaN과 전자 공급층(5)을 구성하는 AlGaN 사이의 에칭 선택비는 작다. 이 때문에, 도 3에 도시한 참고예의 GaN계 HEMT를 제조하는 경우에는, 도 6에 도시한 바와 같이, 정공 장벽층(6)의 표면이 노출되어도, 그대로 에칭이 진행되기 쉽다. 따라서, 시간 제어 등의 비교적 번잡한 제어를 행하게 된다.
또한, 정공 장벽층(6)이 형성되어 있지 않은 경우, p형 불순물인 Mg를 활성화시키는 열처리 시에, Mg가 채널까지 확산될 가능성이 있지만, 본 실시 형태에 따르면, 이와 같은 확산을 억제할 수도 있다.
또한, 정공 장벽층(6)은, AlN층일 필요는 없고, 예를 들면, 전자 공급층(5)보다도 Al 조성이 높은 AlGaN층을 이용해도 되고, InAlN층을 이용해도 된다. 정공 장벽층(6)에 AlGaN층이 이용되는 경우, 전자 공급층(5)의 조성을 AlxGa1-xN(0<x<1)으로 나타내면, 정공 장벽층(6)의 조성은 AlyGa1-yN(x<y≤1)으로 나타낼 수 있다. 정공 장벽층(6)에 InAlN층이 이용되는 경우, 전자 공급층(5)의 조성을 AlxGa1-xN(0<x<1)으로 나타내면, 정공 장벽층(6)의 조성은 InzAl1-zN(0≤z≤1)으로 나타낼 수 있다. 정공 장벽층(6)의 두께는, AlN층인 경우, 1㎚～3㎚(예를 들면 2㎚)인 것이 바람직하고, AlGaN층 또는 InAlN층인 경우, 3㎚～8㎚(예를 들면 5㎚)인 것이 바람직하다. 정공 장벽층(6)이, 이들 바람직한 범위의 하한보다 얇은 경우에는, 정공을 저지하는 능력이 낮아지는 경우가 있고, 상한보다 두꺼운 경우에는 디바이스의 노멀리 오프 성능을 실현하는 것이 비교적 곤란해지는 경우가 있다. 그리고, 상기한 바와 같이, 정공 장벽층(6)을 구성하는 질화물 반도체의 격자 상수가, 전자 공급층(5)을 구성하는 질화물 반도체의 격자 상수보다도 작은 경우에는, 전자 주행층(3)의 표면 근방의 2DEG를 보다 고농도로 하여 저항을 저감할 수 있다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대하여 설명한다. 도 7은 제2 실시 형태에 따른GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 정공 장벽층(6)이 평면에서 보아 소스 전극(11s)과 드레인 전극(11d) 사이에 형성되어 있는 것에 대하여, 제2 실시 형태에서는, 정공 장벽층(6)이 평면에서 보아 게이트 전극(11g)의 하방에만 형성되어 있다. 다른 구성은 제1 실시 형태와 마찬가지이다.
이와 같은 제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, 정공 장벽층(6)의 존재에 수반되는, 온 저항의 상승 및 전류 경로의 변화의 억제라고 하는 효과를 얻을 수 있다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대하여 설명한다. 도 8은 제3 실시 형태에 따른GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 게이트 전극(11g)이 화합물 반도체 적층 구조(7)에 쇼트키 접합하고 있는 것에 대하여, 제3 실시 형태에서는, 게이트 전극(11g)과 캡층(8) 사이에 절연막(12)이 개재되어 있고, 절연막(12)이 게이트 절연막으로서 기능한다. 즉, 절연막(12)에 개구부(13g)가 형성되어 있지 않고, MIS형 구조가 채용되어 있다.
이와 같은 제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, 정공 장벽층(6)의 존재에 수반되는, 온 저항의 상승 및 전류 경로의 변화의 억제라고 하는 효과를 얻을 수 있다.
또한, 절연막(12)의 재료는 특별히 한정되지 않지만, 예를 들면 Si, Al, Hf, Zr, Ti, Ta 또는 W의 산화물, 질화물 또는 산질화물이 바람직하고, 특히 Al 산화물이 바람직하다. 또한, 절연막(12)의 두께는, 2㎚～200㎚, 예를 들면 10㎚ 정도이다.
(제4 실시 형태)
다음으로, 제4 실시 형태에 대하여 설명한다. 도 9는 제4 실시 형태에 따른GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
본 실시 형태에서는, 우선, 제1 실시 형태와 마찬가지로 하여, 도 9의 (a)에 도시한 바와 같이, 전자 공급층(5)의 형성까지의 처리를 행한다. 단, 전자 공급층(5)은, 약간, 예를 들면 2㎚ 정도, 제1 실시 형태보다도 두껍게 한다. 다음으로, NH3 가스의 공급을 계속하면서, TMA 가스 및 TMG 가스의 공급을 정지하고, 그대로의 온도 또는 그 이상의 온도에서 유지한다. 이 유지하는 온도는, 전자 공급층(5)의 형성 시의 온도보다 50℃ 정도 높은 온도까지의 범위로 하는 것이 바람직하다. 또한, 유지하는 시간은 온도에 따라서 상이하지만, 전자 공급층(5)의 형성 시의 온도로 유지하는 경우는, 5분간 정도로 하는 것이 바람직하다. 이와 같은 소정 온도에서의 유지의 결과, 전자 공급층(5)을 구성하는 AlGaN으로부터 Ga가 그 표면으로부터 우선적으로 이탈하여, 전자 공급층(5)의 표면의 Ga 조성이 저하되고, Al 조성이 상승한다. 즉, 도 9의 (b)에 도시한 바와 같이, 전자 공급층(5)의 표면에 정공 장벽층(6)이 형성된다. 또한, 유지 온도가 높을수록, Ga가 이탈하는 속도가 커지지만, 그 한편, 시간 제어가 곤란해지기 쉬워진다. 그 후, 제1 실시 형태와 마찬가지로, 캡층(8)의 형성 이후의 처리를 행한다(도 5a의 (c)～도 5c의 (i)).
제4 실시 형태에 따르면, 제1 실시 형태와 비교하여 성장시키는 화합물 반도체층의 종류를 적게 하는 것이 가능하게 되기 때문에, 제어가 용이해진다.
또한, 상기의 열처리에 의해 정공 장벽층(6)을 형성한 후에, 그 위에 AlN층 등을 더 형성해도 된다.
(제5 실시 형태)
제5 실시 형태는, GaN계 HEMT의 디스크리트 패키지에 관한 것이다. 도 10은 제5 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제5 실시 형태에서는, 도 10에 도시한 바와 같이, 제1～제4 실시 형태 중 어느 하나의 GaN계 HEMT의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 이용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(11d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단이, 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(11s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립된 소스 리드(232s)에 접속되어 있다. 게이트 전극(11g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립된 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하고, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이와 같은 디스크리트 패키지는, 예를 들면, 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 이용하여 리드 프레임의 랜드(233)에 고정한다. 다음으로, 와이어(235g, 235d 및 235s)를 이용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법에 의해 몰드 수지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대하여 설명한다. 제6 실시 형태는, GaN계 HEMT를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 11은 제6 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 컨덴서(254 및 255), 다이오드 브릿지(256), 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 1단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 컨덴서(254)의 1단자 및 컨덴서(255)의 1단자가 접속되어 있다. 컨덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 컨덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 컨덴서(254)의 양 단자 사이에는, 다이오드 브릿지(256)를 통하여 AC(257)가 접속된다. 컨덴서(255)의 양 단자 사이에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에, 제1～제4 실시 형태 중 어느 하나의 GaN계 HEMT가 이용되고 있다.
PFC 회로(250)의 제조 시에는, 예를 들면, 땜납 등을 이용하여, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제7 실시 형태)
다음으로, 제7 실시 형태에 대하여 설명한다. 제7 실시 형태는, GaN계 HEMT를 구비한 전원 장치에 관한 것이다. 도 12는 제7 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262) 사이에 배설되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제6 실시 형태에 따른 PFC 회로(250), 및 PFC 회로(250)의 컨덴서(255)의 양 단자 사이에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251), 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1～제4 실시 형태 중 어느 하나의 GaN계 HEMT가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상적인 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
(제8 실시 형태)
다음으로, 제8 실시 형태에 대하여 설명한다. 제8 실시 형태는, GaN계 HEMT를 구비한 고주파 증폭기에 관한 것이다. 도 13은 제8 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털 프리디스토션 회로(271), 믹서(272a 및 272b), 및 파워 앰프(273)가 설치되어 있다.
디지털 프리디스토션 회로(271)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(273)는, 제1～제4 실시 형태 중 어느 하나의 GaN계 HEMT를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면, 스위치의 절환에 의해, 출력측의 신호를 믹서(272b)에서 교류 신호와 믹싱하여 디지털 프리디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면, GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들의 혼정을 이용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들의 형성 방법은 리프트오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 기판으로서, 탄화실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반절연성 또는 절연성 중 어느 것이어도 된다. 각 층의 두께 및 재료 등도 상술한 실시 형태의 것에 한정되지 않는다.
이하, 본 발명의 다양한 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과,
상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과,
상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 반도체층과,
상기 전자 공급층과 상기 p형 반도체층 사이에 형성되며, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층
을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
상기 정공 장벽층의 조성이 AlyGa1-yN(x<y≤1)으로 나타내어지는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
상기 정공 장벽층의 조성이 InzAl1-zN(0≤z≤1)으로 나타내어지는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 4)
상기 전자 주행층이 GaN층인 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5)
상기 p형 반도체층이 Mg를 함유하는 GaN층인 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 게이트 전극과 상기 p형 반도체층 사이에 형성된 게이트 절연막을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 7)
평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에서, 상기 전자 공급층을 덮는 종단화막을 갖는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 8)
부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 9)
부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 10)
기판 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고,
상기 게이트 전극을 형성하는 공정 전에, 상기 전자 공급층과 상기 게이트 전극 사이에 위치하는 p형 반도체층을 형성하는 공정을 갖고,
상기 p형 반도체층을 형성하는 공정 전에, 상기 전자 공급층과 상기 p형 반도체층 사이에 위치하고, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 11)
상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
상기 정공 장벽층의 조성이 AlyGa1-yN(x<y≤1)으로 나타내어지는 것을 특징으로 하는 부기 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12)
상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
상기 정공 장벽층의 조성이 InzAl1-zN(0≤z≤1)으로 나타내어지는 것을 특징으로 하는 부기 10에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 정공 장벽층을 형성하는 공정은,
상기 전자 공급층의 표면으로부터 Ga를 이탈시키는 공정을 갖는 것을 특징으로 하는 부기 10 내지 12 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 p형 반도체층을 형성하는 공정은,
상기 정공 장벽층을 에칭 스토퍼로서 이용한 드라이 에칭에 의한 패터닝을 행하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 13 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 전자 주행층이 GaN층인 것을 특징으로 하는 부기 10 내지 14 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 p형 반도체층이 Mg를 함유하는 GaN층인 것을 특징으로 하는 부기 10 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 게이트 전극과 상기 p형 반도체층 사이에 위치하는 게이트 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
평면에서 보아 상기 게이트 전극과 상기 소스 전극 사이에 위치하는 영역 및 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 영역에 있어서, 상기 전자 공급층을 덮는 종단화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 17 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
1 : 기판
2 : 버퍼층
3 : 전자 주행층
4 : 스페이서층
5 : 전자 공급층
6 : 정공 장벽층
7 : 화합물 반도체 적층 구조
8 : 캡층
11g : 게이트 전극
11s : 소스 전극
11d : 드레인 전극

Claims (10)

  1. 기판과,
    상기 기판 상방에 형성된 전자 주행층 및 전자 공급층과,
    상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 반도체층과,
    상기 전자 공급층과 상기 p형 반도체층 사이에 형성되며, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층
    을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
    상기 정공 장벽층의 조성이 AlyGa1-yN(x<y≤1)으로 나타내어지는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서,
    상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
    상기 정공 장벽층의 조성이 InzAl1-zN(0≤z≤1)으로 나타내어지는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전자 주행층이 GaN층인 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 p형 반도체층이 Mg를 함유하는 GaN층인 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  7. 제1항 내지 제3항 중 어느 한 항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  8. 기판 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
    상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고,
    상기 게이트 전극을 형성하는 공정 전에, 상기 전자 공급층과 상기 게이트 전극 사이에 위치하는 p형 반도체층을 형성하는 공정을 갖고,
    상기 p형 반도체층을 형성하는 공정 전에, 상기 전자 공급층과 상기 p형 반도체층 사이에 위치하고, 상기 전자 공급층보다도 밴드 갭이 큰 정공 장벽층을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
    상기 정공 장벽층의 조성이 AlyGa1-yN(x<y≤1)으로 나타내어지는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 전자 공급층의 조성이 AlxGa1-xN(0<x<1)으로 나타내어지고,
    상기 정공 장벽층의 조성이 InzAl1-zN(0≤z≤1)으로 나타내어지는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
KR1020120095445A 2011-09-28 2012-08-30 화합물 반도체 장치 및 그 제조 방법 KR101358586B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011212994A JP2013074179A (ja) 2011-09-28 2011-09-28 化合物半導体装置及びその製造方法
JPJP-P-2011-212994 2011-09-28

Publications (2)

Publication Number Publication Date
KR20130034585A true KR20130034585A (ko) 2013-04-05
KR101358586B1 KR101358586B1 (ko) 2014-02-04

Family

ID=47910279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095445A KR101358586B1 (ko) 2011-09-28 2012-08-30 화합물 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20130075751A1 (ko)
JP (1) JP2013074179A (ko)
KR (1) KR101358586B1 (ko)
CN (1) CN103035672A (ko)
TW (1) TWI472036B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067596B1 (ko) * 2013-05-03 2020-02-17 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
WO2015037288A1 (ja) * 2013-09-12 2015-03-19 トヨタ自動車株式会社 高電子移動度トランジスタ及びその製造方法
US10867792B2 (en) 2014-02-18 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
KR102156377B1 (ko) * 2014-02-21 2020-09-15 엘지이노텍 주식회사 반도체 소자
JP2016058539A (ja) * 2014-09-09 2016-04-21 三菱電機株式会社 高電子移動度トランジスタの製造方法
JP6591169B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
US9876082B2 (en) * 2015-04-30 2018-01-23 Macom Technology Solutions Holdings, Inc. Transistor with hole barrier layer
JP6604036B2 (ja) * 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法
CN106486363A (zh) * 2015-09-01 2017-03-08 中国科学院苏州纳米技术与纳米仿生研究所 基于p型层的III族氮化物增强型HEMT及其制备方法
JP6234975B2 (ja) 2015-10-02 2017-11-22 株式会社豊田中央研究所 半導体装置
JP6767741B2 (ja) * 2015-10-08 2020-10-14 ローム株式会社 窒化物半導体装置およびその製造方法
US10056478B2 (en) * 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
CN107768248A (zh) * 2016-08-19 2018-03-06 中国科学院苏州纳米技术与纳米仿生研究所 GaN基增强型HEMT器件的制备方法
EP3605593A4 (en) * 2017-03-31 2020-04-08 Panasonic Intellectual Property Management Co., Ltd. SEMICONDUCTOR DEVICE
CN107808916B (zh) * 2017-10-09 2019-12-13 浙江帅康电气股份有限公司 Led晶元及其制备方法和led灯
JP7032641B2 (ja) * 2018-01-11 2022-03-09 富士通株式会社 化合物半導体装置及びその製造方法
IT201800001693A1 (it) * 2018-01-23 2019-07-23 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt di tipo normalmente spento con ridotta resistenza in stato acceso e transistore hemt
US10797153B2 (en) * 2018-07-02 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
JP2020061414A (ja) * 2018-10-05 2020-04-16 ローム株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
CN112310210A (zh) 2019-08-02 2021-02-02 联华电子股份有限公司 高电子迁移率晶体管
WO2022051933A1 (en) * 2020-09-09 2022-03-17 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing thereof
CN112335056A (zh) * 2020-09-09 2021-02-05 英诺赛科(苏州)科技有限公司 半导体装置结构和其制造方法
CN112133749A (zh) * 2020-09-15 2020-12-25 西安电子科技大学芜湖研究院 一种p型帽层增强型hemt器件及其制备方法
CN114551590A (zh) 2020-11-26 2022-05-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN115274846B (zh) * 2022-09-26 2023-01-10 晶通半导体(深圳)有限公司 高电子迁移率晶体管

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335637A (ja) * 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
JP2004055788A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置
JP3974061B2 (ja) 2003-03-14 2007-09-12 日本無線株式会社 ヘテロ接合電界効果トランジスタ
JP2006269534A (ja) * 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP2007095858A (ja) * 2005-09-28 2007-04-12 Toshiba Ceramics Co Ltd 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
JP4705482B2 (ja) * 2006-01-27 2011-06-22 パナソニック株式会社 トランジスタ
JP4755961B2 (ja) * 2006-09-29 2011-08-24 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP2008153330A (ja) * 2006-12-15 2008-07-03 Oki Electric Ind Co Ltd 窒化物半導体高電子移動度トランジスタ
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2009231395A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
KR101694883B1 (ko) * 2009-04-08 2017-01-10 이피션트 파워 컨버젼 코퍼레이션 역확산 억제 구조
JP5691138B2 (ja) * 2009-04-28 2015-04-01 日亜化学工業株式会社 電界効果トランジスタ及びその製造方法
WO2010151721A1 (en) * 2009-06-25 2010-12-29 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
JP2011171595A (ja) * 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置

Also Published As

Publication number Publication date
US20130075751A1 (en) 2013-03-28
KR101358586B1 (ko) 2014-02-04
TW201314906A (zh) 2013-04-01
TWI472036B (zh) 2015-02-01
JP2013074179A (ja) 2013-04-22
CN103035672A (zh) 2013-04-10

Similar Documents

Publication Publication Date Title
KR101358586B1 (ko) 화합물 반도체 장치 및 그 제조 방법
KR101458292B1 (ko) 화합물 반도체 장치 및 그의 제조 방법
US9054170B2 (en) Semiconductor device, method for manufacturing the same, power supply, and high-frequency amplifier
KR101465306B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP5908692B2 (ja) 化合物半導体装置及びその製造方法
KR101311041B1 (ko) 화합물 반도체 장치 및 그 제조 방법
US20130082336A1 (en) Semiconductor device and method for fabricating the same
KR101272364B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP2013197315A (ja) 半導体装置及び半導体装置の製造方法
KR101437274B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP2014027187A (ja) 化合物半導体装置及びその製造方法
JP6703269B2 (ja) 化合物半導体装置及びその製造方法
KR101302847B1 (ko) 화합물 반도체 장치 및 그의 제조 방법
KR101304828B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP2014207379A (ja) 化合物半導体装置及びその製造方法
JP6187167B2 (ja) 化合物半導体装置及びその製造方法
JP2016178325A (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee