KR20130014352A

KR20130014352A - 아날로그 디지털 변환기

Info

Publication number: KR20130014352A
Application number: KR1020120071605A
Authority: KR
Inventors: 다케시 노자키
Original assignee: 후지쯔 세미컨덕터 가부시키가이샤
Priority date: 2011-07-29
Filing date: 2012-07-02
Publication date: 2013-02-07
Also published as: KR101447777B1; CN102904574A; JP2013031055A; JP5742556B2; US8860591B2; CN102904574B; US20130027233A1

Abstract

아날로그 입력 신호에 대한 주파수의 제한을 억제한 백그라운드 캘리브레이션을 행하는 ADC와 그 보정 회로를 제공한다.
아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC로서, 아날로그 입력 신호를 타임 인터리브로 디지털 출력 신호로 변환하는 N개의 아날로그 디지털 변환(이하 ADC) 채널과, N개의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와, N개의 ADC 채널의 하나 이상의 출력에 설치된 적응 필터와, 디지털 출력 신호에 따라서 상기 적응 필터의 계수를 생성하는 보정 회로를 가지며, 보정 회로는, 디지털 출력 신호에 포함되는 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 이미지 신호 성분의 직류 성분을 연산하고, 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산한다.

Description

아날로그 디지털 변환기{ANALOG DIGITAL CONVERTER}

본 발명은 ADC 및 그 보정 회로에 관한 것이다.

아날로그 디지털 변환기(ADC : Analog Digital Converter)는, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 회로이다. 샘플링 주파수를 높게 하기 위해 복수의 ADC(ADC 채널)를 설치하고, 그 복수의 ADC가 시분할로 순서대로 아날로그 입력 신호를 디지털 출력 신호로 변환하는 타임 인터리브 ADC가 제안되어 있다. 타임 인터리브 ADC는 고속 동작이 가능하지만, 각 ADC의 특성이 상이하거나, 각 ADC가 동작하는 타이밍의 관계가 어긋나 있으면 S/N비가 저하하는 경우가 있다.

ADC 채널간의 오차를 보정하는 방법으로서, 포어그라운드 캘리브레이션과 백그라운드 캘리브레이션이 제안되어 있다. 전자는, ADC의 통상 동작 시간 이외에 보정용 시간을 필요로 한다. 한편, 후자는 ADC의 통상 동작중에 보정을 하기 때문에, 시간의 경과에 따른 변화나 온도 변화 등에 의해 발생하는 오차도 백그라운드로 보정할 수 있다.

비특허문헌 1은, 백그라운드 캘리브레이션을 행하는 ADC에 관해 기재하고 있다.

비특허문헌 1 : S. M. Jamal, et al., "A 10b 120 Msample/s Time-Interleaved Analog-to-Digital Converter With Digital Background Calibration", JSSC 2002

상기 백그라운드 캘리브레이션 회로에 의하면, 타임 인터리브(시분할)로 동작하는 복수의 ADC 채널 중 하나 이상에 적응 필터를 설치하고, 복수의 ADC 채널의 출력을 가산한 가산 출력에 기초하여 적응 필터의 계수를 연산하고 있다. 가산 출력의 스푸리어스 신호 성분을 억제하도록 적응 필터의 계수를 제어함으로써, 타임 인터리브의 샘플링 타이밍의 어긋남(스큐)에 기인하여 발생하는 오차인 스푸리어스 신호 성분(오차 신호 성분, 이미지 신호 성분)을 억제하고자 하였다.

그러나, 비특허문헌 1에 의한 방법에서는, 입력 신호가 특정한 주파수인 경우에는 적절하게 스푸리어스 신호 성분을 억제할 수 없고, 한정적인 주파수의 아날로그 입력 신호에만 적용할 수 있다.

따라서, 본 발명의 목적은, 아날로그 입력 신호에 대한 주파수의 제한을 억제한 백그라운드 캘리브레이션을 행하는 ADC와 그 보정 회로를 제공하는 것에 있다.

ADC의 제1 측면은, 아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC로서,

상기 아날로그 입력 신호를 타임 인터리브로 상기 디지털 출력 신호로 변환하는 N개의 아날로그 디지털 변환(이하 ADC) 채널과,

상기 N개의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와,

상기 N개의 ADC 채널의 하나 이상의 출력에 설치된 적응 필터와,

상기 디지털 출력 신호에 따라서 상기 적응 필터의 계수를 생성하는 보정 회로를 가지며,

상기 보정 회로는, 상기 디지털 출력 신호에 포함되는 상기 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 상기 이미지 신호 성분의 직류 성분(b)을 연산하고, 상기 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산한다.

ADC의 바람직한 양태에 의하면, 상기 N개는 2개이고, 상기 보정 회로는,

상기 디지털 출력 신호를 fs/2만큼 주파수 추이시키는 주파수 추이 회로와,

상기 주파수 추이 회로의 출력을 -π/2만큼 위상 시프트하는 위상 시프트 회로와,

상기 디지털 출력 신호와 상기 위상 시프트 회로의 출력 신호를 가산하는 제1 가산 회로와,

상기 디지털 출력 신호로부터 상기 위상 시프트 회로의 출력 신호를 감산하는 제1 감산 회로와,

상기 제1 가산 회로의 출력과, 상기 제1 감산 회로의 출력을, 각각 제곱하는 제1, 제2 제곱 회로와,

상기 제1, 제2 제곱 회로의 출력을 각각 평균화하는 제1, 제2 평균화 회로와,

상기 제1, 제2 평균화 회로의 출력의 평방근을 각각 연산하는 제1, 제2 평방근 회로와,

상기 제1, 제2 평방근 회로의 출력을 감산하여 상기 이미지 신호 성분의 직류 성분을 출력하는 제2 감산 회로와,

상기 제2 감산 회로의 감산 출력에 기초하여 상기 감산 출력을 억제하도록 상기 계수를 생성하는 계수 연산 회로를 갖는다.

상기 제1 측면에 의하면, 이미지 신호 성분을 억제하도록 계수를 생성하고 있기 때문에, 아날로그 입력 신호의 주파수에 의존하지 않고, 이미지 신호 성분을 억제할 수 있다.

도 1은 타임 인터리브형의 ADC를 나타낸 도면이다.
도 2는 2분주한 샘플링 클록 ΦA, ΦB의 일례를 나타낸 도면이다.
도 3은 스큐 오차를 나타낸 도면이다.
도 4는 타임 인터리브형의 ADC의 예를 나타낸 도면이다.
도 5는 아날로그 입력 신호 성분과 이미지 신호 성분을 나타낸 도면이다.
도 6은 아날로그 입력 신호의 주파수 fin이 fs/4인 경우(fin=fs/4)의 디지털 출력 신호 D_OUT의 주파수 특성을 나타낸 도면이다.
도 7은 제1 실시형태에서의 ADC의 구성도이다.
도 8은 도 7의 보정 회로(20)의 각 회로 요소에 의한 연산을 나타내는 플로우차트이다.
도 9는 제2 실시형태에서의 ADC의 회로도이다.
도 10은 제3 실시형태에서의 ADC의 회로도이다.
도 11은 제4 실시형태에서의 ADC의 회로도이다.
도 12는 제5 실시형태에서의 ADC의 회로도이다.
도 13은 제6 실시형태에서의 ADC의 회로도이다.

도 1은, 타임 인터리브형의 ADC를 나타낸 도면이다. 타임 인터리브형의 ADC는, 아날로그 입력 신호 A_IN을 타임 인터리브로 디지털 출력 신호로 변환하는 N개(도 1의 예에서는 2개)의 ADC 채널(100, 200)과, N개의 ADC 채널(100, 200)이 각각 출력하는 채널 디지털 신호 D1, D2를 합성하여 디지털 출력 신호 D_OUT를 생성하는 채널 합성기(1)를 갖는다. 채널 합성기(1)는 예를 들어 가산기이다.

아날로그 입력 신호 A_IN은, 스위치 SW1, SW2를 통해 각각의 ADC 채널(100, 200)에 입력된다. 스위치 SW1, SW2는, 샘플링 주파수 fs의 샘플링 클록 SCLK에 동기하여, 타임 인터리브로 온과 오프를 반복한다. 도 1의 예에서는 2개의 ADC 채널을 갖기 때문에, 스위치 SW1, SW2는, 샘플링 주파수 fs의 샘플링 클록 SCLK을 2분주(N개의 채널이면 N분주)한 주파수 fs/2의 샘플링 클록 ΦA, ΦB의 상승 엣지(rising edge)에 동기하여 온으로 되고, 각각의 샘플링 클록 ΦA, ΦB가 H 레벨 사이의 아날로그 입력 신호 A_IN을 각각 대응하는 ADC 채널(100, 200)에 입력한다.

ADC 채널은 각각 ADC 회로를 가지며, 입력한 아날로그 입력 신호를 디지털 신호로 변환한다. ADC 채널이 갖는 ADC 회로는, 샘플링 주파수 fs의 샘플링 클록 SCLK을 2분주한 주파수 fs/2의 주기, 환언하면, 샘플링 주파수 fs의 2배의 주기로 AD 변환을 한다.

도 2는, 2분주한 샘플링 클록 ΦA, ΦB의 일례를 나타낸 도면이다. 이상적으로는, 샘플링 클록 ΦA의 온ㆍ듀티비는 50%이지만, 도 2에 도시된 바와 같이 H 레벨의 기간이 1/fs+Δt/2, L 레벨의 기간이 1/fs-Δt/2가 되면, 샘플링 클록 ΦA와 위상이 반전되어 있는 샘플링 클록 ΦB의 상승 엣지는, 이상적인 타이밍 1/fs보다 -Δt/2만큼 타이밍이 빨라졌다. 이러한 ADC의 샘플링 타이밍의 어긋남(스큐)에 기인하여, AD 변환된 채널 디지털 출력 신호 D1, D2에는 스큐 오차가 발생한다.

도 3은, 스큐 오차를 나타낸 도면이다. 도 3에는, 상단에, 샘플링 타이밍과 ADC 채널(100, 200)이 AD 변환하는 디지털 출력 신호 ch-1, ch-2가 도시되고, 하단에, 디지털 출력 신호 ch-1, ch-2의 오차가 도시되어 있다. 전제로서, 아날로그 입력 신호 A_IN은 정현파 또는 여현파인 것으로 한다. 제1 샘플링 클록 ΦA의 상승 엣지에서 샘플링하면, 그것을 AD 변환한 출력 신호는 도 3 중의 ch-1에 나타낸 바와 같은 파형이 된다. 제1 샘플링 클록 ΦA가 제2 샘플링 클록 ΦB에 대하여 스큐가 없는 경우, 도 3의 하단에 나타내는 파형과는 달리, 클록 ΦA에 의해 샘플링되어 AD 변환되는 신호를 나타내는 흑색 원과 클록 ΦB에 의해 샘플링되어 AD 변환되는 신호를 나타내는 흰색 원에는 오차가 발생하지 않는다.

한편, 제1 샘플링 클록 ΦA의 180°의 위상보다 Δt/2만큼 타이밍이 빠른 제2 샘플링 클록 ΦB에 의해 샘플링되어 AD 변환되는 신호는, 도 3 중의 ch-2로 나타내는 파형이 된다. 즉, 파형 ch-2는, 클록 ΦB의 샘플링 타이밍에서의 파형 ch-1의 값보다 Δt/2만큼 지연된 값이 된다. 게다가, 도 3의 하단에 도시된 바와 같이, 클록 ΦB에 의해 샘플링되어 AD 변환되는 신호를 나타내는 흰색 원에는 오차가 발생하였다.

이 2개의 파형 ch-1, ch-2의 차가 스큐 오차이며, 2개의 ADC 채널의 출력을 합성한 디지털 출력 신호 D_OUT에 포함된다. 파형 ch-1을 샘플링하여 AD 변환한 값은, 흑색 원이 나타내는 바와 같이 오차가 제로이지만, 파형 ch-2를 샘플링하여 AD 변환한 값은, 흰색 원이 나타내는 바와 같이 파형 ch-1과의 차에 대응하는 오차를 갖는다. 즉, 디지털 출력 신호 D_OUT에는, 아날로그 입력 신호 성분(파형 ch-1의 값)에 더하여, 샘플링 클록 ΦB에서의 파형 ch-1, ch-2의 차분인 스큐 오차에 의한 이미지 신호 성분(스퓨리어스 성분)이 포함되어 있다.

도 3의 하단의 채널 미스매치에 도시된 바와 같이, 이 스큐 오차는, 샘플링 클록 ΦB(주파수 fs/2)의 주기 2/fs마다 발생하고, 아날로그 입력 신호(ch-1의 파형)의 주기 1/fin의 포락선의 값이 된다. 따라서, 이 이미지 신호 성분은, 샘플링 주파수 fs의 2분의 1의 고주파 fs/2와, 아날로그 입력 신호(ch-1의 파형)의 주파수 fin의 저주파를 갖는 파형이며, 그 주파수는 fs/2-fin이다.

따라서, 타임 인터리브형의 ADC에, 이미지 신호 성분을 백그라운드로 억제 또는 제거하는 보정 회로를 설치하는 것이 제안되어 있다. 예를 들어, 전술한 비특허문헌 1이다.

도 4는, 타임 인터리브형의 ADC의 예를 나타내는 도면이다. 이 예는, 스큐 오차를 백그라운드로 캘리브레이션하는 ADC이다. 이 예도, N=2개의 ADC 채널(100, 200)을 갖는 예이다.

도 4의 타임 인터리브형의 ADC는, 도 1과 마찬가지로, 2개의 ADC 채널(100, 200)과, 이들의 디지털 출력을 합성하는 가산기(1)를 갖는다. 또한, ADC는, 제2 채널의 ADC(200)의 출력을 보정하는 적응 필터(15)를 가지며, 그리고, ADC는, 가산기(1)에 의해 합성된 디지털 출력 신호 D_OUT에 기초하여 적응 필터(15)의 계수 φ14를 생성하는 보정 회로(20)를 갖는다.

보정 회로(20)는, 디지털 출력 신호 D_OUT로부터 스큐 오차 추정량 Δt(n)을 연산으로 구하고, 그 추정량에 기초하여 필터 계수 φ14를 산출한다. 여기서, n은 샘플링 횟수이다. 적응 필터(15)는 그 필터 계수 φ14에 따라서 제2 ADC 채널(200)의 디지털 출력 D2를 지연한 신호의 값으로 보정한다. 그리고, 그 결과 얻어진 디지털 출력 신호 D_OUT로부터 다시 스큐 오차 추정량 Δt(n)을 연산하여, 필터 계수 φ14를 산출한다. 이러한 처리를 스큐 오차 추정량 Δt(n)이 제로에 점근할 때까지 반복함으로써, 스큐 오차가 교정된다.

아날로그 입력 신호 A_IN을 주파수 fin, 진폭 A/2=a의 여현파(a*cos(fin))로 가정한 경우, 가산기(1)의 출력인 보정 회로(20)에 대한 입력 신호 y(n)는 다음과 같다. 이 입력 신호 y(n)의 도출에 관해서는 이후에 상세히 설명한다.

y(n)=aㆍcosα-bㆍsinβ (1)

a=A/2 (2)

b=(Aㆍω_inㆍΔt)/4∝Δt (3)

여기서, A, ω_in, Δt는 각각 아날로그 입력 신호 진폭, 입력 신호의 각주파수 및 스큐 오차를 나타낸다.

도 4의 보정 회로(20)는, 주파수 추이 회로(2)와, -π/2 위상 시프트 회로(3)와, 식 (1)의 입력 신호 y(n)=aㆍcosα-bㆍsinβ와, 위상 시프트 회로(3)의 출력 신호 y_d1(n)=aㆍsinβ-bㆍcosα를 승산기(30)로 승산하여, 어큐뮬레이터(31)로 AC 성분을 제거하고 있기 때문에, 스큐 오차 추정량 Δt(n)은 이하의 식으로 나타낸다.

Δt(n)=-aㆍb (4)

즉, 계수 연산 회로(14)는, 값 -aㆍb가 제로에 점근하도록 계수 φ14를 연산하고 있다.

도 5는, 아날로그 입력 신호 성분과 이미지 신호 성분을 나타낸 도면이다. 아날로그 입력 신호 성분(aㆍcosα)과 스큐에 의해 발생한 이미지 신호 성분(-bㆍsinβ)은, 도 5a와 같은 주파수 성분 fin, fs/2-fin을 갖는다. 주파수 추이 회로(2)가 주파수 fs/2만큼 추이하면, 입력 신호 성분과 이미지 신호 성분의 주파수는, 도 5b에 나타낸 바와 같아진다. 즉, 서로의 주파수가 교체된 관계가 된다. 따라서, 승산기(30)가 신호 y(n), y_d1(n)을 승산하고, 어큐뮬레이터(31)가 AC 성분을 제거하면, 스큐 오차 추정량 Δt(n)은 상기 식 (4)과 같아진다.

아날로그 입력 신호의 주파수 fin이 fs/4 이외인 경우는, 입력 신호 성분의 주파수 fin과 스큐 오차에 의해 발생한 이미지 신호 성분의 주파수 fs/2-fin이 상이하기 때문에, 식 (4)를 영에 점근시킴으로써, 식 (3)의 스큐 오차 Δt(n)에 비례한 값 b를 영에 점근시킬 수 있다. 그 결과, 스큐 오차 Δt(n)을 영에 점근시킬 수 있다.

그러나, 아날로그 입력 신호의 주파수 fin이 fs/4인 경우(fin=fs/4)는, 디지털 출력 신호 D_OUT의 주파수 특성은, 아날로그 입력 신호 성분과 이미지 신호 성분이 동일한 주파수 fs/4가 된다.

도 6은, 아날로그 입력 신호의 주파수 fin이 fs/4인 경우(fin=fs/4)의 디지털 출력 신호 D_OUT의 주파수 특성을 나타낸 도면이다. 전술한 바와 같이, fin=fs/4인 경우는, 도 5의 이미지 신호 성분의 주파수 fs/2-fin도 fs/2-fin=fs/4가 된다. 그 때문에, 아날로그 입력 신호 성분 a와 이미지 신호 성분 b를 구별할 수 없게 되어 버린다. 즉, 아날로그 입력 신호의 주파수 fin이 fs/4인 경우, 식 (4)의 스큐 보정 추정량 Δt(n)을 영에 점근시키는 처리는, 식 (4)의 a를 영에 점근시키는 처리인지, 아니면 식 (4)의 b를 영에 점근시키는 처리인지를 구별할 수 없게 되어 버린다. 그 때문에, 스큐 오차가 있더라도, 값 a가 영에 점근해 버리면 스큐 보정 추정량 Δt(n)(=aㆍb)=0이 되어, 스큐 오차를 보정할 수 없게 되어 버린다.

[제1 실시형태]

도 7은, 제1 실시형태에서의 ADC의 구성도이다. 이 예도, 타임 인터리브형의 ADC이며, 스큐 오차를 백그라운드로 캘리브레이션하는 ADC이다. 이 예도, N=2개의 ADC 채널(100, 200)을 갖는다. 그리고, 도 7의 타임 인터리브형의 ADC는, 도 1과 마찬가지로, 2개의 ADC 채널(100, 200)과, 이들의 디지털 출력 D1, D2를 합성하는 가산기(1)를 갖는다. 또한, ADC는, 제2 채널의 ADC(200)의 출력을 보정하는 적응 필터(15)를 가지며, 그리고, 가산기(1)에 의해 합성된 디지털 출력 신호 D_OUT에 기초하여 적응 필터(15)의 계수 φ14를 생성하는 보정 회로(20)를 갖는다. 여기까지는 도 4와 동등하다.

단, 도 4와 달리, 보정 회로(20)는, 디지털 출력 신호 D_OUT로부터 아날로그 입력 신호 성분(전술한 값 a)과 스큐 오차에 기인하는 이미지 신호 성분(전술한 값 b)을 분리하여 이미지 신호 성분만을 추출하고, 그것을 스큐 오차 추정량 Δt(n)으로서 계수 연산 회로(14)에 입력하고 있다. 그리고, 계수 연산 회로(14)는, 그 추정량 Δt(n)(값 b에 비례)을 제로에 점근시키도록 필터 계수 Wn을 산출한다. 적응 필터(15)는 그 필터 계수 Wn에 따라서 제2 ADC 채널(200)의 디지털 출력 D2를 보정한다. 또한, 그 결과 얻어진 디지털 출력 신호 D_OUT로부터 다시 스큐 오차 추정량 Δt(n)을 연산하고, 필터 계수 Wn을 새롭게 산출하여, 적응 필터(15)에 설정한다. 이러한 처리를 스큐 오차 추정량 Δt(n)(값 b에 비례)이 제로에 점근할 때까지 반복함으로써, 스큐 오차가 교정된다.

이와 같이, 제1 실시형태의 ADC에서는, 보정 회로(20)가 디지털 출력 신호 D_OUT로부터 아날로그 입력 신호 성분(값 a)과 이미지 신호 성분(값 b)을 분리하는 연산을 하고, 아날로그 입력 신호 성분(값 a)이 포함되지 않고 이미지 신호 성분(값 b)이 포함되는 스큐 오차 추정치 Δt(n)을 제로에 점근시키도록 필터 계수 Wn을 생성한다. 따라서, 아날로그 입력 신호 A_IN의 주파수 fin이 fs/4와 같은 경우라도, 확실하게 이미지 신호 성분(값 b)을 제로로 하도록 교정할 수 있다.

본 실시형태에서의 보정 회로(20)의 구체적인 연산 회로는 다음과 같다. 보정 회로(20)는, 디지털 출력 신호 D_OUT를 fs/N(N=2의 예)만큼 주파수 추이하는 주파수 추이 회로(2)와, 주파수 추이 회로(2)의 출력을 -π/2만큼 위상 시프트하는 위상 시프트 회로(3)를 갖는다. 또한, 보정 회로(20)는, 디지털 출력 신호(y(n)=a*cosα-b*sinβ, α=fin, β=fs/2-fin)와 위상 시프트 회로(3)의 출력 신호(y_d1(n)=a*sinβ-b*cosα)를 가산하는 제1 가산 회로(5)와, 디지털 출력 신호 y(n)로부터 위상 시프트 회로(3)의 출력 신호 y_d1(n)을 감산하는 제1 감산 회로(4, 6)를 가지며, 제1 가산 회로(5)의 출력과 제1 감산 회로(4, 6)의 출력을 각각 제곱하는 제1, 제2 제곱 회로(7, 8)와, 제1, 제2 제곱 회로의 출력을 각각 평균화하는 제1, 제2 평균화 회로(9, 10)와, 이들 출력 (a-b)², (a+b)²의 평방근 (a-b), (a+b)를 각각 연산하는 제1, 제2 평방근 회로(11, 12)와, 이들의 출력을 감산하여 이미지 신호 성분의 직류 성분(-2b)을 출력하는 제2 감산 회로(13)와, 그 제2 감산 회로(13)의 감산 출력(-2b)에 기초하여 상기 감산 출력을 억제하도록, 즉 제로에 점근하도록 계수 Wn을 생성하는 계수 연산 회로(14)를 더 갖는다.

다음으로, 상기 연산 회로에 의해 스큐 오차 추정치 Δt(n)가 스큐 오차에 기인하는 이미지 신호 성분의 값 b를 포함하고, 아날로그 입력 신호 성분의 값 a를 포함하지 않는 것을 설명한다. 이하, 도 7의 회로 요소 1～13의 연산식을 순서대로 나타낸다.

도 8은, 도 7의 보정 회로(20)의 각 회로 요소에 의한 연산을 나타내는 플로우차트이다. 도 8도 참조하면서 설명한다.

우선, 적응 필터(15)가 동작하지 않는 경우의 2개의 ADC 채널(100, 200)의 출력 D1, D2를 가산기(1)로 합성한 디지털 출력 신호 y(n)에 관해 설명한다. 이 신호 y(n)는, 보정 회로(20)에 입력되는 입력 신호이기도 하다.

[가산기(1)와 그 연산 S1]

타임 인터리브 ADC의 아날로그 입력 신호 A_IN을, 일례로서 다음 여현파의 신호 x(n)으로 한다.

x(n)=aㆍcos(ω_int+θ) (5)

여기서, 그 DC 성분인 a는 다음과 같고, A는 아날로그 입력 신호의 진폭을 나타낸다.

a=A/2 (6)

이 때, 가산기(1)의 출력인 디지털 출력 신호 D_OUT, 즉 보정 회로(20)의 입력 신호 y(n)는 다음과 같고, 스큐 오차 Δt를 포함한다.

y(n)=aㆍcos(ω_int+θ)|_t= _nT _{+Δt/2-(-1)nΔt/2}

=aㆍcos(ω_in(nT+Δt/2-(-1)ⁿㆍΔt/2)+θ) (7)

ω_in, Δt, θ은 각각 아날로그 입력 신호 A_IN의 각주파수, 샘플 클록의 스큐 오차, 초기 위상을 나타낸다.

즉, 스위치 SW1, SW2는, 예를 들어 샘플점 n=0～6에서 시간 t=0, T+Δt, 2T, 3T+Δt, 4T, 5T+Δt의 타이밍에 아날로그 입력 신호 A_IN을 샘플링한다. 여기서, T=1/fs이지만, Δt는 도 2의 경우라면 마이너스이다.

식 (7)을 이하와 같이 전개한다.

y(n)=aㆍcos(ω_in(nT+Δt/2)+θ)ㆍcos((-1)ⁿㆍω_inㆍΔt/2)

+aㆍsin(ω_in(nT+Δt/2)+θ)ㆍsin((-1)ⁿㆍω_inㆍΔt/2)

=aㆍcos(ω_in(nT+Δt/2)+θ)ㆍcos(ω_inㆍΔt/2)

+aㆍsin(ω_in(nT+Δt/2)+θ)ㆍcos(nπ)ㆍsin(ω_inㆍΔt/2) (8)

2π=ω_sT이기 때문에, nπ=ω_snT/2라는 관계식이 성립하므로, 이것을 식 (8)의 nπ에 대입하면, 이하와 같이 전개할 수 있다.

y(n)=aㆍcos(ω_inㆍΔt/2)ㆍcos(ω_in(nT+Δt/2)+θ)

+aㆍsin(ω_inㆍΔt/2)ㆍsin(ω_in(nT+Δt/2)-ω_snT/2+θ)

=aㆍcos(ω_inㆍΔt/2)ㆍcos(ω_in(nT+Δt/2)+θ)

-aㆍsin(ω_inㆍΔt/2)ㆍsin((ω_s/2-ω_in)nT-ω_inΔt/2-θ) (9)

ω_in은 입력 신호의 각주파수이다.

여기서, |ω_inㆍΔt/2t|<<1에서,

cos(ω_inㆍΔt/)≒1 (10)

sin(ω_inㆍΔt/2)≒ω_inㆍΔt/2 (11)

이 성립한다.

따라서, 식 (10)과 식 (11)을 식 (9)에 대입하면, 다음과 같이 입력 신호 y(n)가 유도된다.

y(n)=aㆍcos(ω_in(nT+Δt/2)+θ)

-aㆍω_inㆍΔt/2ㆍsin(ω_in(ω_s/2-ω_in)nT-ω_innT/2-θ)

=aㆍcosα-bㆍsinβ (12)

여기서, a, b, α, β는 다음과 같다

a=A/2 (6)

b=(Aㆍω_inㆍΔt)/4 (13)

α=ω_innT+ω_inΔt/2+θ (14)

β=(ω_s/2-ω_in)nT-(ω_inΔt)/2-θ (15)

식 (12)의 우변의 제1항과 제2항은, 각각 아날로그 입력 신호 성분(aㆍcosα)과, 스큐에 의해 발생한 오차에 대응하는 이미지 신호 성분(-bㆍsinβ)을 나타낸다. 도 3의 하단이나 도 5a의 스펙트럼에 나타낸 바와 같이, 아날로그 입력 신호 성분(aㆍcosα)은, 아날로그 입력 신호의 주파수 fin의 주파수를 갖는다. 한편, 스큐 오차에 의한 이미지 신호 성분(-bㆍsinβ)은, 샘플링 주파수의 1/2의 주파수 fs/2로부터 입력 주파수 fin을 감한 주파수(fs/2-fin)의 주파수를 갖는다.

이하의 연산에서는, 입력 신호 y(n)의 식 (12)으로부터 이미지 신호 성분(-bㆍsinβ)의 DC 성분인 -b에 비례한 값을 이미지 오차 Δt로서 추출한다.

[주파수 추이 회로(2), S2]

주파수 추이 회로(2)는, 식 (12)의 스큐 보정 회로의 입력 신호 y(n)을 fs/2만큼 주파수 추이시킨다. fs는 타임 인터리브 ADC의 샘플링 주파수이고, 식 (12)의 제1항의 주파수 fin은 fin-fs/2가 되고, 제2항의 주파수 fs/2-fin은 -fin이 된다. 따라서, 이 주파수 추이한 신호를 y_c(n)으로 두면, 다음과 같다.

y_c(n)=aㆍcosβ+bㆍsinα (16)

즉, 식 (12)를 fs/2만큼 주파수 추이시킴으로써, 식 (16)에서는, 식 (12)의 제1항과 제2항의 AC 성분 cosα, sinβ의 α와 β를 치환할 수 있었다. 이것은, 도 5a를 도 5b의 관계로 변환한 것을 의미한다.

도 7 중, 주파수 추이 회로(2)는, 가산기(1)의 출력 y(t)에 (-1)ⁿ을 승산하는 승산기이다. fs/2만큼 주파수 추이시키기 위해서는, 신호 y(t)에 cos(2π fs/2ㆍt)를 승산하면 되지만, 샘플링점 t=0, 1/fs, 2/fs, 3/fs～n/fs에서는, cos(2π fs/2ㆍt)=cos0, cosπ, cos2π, cos3π～cos(nπ)이 되고, +1, -1, +1, -1～이기 때문에 cos(2π fs/2ㆍt)=(-1)ⁿ이 된다.

[위상 시프트 회로(3), S3]

위상 시프트 회로(3)는, 식 (16)의 주파수 추이된 신호 y_c(n)을 -π/2만큼 위상 시프트한다. 이 위상 시프트한 신호를 y_d1(n)으로 두면, 다음과 같다.

y_d1(n)=aㆍsinβ-bㆍcosα (17)

즉, 식 (16)의 신호 y_c(n)을 -π/2 위상 시프트함으로써, sin을 cos으로, cos를 sin으로 변환할 수 있다. 이에 따라, 이하에 나타내는 바와 같이, 식 (16), (17)을 가산, 감산하여 각각 제곱한 후에 평균화에 의해 교류 성분(AC 성분)을 제거하고, 서로 감산하면 b값을 추출할 수 있다.

[부호 반전기(4), S4]

식 (17)의 위상 시프트한 신호 y_d1(n)을 부호 반전한다. 이 부호 반전한 신호를 y_d2(n)으로 두면, 다음과 같다.

y_d2(n)=-aㆍsinβ+bㆍcosα (18)

[가산기(5), S5]

가산기(5)는, 식 (12)의 입력 신호 y(n)과 식 (17)의 위상 시프트 신호 y_d1(n)을 가산한다. 이 가산한 신호를 y_a1(n)으로 두면, 다음과 같다.

y_a1(n)=(a-b)ㆍcosα+(a-b)ㆍsinβ (19)

[가산기(6), S6]

가산기(6)은, 식 (12)의 입력 신호 y(n)과 식 (18)의 부호 반전한 신호 y_d2(n)을 가산한다. 이 가산한 신호를 y_a2(n)으로 두면, 다음과 같다.

y_a2(n)=(a+b)ㆍcosα-(a+b)ㆍsinβ (20)

즉, 부호 반전기(4)와 가산기(6)로 감산기가 구성되어 있다.

[제곱 회로(7), S7]

제곱 회로(7)는, 식 (19)의 가산 신호 y_a1(n)을 제곱한다. 이 제곱한 신호를 y_p1(n)으로 두면, 다음과 같다.

y_p1(n)=(y_a1(n))²=(a-b)²{(1/2)ㆍ(cos2α-cos2β)+1-sin(α-β)} (21)

이에 따라, y_p1(n)는, (a-b)²와, (a-b)²에 비례하는 AC 성분을 갖는다.

[제곱 회로(8), S8]

제곱 회로(8)는, 식 (20)의 가산 신호 y_a2(n)을 제곱한다. 이 제곱한 신호를 y_p2(n)으로 두면, 다음과 같다.

y_p2(n)=(y_a2(n))²=(a+b)²{(1/2)ㆍ(cos2α-cos2β)+1+sin(α-β)} (22)

이에 따라, y_p2(n)는, (a+b)²와, (a+b)²에 비례하는 AC 성분을 갖는다.

양 제곱 회로(7, 8)는, 도 7의 예에서는, 스텝 사이즈도 동시에 승산하고 있다. 이 스텝 사이즈는, 계수 연산 회로(14)에 의한 최소 제곱법과 관련하여, 적절한 사이즈로 설정함으로써, 에러 오차 Δt(n)을 제로에 점근시키는 속도를 최단으로 할 수 있다.

[어큐뮬레이터(누적 가산기)(9), S9]

어큐뮬레이터(누적 가산기)(9)는, 제곱 회로(7)의 출력을 누적 가산하는 일종의 적분기이며, 실질적으로 식 (21)의 제곱한 신호 y_p1(n)의 평균치를 구하는 회로이다. 이 평균치를 y_m1(n)으로 두면, 신호 y_p1(n)의 AC 성분은 평균화되면 제로가 되기 때문에, DC 성분만이 남아, 다음과 같아진다.

y_m1(n)=E[y_p1(n)]=(a-b)² (23)

도 7 중에는, 어큐뮬레이터(9)를 실현하는 회로가 파선으로 둘러싸인 도면에 도시되어 있다. 가산기와 지연 회로(D)를 가지며, 입력값에, 가산기의 출력을 샘플점 사이의 시간 지연시킨 값을 가산함으로써, 입력값을 누적 가산할 수 있다.

[어큐뮬레이터(누적 가산기)(10), S10]

어큐뮬레이터(누적 가산기)(10)도, 제곱 회로(8)의 출력을 적분하는 적분기이며, 식 (22)의 제곱한 신호 y_p2(n)의 평균치를 구하는 회로이다. 이 평균치를 y_m2(n)으로 두면, 상기와 마찬가지로, AC 성분이 평균화에 의해 제로가 되고, DC 성분만이 남아, 다음과 같아진다.

y_m2(n)=E[y_p2(n)]=(a+b)² (24)

[평방근 회로(11), S11]

평방근 회로(11)는, 식 (23)의 평균치 y_m1(n)의 근호 계산을 한다. 그 결과를 y_r1(n)으로 두면, 다음과 같다.

y_r1(n)=a-b (25)

[평방근 회로(12), S12]

평방근 회로(12)는, 식 (24)의 평균치 y_m2(n)의 근호 계산을 한다. 그 결과를 y_r2(n)으로 두면, 다음과 같다.

y_r2(n)=a+b (26)

[감산 회로(13), S13]

감산 회로(13)는, 식 (25)와 식 (26)의 2개의 근호 계산의 결과 y_r1(n)과 y_r2(n)의 차분으로부터 스큐 보정 추정량을 구한다. 이 보정 추정량을 Δt(n)으로 두면, 식 (13)으로부터 다음과 같아진다.

Δt(n)=y_r2(n)-y_r1(n)=2b=(Aㆍω_inㆍΔt)/2∝Δt (27)

식 (27)에 나타낸 바와 같이, 스큐 오차 Δt에 비례한 값 2b가 산출된다. 이 값 2b는, 식 (12)의 아날로그 입력 신호 성분의 값 a를 포함하지 않고, 식 (13)의 이미지 신호 성분의 DC 성분 b를 포함한다.

[계수 연산 회로(14), S14]

따라서, 계수 연산 회로(14)는, 식 (27)의 검출된 스큐 보정 추정량 Δt(n)으로부터, N탭의 적응 필터(15)의 계수 w_n=[w_n(0), w_n(1), . . . , w_n(N-1)]^T를 구한다. 이 계수를 구하는 방법은 최소 제곱법에 의한다.

w_n(i)=-sin(π×Δt(n))/π(((N-1)/2-i)-Δt(n)) (28)

[적응 디지털 필터(15), S15]

적응 필터(15)에서는, 식 (28)과 같이 적응 필터의 계수를 변경하여, 제2 채널의 ADC(200)로부터의 출력 신호를, 스큐 Δt(n)만큼 지연시킨 파형의 값으로 보정한다. 즉, 도 3의 파형 ch-2를 파형 ch-1로 보정한다.

이상의 S1～S15의 처리를 반복하여, 스큐 오차 Δt(n)을 영에 점근시킨다. 이 경우, 스큐 오차 추정치 Δt(n)는, 이미지 신호 성분의 DC 성분인 b값에만 비례하는 값이며, 아날로그 입력 신호 성분의 값 a를 포함하지 않는다. 따라서, 아날로그 입력 신호의 주파수가 fs/4인 경우라 하더라도, 이미지 신호 성분만을 제로에 점근시킬 수 있기 때문에, 본 실시형태의 ADC는, 넓은 주파수의 아날로그 입력 신호에 적용할 수 있다.

도 7의 보정 회로(20)는, 샘플링 클록 SCLK에 동기하여 동작한다. 즉, 2채널의 ADC가 각각 샘플링한 아날로그값으로부터 변환한 디지털값 D1, D2에 관해, 각각 상기 연산을 하여 스큐 오차 추정치 Δt(n)을 추출하여, 필터 계수 Wn을 연산한다.

[제2 실시형태]

도 9는, 제2 실시형태에서의 ADC의 회로도이다. 도 7의 ADC 회로와 마찬가지로, 2채널의 ADC 채널(100, 200)과, 제2 채널측의 적응 필터(15)와, 스큐 오차를 보정하는 보정 회로(20)를 갖는다. 도 7과 상이한 구성은, 보정 회로(20)가 제곱 회로(7, 8)와 스텝 사이즈를 승산하는 승산기(7a, 8a)를 개별적으로 갖는 것이다. 그 이외의 구성은 도 7과 동일하다.

즉, 도 9의 보정 회로에서는, 식 (12)의 y(n)과 식 (17)의 y_d1(n)의 가산치(가산기(5)의 출력)와 감산치(감산기(4, 6)의 출력)를 각각 제곱 회로(7, 8)로 제곱하고, 거기에 승산기(7a, 8a)로 스텝 사이즈를 승산하고, 그것을 어큐뮬레이터(9, 10)에 의해 각각 누적 가산하여 평균치를 구한다. 그리고, 평방근 회로(11, 12)가, 각각의 평균치를 근호 계산(평방근을 구하는 연산)을 행하여 y_r1(n)=a-b, y_r2(n)=a+b를 구하고, 감산기(13)가 2b를 구한다.

계수 연산 회로(14)가 이 2b값을 제로에 점근시키도록 계수 Wn을 구하여, 적응 필터(15)에 설정한다. 상기를 반복함으로써 스큐 오차에 대응하는 b값을 제로로 할 수 있다. 보정 회로(20)는, 샘플링 클록 SCLK에 동기하여 동작하지만, 계수 연산 회로(14)는, 복수 클록마다 계수를 갱신해도 좋다.

[제3 실시형태]

도 10은, 제3 실시형태에서의 ADC의 회로도이다. 이 ADC 회로에서는, 보정 회로(20)가, 도 9의 스텝 사이즈의 승산기(7a, 8a)와 어큐뮬레이터(9, 10) 대신에, 이동 평균 필터 회로(9a, 10a)를 갖고 있다. 그 이외의 구성은 동일하다.

이동 평균 필터 회로(9a, 10a)는, 미리 결정된 기간에서의 평균치를 구하는 회로이다. 따라서, 제곱 회로(7, 8)의 출력인 식 (21), 식 (22)의 y_p1(n), y_p2(n)에 관해, 미리 결정된 과거의 샘플링점에서의 평균치를 구한다. 평균치의 샘플링점의 수를 최적으로 설정함으로써, 계수 연산 회로(14)에 의한 최소 제곱법의 수렴 시간을 최단으로 할 수 있어, 도 9의 스텝 사이즈의 설정에 대응하는 것을 실현할 수 있다.

[제4 실시형태]

도 11은, 제4 실시형태에서의 ADC의 회로도이다. 이 ADC 회로에서는, 보정 회로(20)가, 도 9의 제곱 회로(7, 8)와 스텝 사이즈의 승산기(7a, 8a) 사이에, 로버스트 추정 회로(7b, 8b)를 갖는다. 로버스트 추정 회로(7b, 8b)는, 제곱 회로(7, 8)의 출력인 식 (21), 식 (22)의 신호 y_p1(n), y_p2(n)의 가외치에 의한 영향을 저감하는 회로이다. 식 (21), 식 (22)의 신호 y_p1(n), y_p2(n)는, 이상치(理想値)를 중심으로 상하로 진동하는 값이 되지만, 어떠한 노이즈 등의 영향으로 이들의 이상치를 중심으로 하는 상하 진동 값으로부터 크게 벗어난 값을 갖는 경우가 있다. 로버스트 추정 회로는, 이러한 가외치를 저감하는 일종의 평활화 회로이다.

가외치의 영향을 저감한 후에 어큐뮬레이터(9, 10)에 의해 누적 가산치를 구함으로써, 평균치를 이상치에 가까운 값으로 할 수 있다. 가외치의 영향이 저감되지 않으면, 평균치는 이상치로부터 약간 어긋난 값이 되기 때문에, 스큐 오차 추정치 Δt(n)는 이상치로부터 벗어난 값이 되어, 적절하게 스큐 오차를 제거할 수 없다. 로버스트 추정 회로(7b, 8b)를 설치함으로써, 그와 같은 가외치의 영향을 억제하는 보정이 가능하다.

로버스트 보정된 값은, 승산기(7a, 8a)에서 스텝 사이즈가 승산되고, 어큐뮬레이터(9, 10)에 의해 평균화되고 평방근 회로(11, 12)로 근호 계산되고 감산기(13)에서 감산되어 스큐 오차 추정치 Δt(n)∝2b가 구해진다. 이 구성은 도 9와 동일하다.

[제5 실시형태]

도 12는, 제5 실시형태에서의 ADC의 회로도이다. 이 ADC 회로의 보정 회로(20)는, 감산기(13)와 계수 연산 회로(14) 사이에 갱신 제어 보상 회로(16)를 갖는다. 갱신 제어 보상 회로(16)는, 예를 들어, 샘플 클록 SCLK의 클록 사이클이 규정 사이클수, 예를 들어 50샘플점마다, 감산기(13)의 출력인 스큐 오차 추정치 Δt(n)을 갱신하고, 이 갱신한 스큐 오차 추정치 Δt(n)을 계수 연산 회로(14)에 출력하고, 동시에 어큐뮬레이터(9, 10)를 리셋 신호 RST로 리셋한다.

즉, 갱신 제어 보상 회로(16)는, 적응 필터(15)에 계수 Wn이 설정된 후, 규정 샘플점의 수만큼 승산기(7a, 8a)의 출력을 어큐뮬레이터(9, 10)에 누적 가산시키고, 그 누적 가산치에 기초하여 얻은 스큐 오차 추정치 Δt(n)을, 새로운 스큐 오차 추정치 Δt(n)으로서 갱신한다. 그리고, 갱신된 스큐 오차 추정치 Δt(n)에 기초하여 계수 연산 회로(14)가 새로운 계수 Wn을 구하여 적응 필터(15)에 설정한다. 따라서, 과거의 스큐 오차 추정치 Δt(n)에 의한 영향을 없애고, 현재의 스큐 오차 추정치 Δt(n)에 의한 계수로 보정된 디지털 신호로부터, 다음 스큐 오차 추정치 Δt(n)을 구한다. 그 때문에, 샘플 클록 사이클마다 구해진 스큐 오차 추정치 Δt(n)을 계수 연산 회로(14)에 입력하여 새로운 계수 Wn을 구하는 것보다, 스큐 오차 추정치 Δt(n)가 제로에 점근할 때의 오버슈트나 언더슈트를 작게 할 수 있어, 점근까지의 시간을 짧게 할 수 있다. 또, 갱신 사이클을 적절하게 선택함으로써, 승산기(7a, 8a)의 스텝 사이즈를 적절한 큰 값으로 설정할 수도 있고, 또한 점근까지의 시간 단축을 도모할 수 있다.

[제6 실시형태]

도 13은, 제6 실시형태에서의 ADC의 회로도이다. 이 ADC 회로의 보정 회로(20)는, 이동 평균 필터(7c, 8c)를 제곱 회로(7, 8)와 어큐뮬레이터(9, 10) 사이에 가지며, 갱신 제어 보상 회로(16)를 더 갖는다. 이동 평균 필터(7c, 8c)는, 정해진 샘플수의 값의 평균치를 구한다. 그리고, 그 평균치가 어큐뮬레이터(9, 10)에 의해 누적 가산된다. 이동 평균치는, 일종의 평활화된 값이며, 도 11의 로버스트 추정 회로(7b, 8b)에 의한 로버스트 보정과 동등한 작용 효과를 갖는다. 평활화된 값을 어큐뮬레이터(9, 10)로 평균화함으로써, 어큐뮬레이터(9, 10)의 출력은 이상치에 가까운 값이 된다.

도 13의 이동 평균 필터(7c, 8c)에는, 도 11의 스텝 사이즈에 대응하는 값을 설정할 수 있다. 이동 평균치의 크기를 스텝 사이즈로 적절하게 조정함으로써, 계수 연산 회로(14)에 의한 최소 제곱법에 의한 점근까지의 시간을 짧게 할 수 있다.

이상과 같이, 상기 실시형태의 ADC에 의하면, 복수의 ADC 채널의 디지털 출력을 합성한 디지털 출력 신호 y(n)을 연산하여, 아날로그 입력 신호 성분의 값 a와 이미지 신호 성분의 값 b를 포함하는 (a-b)와 (a+b)를 구하고, 이들을 감산하여 아날로그 입력 신호 성분의 값 a를 제거하고, 이미지 신호 성분의 값 b를 추출한다. 그리고, 이 이미지 신호 성분의 값 b에 기초하여 최소 제곱법에 의해 계수 Wn 을 구하여 적응 필터(15)에 설정한다. 이 이미지 신호 성분의 값 b의 연산과 계수 Wn의 연산 및 설정을 반복함으로써 이미지 신호 성분을 제로에 점근시킨다.

따라서, 아날로그 입력 신호 A_IN의 주파수가 샘플링 주파수 fs의 1/4인 fs/4의 경우라도, 적절하게 이미지 신호 성분을 제로에 점근시킬 수 있다.

이상의 실시형태를 정리하면, 다음 부기와 같다.

(부기 1)

아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC로서,

상기 보정 회로는, 상기 디지털 출력 신호에 포함되는 상기 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 상기 이미지 신호 성분의 직류 성분을 연산하여, 상기 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산하는 것인 ADC.

(부기 2)

부기 1에 있어서,

상기 N개는 2개이고,

상기 보정 회로는,

상기 디지털 출력 신호를 fs/2 주파수만큼 추이시키는 주파수 추이 회로와,

상기 제1, 제2 평방근 회로의 출력을 감산하여 상기 이미지 신호 성분의 직류 성분(-2b)을 출력하는 제2 감산 회로와,

상기 제2 감산 회로의 감산 출력에 기초하여 상기 감산 출력을 억제하도록 상기 계수를 생성하는 계수 연산 회로를 갖는 것인 ADC.

(부기 3)

부기 2에 있어서,

상기 제1, 제2 평균화 회로는, 상기 제1, 제2 제곱 회로의 출력을 각각 누적 가산하는 제1, 제2 어큐뮬레이터를 갖는 것인 ADC.

(부기 4)

부기 3에 있어서,

상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 어큐뮬레이터의 사이에, 상기 제1, 제2 제곱 회로의 출력에 각각 스텝 사이즈를 승산하는 제1, 제2 스텝 사이즈 승산기를 더 가지며,

상기 계수 연산 회로는, 상기 제2 감산 회로의 감산 출력에 기초하여 최소 제곱법에 의해 상기 계수를 연산하는 것인 ADC.

(부기 5)

부기 4에 있어서,

상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 스텝 사이즈 승산기의 사이에, 상기 제1, 제2 제곱 회로의 출력의 오차가 큰 값을 평활화하는 로버스트 보정 회로를 더 갖는 것인 ADC.

(부기 6)

부기 3 또는 4에 있어서,

상기 보정 회로는, 상기 제2 감산 회로의 감산 출력을 정해진 샘플링 횟수마다 갱신하고, 상기 제1, 제2 어큐뮬레이터를 상기 정해진 샘플링 횟수마다 리셋하여 누적 가산치를 클리어하는 갱신 제어 보상 회로를 더 갖는 것인 ADC.

(부기 7)

부기 3에 있어서,

상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 어큐뮬레이터의 사이에, 상기 제1, 제2 제곱 회로의 출력의 정해진 샘플수의 이동 평균치를 각각 연산하는 제1, 제2 이동 평균 회로를 더 가지며,

상기 계수 연산 회로는, 상기 감산 출력에 기초하여 최소 제곱법에 의해 상기 계수를 연산하는 것인 ADC.

(부기 8)

부기 7에 있어서,

상기 보정 회로는, 상기 제2 감산 회로의 감산 출력을 정해진 샘플링 횟수마다 갱신하고, 상기 제1, 제2 어큐뮬레이터와 상기 제1, 제2 이동 평균 회로를 상기 정해진 샘플링 횟수마다 리셋하여 누적치를 클리어하는 갱신 제어 보상 회로를 더 갖는 것인 ADC.

(부기 9)

부기 2에 있어서,

상기 제1, 제2 평균화 회로는, 상기 제1, 제2 제곱 회로의 출력의 정해진 샘플수의 이동 평균치를 각각 연산하는 제1, 제2 이동 평균 회로와, 상기 제1, 제2 이동 평균 회로의 이동 평균치를 누적 가산하는 제1, 제2 어큐뮬레이터를 갖는 것인 ADC.

(부기 10)

아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC의 보정 회로로서, 상기 ADC는

상기 N개의 ADC 채널의 하나 이상의 출력에 설치된 적응 필터를 구비하고,

상기 디지털 출력 신호에 포함되는 상기 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 상기 이미지 신호 성분의 직류 성분을 연산하여, 상기 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산하는 ADC의 보정 회로.

(부기 11)

부기 10에 있어서,

상기 N개는 2개이고,

상기 보정 회로는,

상기 제1, 제2 평방근 회로의 출력을 감산하여 상기 직류 성분을 출력하는 제2 감산 회로와,

상기 제2 감산 회로의 감산 출력에 기초하여 상기 감산 출력을 억제하도록 상기 계수를 생성하는 계수 연산 회로를 갖는 ADC의 보정 회로.

(부기 12)

부기 11에 있어서,

상기 제2 감산 회로의 감산 출력을 정해진 샘플링 횟수마다 갱신하고, 상기 제1, 제2 어큐뮬레이터를 상기 정해진 샘플링 횟수마다 리셋하여 누적 가산치를 클리어하는 갱신 제어 보상 회로를 더 갖는 ADC의 보정 회로.

(부기 13)

아날로그 입력 신호를 샘플링 주파수(이하 fs)로 샘플링하여 디지털 출력 신호로 변환하는 ADC의 보정 방법으로서, 상기 ADC는

상기 디지털 출력 신호에 포함되는 상기 아날로그 입력 신호 성분과 오차에 대응하는 이미지 신호 성분 중, 상기 이미지 신호 성분의 직류 성분을 연산하고, 상기 직류 성분에 기초하여 상기 직류 성분이 억제되도록 상기 계수를 연산하여, 상기 계수를 상기 적응 필터에 설정하는 ADC의 보정 방법.

(부기 14)

부기 13에 있어서,

상기 N개는 2개이고,

상기 보정 방법은,

상기 디지털 출력 신호를 fs/2만큼 주파수 추이시키는 주파수 추이 공정과,

상기 주파수 추이 공정의 출력을 -π/2만큼 위상 시프트하는 위상 시프트 공정과,

상기 디지털 출력 신호와 상기 위상 시프트한 신호를 가산하는 제1 가산 공정과,

상기 디지털 출력 신호로부터 상기 위상 시프트한 신호를 감산하는 제1 감산 공정과,

상기 제1 가산 공정에서 가산한 신호와, 상기 제1 감산 공정에서 감산한 신호를, 각각 제곱하는 제1, 제2 제곱 공정과,

상기 제1, 제2 제곱 공정에서 구한 신호를 각각 평균화하는 제1, 제2 평균화 공정과,

상기 제1, 제2 평균화 공정에서 평균화한 신호의 평방근을 각각 연산하는 제1, 제2 평방근 공정과,

상기 제1, 제2 평방근 공정에서 생성한 신호를 감산하여 상기 이미지 신호 성분의 직류 성분을 구하는 제2 감산 공정과,

상기 제2 감산 공정에서 구한 직류 성분에 기초하여 상기 직류 성분을 억제하도록 상기 계수를 생성하는 계수 연산 공정을 갖는 ADC의 보정 방법.

100, 200 : ADC 채널 15 : 적응 필터
20 : 보정 회로 2 : 주파수 추이 회로
3 : -2π 위상 시프트 회로 5, 6 : 가산 회로, 감산 회로
7, 8 : 제곱 회로 9, 10 : 어큐뮬레이터, 평균화 회로
11, 12 : 평방근 회로 13 : 감산 회로
14 : 계수 연산 회로

Claims

아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그 디지털 컨버터로서,
상기 아날로그 입력 신호를 각각의 채널 디지털 신호로 변환하는 복수의 아날로그 디지털 변환 채널과,
상기 복수의 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 출력하는 채널 합성기와,
상기 복수의 채널 디지털 신호 중, 하나 이상의 상기 채널 디지털 신호를 필터링하는 적응 필터와,
상기 디지털 출력 신호에 따라서 상기 적응 필터의 계수를 생성하는 보정 회로를 구비하며,
상기 보정 회로는, 상기 복수의 채널 디지털 신호간의 오차에 대응하는 오차 신호 성분을 상기 디지털 출력 신호로부터 추출하여, 상기 오차 신호 성분을 억제하도록 상기 적응 필터의 계수를 생성하는 것인 아날로그 디지털 컨버터.
제1항에 있어서, 상기 복수의 아날로그 디지털 변환 채널은 2개의 아날로그 디지털 채널이고,
상기 보정 회로는,
상기 디지털 출력 신호를 샘플링 주파수의 1/2의 주파수만큼 주파수 추이시키는 주파수 추이 회로와,
상기 주파수 추이 회로의 출력을 -π/2만큼 위상 시프트하는 위상 시프트 회로와,
상기 디지털 출력 신호와 상기 위상 시프트 회로의 출력 신호를 가산하는 제1 가산 회로와,
상기 디지털 출력 신호로부터 상기 위상 시프트 회로의 출력 신호를 감산하는 제1 감산 회로와,
상기 제1 가산 회로의 출력과, 상기 제1 감산 회로의 출력을, 각각 제곱하는 제1, 제2 제곱 회로와,
상기 제1, 제2 제곱 회로의 출력을 각각 평균화하는 제1, 제2 평균화 회로와,
상기 제1, 제2 평균화 회로의 출력의 평방근을 각각 연산하는 제1, 제2 평방근 회로와,
상기 제1, 제2 평방근 회로의 출력을 감산하여 상기 오차 신호 성분의 직류 성분을 출력하는 제2 감산 회로와,
상기 제2 감산 회로의 감산 출력에 기초하여 상기 감산 출력을 억제하도록 상기 적응 필터의 계수를 생성하는 계수 연산 회로를 갖는 것인 아날로그 디지털 컨버터.
제2항에 있어서, 상기 제1, 제2 평균화 회로는, 상기 제1, 제2 제곱 회로의 출력을 각각 누적 가산하는 제1, 제2 어큐뮬레이터를 갖는 것인 아날로그 디지털 컨버터.
제3항에 있어서, 상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 어큐뮬레이터의 사이에, 상기 제1, 제2 제곱 회로의 출력에 각각 스텝 사이즈를 승산하는 제1, 제2 스텝 사이즈 승산기를 더 가지며,
상기 계수 연산 회로는, 상기 제2 감산 회로의 감산 출력에 기초하여 최소 제곱법에 의해 상기 적응 필터의 계수를 생성하는 것인 아날로그 디지털 컨버터.
제4항에 있어서, 상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 스텝 사이즈 승산기의 사이에, 상기 제1, 제2 제곱 회로의 출력의 오차가 큰 값을 평활화하는 로버스트 보정 회로를 더 갖는 것인 아날로그 디지털 컨버터.
제3항 또는 제4항에 있어서, 상기 보정 회로는, 상기 제2 감산 회로의 감산 출력을 정해진 샘플링 횟수마다 갱신하고, 상기 제1, 제2 어큐뮬레이터를 상기 정해진 샘플링 횟수마다 리셋하여 누적 가산치를 클리어하는 갱신 제어 보상 회로를 더 갖는 것인 아날로그 디지털 컨버터.
제3항에 있어서, 상기 보정 회로는, 상기 제1, 제2 제곱 회로와 상기 제1, 제2 어큐뮬레이터의 사이에, 상기 제1, 제2 제곱 회로의 출력의 정해진 샘플수의 이동 평균치를 각각 연산하는 제1, 제2 이동 평균 회로를 더 가지며,
상기 계수 연산 회로는, 상기 감산 출력에 기초하여 최소 제곱법에 의해 상기 적응 필터의 계수를 생성하는 것인 아날로그 디지털 컨버터.
제2항에 있어서, 상기 제1, 제2 평균화 회로는, 상기 제1, 제2 제곱 회로의 출력의 정해진 샘플수의 이동 평균치를 각각 연산하는 제1, 제2 이동 평균 회로와, 상기 제1, 제2 이동 평균 회로의 이동 평균치를 누적 가산하는 제1, 제2 어큐뮬레이터를 갖는 것인 아날로그 디지털 컨버터.
아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그 디지털 컨버터의 보정 회로로서, 상기 아날로그 디지털 컨버터는,
상기 아날로그 입력 신호를 각각의 채널 디지털 신호로 변환하는 복수의 아날로그 디지털 변환(이하 ADC) 채널과,
상기 복수의 채널 디지털 신호 중, 하나 이상의 상기 채널 디지털 신호를 필터링하는 적응 필터와,
상기 복수의 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 출력하는 채널 합성기를 구비하고,
상기 복수의 채널 디지털 신호간의 오차에 대응하는 오차 신호 성분을 상기 디지털 출력 신호로부터 추출하여, 상기 오차 신호 성분을 억제하도록 상기 적응 필터의 계수를 생성하는 것인 아날로그 디지털 컨버터의 보정 회로.
제9항에 있어서, 상기 보정 회로는,
상기 디지털 출력 신호를 샘플링 주파수의 1/2의 주파수만큼 주파수 추이시키는 주파수 추이 회로와,
상기 주파수 추이 회로의 출력을 -π/2만큼 위상 시프트하는 위상 시프트 회로와,
상기 디지털 출력 신호와 상기 위상 시프트 회로의 출력 신호를 가산하는 제1 가산 회로와,
상기 디지털 출력 신호로부터 상기 위상 시프트 회로의 출력 신호를 감산하는 제1 감산 회로와,
상기 제1 가산 회로의 출력과, 상기 제1 감산 회로의 출력을, 각각 제곱하는 제1, 제2 제곱 회로와,
상기 제1, 제2 제곱 회로의 출력을 각각 평균화하는 제1, 제2 평균화 회로와,
상기 제1, 제2 평균화 회로의 출력의 평방근을 각각 연산하는 제1, 제2 평방근 회로와,
상기 제1, 제2 평방근 회로의 출력을 감산하여 상기 오차 신호 성분의 직류 성분을 출력하는 제2 감산 회로와,
상기 제2 감산 회로의 감산 출력에 기초하여 상기 감산 출력을 억제하도록 상기 적응 필터의 계수를 생성하는 계수 연산 회로를 갖는 아날로그 디지털 컨버터의 보정 회로.