CN114499517A - 模拟至数字转换器系统及其相关的校准方法 - Google Patents

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Abstract

本发明提供了一种模拟至数字转换器(ADC)系统及相关的校准方法。ADC系统包括主ADC、参考ADC、取样控制电路和校准电路。主ADC根据第一取样时钟对模拟输入进行取样以得到第一取样电压，并对第一取样电压进行模拟至数字转换以产生第一样本值。参考ADC根据第二取样时钟对模拟输入进行取样以得到第二取样电压，并对第二取样电压进行模拟至数字转换以产生第二样本值。取样控制电路控制第二取样时钟，以使第二取样时钟与第一取样时钟的频率相同但相位不同，并调整第二样本值以产生参考样本值。校准电路根据第一样本值和参考样本值对主ADC进行校准。

Description

模拟至数字转换器系统及其相关的校准方法
技术领域
本发明涉及模拟至数字转换(analog-to-digital conversion)，更具体地，涉及利用具有取样点移位(sampling point shifting)的参考ADC的模拟至数字转换器(analog-to-digital converter，ADC)系统和相关联的校准方法。
背景技术
由于模拟至数字转换器(ADC)最终限制了当今系统的性能，因此需要高速和高分辨率的ADC。克服这些性能限制的一种可能性是使用并行性。例如，采用时间交错(time-interleaved)ADC来满足高速和高分辨率的要求。然而，时间交错ADC会受不同通道的子DAC(sub-DAC)之间的偏移、增益和时序不匹配的影响。一种传统的时序偏斜(timing-skew)校准设计使用参考ADC(reference ADC)。然而，参考ADC的取样时序(sampling timing)需要与要被校准的子DAC的取样时序一致，这会导致一些副作用。例如，参考ADC会扰动(pull)或干扰(disturb)取样网络并导致一些杂散。因此，需要一种新型ADC校准方法和相关的ADC系统，以在能够不引入任何副作用或以不太可能会引入副作用的方式下实现基于参考ADC的时序偏斜校准。
发明内容
有鉴于此，本发明的目的之一在于提供一种模拟至数字转换器(ADC)系统及相关联的校准方法，其利用具有取样点移位的参考ADC来实现校准。
根据本发明的第一方面，公开了一种示例性的模拟至数字转换器(ADC)系统。ADC系统包括主ADC、参考ADC、取样控制电路和校准电路。主ADC用于根据第一取样时钟对模拟输入进行取样以得到第一取样输入电压，并对该第一取样电压进行模拟至数字转换以产生第一样本值。参考ADC用于根据第二取样时钟对该模拟输入进行取样以得到第二取样电压，并对该第二取样电压进行模拟至数字转换以产生第二样本值。取样控制电路用于控制该第二取样时钟，以确保/使得该第二取样时钟与该第一取样时钟的频率相同但相位不同，以及，该取样控制电路还用于调整该第二样本值，以产生参考样本值。校准电路用于根据该第一样本值和该参考样本值对该主ADC进行校准。
在一些实施例中，该取样控制电路根据参考时钟产生该第二取样时钟，以及，该参考时钟与该第二取样时钟的频率相同但相位不同。
在一些实施例中，该取样控制电路包括：延迟电路，用于通过施加延迟量至该参考时钟来产生该第二取样时钟，以进行取样点移位。
在一些实施例中，该延迟量是固定值。
在一些实施例中，该取样控制电路还包括：补偿电路，用于确定补偿值，并通过组合该补偿值和该第二样本值来产生该参考样本值，以补偿该取样点移位造成的样本值偏移。
在一些实施例中，该校准电路包括：减法器电路，用于计算该第一样本值与该参考样本值之间的误差；偏斜估计电路，用于根据该误差估计时序偏斜，并根据该时序偏斜产生第一控制信号和第二控制信号；第一偏斜校正电路，用于根据该第一控制信号调整该第一取样时钟的相位；以及，第二偏斜校正电路，用于根据该第二控制信号调整该主ADC的数字输出。
在一些实施例中，该第一偏斜校正电路包括：数控延迟线，用于通过向参考时钟施加可调延迟量来产生该第一取样时钟，其中，该可调延迟量由该第一控制信号设置。
在一些实施例中，该ADC系统包括多个主ADC，以及，该参考ADC用于校准该多个主ADC中的每一个。
在一些实施例中，该ADC系统包括：利用该多个主ADC的时间交错ADC。
根据本发明的第二方面，公开了一种示例性的模拟至数字转换器(ADC)校准方法。该示例性的ADC校准方法包括：主ADC对第一取样电压进行模拟至数字转换以产生第一样本值，其中，该第一取样输入电压是根据该主ADC的第一取样时钟对模拟输入进行取样得到的；参考ADC对第二取样电压进行模拟至数字转换以产生第二样本值，其中，该第二取样电压是根据该参考ADC的第二取样时钟对该模拟输入进行取样得到的；控制该第二取样时钟，以确保/使得该第二取样时钟与该第一取样时钟的频率相同但相位不同；调整该第二样本值，以产生参考样本值；以及，根据该第一样本值和该参考样本值对该主ADC进行校准。
在一些实施例中，控制该第二取样时钟以使该第二取样时钟与该第一取样时钟的频率相同但相位不同包括：根据参考时钟产生该第二取样时钟，其中，该参考时钟与该第二取样时钟的频率相同但相位不同。
在一些实施例中，根据该参考时钟产生该第二取样时钟包括：通过施加延迟量至该参考时钟来产生该第二取样时钟，以进行取样点移位。
在一些实施例中，该延迟量是固定值。
在一些实施例中，调整该第二样本值以产生该参考样本值包括：确定补偿值；以及，通过组合该补偿值和该第二样本值来产生该参考样本值，以补偿该取样点移位造成的样本值偏移。
在一些实施例中，根据该第一样本值和该参考样本值对该主ADC进行校准包括：计算该第一样本值与该参考样本值之间的误差；根据该误差估计时序偏斜；根据该时序偏斜产生第一控制信号和第二控制信号；根据该第一控制信号调整该第一取样时钟的相位；以及，根据该第二控制信号调整该主ADC的数字输出。
在一些实施例中，根据该第一控制信号调整该第一取样时钟的相位包括：通过数控延迟线向参考时钟施加可调延迟量来产生第一取样时钟，其中，该可调延迟量由该第一控制信号设置。
在一些实施例中，该主ADC是多个主ADC中的任意一个，且该参考ADC用于校准该多个主ADC中的每一个。
在一些实施例中，该多个主ADC被包括在时间交错ADC中。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明，其中：
图1是根据本发明实施例示出的模拟至数字转换器(ADC)系统的示意图。
图2是根据本发明实施例示出的通过使用具有提出的取样点移位的参考ADC校准主ADC的概念(concept)的示意图。
图3是根据本发明实施例示出的另一ADC系统的示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1是根据本发明实施例示出的模拟至数字转换器(ADC)系统的示意图。ADC系统100包括至少一个主ADC(main ADC)102_i、参考ADC(reference ADC)104、取样控制电路(sampling control circuit)106和校准电路(calibration circuit)108。ADC系统100将模拟输入VIN(t)转换为数字输出，并将该数字输出传送到下一阶段，以进行进一步处理。从对模拟输入VIN(t)的模拟至数字转换获得的数字输出取决于主ADC 102_i的数字输出。然而，参考ADC 104的数字输出被主ADC 102_i的校准(例如，时序偏斜校准)使用。换言之，参考ADC104的数字输出不涉及设置其作为模拟输入VIN(t)的数字表示的数字输出。在本实施例中，参考ADC 104根据一个取样时钟(sampling clock)CK_Ref操作，以及，主ADC 102_i根据另一个取样时钟CK_i操作。相对于将主ADC 102_i的取样时序与参考ADC 104的取样时序对齐，本发明提出使用取样控制电路106对参考ADC 104应用取样点移位(sampling pointshifting)，以确保/使得取样时钟CK_i和CK_Ref具有相同的频率但相位不同。更具体地说，有意(intentionally)控制取样时钟CK_Ref的相位偏离(deviate)取样时钟CK_i的相位，使得取样时钟CK_Ref的上升沿(rising edge)与取样时钟CK_i的上升沿不对齐(notaligned)，以及，使得取样时钟CK_Ref的下降沿(falling edge)与取样时钟CK_i的下降沿不对齐。简单来说，取样控制电路106能够确保/使得参考ADC 104和主ADC 102_i具有相同的取样率(sampling rate)但取样时序(sampling timing)不同。
参考ADC 104的数字输出包括多个样本值(sample value)D_r，每个样本值D_r是通过对一个取样输入电压(或称为取样电压)进行模拟至数字转换而产生的，其中，该取样输入电压是根据取样时钟CK_Ref对模拟输入VIN(t)进行取样获得的。例如，在取样时钟CK_Ref的每个上升沿处，一个取样输入电压被获得且其被参考ADC 104转换。类似地，主ADC102_i的数字输出包括多个样本值D_i，每个样本值D_i是通过对一个取样输入电压进行模拟至数字转换而产生的，该取样输入电压是根据取样时钟CK_i对同一模拟输入VIN(t)进行取样得到的。例如，在取样时钟CK_i的每个上升沿处，一个取样输入电压被获得且其被主ADC 102_i做转换。
由于参考ADC 104的取样时序被有意地偏移(intentionally shifted)为与主ADC102_i的取样时序不对齐，因此，参考ADC 104不会扰动或干扰在主ADC102_i处执行的取样操作。然而，由于参考ADC 104的取样时序存在偏差，因此需要进行样本值补偿，以补偿取样点移位导致/造成的样本值偏移(offset)。例如，参考ADC 104比主ADC 102_i稍晚地执行取样操作，但仍然测量(measure)与主ADC 102_i相同的数据。
在本实施例中，取样控制电路106用于控制取样时钟CK_Ref，以确保/使得取样时钟CK_Ref和CK_i具有相同的频率但相位不同，以及，还用于调整参考ADC 104的数字输出中包含的每个样本值D_r，以产生主ADC 102_i的校准(例如，时序偏斜校准)实际使用的相应参考样本值D_Ref。如图1所示，取样控制电路106可以包括延迟电路(delay circuit)112和补偿电路(compensation circuit)114，延迟电路112用于在模拟侧添加偏移(offset)，补偿电路114用于在数字侧添加偏移。针对取样点移位，延迟电路112用于通过将延迟量Δt施加到参考时钟CLK来产生取样时钟CK_Ref。例如，参考时钟CLK可以由时钟产生器(clockgenerator，图1中标记为“CK产生器”)101提供。在本实施例中，延迟量Δt是固定值(fixedvalue)，使得取样时钟CK_Ref和参考时钟CLK之间存在固定的相位延迟。在本实施例中，主ADC 102_i使用的取样时钟CK_i也是从参考时钟CLK获得的。通过适当地设置延迟量Δt，在主ADC 102_i处执行的取样操作不会干扰在参考ADC 104处执行的取样操作。这样，在主ADC102_i执行取样操作时，参考ADC 104不会引入扰动或干扰。
补偿电路114用于确定补偿值D_c，并通过组合(combine)补偿值D_c和样本值D_r来产生参考样本值(reference sample value)D_Ref，以补偿取样点移位导致的样本值偏移。例如，基于微分器的电路(differentiator-based circuit)116将模拟输入的导数(derivative)与延迟量Δt相乘以估计/获得该补偿值D_c(即，
Figure BDA0003233851350000061
)，以及，减法器电路118(其可由被配置为执行减法的加法器实现)从样本值D_r中减去补偿值D_c，以产生参考样本值D_Ref(即，
Figure BDA0003233851350000062
)。
校准电路108被布置为根据样本值D_i和参考样本值D_Ref对主ADC 102_i应用/进行校准(例如，时序偏斜校准)。图2是根据本发明实施例说明的通过使用利用提议(proposed)的取样点移位的参考ADC来校准主ADC的概念的示意图。在由取样时钟CK_i定义的时刻(time instant)T1处获得样本值D_i。在从主DAC 102_i于时刻T1处执行取样操作起经过延迟量Δt之后，样本值D_r在由取样时钟CK_Ref定义的时刻T2(T2＝T1+Δt)处获得。模拟输入的导数
Figure BDA0003233851350000063
的符号决定如何补偿从参考ADC 104产生的样本值。例如，如果模拟输入的导数
Figure BDA0003233851350000071
为正，则参考样本值D_Ref小于样本值D_r。再例如，如果模拟输入的导数
Figure BDA0003233851350000072
为负，则参考样本值D_Ref大于样本值D_r。在图2所示的例子中，模拟输入的导数
Figure BDA0003233851350000073
在时刻T2处为负。因此，归因于样本值偏移补偿(例如，
Figure BDA0003233851350000074
)，参考样本值D_Ref大于样本值D_r。校准电路108检查(check)样本值D_i是否与参考样本值D_Ref匹配。如果样本值D_i与参考样本值D_Ref匹配，则意味着取样时钟CK_i的取样时序与参考时序对齐，以及，主ADC 102_i不需要时序偏斜校准。如果样本值D_i与参考样本值D_Ref不匹配，则意味着取样时钟CK_i的取样时序偏离了参考时序，以及，主ADC 102_i需要时序偏斜校准。
例如，关于主ADC 102_i的校准(例如，时序偏斜校准)，偏移量可以被添加到模拟侧和/或偏移量可以被添加到数字侧。在本实施例中，校准电路108可以采用不同于全数字方案和全模拟方案的混合(hybrid)方案。如图1所示，校准电路108可以包括减法器电路(其可以由被配置为执行减法的加法器来实现)122、偏斜估计电路(skew estimationcircuit，图2中标记为“偏斜估计”)124、用于模拟侧校正的偏斜校正电路126，以及，用于数字侧校正的另一偏斜校正电路(图2中标记为“偏斜校正”)128。减法器电路122用于计算样本值D_i与参考样本值D_Ref之间的误差D_err。偏斜估计电路124用于根据误差D_err估计时序偏斜(timing skew)，并根据估计得到的时序偏斜产生两个控制信号C1和C2。由于在偏斜校正电路128处执行的数字输出的数字校正具有有限的覆盖范围，因此，所提出的混合方案进一步使用偏斜校正电路126来为取样时钟CK_i提供模拟校正。偏斜校正电路126用于根据控制信号C1调整取样时钟CK_i的相位。在该实施例中，偏斜校正电路126可以包括数控延迟线(digitally controlled delay line，DCDL)127，其被布置为通过将可调延迟量(adjustable delay amount)施加到时钟产生器101提供的参考时钟REF来产生取样时钟CK_i，其中，该可调延迟量被控制信号C1设置。偏斜校正电路128用于根据控制信号C2调整主ADC 102_i的数字输出。简单来说，主DAC 102_i的校准(例如，时序偏斜校准)是通过联合使用数字校正(如通过控制信号C2调整主ADC 102_i的数字输出)和模拟校正(如通过控制信号C1调整数控延迟线127的延迟量)来实现的，能够减少或消除样本值D_i与参考样本值D_Ref之间的误差D_err。以此方式，偏斜校正电路128产生的最终数字输出(final digitaloutput)可以被视为主ADC102_i在取样时序与参考时序对齐下产生的数字输出。
通过使用利用本发明提议的取样点移位的参考ADC来校准主ADC的相同概念可以扩展到通过使用利用提议的取样点移位的单个参考ADC来校准多个主ADC。图3是根据本发明实施例示出的另一ADC系统的示意图。ADC系统300包括多个主ADC 102_1-102_N(N≥2)、多任务器(multiplexer，标记为“MUX”)302、以及上述的参考ADC 104、取样控制电路106和校准电路108。在本实施例中，参考ADC 104用于校准利用主ADC 102_1-102_N的时间交错(time-interleaved)ADC 301，其中，从主ADC 102_1-102_N的数字输出获得的多任务器输入M_1-M_N由多任务器302进行组合，以形成该时间交错ADC 301的数字输出D_OUT。图1中所示的主ADC 102_i可以是主ADC 102_1-102_N中的任意一个(i＝1，...，N)。在该实施例中，使用相同的参考ADC 104来校准所有的(all)主ADC 102_1-102_N。需要说明的是，取样控制电路106控制取样时钟CK_Ref，以确保/使得参考ADC 104使用的取样时钟CK_Ref与主ADC102_1-102_N使用的取样时钟CK_1-CK_N中的每一个具有相同的频率但相位不同，从而实现参考ADC 104的取样点移位，以防止主ADC 102_1-102_N的取样操作受到参考ADC 104的取样操作的影响。此外，参考ADC 104的数字输出被适当地调整，以补偿该取样点移位造成的样本值偏移，从而使主ADC102_1-102_N的校准(例如，时序偏斜校准)能够如预期工作。
与将参考ADC拆分成多个参考ADC用于主ADC 102_1-102_N的校准(例如，时序偏斜校准)相比，使用单个的(single)参考ADC 104校准所有的(all)主ADC 102_1-102_N具有更少的面积。此外，与使用电阻电容(resistor-capacitor，RC)网络延迟模拟输入和参考ADC的取样时钟相比，使用取样控制电路106延迟参考ADC的取样时钟并对参考ADC的数字输出应用补偿具有更好的成本效益。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (18)

1.一种模拟至数字转换器ADC系统，其特征在于，该ADC系统包括：
主ADC，用于根据第一取样时钟对模拟输入进行取样以得到第一取样电压，并对该第一取样电压进行模拟至数字转换以产生第一样本值；
参考ADC，用于根据第二取样时钟对该模拟输入进行取样以得到第二取样电压，并对该第二取样电压进行模拟至数字转换以产生第二样本值；
取样控制电路，用于控制该第二取样时钟，以使该第二取样时钟与该第一取样时钟的频率相同但相位不同，以及，该取样控制电路还用于调整该第二样本值，以产生参考样本值；
校准电路，用于根据该第一样本值和该参考样本值对该主ADC进行校准。
2.如权利要求1所述的ADC系统，其特征在于，该取样控制电路根据参考时钟产生该第二取样时钟，以及，该参考时钟与该第二取样时钟的频率相同但相位不同。
3.如权利要求2所述的ADC系统，其特征在于，该取样控制电路包括：
延迟电路，用于通过施加延迟量至该参考时钟来产生该第二取样时钟，以进行取样点移位。
4.如权利要求3所述的ADC系统，其特征在于，该延迟量是固定值。
5.如权利要求3所述的ADC系统，其特征在于，该取样控制电路还包括：
补偿电路，用于确定补偿值，并通过组合该补偿值和该第二样本值来产生该参考样本值，以补偿该取样点移位造成的样本值偏移。
6.如权利要求1所述的ADC系统，其特征在于，该校准电路包括：
减法器电路，用于计算该第一样本值与该参考样本值之间的误差；
偏斜估计电路，用于根据该误差估计时序偏斜，并根据该时序偏斜产生第一控制信号和第二控制信号；
第一偏斜校正电路，用于根据该第一控制信号调整该第一取样时钟的相位；以及，
第二偏斜校正电路，用于根据该第二控制信号调整该主ADC的数字输出。
7.如权利要求6所述的ADC系统，其特征在于，该第一偏斜校正电路包括：
数控延迟线，用于通过向参考时钟施加可调延迟量来产生该第一取样时钟，其中，该可调延迟量由该第一控制信号设置。
8.如权利要求1所述的ADC系统，其特征在于，该ADC系统包括多个主ADC，以及，该参考ADC用于校准该多个主ADC中的每一个。
9.如权利要求8所述的ADC系统，其特征在于，该ADC系统包括：利用该多个主ADC的时间交错ADC。
10.一种模拟至数字转换器ADC校准方法，包括：
主ADC对第一取样电压进行模拟至数字转换以产生第一样本值，其中，该第一取样电压是根据该主ADC的第一取样时钟对模拟输入进行取样得到的；
参考ADC对第二取样电压进行模拟至数字转换以产生第二样本值，其中，该第二取样电压是根据该参考ADC的第二取样时钟对该模拟输入进行取样得到的；
控制该第二取样时钟，以使该第二取样时钟与该第一取样时钟的频率相同但相位不同；
调整该第二样本值，以产生参考样本值；以及，
根据该第一样本值和该参考样本值对该主ADC进行校准。
11.如权利要求10所述的ADC校准方法，其特征在于，控制该第二取样时钟以使该第二取样时钟与该第一取样时钟的频率相同但相位不同包括：
根据参考时钟产生该第二取样时钟，其中，该参考时钟与该第二取样时钟的频率相同但相位不同。
12.如权利要求11所述的ADC校准方法，其特征在于，根据该参考时钟产生该第二取样时钟包括：
通过施加延迟量至该参考时钟来产生该第二取样时钟，以进行取样点移位。
13.如权利要求12所述的ADC校准方法，其特征在于，该延迟量是固定值。
14.如权利要求12所述的ADC校准方法，其特征在于，调整该第二样本值以产生该参考样本值包括：
确定补偿值；以及，
通过组合该补偿值和该第二样本值来产生该参考样本值，以补偿该取样点移位造成的样本值偏移。
15.如权利要求10所述的ADC校准方法，其特征在于，根据该第一样本值和该参考样本值对该主ADC进行校准包括：
计算该第一样本值与该参考样本值之间的误差；
根据该误差估计时序偏斜；
根据该时序偏斜产生第一控制信号和第二控制信号；
根据该第一控制信号调整该第一取样时钟的相位；以及，
根据该第二控制信号调整该主ADC的数字输出。
16.如权利要求15所述的ADC校准方法，其特征在于，根据该第一控制信号调整该第一取样时钟的相位包括：
通过数控延迟线向参考时钟施加可调延迟量来产生第一取样时钟，其中，该可调延迟量由该第一控制信号设置。
17.如权利要求10所述的ADC校准方法，其特征在于，该主ADC是多个主ADC中的任意一个，且该参考ADC用于校准该多个主ADC中的每一个。
18.如权利要求17所述的ADC校准方法，其特征在于，该多个主ADC被包括在时间交错ADC中。
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