TWI782681B

TWI782681B - 類比至數位轉換器系統及其相關的校準方法

Info

Publication number: TWI782681B
Application number: TW110132081A
Authority: TW
Inventors: 黃勝瑞
Original assignee: 新加坡商聯發科技（新加坡）私人有限公司
Priority date: 2020-10-28
Filing date: 2021-08-30
Publication date: 2022-11-01
Also published as: US11621718B2; CN114499517A; EP3993272A1; US20220131549A1; TW202218342A

Abstract

類比至數位轉換器（ADC）系統包括主ADC、參考ADC、取樣控制電路和校準電路。主ADC根據第一取樣時鐘對類比輸入進行取樣以得到第一取樣電壓，並對第一取樣電壓進行類比至數位轉換以產生第一樣本值。參考ADC根據第二取樣時鐘對類比輸入進行取樣以得到第二取樣電壓，並對第二取樣電壓進行類比至數位轉換以產生第二樣本值。取樣控制電路控制第二取樣時鐘，以使第二取樣時鐘與第一取樣時鐘的頻率相同但相位不同，並調整第二樣本值以產生參考樣本值。校準電路根據第一樣本值和參考樣本值對主ADC進行校準。

Description

類比至數位轉換器系統及其相關的校準方法

本發明涉及類比至數位轉換（analog-to-digital conversion），更具體地，涉及利用具有取樣點移位（sampling point shifting）的參考ADC的類比至數位轉換器（analog-to-digital converter，ADC）系統和相關聯的校準方法。

由於類比至數位轉換器（ADC）最終限制了當今系統的性能，因此需要高速和高分辨率的ADC。克服這些性能限制的一種可能性是使用並行性。例如，採用時間交錯（time-interleaved）ADC來滿足高速和高分辨率的要求。然而，時間交錯ADC會受不同通道的子DAC（sub-DAC）之間的偏移、增益和時序不匹配的影響。一種傳統的時序偏斜（timing-skew）校准設計使用參考ADC（reference ADC）。然而，參考ADC的取樣時序（sampling timing）需要與要被校準的子DAC的取樣時序一致，這會導致一些副作用。例如，參考ADC會拉動（pull）或擾動（disturb）取樣網絡並導致一些雜散。因此，需要一種新型ADC校準方法和相關的ADC系統，以在能夠不引入任何副作用或以不太可能會引入副作用的方式下實現基於參考ADC的時序偏斜校準。

本發明的目的之一在於提供一種類比至數位轉換器（ADC）系統及相關聯的校準方法，其利用具有取樣點移位的參考ADC來實現校準。

根據本發明的第一方面，公開了一種示例性的類比至數位轉換器（ADC）系統。ADC系統包括主ADC、參考ADC、取樣控制電路和校準電路。主ADC用於根據第一取樣時鐘對類比輸入進行取樣以得到第一取樣輸入電壓，並對該第一取樣電壓進行類比至數位轉換以產生第一樣本值。參考ADC用於根據第二取樣時鐘對該類比輸入進行取樣以得到第二取樣電壓，並對該第二取樣電壓進行類比至數位轉換以產生第二樣本值。取樣控制電路用於控制該第二取樣時鐘，以確保/使得該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同，以及，該取樣控制電路還用於調整該第二樣本值，以產生參考樣本值。校準電路用於根據該第一樣本值和該參考樣本值對該主ADC進行校準。

在一些實施例中，該取樣控制電路根據參考時鐘產生該第二取樣時鐘，以及，該參考時鐘與該第二取樣時鐘的頻率相同但相位不同。

在一些實施例中，該取樣控制電路包括：延遲電路，用於通過施加延遲量至該參考時鐘來產生該第二取樣時鐘，以進行取樣點移位。

在一些實施例中，該延遲量是固定值。

在一些實施例中，該取樣控制電路還包括：補償電路，用於確定補償值，並通過組合該補償值和該第二樣本值來產生該參考樣本值，以補償該取樣點移位造成的樣本值偏移。

在一些實施例中，該校準電路包括：減法器電路，用於計算該第一樣本值與該參考樣本值之間的誤差；偏斜估計電路，用於根據該誤差估計時序偏斜，並根據該時序偏斜產生第一控制信號和第二控制信號；第一偏斜校正電路，用於根據該第一控制信號調整該第一取樣時鐘的相位；以及，第二偏斜校正電路，用於根據該第二控制信號調整該主ADC的數位輸出。

在一些實施例中，該第一偏斜校正電路包括：數控延遲線，用於通過向參考時鐘施加可調延遲量來產生該第一取樣時鐘，其中，該可調延遲量由該第一控制信號設置。

在一些實施例中，該ADC系統包括多個主ADC，以及，該參考ADC用於校準該多個主ADC中的每一個。

在一些實施例中，該ADC系統包括：利用該多個主ADC的時間交錯ADC。

根據本發明的第二方面，公開了一種示例性的類比至數位轉換器（ADC）校準方法。該示例性的ADC校準方法包括：主ADC對第一取樣電壓進行類比至數位轉換以產生第一樣本值，其中，該第一取樣輸入電壓是根據該主ADC的第一取樣時鐘對類比輸入進行取樣得到的；參考ADC對第二取樣電壓進行類比至數位轉換以產生第二樣本值，其中，該第二取樣電壓是根據該參考ADC的第二取樣時鐘對該類比輸入進行取樣得到的；控制該第二取樣時鐘，以確保/使得該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同；調整該第二樣本值，以產生參考樣本值；以及，根據該第一樣本值和該參考樣本值對該主ADC進行校準。

在一些實施例中，控制該第二取樣時鐘以使該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同包括：根據參考時鐘產生該第二取樣時鐘，其中，該參考時鐘與該第二取樣時鐘的頻率相同但相位不同。

在一些實施例中，根據該參考時鐘產生該第二取樣時鐘包括：通過施加延遲量至該參考時鐘來產生該第二取樣時鐘，以進行取樣點移位。

在一些實施例中，該延遲量是固定值。

在一些實施例中，調整該第二樣本值以產生該參考樣本值包括：確定補償值；以及，通過組合該補償值和該第二樣本值來產生該參考樣本值，以補償該取樣點移位造成的樣本值偏移。

在一些實施例中，根據該第一樣本值和該參考樣本值對該主ADC進行校準包括：計算該第一樣本值與該參考樣本值之間的誤差；根據該誤差估計時序偏斜；根據該時序偏斜產生第一控制信號和第二控制信號；根據該第一控制信號調整該第一取樣時鐘的相位；以及，根據該第二控制信號調整該主ADC的數位輸出。

在一些實施例中，根據該第一控制信號調整該第一取樣時鐘的相位包括：通過數控延遲線向參考時鐘施加可調延遲量來產生第一取樣時鐘，其中，該可調延遲量由該第一控制信號設置。

在一些實施例中，該主ADC是多個主ADC中的任意一個，且該參考ADC用於校準該多個主ADC中的每一個。

在一些實施例中，該多個主ADC被包括在時間交錯ADC中。

在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的對於本領域普通技術人員來說無疑將變得顯而易見。本發明內容是通過示例的方式提供的，並非旨在限定本發明。在下面的詳細描述中描述其它實施例和優點。本發明由申請專利範圍限定。

以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。

第1圖是根據本發明實施例示出的類比至數位轉換器（ADC）系統的示意圖。ADC系統100包括至少一個主ADC（main ADC）102_i、參考ADC（reference ADC）104、取樣控制電路（sampling control circuit）106和校準電路（calibration circuit）108。ADC系統100將類比輸入V _IN(t)轉換為數位輸出，並將該數位輸出傳送到下一階段，以進行進一步處理。從對類比輸入V _IN(t)的類比至數位轉換獲得的數位輸出取決於主ADC 102_i的數位輸出。然而，參考ADC 104的數位輸出被主ADC 102_i的校準（例如，時序偏斜校準）使用。換言之，參考ADC 104的數位輸出不涉及設置其作為類比輸入V _IN(t)的數位表示的數位輸出。在本實施例中，參考ADC 104根據一個取樣時鐘（sampling clock）CK_Ref操作，以及，主ADC 102_i根據另一個取樣時鐘CK_i操作。相對於將主ADC 102_i的取樣時序與參考ADC 104的取樣時序對齊，本發明提出使用取樣控制電路106對參考ADC 104應用取樣點移位（sampling point shifting），以確保/使得取樣時鐘CK_i和CK_Ref具有相同的頻率但相位不同。更具體地說，有意（intentionally）控制取樣時鐘CK_Ref的相位偏離（deviate）取樣時鐘CK_i的相位，使得取樣時鐘CK_Ref的上升沿（rising edge）與取樣時鐘CK_i的上升沿不對齊（not aligned），以及，使得取樣時鐘CK_Ref的下降沿（falling edge）與取樣時鐘CK_i的下降沿不對齊。簡單來說，取樣控制電路106能夠確保/使得參考ADC 104和主ADC 102_i具有相同的取樣率（sampling rate）但取樣時序（sampling timing）不同。

參考ADC 104的數位輸出包括多個樣本值（sample value）D_r，每個樣本值D_r是通過對一個取樣輸入電壓（或稱為取樣電壓）進行類比至數位轉換而產生的，其中，該取樣輸入電壓是根據取樣時鐘CK_Ref對類比輸入V _IN(t)進行取樣獲得的。例如，在取樣時鐘CK_Ref的每個上升沿處，一個取樣輸入電壓被獲得且其被參考ADC 104轉換。類似地，主ADC 102_i的數位輸出包括多個樣本值D_i，每個樣本值D_i是通過對一個取樣輸入電壓進行類比至數位轉換而產生的，該取樣輸入電壓是根據取樣時鐘CK_i對同一類比輸入V _IN(t)進行取樣得到的。例如，在取樣時鐘CK_i的每個上升沿處，一個取樣輸入電壓被獲得且其被主ADC 102_i做轉換。

由於參考ADC 104的取樣時序被有意地偏移（intentionally shifted）為與主ADC 102_i的取樣時序不對齊，因此，參考ADC 104不會拉動或擾動在主ADC 102_i處執行的取樣操作。然而，由於參考ADC 104的取樣時序存在偏差，因此需要進行樣本值補償，以補償取樣點移位導致/造成的樣本值偏移（offset）。例如，參考ADC 104比主ADC 102_i稍晚地執行取樣操作，但仍然測量（measure）與主ADC 102_i相同的資料。

在本實施例中，取樣控制電路106用於控制取樣時鐘CK_Ref，以確保/使得取樣時鐘CK_Ref和CK_i具有相同的頻率但相位不同，以及，還用於調整參考ADC 104的數位輸出中包含的每個樣本值D_r，以產生主ADC 102_i的校準（例如，時序偏斜校準）實際使用的相應參考樣本值D_Ref。如第1圖所示，取樣控制電路106可以包括延遲電路（delay circuit）112和補償電路（compensation circuit）114，延遲電路112用於在類比側添加偏移（offset），補償電路114用於在數位側添加偏移。針對取樣點移位，延遲電路112用於通過將延遲量Δt施加到參考時鐘CLK來產生取樣時鐘CK_Ref。例如，參考時鐘CLK可以由時鐘產生器（clock generator，第1圖中標記為“CK產生器”）101提供。在本實施例中，延遲量Δt是固定值（fixed value），使得取樣時鐘CK_Ref和參考時鐘CLK之間存在固定的相位延遲。在本實施例中，主ADC 102_i使用的取樣時鐘CK_i也是從參考時鐘CLK獲得的。通過適當地設置延遲量Δt，在主ADC 102_i處執行的取樣操作不會擾動在參考ADC 104處執行的取樣操作。這樣，在主ADC 102_i執行取樣操作時，參考ADC 104不會引入擾動或擾動。

補償電路114用於確定補償值D_c，並通過組合（combine）補償值D_c和樣本值D_r來產生參考樣本值（reference sample value）D_Ref，以補償取樣點移位導致的樣本值偏移。例如，基於微分器的電路（differentiator-based circuit）116將類比輸入的導數（derivative）與延遲量Δt相乘以估計/獲得該補償值D_c（即，

），以及，減法器電路118（其可由被配置為執行減法的加法器實現）從樣本值D_r中減去補償值D_c，以產生參考樣本值D_Ref（即，

）。

校準電路108被佈置為根據樣本值D_i和參考樣本值D_Ref對主ADC 102_i應用/進行校準（例如，時序偏斜校準）。第2圖是根據本發明實施例說明的通過使用利用提議（proposed）的取樣點移位的參考ADC來校準主ADC的概念的示意圖。在由取樣時鐘CK_i定義的時刻（time instant）T1處獲得樣本值D_i。在從主DAC 102_i於時刻T1處執行取樣操作起經過延遲量Δt之後，樣本值D_r在由取樣時鐘CK_Ref定義的時刻T2（T2＝T1+Δt）處獲得。類比輸入的導數

的符號決定如何補償從參考ADC 104產生的樣本值。例如，如果類比輸入的導數

為正，則參考樣本值D_Ref小於樣本值D_r。再例如，如果類比輸入的導數

為負，則參考樣本值D_Ref大於樣本值D_r。在第2圖所示的例子中，類比輸入的導數

在時刻T2處為負。因此，歸因于樣本值偏移補償（例如，

），參考樣本值D_Ref大於樣本值D_r。校準電路108檢查（check）樣本值D_i是否與參考樣本值D_Ref匹配。如果樣本值D_i與參考樣本值D_Ref匹配，則意味著取樣時鐘CK_i的取樣時序與參考時序對齊，以及，主ADC 102_i不需要時序偏斜校準。如果樣本值D_i與參考樣本值D_Ref不匹配，則意味著取樣時鐘CK_i的取樣時序偏離了參考時序，以及，主ADC 102_i需要時序偏斜校準。

例如，關於主ADC 102_i的校準（例如，時序偏斜校準），偏移量可以被添加到類比側和/或偏移量可以被添加到數位側。在本實施例中，校準電路108可以採用不同於全數位方案和全類比方案的混合（hybrid）方案。如第1圖所示，校準電路108可以包括減法器電路（其可以由被配置為執行減法的加法器來實現）122、偏斜估計電路（skew estimation circuit，第2圖中標記為“偏斜估計”）124、用於類比側校正的偏斜校正電路126，以及，用於數位側校正的另一偏斜校正電路（第2圖中標記為“偏斜校正”）128。減法器電路122用於計算樣本值D_i與參考樣本值D_Ref之間的誤差D_err。偏斜估計電路124用於根據誤差D_err估計時序偏斜（timing skew），並根據估計得到的時序偏斜產生兩個控制信號C1和C2。由於在偏斜校正電路128處執行的數位輸出的數位校正具有有限的覆蓋範圍，因此，所提出的混合方案進一步使用偏斜校正電路126來為取樣時鐘CK_i提供類比校正。偏斜校正電路126用於根據控制信號C1調整取樣時鐘CK_i的相位。在該實施例中，偏斜校正電路126可以包括數控延遲線（digitally controlled delay line，DCDL）127，其被佈置為通過將可調延遲量（adjustable delay amount）施加到時鐘產生器101提供的參考時鐘REF來產生取樣時鐘CK_i，其中，該可調延遲量被控制信號C1設置。偏斜校正電路128用於根據控制信號C2調整主ADC 102_i的數位輸出。簡單來說，主DAC 102_i的校準（例如，時序偏斜校準）是通過聯合使用數位校正（如通過控制信號C2調整主ADC 102_i的數位輸出）和類比校正（如通過控制信號C1調整數控延遲線127的延遲量）來實現的，能夠減少或消除樣本值D_i與參考樣本值D_Ref之間的誤差D_err。以此方式，偏斜校正電路128產生的最終數位輸出（final digital output）可以被視為主ADC 102_i在取樣時序與參考時序對齊下產生的數位輸出。

通過使用利用本發明提議的取樣點移位的參考ADC來校準主ADC的相同概念可以擴展到通過使用利用提議的取樣點移位的單個參考ADC來校準多個主ADC。第3圖是根據本發明實施例示出的另一ADC系統的示意圖。ADC系統300包括多個主ADC 102_1-102_N（N≥2）、多工器（multiplexer，標記為“MUX”）302、以及上述的參考ADC 104、取樣控制電路106和校準電路108。在本實施例中，參考ADC 104用於校準利用主ADC 102_1-102_N的時間交錯（time-interleaved）ADC 301，其中，從主ADC 102_1-102_N的數位輸出獲得的多工器輸入M_1-M_N由多工器302進行組合，以形成該時間交錯ADC 301的數位輸出D_OUT。第1圖中所示的主ADC 102_i可以是主ADC 102_1-102_N中的任意一個（i＝1，...，N）。在該實施例中，使用相同的參考ADC 104來校準所有的（all）主ADC 102_1-102_N。需要說明的是，取樣控制電路106控制取樣時鐘CK_Ref，以確保/使得參考ADC 104使用的取樣時鐘CK_Ref與主ADC 102_1-102_N使用的取樣時鐘CK_1-CK_N中的每一個具有相同的頻率但相位不同，從而實現參考ADC 104的取樣點移位，以防止主ADC 102_1-102_N的取樣操作受到參考ADC 104的取樣操作的影響。此外，參考ADC 104的數位輸出被適當地調整，以補償該取樣點移位造成的樣本值偏移，從而使主ADC 102_1-102_N的校準（例如，時序偏斜校準）能夠如預期工作。

與將參考ADC拆分成多個參考ADC用於主ADC 102_1-102_N的校準（例如，時序偏斜校準）相比，使用單個的（single）參考ADC 104校準所有的（all）主ADC 102_1-102_N具有更少的面積。此外，與使用電阻電容（resistor-capacitor，RC）網絡延遲類比輸入和參考ADC的取樣時鐘相比，使用取樣控制電路106延遲參考ADC的取樣時鐘並對參考ADC的數位輸出應用補償具有更好的成本效益。

雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

100:ADC系統 101:CK產生器 104:參考ADC 106:取樣控制電路 108:校準電路 102_i,102_1,102_N:主ADC 112:延遲電路 114:補償電路 116:基於微分器的電路 126,128:偏斜校正電路 127:數控延遲線（DCDL） 118,122:減法器電路 124:偏斜估計電路 302:多工器

通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出。第1圖是根據本發明實施例示出的類比至數位轉換器（ADC）系統的示意圖。第2圖是根據本發明實施例示出的通過使用具有提出的取樣點移位的參考ADC校準主ADC的概念（concept）的示意圖。第3圖是根據本發明實施例示出的另一ADC系統的示意圖。在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

100:ADC系統

101:CK產生器

104:參考ADC

106:取樣控制電路

108:校準電路

102_i:主ADC

112:延遲電路

114:補償電路

116:基於微分器的電路

126,128:偏斜校正電路

127:數控延遲線(DCDL)

118,122:減法器電路

124:偏斜估計電路

Claims

一種類比至數位轉換器（ADC）系統，其中，該ADC系統包括：主ADC，用於根據第一取樣時鐘對類比輸入進行取樣以得到第一取樣電壓，並對該第一取樣電壓進行類比至數位轉換以產生第一樣本值；參考ADC，用於根據第二取樣時鐘對該類比輸入進行取樣以得到第二取樣電壓，並對該第二取樣電壓進行類比至數位轉換以產生第二樣本值；取樣控制電路，用於控制該第二取樣時鐘，以使該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同，以及，該取樣控制電路還用於調整該第二樣本值，以產生參考樣本值；校準電路，用於根據該第一樣本值和該參考樣本值對該主ADC進行校準。
如請求項1所述之ADC系統，其中，該取樣控制電路根據參考時鐘產生該第二取樣時鐘，以及，該參考時鐘與該第二取樣時鐘的頻率相同但相位不同。
如請求項2所述之ADC系統，其中，該取樣控制電路包括：延遲電路，用於通過施加延遲量至該參考時鐘來產生該第二取樣時鐘，以進行取樣點移位。
如請求項3所述之ADC系統，其中，該延遲量是固定值。
如請求項3所述之ADC系統，其中，該取樣控制電路還包括：補償電路，用於確定補償值，並通過組合該補償值和該第二樣本值來產生該參考樣本值，以補償該取樣點移位造成的樣本值偏移。
如請求項1所述之ADC系統，其中，該校準電路包括：減法器電路，用於計算該第一樣本值與該參考樣本值之間的誤差；偏斜估計電路，用於根據該誤差估計時序偏斜，並根據該時序偏斜產生第一控制信號和第二控制信號；第一偏斜校正電路，用於根據該第一控制信號調整該第一取樣時鐘的相位；以及，第二偏斜校正電路，用於根據該第二控制信號調整該主ADC的數位輸出。
如請求項6所述之ADC系統，其中，該第一偏斜校正電路包括：數控延遲線，用於通過向參考時鐘施加可調延遲量來產生該第一取樣時鐘，其中，該可調延遲量由該第一控制信號設置。
如請求項1所述之ADC系統，其中，該ADC系統包括多個主ADC，以及，該參考ADC用於校準該多個主ADC中的每一個。
如請求項8所述之ADC系統，其中，該ADC系統包括：利用該多個主ADC的時間交錯ADC。
一種類比至數位轉換器（ADC）校準方法，包括：主ADC對第一取樣電壓進行類比至數位轉換以產生第一樣本值，其中，該第一取樣電壓是根據該主ADC的第一取樣時鐘對類比輸入進行取樣得到的；參考ADC對第二取樣電壓進行類比至數位轉換以產生第二樣本值，其中，該第二取樣電壓是根據該參考ADC的第二取樣時鐘對該類比輸入進行取樣得到的；控制該第二取樣時鐘，以使該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同；調整該第二樣本值，以產生參考樣本值；以及，根據該第一樣本值和該參考樣本值對該主ADC進行校準。
如請求項10所述之ADC校準方法，其中，控制該第二取樣時鐘以使該第二取樣時鐘與該第一取樣時鐘的頻率相同但相位不同包括：根據參考時鐘產生該第二取樣時鐘，其中，該參考時鐘與該第二取樣時鐘的頻率相同但相位不同。
如請求項11所述之ADC校準方法，其中，根據該參考時鐘產生該第二取樣時鐘包括：通過施加延遲量至該參考時鐘來產生該第二取樣時鐘，以進行取樣點移位。
如請求項12所述之ADC校準方法，其中，該延遲量是固定值。
如請求項12所述之ADC校準方法，其中，調整該第二樣本值以產生該參考樣本值包括：確定補償值；以及，通過組合該補償值和該第二樣本值來產生該參考樣本值，以補償該取樣點移位造成的樣本值偏移。
如請求項10所述之ADC校準方法，其中，根據該第一樣本值和該參考樣本值對該主ADC進行校準包括：計算該第一樣本值與該參考樣本值之間的誤差；根據該誤差估計時序偏斜；根據該時序偏斜產生第一控制信號和第二控制信號；根據該第一控制信號調整該第一取樣時鐘的相位；以及，根據該第二控制信號調整該主ADC的數位輸出。
如請求項15所述之ADC校準方法，其中，根據該第一控制信號調整該第一取樣時鐘的相位包括：通過數控延遲線向參考時鐘施加可調延遲量來產生第一取樣時鐘，其中，該可調延遲量由該第一控制信號設置。
如請求項10所述之ADC校準方法，其中，該主ADC是多個主ADC中的任意一個，且該參考ADC用於校準該多個主ADC中的每一個。
如請求項17所述之ADC校準方法，其中，該多個主ADC被包括在時間交錯ADC中。