KR20120139565A - 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

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Abstract

일 실시예에서, 반도체 디바이스 제조 방법은 기판을 산화하여 기판의 상부면 위로 연장하는 국부 산화물 영역을 형성하는 단계를 포함한다. 멤브레인층이 국부 산화물 영역 및 기판의 상부면 위에 형성된다. 멤브레인층 아래의 기판의 부분이 제거된다. 멤브레인층 아래의 국부 산화물 영역이 제거된다.

Description

반도체 디바이스 및 반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF FABRICATION THEREOF}
본 발명은 일반적으로 마이크로 전기기계 시스템 디바이스에 관한 것으로서, 더 구체적으로는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
소형 전기화학 부품은 마이크로 전자기계 제조 프로세스를 사용하여 마이크로 전자기계 시스템(MEMS)을 사용하여 제조될 수 있다. MEMS 디바이스는 기계 및/또는 전기 부품으로서 기능하는 얇은 멤브레인 및 빔을 포함한다.
실리콘 마이크로폰이, MEMS 구조체 또는 멤브레인이 음향 신호로 작동하는 일 유형의 MEMS 디바이스이다. 그러나, 멤브레인 및 따라서 MEMS 디바이스의 감도는 멤브레인 내의 응력에 따라 변한다. 예를 들어, 인장 응력이 마이크로폰의 기계적 컴플라이언스(compliance)를 상당히 감소시킨다.
응력은 제조 중에 형성되거나 작동 중에 누적될 수 있는 잔류 응력일 수 있다. 따라서, 막 응력을 최소화하는 MEMS 디바이스 및 방법이 요구된다.
이들 및 다른 문제점은 본 발명의 예시적인 실시예에 의해 일반적으로 해결되거나 회피되고, 기술적 장점이 일반적으로 성취된다.
본 발명의 실시예에 따르면, 반도체 디바이스 제조 방법은 기판을 산화하여 기판의 상부면 위로 연장하는 국부 산화물 영역을 형성하는 단계와, 국부 산화물 영역 및 기판의 상부면 위에 멤브레인층을 형성하는 단계를 포함한다. 방법은 멤브레인층 아래의 기판의 부분을 제거하는 단계와, 멤브레인층 아래의 국부 산화물 영역을 제거하는 단계를 추가로 포함한다.
본 발명의 실시예에 따르면, 반도체 디바이스 제조 방법은 기판에 복수의 특징부를 형성하는 단계와, 복수의 특징부를 포함하는 기판 위에 멤브레인층을 형성하는 단계를 포함한다. 방법은 멤브레인층 아래의 기판의 부분을 제거하는 단계를 추가로 포함한다.
본 발명의 실시예에 따르면, 반도체 디바이스는 기판 위에 배치된 복수의 파형부를 포함하는 멤브레인층을 포함한다. 복수의 파형부의 각각의 파형부는 측벽 및 저부면을 갖는다. 측벽과 저부면을 연결하는 에지의 곡률 반경은 멤브레인층의 두께보다 크다. 측벽과 상부면을 연결하는 에지의 곡률 반경은 멤브레인층의 두께보다 크다.
상기에는 이어지는 본 발명의 상세한 설명이 더 양호하게 이해될 수 있게 하기 위해 본 발명의 실시예의 특징을 다소 광범위하게 개략 설명하였다. 본 발명의 부가의 특징 및 장점은 이하에 설명될 것이고, 이들은 본 발명의 청구범위의 요지를 형성한다. 개시된 개념 및 특정 실시예는 본 발명의 동일한 목적을 수행하기 위한 다른 구조체 또는 프로세스를 수정하거나 설계하기 위한 기초로서 즉시 이해될 수 있다는 것이 당 기술 분야의 숙련자들에 의해 이해되어야 한다. 이러한 등가 구성은 첨부된 청구범위에 설명된 바와 같은 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것이 당 기술 분야의 숙련자들에 의해 또한 이해되어야 한다.
본 발명 및 그 장점의 더 완전한 이해를 위해, 이제 첨부 도면을 참조하여 취한 이하의 설명이 참조된다.
도 1a 및 도 1b를 포함하는 도 1은 본 발명에 따른 MEMS 디바이스를 도시하는 도면으로서, 도 1a는 단면도, 도 1b는 평면도.
도 2a 내지 도 2o를 포함하는 도 2는 본 발명의 실시예에 따른 MEMS 센서를 포함하는 반도체 디바이스를 제조하는 실시예를 도시하는 도면.
도 3은 멤브레인층이 다수의 파형부를 포함하는 MEMS 디바이스의 실시예를 도시하는 도면.
도 4a 및 도 4b를 포함하는 도 4는 파형부의 2개의 상이한 구성에 대한 멤브레인층을 따른 측방향 응력을 도시하는 도면으로서, 도 4a는 날카로운 에지를 갖는 파형부에 대한 응력을 도시하고, 도 4b는 다양한 실시예에 설명된 바와 같은 평활한 에지를 갖는 파형부에 대한 응력을 도시하는 도면.
도 5는 도 4의 시뮬레이션 결과를 요약하는 표.
도 6a 내지 도 6d를 포함하는 도 6은 본 발명의 실시예에 따른, 다양한 제조 스테이지 중에 네거티브 파형부를 갖는 멤브레인층을 갖는 MEMS 디바이스를 도시하는 도면.
도 7a 내지 도 7d를 포함하는 도 7은 MEMS 디바이스의 멤브레인층이 복수의 기판 돌기 위에 형성되어 있는 실시예에 따른 다양한 프로세싱 스테이지 중에 MEMS 디바이스를 도시하는 도면.
도 8a 내지 도 8c를 포함하는 도 8은 다양한 프로세싱 스테이지에서 MEMS 디바이스의 본 발명의 실시예를 도시하는 도면으로서, MEMS 디바이스의 멤브레인층이 포지티브 파형부 및 네거티브 파형부를 포함하는 도면.
도 9a 내지 도 9e를 포함하는 도 9는 본 발명의 다른 실시예에 따른 다양한 제조 스테이지 중에 MEMS 디바이스의 단면도.
도 10a 내지 도 10g를 포함하는 도 10은 본 발명의 다른 실시예에 따른 다양한 제조 스테이지 중에 MEMS 디바이스의 단면도.
도 11a 내지 도 11b를 포함하는 도 11은 본 발명의 실시예에 따른 원형 멤브레인을 갖는 MEMS 디바이스를 도시하는 도면으로서, 도 11a는 평면도, 도 11b는 단면도.
도 12a 및 도 12b를 포함하는 도 12는 본 발명의 실시예에 따른 스프링 지지 멤브레인을 갖는 MEMS 디바이스를 도시하는 도면으로서, 도 12a는 평면도, 도 12b는 단면도.
도 13은 본 발명의 대안 실시예에 따른 스프링 지지 멤브레인을 갖는 MEMS 디바이스의 평면도.
상이한 도면에서 대응 도면 부호 및 기호는 달리 지시되지 않으면 일반적으로 대응 부분을 나타낸다. 도면은 실시예의 관련 양태를 명백히 예시하도록 도시되어 있고, 반드시 실제 축적대로 도시되어 있는 것은 아니다.
다양한 실시예의 구성 및 사용이 이하에 상세히 설명된다. 그러나, 본 발명이 광범위한 특정 환경에서 구체화될 수 있는 다수의 적용 가능한 발명적 개념을 제공한다는 것이 이해되어야 한다. 설명된 특정 실시예는 단지 본 발명을 구성하고 사용하는 특정 방식의 예일 뿐이고, 본 발명의 범주를 한정하는 것은 아니다.
본 발명이 특정 환경, 즉 마이크로 전자기계 시스템(MEMS) 센서에 있어서 다양한 실시예와 관련하여 설명될 것이다. 그러나, 본 발명은 또한 다른 유형의 반도체 디바이스에도 적용될 수 있다.
MEMS 센서의 구조적 실시예가 도 1을 사용하여 설명될 것이다. 추가의 구조적 실시예가 도 3 내지 도 5 및 도 11을 사용하여 설명될 것이다. MEMS 센서의 제조 방법이 도 2를 사용하여 설명될 것이다. MEMS 센서의 다른 제조 방법이 도 6 내지 도 10을 사용하여 설명될 것이다.
도 1a 및 도 1b를 포함하는 도 1은 본 발명의 실시예에 따른 MEMS 디바이스를 도시하고, 도 1a는 단면도를 도시하고, 도 1b는 평면도를 도시한다.
도 1a를 참조하면, MEMS 디바이스는 기판(100) 위에 배치된 멤브레인층(150)을 포함한다. 멤브레인층(150)은 기판(100) 위에 유지되고 스페이서 구조체(210) 및 보호층(240)을 포함하는 지지 구조체에 의해 지지된다. 멤브레인층(150)은 특히 멤브레인층(150)이 최대 스트레인(변형) 하에 있을 때 멤브레인층(150)을 가로지르는 응력을 완화하기 위한 파형부(25)를 포함한다. 또한, 다양한 실시예에서 더 설명되는 바와 같이, 파형부(25)는 날카로운 코너를 갖지 않는 평활한 에지를 포함한다. 평활한 에지는 파형부(25) 내의 응력 집중을 회피한다. 재료 파괴는 피크 응력 집중의 함수인 균열 핵형성 및 성장의 함수이다. 따라서, 피크 응력을 감소시키는 것은 균열 핵형성을 감소시켜 이에 의해 멤브레인층(150)의 파괴를 방지한다. 따라서, 평활한 에지의 사용은 작동 중에 멤브레인층(150)의 파괴율을 감소시켜 이에 의해 제품 수명을 향상시킨다. 대안적으로, 본 발명의 실시예는 실리콘 마이크로폰의 기계적 감도를 향상시키는데, 이는 높은 신호 대 노이즈비 및 높은 감도를 갖는 마이크로폰을 제조하는 것을 도울 수 있다.
MEMS 디바이스는 백플레이트(200)를 추가로 포함한다. 복수의 범프(195)가 백플레이트(200)의 이면 상에 배치된다. 컨택트(230)가 백플레이트(200), 멤브레인층(150) 및 기판(100)에 전기적으로 결합된다. 복수의 범프(195)는 멤브레인층(150)이 백플레이트(200)를 향해 편향될 때 접촉 표면적을 최소화함으로써 멤브레인층(150)이 백플레이트(200)에 고착하는 것을 방지한다. MEMS 디바이스는 중앙 캐비티(50) 및 백플레이트(200)와 멤브레인층(150) 사이의 갭(55)을 추가로 포함한다. 중앙 캐비티(50) 및 갭(55)은 멤브레인층(150)이 진동할 수 있게 한다.
도 1b에 도시된 바와 같이, 파형부(25)는 멤브레인층(150)의 주위를 따라 원형 형상으로 형성된다. 원형 형상은 측방향을 따른 날카로운 에지를 회피한다. 따라서, 멤브레인층(150)이 다른 형상(예를 들어, 직사각형, 정사각형 형상)으로 패터닝되더라도, 파형부(25)는 원형 또는 타원형 형상으로서 형성될 수 있다. 대안적으로, 파형부(25)는 정사각형 또는 직사각형 형상으로서 형성되지만 2개의 인접한 변이 교차하는 영역에 둥근 에지를 갖는다.
도 1a에 도시된 실시예는 포지티브 파형부를 갖지만[멤브레인층(150)의 돌출부는 기판(100)으로부터 이격하여 지향됨], 본 발명의 실시예는 네거티브 파형부 또는 혼합된 파형부를 또한 포함한다.
도 1a에 도시된 바와 같이, 파형부(25)의 각각의 파형부는 측벽 및 저부면을 갖는다. 파형부(25)의 측벽으로부터 상부면으로의 전이부의 곡률[제 1 곡률 반경(R1)을 가짐] 및 파형부(25)의 측벽의 에지로부터 저부면까지의 곡률[제 2 곡률 반경(R2)을 가짐]의 모두는 평활한 전이부를 갖는다. 하나 이상의 실시예에서, 제 1 및 제 2 곡률 반경(R1, R2)은 대략 동일한 값이고, 제 1 및 제 2 곡률 반경(R1, R2)은 멤브레인층(150)보다 크고, 일 실시예에서 적어도 10배(order of magnitude)만큼 크다. 일 실시예에서, 측벽과 저부면을 연결하는 제 2 곡률 반경(R2)은 평활한 전이부가 제공되도록 약 100 ㎚ 초과이다.
본 발명의 실시예는 백플레이트(200) 및 복수의 범프(195)를 사용하여 설명되었지만, 다른 실시예에서 이들은 사용되지 않을 수도 있다. 예를 들어, 본 발명의 실시예는 멤브레인층(150)을 필요로 하지만 백플레이트(200)를 갖는 MEMS 용례, 예를 들어 압전 또는 압저항 또는 광학 또는 다른 판독을 갖는 압력 감지를 포함한다. 유사하게, 본 발명의 실시예는 다수의 백플레이트, 예를 들어 멤브레인층(150)이 차등 판독 또는 푸시풀 작동을 위해 2개의 백플레이트 사이에 개재될 수 있는 용량성 센서/액추에이터를 포함한다.
도 2a 내지 도 2o를 포함하는 도 2는 본 발명의 실시예에 따른 MEMS 센서를 포함하는 반도체 디바이스를 제조하는 실시예를 도시한다.
도 2a는 기판(100) 위에 형성된 마스킹층(110)을 도시한다. 기판(100)은 다양한 실시예에서 반도체 기판일 수 있다. 기판(100)은 몇몇 실시예에서 반도체 벌크 기판 또는 절연체 기판 상의 반도체일 수 있다. 기판(100)의 몇몇 예는 벌크 단결정 실리콘 기판(또는 그 위에 성장된 또는 다르게는 그 내에 형성된 층), {100} 실리콘 웨이퍼 상의 {110} 실리콘의 층 실리콘-온-절연체(SOI) 웨이퍼의 층 또는 게르마늄-온-절연체(GeOI) 웨이퍼의 층을 포함한다. 다양한 실시예에서, 기판(100)은 블랭킷 에피택셜층을 포함할 수 있다. 다양한 실시예에서, 기판(100)은 실리콘 웨이퍼, 게르마늄 웨이퍼일 수 있고, 또는 인듐 안티모나이드, 인듐 비소, 인듐 포스파이드, 갈륨 니트라이드, 갈륨 비소, 갈륨 안티모나이드, 납 텔룰라이드 또는 이들의 조합을 포함하는 화합물 반도체 기판일 수 있다.
마스킹층(110)은 다양한 실시예에서 절연층을 포함한다. 마스킹층(110)은 일 실시예에서 니트라이드일 수 있다. 다른 실시예에서, 마스킹층(110)은 산화물일 수 있다. 마스킹층(110)은 열 산화 또는 질화에 의해 또는 화학 기상 증착, 플라즈마 기상 증착과 같은 기상 증착 프로세스를 사용하여 형성될 수 있다.
마스킹층(110)은 일 실시예에서 하드 마스크 재료를 포함할 수 있다. 다양한 실시예에서, 마스킹층(110)은 실리콘 니트라이드와 같은 니트라이드 재료를 포함할 수 있다. 하나 이상의 실시예에서, 마스킹층(110)은 패드 산화물층 및 패드 산화물 층 위의 실리콘 니트라이드층을 포함한다. 대안 실시예에서, 마스킹층(110)은 패드 산화물층, 패드 산화물층 위의 폴리실리콘층 및 폴리실리콘층 위의 실리콘 니트라이드층을 포함한다. 다른 대안 실시예에서, 마스킹층(110)은 패드 산화물층, 패드 산화물층 위의 비정질 실리콘층 및 비정질 실리콘층 위의 실리콘 니트라이드층을 포함한다.
마스킹층(110)은 이하에 더 설명되는 바와 같이 멤브레인층의 파형부를 위한 패턴을 형성하는 국부 산화물(local oxide)의 영역을 형성하기 위해 패터닝된다. 마스킹층(110)은 예를 들어 마스킹층(110) 위에 포토레지스트와 같은 감광성 재료(도시 생략)의 층을 증착함으로써 패터닝된다. 감광성 재료의 층은 예를 들어 리소그래피 마스크(도시 생략)로부터 감광성 재료의 층으로 패턴을 전사하기 위해 광으로의 노광 또는 복사에 의해 리소그래피 프로세스를 사용하여 패터닝되고, 감광성 재료가 현상된다. 감광성 재료의 층은 이어서 마스킹층(110)의 부분이 에칭 제거되는 동안 에치 마스크로서 사용되어, 도 2a에 도시된 구조체를 남겨둔다.
다음에 도 2b에 도시된 바와 같이, 국부 산화가 수행되어 산화물 영역(120)을 형성한다. 이하에 더 설명되는 바와 같이, 산화물 영역(120)은 제조되는 멤브레인 내에 파형 홈을 위한 구조체를 형성한다. 기판(100)의 노출된 부분은 산화물 영역(120)을 형성하기 위해 열 산화 프로세스를 사용하여 산화된다. 마스킹층(110)은 기초 기판(100)의 산화를 방해한다. 따라서, 산화는 국부적으로 진행된다. 하나 이상의 실시예에서, 마스킹층(110)은 기판(100)의 노출된 부분 내에 두꺼운 국부 산화물을 형성하면서 기판(100)의 다른 영역(다른 디바이스 영역과 같은)이 산화되는 것으로부터 보호한다.
다양한 실시예에서, 산화는 건식 산화, 습식 산화, 물 분위기 또는 혼합 분위기를 사용하여 수행될 수 있다. 예를 들어, 기판(100)은 산소 함유 물질, 실리콘 함유 물질 및/또는 증가된 온도에 노출될 수 있어 기판(100)의 부분을 산화물 재료로 변환한다.
산화 프로세스 중에, 실리콘의 표면층이 반응하여 산화물을 형성한다. 후속의 산화는 산화물층을 통한 산소의 확산 및 성장하는 산화물과 기판(100) 사이의 계면에서 반응에 의해 진행한다.
대안 실시예에서, 평활화층이 마스킹층(110)을 형성하기 전에 기판(100) 위에 증착될 수 있다. 평활화층은 블랭킷층으로서 또는 단지 제조되고 있는 MEMS 디바이스의 영역에서 기판(100) 위에 형성될 수 있다. 평활화층은 일 실시예에서 폴리실리콘층일 수 있고, 산화 프로세스 중에 향상된 응력 이완에 기인하여 더 평활한 코너를 야기할 수 있다.
유사하게, 대안 실시예에서, 기판(100)은 산화 프로세스에 노출 전에 이방성 또는 등방성 에칭을 사용하여 에칭될 수 있다. 이는 마스킹층(110) 아래에 형성된 산화물 영역(120)의 측방향 프로파일의 맞춤화를 허용할 수 있다.
다양한 실시예에서, 산화 프로세스는 약 1000 ㎚ 내지 약 6000 ㎚의 깊이를 갖고 약 1 ㎛ 내지 약 20 ㎛의 폭을 갖는 산화물 영역(120)을 계속 형성한다.
마스킹층(110)은 이어서 도 2c에 도시된 바와 같이 제거된다. 산화 프로세스의 특성에 기인하여, 산화물 영역(120)의 부분은 기판(100)의 상부면 위로 돌출된다. 또한, 산화물 영역(120)은 산화 프로세스에 기인하여 평활한 인터페이스(실리콘/산화물/경계)를 갖는다. 산화는 증착 프로세스와는 달리, 높은 온도 및 비교적 느린 산화 속도를 수반하는 확산-반응 프로세스이고, 이는 기판(100)과 산화물 영역(120) 사이에 날카로운 에지를 갖지 않는 인터페이스를 생성한다. 몇몇 실시예에서, 추가의 평활화가 예를 들어 수소 분위기에서와 같이 부가의 열풀림(anneal)의 사용에 의해 수행될 수 있다. 수소 열풀림은 특히 코너 주위의 산화물 영역(120)을 더 평활화할 수 있고 도 2c에 도시된 바와 같이 평활한 프로파일을 생성할 수 있다.
다음에 도 2d를 참조하면, 제 1 희생 라이너(140)가 기판(100) 위에 증착된다. 제 1 희생 라이너(140)는 일 실시예에서 실리콘 산화물과 같은 산화물이다. 제 1 희생 라이너(140)는 다양한 실시예에서 화학 기상 증착 또는 플라즈마 기상 증착과 같은 기상 증착 프로세스를 사용하여 증착될 수 있다. 제 1 희생 라이너(140)는 약 100 ㎚ 내지 약 1000 ㎚의 두께를 포함한다.
다음에, 도 2e에 도시된 바와 같이, 멤브레인층(150)은 제 1 희생 라이너(140) 위에 증착된다. 멤브레인층(150)은 다양한 실시예에서 캐패시터의 전극을 형성할 수 있다. 일 실시예에서, 캐패시터를 형성하는 멤브레인층(150)은 용량성 마이크로폰의 부분이다. 다양한 실시예에서, 멤브레인층(150)은 예를 들어 도 1a와 관련하여 설명된 바와 같이 다양한 실시예에 설명된 구조적 특징(평활한 전이부와 같은)을 구비하여 형성될 수 있다.
일 실시예에서, 멤브레인층(150)은 폴리실리콘층을 포함한다. 대안 실시예에서, 멤브레인층(150)은 비정질 실리콘층을 포함한다. 대안 실시예에서, 멤브레인층(150)은 전도층을 포함한다. 멤브레인층(150)은 다양한 실시예에서 약 100 ㎚ 내지 약 2000 ㎚의 두께를 갖는다. 하나 이상의 실시예에서, 멤브레인층(150)은 약 200 ㎚ 내지 약 1000 ㎚, 일 실시예에서 약 330 ㎚의 두께를 갖는다.
도 2e에 도시된 바와 같이, 멤브레인층(150) 및 선택적으로 기초 제 1 희생 라이너(140)가 패터닝될 수 있다. 멤브레인층(150)은 기판(100)의 다른 영역으로부터 제거된다.
다음에 도 2f를 참조하면, 제 1 희생 재료층(160)은 멤브레인층(150) 위에 증착된다. 하나 이상의 실시예에서, 제 1 희생 재료층(160)은 테트라 에틸 옥시실란(TEOS)과 같은 산화물을 포함할 수 있다. 제 1 희생 재료층(160)은 리세스(170)를 형성하도록 패터닝된다. 리세스(170)는 이하에 설명되는 바와 같이 백플레이트 내에 범프를 형성하기 위한 구조체를 형성한다.
다양한 실시예에서, 리세스(170)의 측방향 기하구조는 범프의 규정을 위한 리세스(170)가 좁아서 리세스(170)가 후속의 층 증착 후에 거의 폐쇄될 수 있게 하도록 선택된다. 예를 들어, 리세스(170)는 600 ㎚의 후속층이 증착되면 약 1000 ㎚의 폭을 포함할 수 있다. 달리 말하면, 다양한 실시예에서, 리세스(170)의 측방향 치수는 대략적으로 증착될 후속층의 두께의 범위에 있다.
도 2g를 참조하면, 제 2 희생 라이너(180)가 제 1 희생 재료층(160) 위에 증착된다. 제 2 희생 라이너(180)는 제 1 희생 재료층(160)과 동일한 재료일 수 있다. 제 2 희생 라이너(180)는 일 실시예에서 에칭 정지 라이너 재료일 수 있다. 전술된 바와 같이, 제 2 희생 라이너(180)의 두께는 리세스(170)를 대략적으로 충전하기 위해 선택된다. 따라서, 날카로운 삼각형 형상을 갖는 범프 구멍(185)이 제 2 희생 라이너(180)를 증착한 후에 형성된다.
다음에 도 2h에 도시된 바와 같이, 범프 라이너(190)가 증착되어 복수의 범프(195)를 형성한다. 범프 라이너(190)는 제 1 희생 재료층(160)과는 상이한 에칭 선택도를 갖는 재료를 포함한다. 범프 라이너(190)는 일 실시예에서 에칭 정지 라이너 재료일 수 있다. 범프 구멍(185)의 날카로운 캐비티에 기인하여, 범프 라이너(190)는 날카로운 니들형 형상을 포함하는데, 이는 멤브레인층(150)이 디바이스 작동 중에 복수의 범프(195)에 접촉하면 멤브레인층(150)과 복수의 범프(195) 사이의 접촉 표면적을 최소화한다.
다음에 도 2i를 참조하면, 백플레이트(200)가 범프 라이너(190) 위에 증착되어 패터닝된다. 노출된 범프 라이너(190)가 또한 패터닝될 수 있다. 다양한 실시예에서, 백플레이트(200)는 캐패시터의 부분, 예를 들어 용량성 마이크로폰의 부분을 형성한다. 백플레이트(200)는 일 실시예에서 폴리실리콘 재료를 포함한다.
다음에 도 2j를 참조하면, 컨택트(230) 및 스페이서 구조체(210)가 형성된다. 제 1 희생 재료층(160)이 외부 영역으로부터 제거되어 MEMS 디바이스 영역을 지지하기 위한 스페이서 구조체(210)를 남겨둘 수 있다. 보호 라이너(220)가 증착되어 백플레이트(200)를 덮는다. 컨택트(230)는 백플레이트(200) 및 멤브레인층(150)을 결합하도록 형성된다. 컨택트(230)는 보호 라이너(220)의 마스킹 및 패터닝 후에 형성된다.
도 2k를 참조하면, 정면측은 보호층(240)을 형성함으로써 보호된다. 보호층(240)은 후속의 이면측 프로세싱 중에 정면측을 보호한다. 다양한 실시예에서, 보호층(240)은 실리콘 니트라이드 또는 실리콘 산화물을 포함할 수 있다.
이면측 프로세싱은 도 2l로부터 계속되어 캐비티(50)를 형성한다. 웨이퍼는 반전되어 이면측을 노출시킨다. 다음에, 레지스트가 노출된 이면측 상에 증착되고 패터닝되고(도시 생략), MEMS 디바이스 영역의 기판(100)의 부분이 노출된다. 노출된 기판(100)은 제 1 희생 라이너(140) 및 산화물 영역(120)이 노출될 때까지 에칭된다.
다양한 실시예에서, 기판(100)은 보쉬 프로세스(Bosch Process)를 사용하여, 또는 하드 마스크층을 증착하고 수직 반응성 이온 에칭을 사용하여 기판(100)을 에칭함으로써 에칭될 수 있다. 일 실시예에서, 단지 레지스트 마스크만이 사용된다. 레지스트 버짓(budget)이 충분하지 않으면, 하드 마스크 및 수직 반응성 이온 에칭이 평활한 측벽을 성취하는데 사용될 수 있다. 그러나, 이 통합 체계는 나머지 하드 마스크 잔류물의 제거를 필요로 할 수 있다. 따라서, 몇몇 실시예에서, 보쉬 프로세스는 부가의 하드 마스크 없이 사용될 수 있다.
보쉬 프로세스에서, 등방성 플라즈마 에칭 단계 및 부동태화층 증착 단계가 교대된다. 에칭/증착 단계는 보쉬 프로세스 중에 다수회 반복된다. 플라즈마 에칭은 예를 들어 플라즈마 내에 황 헥사플루오라이드[SF6]를 사용하여 수직으로 에칭하도록 구성된다. 부동태화층은 예를 들어 소스 가스로서 옥타-플루오로-사이클로부탄을 사용하여 증착된다. 각각의 개별 단계는 수 초 이하 동안 턴온될 수 있다. 부동태화층은 기판(100)을 보호하고, 추가의 에칭을 방지한다. 그러나, 플라즈마 에칭 단계 중에, 기판에 충돌하는 방향성 이온이 트렌치의 저부에서(그러나, 측면을 따르지는 않고) 부동태화층을 제거하고 에칭이 계속된다. 보쉬 프로세스는 제 1 희생 라이너(140) 및 산화물 영역(120)이 노출될 때 중단된다. 보쉬 프로세스는 부채꼴형이 되는 측벽을 생성한다.
다음에 도 2m을 참조하면, 제 1 희생 라이너(140) 및 산화물 영역(120)은 예를 들어 습식 에칭 화학을 사용하여 제거된다. 습식 에칭은 멤브레인층(150)이 노출된 후에 정지된다.
도 2n을 참조하면, 정면측은 나머지 영역, 예를 들어 컨택트(230)를 보호하면서 MEMS 디바이스 영역을 개방하도록 패터닝된다. 레지스트(250)가 도시된 바와 같이 정면측 위에 증착되어 패터닝된다. 레지스트(250)는 일 실시예에서 실리콘 니트라이드 재료를 포함할 수 있고, 일 실시예에서 하드 마스크를 포함할 수 있다. 따라서, MEMS 디바이스 영역은 특정 유형의 재료를 효율적으로 제거하는 것이 가능한 습식 에칭 프로세스에 노출될 수 있다.
다음에 도 2o에 도시된 바와 같이, 제 1 희생 재료층(160) 및 제 2 희생 라이너(180)는 예를 들어 습식 에칭 프로세스를 사용하여 제거된다. 보호층(240)이 제거된다. 하나 이상의 실시예에서, 보호층(240)은 이방성 에칭 프로세스를 사용하여 에칭될 수 있어, 지지 스페이서를 남겨둔다. 제 1 희생 재료층(160) 및 제 2 희생 라이너(180)는 보호층(240)을 제거한 후에 일 실시예에서 정면측으로부터 제거될 수 있다.
몇몇 실시예에서, 제 1 희생 재료층(160), 제 2 희생 라이너(180), 산화물 영역(120) 및 제 1 희생 라이너(140)는 동일한 단계 중에 제거될 수 있다.
제 1 희생 라이너(140) 및 멤브레인층(150)은 산화물 영역(120) 위에 형성되고, 멤브레인(150) 내의 파형부(25)는 포지티브한데, 즉 기판(100)으로부터 이격하여 지향한다.
도 3은 멤브레인층이 다수의 파형부를 포함하는 MEMS 디바이스의 실시예를 도시한다. 다양한 실시예에서, 파형부의 수는 멤브레인층(150) 내의 응력을 최적화하기 위해 선택될 수 있다. 따라서, 본 발명의 실시예는 다수의 산화물 영역(120)을 사용하여 제조될 수 있고, 이는 파형부의 수를 증가시키게 된다. 도 3은 2개의 파형부(25)를 도시하고, 다양한 더 많은 수의 파형부가 형성될 수 있다.
도 4a 및 도 4b를 포함하는 도 4는 파형부의 2개의 상이한 구성에 대한 멤브레인층을 따른 측방향 응력을 도시하고, 도 4a는 날카로운 에지를 갖는 파형부에 대한 응력을 도시하고, 도 4b는 다양한 실시예에서 본 명세서에 설명된 바와 같은 평활한 에지를 갖는 파형부에 대한 응력을 도시한다.
도 4는 2개의 상이한 유형의 파형 구조체의 유한 요소 모델링 시뮬레이션(FEM) 후에 얻어진 시뮬레이션 결과를 도시한다. 도 4를 참조하면, 도 4a 및 도 4b의 플롯의 원점은 x-축이 지지 구조체를 향해 멤브레인층의 반경을 따르도록 하는 멤브레인층의 중심이다(예를 들어, 도 1 참조). 이들 시뮬레이션은 0.9 mm 직경의 멤브레인 상에서 8개의 파형부 링에 대해 수행되지만, 일반적인 사상은 임의의 수의 링 및 멤브레인 크기로 확장될 수 있다.
도 4a에 도시된 바와 같이, 응력은 평탄하고 파형 영역에서 상당히 증가한다. 이는 예를 들어 임계 응력이 도달될 때 균열 핵형성 및 성장에 기인하여 멤브레인의 파괴를 초래할 수 있다. 균열 전파에 대해, 피크 응력은 균열 핵형성이 이러한 영역으로부터 시작하기 때문에 상당한 메트릭이다. 그러나, 도 4b에 도시된 바와 같이, 다양한 실시예에 설명된 바와 같은 평활한 에지의 사용은 파형 영역 내의 피크 응력을 감소시킨다.
도 4는 응력의 측방향 성분을 도시하지만, 본 발명자들은 소성 변형의 개시를 제안하는 폰 미제스 응력(Von Mises stress)과 같은 다른 정량 측정을 발견하였고, 또한 본 발명의 다양한 실시예에서 설명된 바와 같은 평활한 에지를 갖는 파형부와 날카로운 에지를 갖는 파형부 사이의 유사한 차이를 또한 나타낸다.
도 5는 도 4의 시뮬레이션 결과를 요약하는 표를 도시한다. 표는 압력이 멤브레인층의 상부 및 저부로부터 인가될 때 피크 응력의 값을 나타내고, 이는 멤브레인층의 +/- 변위에 관련된다. 피크 응력값은 날카로운 에지가 평활한 에지로 교체될 때 상당히 강하한다(날카로운 에지에 대한 것인 제 1 행을 평활한 에지에 대한 것인 제 2 행과 비교).
도 6a 내지 도 6d를 포함하는 도 6은 본 발명의 실시예에 따라, 다양한 제조 스테이지 중에 네거티브 파형부를 갖는 멤브레인층을 갖는 MEMS 디바이스를 도시한다.
도 6a를 참조하면, 산화물 영역(120)은 이전의 실시예(예를 들어, 도 2b 참조)에서 전술된 바와 같이 형성된다. 다양한 실시예에서 설명된 바와 같이 평활화된 에지를 갖는 산화물 영역(120)을 형성한 후에, 마스킹층(110) 및 산화물 영역(120)이 제거된다. 따라서, 복수의 트렌치(125)가 도 6b에 도시된 바와 같이 기판(100) 내에 형성된다.
다음에, 도 6c에 도시된 바와 같이, 제 1 희생 라이너(140)가 형성된다. 도 2와 관련하여 전술된 바와 같이, 제 1 희생 라이너(140)는 일 실시예에서 실리콘 산화물 재료를 포함할 수 있다. 제 1 희생 라이너(140)는 복수의 트렌치(125)를 라이닝한다. 제 1 희생 라이너(140)의 두께는 복수의 트렌치(125)의 치수보다 훨씬 작아 제 1 희생 라이너(140)가 복수의 트렌치(125)를 상당히 충전하지 않게 된다.
도 6d를 참조하면, 멤브레인층(150)이 제 1 희생 라이너(140) 위에 형성된다. 후속의 프로세싱은 도 2f 내지 도 2o에 따른 실시예에 설명된 바와 같이 이어진다. 제 1 희생 라이너(140) 및 멤브레인층(150)은 복수의 트렌치(125) 내에 형성되기 때문에, 멤브레인(150) 내의 최종 파형부는 기판(100)을 향해 지향하는 네거티브 파형부(225)(도 2의 포지티브 파형부에 대해)이다.
도 7a 내지 도 7d를 포함하는 도 7은 MEMS 디바이스의 멤브레인층이 복수의 기판 돌기 위에 형성되는 실시예에 따른 다양한 프로세싱 스테이지 중에 MEMS 디바이스를 도시한다.
도 7a를 참조하면, 마스킹층(110)이 이전의 실시예에서와 같이 증착된다. 그러나, 마스킹층(110)은 도 2의 실시예에 대해 네거티브하게 패터닝된다. 도 2와는 달리, 마스킹층(110)은 파형부가 형성될 영역으로부터 제거되지 않는다. 오히려, 마스킹층(110)은 파형부가 형성되지 않는 영역으로부터 제거된다.
노출된 기판(100)은 다음에 도 2와 관련하여 전술된 바와 같이 국부적으로 산화되어 평활한 에지를 갖는 산화물/기판 프로파일을 형성한다(도 7b). 실리콘에 대한 산화물의 체적 팽창에 기인하여, 산화물 영역(120)의 상부면은 나머지 기판(100) 위에 융기한다. 동일한 이유로, 산화물 영역(120)의 하부면은 나머지 기판(100)의 상부면 아래에 있다.
다음에 도 7c에 도시된 바와 같이, 마스킹층(110) 및 산화물 영역(120)이 제거되어 복수의 기판 돌기(710)를 남겨둔다.
도 7d를 참조하면, 제 1 희생 라이너(140) 및 멤브레인층(150)이 형성된다. 후속의 프로세스는 도 2f 내지 도 2o에 따른 실시예에서 설명된 바와 같이 이어진다. 제 1 희생 라이너(140) 및 멤브레인층(150)은 복수의 기판 돌기 위에 형성되기 때문에, 멤브레인(150) 내의 최종 파형부는 포지티브 곡률[기판(100)으로부터 이격하여 지향되는]을 갖는 파형부(25)이다.
도 8a 내지 도 8c를 포함하는 도 8은 다양한 프로세싱 스테이지에서 MEMS 디바이스의 본 발명의 실시예를 도시하고, MEMS 디바이스의 멤브레인층은 포지티브 파형부 및 네거티브 파형부를 포함한다.
도 8a를 참조하면, 산화물 영역(120)은 도 2b와 관련하여 설명된 바와 같이 형성된다. 도 6의 실시예와 유사하게, 산화물 영역(120)은 제거된다. 그러나, 도 6의 실시예와는 달리, 단지 산화물 영역(120)의 일부만이 이 실시예에서 제거된다(도 8b). 예를 들어, MEMS 디바이스의 영역은 에칭 마스크를 형성함으로써 커버되고, 산화물 영역(120)의 일부는 제거되어 복수의 트렌치(125)를 남겨둔다.
도 8c를 참조하면, 복수의 트렌치(125) 및 나머지 산화물 영역(120)은 이전의 실시예에 설명된 바와 같이 제 1 희생 라이너(140) 및 멤브레인층(150)으로 커버된다. 후속의 프로세싱은 도 2, 예를 들어 도 2f 내지 도 2o와 관련하여 전술된 실시예에 따른다. 따라서, 이 실시예에서, 포지티브 파형부 및 네거티브 파형부의 모두를 갖는 멤브레인층(150)이 형성될 수 있다.
도 9a 내지 도 9e를 포함하는 도 9는 본 발명의 다른 실시예에 따른 다양한 제조 스테이지 중의 MEMS 디바이스의 단면도를 도시한다.
앞서의 실시예와 달리, 본 실시예는 에칭 프로세스를 이용함으로써 부드러운 에지를 갖는 파형부를 형성한다.
도 9a를 참조하면, 마스킹층(110)이 다른 실시예(예를 들어, 도 2a)에서와 같이 기판(100) 위에 형성된다. 그러나, 이 실시예에서, 복수의 트렌치(125)가 산화 없이 형성된다. 오히려, 이 실시예에서, 에칭 기술이 사용된다.
도 9b에 도시된 바와 같이, 하나 이상의 실시예에서, 등방성 에칭이 복수의 트렌치(125)를 형성하는데 사용된다. 복수의 트렌치(125)의 깊이는 일 실시예에서 에칭 시간에 의해 조정된다. 따라서, 이 프로세스는 더 많은 편차에 민감할 수 있다. 따라서, 일 실시예에서, 기판(100)의 표면은 에칭 속도를 감소시키도록 도핑될 수 있고, 이는 편차를 감소시키는 것을 도울 수 있다. 유사하게, 에칭 화학은 당 기술 분야의 숙련자들에게 공지된 바와 같이 편차를 감소시키고 프로세스의 제어를 향상시키도록 선택될 수 있다.
마스킹층(110)은 도 9c에 도시된 바와 같이 제거된다. 도 9d를 참조하면, 제 1 희생 라이너(140)가 기판(100) 및 복수의 트렌치(125) 위에 형성된다. 멤브레인층(150)이 이전의 실시예(도 9e)에 설명된 바와 같이 제 1 희생 라이너(140) 위에 형성된다. 후속의 프로세싱이 도 2f 내지 도 2o에 따른 실시예에 설명된 바와 같이 이어진다.
도 10a 내지 도 10g를 포함하는 도 10은 본 발명의 다른 실시예에 따른 다양한 제조 스테이지 중에 MEMS 디바이스의 단면도를 도시한다.
도 9의 이전의 실시예와는 달리, 이 실시예는 부가의 절연층을 사용하여 파형부를 형성한다.
도 10a를 참조하면, 마스킹층(110)이 다른 실시예(예를 들어, 도 2a)에서와 같이 형성된다. 그러나, 이전의 실시예와는 달리, 마스킹층(110)은 부가의 절연층(105) 위에 형성된다. 부가의 절연층(105)은 기판(100) 위에 증착될 수 있다. 부가의 절연층(105)은 일 실시예에서 산화물을 포함할 수 있고, 반면에 몇몇 실시예에서 부가의 절연층(105)은 니트라이드와 같은 다른 재료를 포함할 수 있다.
다음에 도 10b에 도시된 바와 같이, 하나 이상의 실시예에서, 등방성 에칭이 복수의 트렌치(125)를 형성하는데 사용된다. 복수의 트렌치(125)의 깊이는 부가의 절연층(105)의 두께에 의해 조정된다. 따라서, 이 프로세스는 도 9의 실시예에 대해 적은 프로세스 변동에 민감하다.
마스킹층(110)은 도 10c에 도시된 바와 같이 제거된다. 도 10d를 참조하면, 제 1 희생 라이너(140)가 기판(100) 및 복수의 트렌치(125) 위에 형성된다. 멤브레인층(150)이 이전의 실시예(도 10e)에 설명된 바와 같이 제 1 희생 라이너(140) 위에 형성된다. 후속의 프로세싱은 도 2f 내지 도 2o에 따른 실시예에 설명된 바와 같이 이어진다. 예를 들어, 도 10f에 도시된 바와 같이, 캐비티(50)는 기판(100)의 이면으로부터 형성된다. 캐비티(50)를 형성한 후에, 도 10g에 도시된 바와 같이, 부가의 에칭이 수행되어 부가의 절연층(105) 및 제 1 희생 라이너(140)를 제거할 수 있다. 부가의 절연층(105) 및 제 1 희생 라이너(140)가 동일한 재료를 포함하면, 단일 에칭이 양 층을 제거하는데 사용될 수 있다.
도 11a 및 도 11b를 포함하는 도 11은 본 발명의 실시예에 따른 원형 멤브레인을 갖는 MEMS 디바이스를 도시하고, 도 11a는 평면도를 도시하고, 도 11b는 단면도를 도시한다.
도 11a 및 도 11b를 참조하면, 멤브레인층(150)은 기판(100) 위에 형성되고 파형부(25)를 포함한다. 이전의 실시예와는 달리, 파형부(25)는 멤브레인층(150)의 편평한 영역에 의해 제 2 파형부(27)로부터 분리된 제 1 파형부(26)를 포함한다.
도 12a 및 도 12b를 포함하는 도 12는 본 발명의 실시예에 따른 스프링 지지 멤브레인을 갖는 MEMS 디바이스를 도시하고, 도 12a는 평면도를 도시하고, 도 12b는 단면도를 도시한다.
도 12a 및 도 12b를 참조하면, 멤브레인층(150)은 기판(100) 위에 형성되고 파형부(25)를 포함한다. 그러나, 이 실시예에서, 멤브레인층(150)의 중앙부는 복수의 지지 구조체(30)에 의해 지지된다. 복수의 지지 구조체(30)는 다양한 실시예에 설명된 바와 같은 파형부(25)를 포함한다.
도 13은 본 발명의 대안 실시예에 따른 스프링 지지 멤브레인을 갖는 MEMS 디바이스의 평면도를 도시한다.
도 12의 실시예와 유사하게, 복수의 지지 구조체(30)는 기판(100)에 대해 멤브레인층(150)을 지지한다. 이 실시예에서, 복수의 지지 구조체(30)는 제 1 지지체(151), 제 2 지지체(152), 제 3 지지체(153) 및 제 4 지지체(154)를 포함한다. 복수의 지지 구조체(30)의 각각은 도 13에 도시된 바와 같이 일 실시예에서 인접 지지체에 직교하여 배향된다. 복수의 지지 구조체(30)의 각각의 지지체는 다양한 실시예에 설명된 바와 같이 파형부(25)를 포함한다.
본 발명 및 그 장점이 상세히 설명되어 있지만, 다양한 변경, 치환 및 수정이 첨부된 청구범위에 의해 규정된 바와 같은 본 발명의 사상 및 범주로부터 벗어나지 않고 여기에 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 본 명세서에 설명된 다수의 특징, 기능, 프로세스 및 재료는 본 발명의 범주 내에 남아 있으면서 변경될 수 있다는 것이 즉시 이해될 수 있을 것이다.
더욱이, 본 출원의 범주는 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예에 한정되지 않는다. 당 기술 분야의 숙련자는 본 발명의 개시 내용으로부터, 본 명세서에 설명된 대응 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는 현재 존재하는 또는 이후에 개발될 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있다는 것을 즉시 이해할 수 있을 것이다. 따라서, 첨부된 청구범위는 이러한 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계를 이들의 범주 내에 포함하도록 의도된다.
25: 파형부 55: 갭
100: 기판 110: 마스킹층
120: 산화물 영역 140: 제 1 희생 라이너
150: 멤브레인층 170: 리세스
180: 제 2 희생 라이너 195: 범프
200: 백플레이트 210: 스페이서 구조체
230: 컨택트 240: 보호층

Claims (25)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판을 산화하여 상기 기판의 상부면 위로 연장하는 국부 산화물 영역을 형성하는 단계와,
    상기 국부 산화물 영역 및 상기 기판의 상부면 위에 멤브레인층을 형성하는 단계와,
    상기 멤브레인층 아래의 상기 기판의 일부를 제거하는 단계와,
    상기 멤브레인층 아래의 상기 국부 산화물 영역을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 멤브레인층 위에 복수의 범프를 형성하는 단계와,
    상기 복수의 범프 위에 백플레이트층을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 멤브레인층을 형성하는 단계는 폴리실리콘층을 증착하는 단계를 포함하고, 상기 백플레이트층은 실리콘을 포함하는
    반도체 디바이스 제조 방법.
  4. 제 2 항에 있어서,
    상기 복수의 범프를 형성하는 단계 전에, 상기 멤브레인층 위에 희생층을 형성하는 단계 - 상기 희생층은 범프 구멍을 가짐 - 와,
    상기 희생층 위에 범프 라이너를 증착함으로써 상기 복수의 범프를 형성하는 단계와,
    상기 멤브레인층과 상기 백플레이트층 사이의 희생층을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 희생층 내에 복수의 트렌치를 패터닝하는 단계와,
    상기 복수의 범프를 형성하는 단계 전에, 상기 복수의 트렌치 내에 희생 라이너(sacrificial liner)를 증착하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  6. 제 2 항에 있어서,
    상기 기판에 대한 제 1 컨택트를 형성하는 단계와,
    상기 백플레이트층에 대한 제 2 컨택트를 형성하는 단계와,
    상기 멤브레인층에 대한 제 3 컨택트를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 기판을 산화하는 단계는
    마스킹층(masking layer)을 증착하는 단계와,
    상기 마스킹층을 패터닝하는 단계 - 상기 마스킹층은 SiO2/SiN, SiO2/폴리실리콘/SiN 또는 SiO2/비정질 실리콘/SiN을 포함하는 스택을 포함함 - 를 더 포함하는
    반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 멤브레인층을 형성하는 단계 전에 상기 국부 산화물 영역 위에 라이너를 증착하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  9. 반도체 디바이스 제조 방법에 있어서,
    기판에 복수의 특징부(features)를 형성하는 단계와,
    상기 복수의 특징부를 포함하는 상기 기판 위에 멤브레인층을 형성하는 단계와,
    상기 멤브레인층 아래의 상기 기판의 일부를 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 복수의 특징부를 형성하는 단계는
    기판을 산화하여 상기 기판의 상부면 위로 연장하는 국부 산화물 영역을 형성하는 단계와,
    산화 후에 상기 국부 산화물 영역을 제거함으로써 상기 복수의 특징부를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    상기 멤브레인층을 형성하는 단계는 폴리실리콘층을 증착하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  12. 제 9 항에 있어서,
    상기 멤브레인층 위에 복수의 범프를 형성하는 단계와,
    상기 복수의 범프 위에 백플레이트층을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 기판에 대한 제 1 컨택트를 형성하는 단계와,
    상기 백플레이트층에 대한 제 2 컨택트를 형성하는 단계와,
    상기 멤브레인층에 대한 제 3 컨택트를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  14. 제 12 항에 있어서,
    상기 백플레이트층을 형성하는 단계는 실리콘을 포함하는 층을 증착하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  15. 제 12 항에 있어서,
    상기 복수의 범프를 형성하는 단계 전에, 상기 멤브레인층 위에 희생층을 형성하는 단계 - 상기 희생층은 범프 구멍을 가짐 - 와,
    상기 희생층 위에 범프 라이너를 증착함으로써 상기 복수의 범프를 형성하는 단계와,
    상기 멤브레인층과 상기 백플레이트층 사이의 희생층을 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  16. 제 9 항에 있어서,
    상기 복수의 특징부를 형성하는 단계 전에, 마스킹층을 증착하는 단계 - 상기 마스킹층은 SiO2/SiN, SiO2/폴리실리콘/SiN 또는 SiO2/비정질 실리콘/SiN을 포함하는 스택을 포함함 - 와,
    상기 복수의 특징부를 형성하기 위해 상기 마스킹층을 패터닝하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  17. 제 9 항에 있어서,
    상기 멤브레인층을 형성하는 단계 전에 상기 복수의 특징부 위에 라이너를 증착하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  18. 제 9 항에 있어서,
    상기 복수의 특징부는 상기 기판 내의 트렌치를 포함하는
    반도체 디바이스 제조 방법.
  19. 제 9 항에 있어서,
    상기 복수의 특징부는 상기 기판의 돌기(protrusions)를 포함하는
    반도체 디바이스 제조 방법.
  20. 제 9 항에 있어서,
    상기 복수의 특징부는 등방성 에칭에 의해 형성된 복수의 트렌치를 포함하는
    반도체 디바이스 제조 방법.
  21. 반도체 디바이스에 있어서,
    기판 위에 배치된 복수의 파형부(corrugations)를 포함하는 멤브레인층을 포함하고,
    상기 복수의 파형부의 각각의 파형부는 측벽, 상부면 및 저부면을 갖고,
    상기 측벽과 상기 저부면을 연결하는 에지의 곡률 반경은 상기 멤브레인층의 두께보다 크고,
    상기 측벽과 상기 상부면을 연결하는 에지의 곡률 반경은 상기 멤브레인층의 두께보다 큰
    반도체 디바이스.
  22. 제 21 항에 있어서,
    상기 측벽과 상기 저부면을 연결하는 에지의 곡률 반경은 약 100 ㎚ 초과이고, 상기 측벽을 상부면에 연결하는 에지의 곡률 반경은 약 100 ㎚ 초과이고, 상기 상부면은 상기 측벽에 의해 분리된 상기 저부면에 대향하는
    반도체 디바이스.
  23. 제 21 항에 있어서,
    상기 멤브레인층 위에 배치된 복수의 범프와,
    상기 복수의 범프 위에 배치된 백플레이트층을 더 포함하고,
    상기 멤브레인층은 폴리실리콘을 포함하는
    반도체 디바이스.
  24. 제 21 항에 있어서,
    상기 복수의 범프와 상기 멤브레인층 사이에 배치된 제 1 갭과,
    상기 멤브레인층의 중앙부가 이동 가능하도록 상기 멤브레인층 아래에 배치된 제 2 갭을 더 포함하는
    반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 멤브레인층의 중앙부는 상기 복수의 범프를 향해 상기 제 1 갭 위로 그리고 상기 기판을 향해 상기 제 2 갭 아래로 이동하도록 구성되는
    반도체 디바이스.
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