KR101528398B1 - Mems 디바이스 및 mems 디바이스를 제조하는 방법 - Google Patents

Mems 디바이스 및 mems 디바이스를 제조하는 방법 Download PDF

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Abstract

MEMS 디바이스 및 MEMS 디바이스를 제조하는 방법이 개시된다. 일 실시예에서, 반도체 디바이스는 기판, 가동(moveable) 전극 및 카운터 전극을 포함하고, 가동 전극 및 카운터 전극은 기판에 기계적으로 연결된다. 가동 전극은 가동 멤브레인(moveable membrane)의 내부 영역을 강화시키도록 구성된다.

Description

MEMS 디바이스 및 MEMS 디바이스를 제조하는 방법{MEMS DEVICE AND METHOD OF MAKING A MEMS DEVICE}
본 발명은 일반적으로 MEMS 디바이스들 및 MEMS 디바이스를 제조하는 방법에 관한 것이다.
마이크로-전자 기계 시스템(MEMS:MicroElectrical-Mechanical System) 마이크로폰은 실리콘 칩에 배치된 압력 감지형 다이아프램(diaphragm)을 포함한다. MEMS 마이크로폰은 때때로 단일 칩으로 전치 증폭기(preamplifier)와 통합된다. MEMS 마이크로폰은 또한 아날로그-디지털 변환기(ADC)를 포함할 수 있어서, MEMS 마이크로폰을 디지털 MEMS 마이크로폰이 되게 한다.
본 발명의 실시예에 따르면, 반도체 디바이스는 기판, 가동(moveable) 전극 및 카운터 전극을 포함하고, 가동 전극 및 카운터 전극은 기판에 기계적으로 연결된다. 가동 전극은 가동 멤브레인(movable membrane)의 내부 영역을 강화시키도록 구성된다.
본 발명의 실시예에 따르면, MEMS 구조는 기판, 가동 전극 및 제 1 관통 카운터 전극(first perforated counter electrode)을 포함하고, 가동 전극 및 제 1 관통 카운터 전극은 기판에 기계적으로 연결된다. 가동 전극은 내부 영역에서 방사상의 파형 라인(radial corrugation line)들 및 외부 영역에서 원형 파형 라인들을 포함한다. 제 1 관통 카운터 전극은 제 1 리지들(ridges)을 포함한다.
본 발명의 실시예에 따르면, MEMS 디바이스의 전극을 제조하는 방법은 마스크 층에서 방사상의 개구부들을 형성하는 단계 - 마스크 층은 제 1 희생층(sacrificial layer)상에 배치되고, 방사상의 개구부들은 제 1 희생층의 표면 부분들을 노출시키고, 방사상의 개구부들은 제 1 희생층의 중심 포인트로부터 뻗어나감(leading away) -, 노출된 표면 부분들에서 분리 영역들을 형성하는 단계, 및 제 1 희생층상에 제 2 희생층을 형성하는 단계를 포함한다. 이 방법은 제 2 희생층상에 도전층을 형성하는 단계, 제 1 희생층의 제 1 부분을 제거하여 제 1 스페이서를 형성하는 단계, 및 제 2 희생층의 제 2 부분을 제거하여 제 2 스페이서를 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따르면, MEMS 디바이스의 전극을 제조하는 방법은 제 1 희생층에서 트렌치들을 형성하는 단계 - 각 트렌치는 실질적으로 동일한 깊이를 가짐 -, 제 1 희생층의 상면, 트렌치들의 측벽들 및 저면을 라이닝하는 제 2 희생층을 형성하는 단계, 및 제 1 희생층의 상면상에 도전성 재료층을 형성하여 트렌치들을 충진하는 단계를 포함한다. 이 방법은 제 1 희생층의 제 1 부분을 제거하여 제 1 스페이서를 형성하는 단계, 및 제 2 희생층의 제 2 부분을 제거하여 제 2 스페이서를 형성함으로써, 도전성 재료층을 노출시키는 단계를 더 포함한다.
본 발명, 및 본 발명의 이점들의 더욱 완벽한 이해를 위해, 이제 첨부한 도면들과 함께 아래의 상세한 설명을 참조한다.
도 1은 종래의 MEMS 디바이스의 단면도를 도시한다.
도 2는 MEMS 디바이스의 실시예의 단면도를 도시한다.
도 3a는 멤브레인의 실시예의 평면도를 도시한다.
도 3b는 멤브레인의 단면도를 도시한다.
도 3c는 제 1 및 제 2 전극을 갖는 멤브레인의 실시예의 평면도를 도시한다.
도 4a는 백플레이트의 실시예의 평면도를 도시한다.
도 4b는 백플레이트의 단면도를 도시한다.
도 4c는 제 1 및 제 2 전극을 갖는 백플레이트의 실시예의 평면도를 도시한다.
도 5a 내지 도 5g는 멤브레인에서 평활한(smooth) 그루브 라인들을 제조하는 방법의 실시예를 도시한다.
도 6a 내지 도 6g는 멤브레인에서 샤프한(sharp) 그루브 라인들을 제조하는 방법의 실시예를 도시한다.
도 7a 내지 도 7g는 멤브레인에서 샤프한 그루브 라인들을 제조하는 방법의 실시예를 도시한다.
도 8a 내지 도 8e는 백플레이트에서 리지 라인들을 제조하는 방법의 실시예를 도시한다.
도 9는 MEMS 구조의 실시예의 사시도를 도시한다.
도 10a 내지 도 10f는 리지들을 갖는 백플레이트를 갖는 MEMS 구조의 실시예들의 단면도를 도시한다.
도 11a 및 도 11b는 멤브레인의 다른 실시예의 평면도 및 단면도를 도시한다.
현재 바람직한 실시예들의 제조 및 사용이 상세히 후술된다. 그러나, 본 발명이 광범위한 특정 컨텍스트들에서 실시될 수 있는 다수의 적용가능한 발명적인 개념들을 제공한다는 것을 이해해야 한다. 논의하는 특정한 실시예들은 본 발명을 제조하고 사용하기 위해 특정한 방식으로 단지 예시하는 것이고, 본 발명의 범위를 제한하지 않는다.
본 발명은 특정한 컨텍스트, 즉, 센서들 또는 마이크로폰들의 실시예들에 관하여 설명될 것이다. 그러나, 본 발명은 또한 RF MEMS, 가속도계들 및 액추에이터들과 같은 다른 MEMS 구조들에 적용될 수 있다.
도 1은 종래의 MEMS 디바이스를 도시한다. 멤브레인(130)과 백플레이트(150) 사이의 거리 및 그에 따른 기계적 감도가 기계적 제약들에 의해 제공되고, MEMS 구조의 제조 공정이 완료된 이후에 변경될 수 없다. 멤브레인(130) 및 백플레이트(150)는 지지 구조(스페이서들을 따른 멤브레인(130)과 백플레이트(150)가 오버랩)를 따라 정전용량(static capacitance)을 형성한다. 정전용량을 감소시키기 위해, 멤브레인(130) 및 백플레이트(150)는 단지 부분적으로 오버랩할 수 있다. 멤브레인(130)이 단면을 가로질러 균일하게 휘기 때문에, 멤브레인(130)의 상이한 세그먼트들이 측정될 총 정전용량 변화에 대해 상이한 정전용량 변화 기여도들(도 1에서의 정전용량의 상이한 크기들)을 제공한다.
종래의 마이크로폰들이 갖는 문제점은, 가장 큰 정전용량 변화 기여도(가장 큰 감도 기여량)를 갖는 세그먼트가 비교적 작고, 가장 작은 정전용량 변화 기여도(가장 작은 감도 기여량)를 갖는 세그먼트가 비교적 크다는 것이다.
따라서, 가장 큰 정전용량 변화 기여도를 갖는 세그먼트가 크고, 낮은 정전용량 변화 기여도들을 갖는 세그먼트들이 작은 MEMS 구조가 당업계에 필요하다.
본 발명의 실시예는 강성의 내부 영역 및 유연성의 외부 영역을 포함하는 가동 전극을 제공한다. 본 발명의 실시예는 가동 전극의 내부 영역에서 강성(stiffness)을 제공하도록 구성된 적어도 하나의 파형 라인을 갖는 가동 전극을 제공한다. 본 발명의 다른 실시예는 가동 전극의 외부 영역에서 유연성(flexibility)을 제공하도록 구성된 적어도 하나의 파형 라인을 갖는 가동 전극을 제공한다. 일 실시예에서, 가동 전극은 내부 영역에서 방사상의 파형 라인들(radial corrugation lines) 및 외부 영역에서 환상의 파형 라인(circumferential corrugation line)을 포함한다.
본 발명이 실시예는 편향될 때 카운터 전극과 실질적으로 평행한 가동 전극의 내부 영역을 제공한다. 다른 실시예는 MEMS 디바이스에서 멤브레인의 피스톤 타입 이동을 제공한다.
내부 영역에서의 파형 라인들이 휨에 대해 가동 전극을 강성이 있게 하고 외부 영역에서의 파형 라인들이 가동 전극을 유연하게 한다는 것이 이점이다. 이러한 배치의 다른 이점은, 강성의 내부 영역이 유연성의 외부 영역에 비해 크다는 것이다. 강성의 내부 영역은 큰 정전용량 변화 컴포넌트를 제공한다.
다른 이점은, 가동 전극의 방사상의 파형 라인들 및 환상의 파형 라인들이 단일 프로세스에서 형성될 수 있다는 것이다. 또 다른 이점은, MEMS 디바이스의 정전용량 변화/감도가 증가될 수 있다는 것이다.
도 2는 MEMS 구조 또는 디바이스(200)의 단면도를 도시한다. MEMS 디바이스(200)는 다이아프램, 멤브레인 또는 가동 전극(230), 백플레이트 또는 카운터 전극(250) 및 멤브레인(230)과 백플레이트(260) 사이의 에어갭(260)을 포함한다. 멤브레인 또는 가동 전극(230)은 백플레이트 또는 고정된 카운터 전극(fixed counter electrode)(260)에 대해 이동하거나 편향하도록 구성된다. 이러한 편향은 측정될 수 있는 멤브레인(230)과 백플레이트(260) 사이의 정전용량 변화를 발생시킨다.
멤브레인(230) 및 백플레이트(260)는 그들의 외주(circumference)를 따라 기판(210)에 기계적으로 연결된다. 멤브레인(230)은 제 1 스페이서(220)를 통해 기판에 연결된다. 다르게는, 멤브레인(230)은 제 1 스페이서(220)없이 기판(210)의 주면(main plane)에 배열될 수 있다. 제 2 스페이서(240)가 멤브레인(230)과 백플레이트(260) 사이에 그들의 외주를 따라 배열된다. 멤브레인(230) 및 백플레이트(260)는 원형 또는 사각형일 수 있다. 다르게는, 멤브레인(230) 및 백플레이트(260)는 임의의 기하학적으로 적합한 형상을 포함할 수 있다. 백 볼륨(back volume)이 MEMS 구조(200)와 보드 기판 사이에 배열될 수 있고, 여기서, 보드 기판은 인쇄 회로 기판(PCB)을 포함할 수 있다.
기판(210)은 벌크 단결정 실리콘 기판(bulk mono-crystalline silicon substrate)(또는 그 위에 성장되거나 그렇지 않으면 그 내부에 형성된 층), {100} 실리콘 웨이퍼상의 {110} 실리콘의 층, 실리콘-온-절연체(SOI) 웨이퍼의 층, 또는 게르마늄-온-실리콘(GeOI) 웨이퍼의 층을 포함할 수 있다. 다양한 실시예들에서, 기판(210)은 블랭킷 에피택셜 층들(blanket epitaxial layers)을 포함할 수 있다. 기판(210)은 안티몬화 인듐, 비화 인듐, 인화 인듐, 질화 갈륨, 비화 갈륨, 안티몬화 갈륨, 텔루르화 납, 실리콘 게르마늄, 실리콘 카바이드 또는 이들의 조성물 또는 심지어 유리를 포함하는 실리콘 웨이퍼, 게르마늄 웨이퍼, 또는 화합물 반도체 기판일 수 있다.
반도체 기판(210)은 트랜지스터들, 다이오드들, 커패시터들, 증폭기들, 필터들 또는 다른 전기 디바이스들, 또는 집적 회로(IC)와 같은 능동 컴포넌트를 포함할 수 있다. MEMS 구조(200)는 독립형 디바이스일 수 있거나 단일 칩으로 IC와 집적될 수 있다.
제 1 스페이서(220) 및 제 2 스페이서(240)는 실리콘 이산화물, 실리콘 질화물과 같은 유전체 또는 절연 재료, 실리콘산질화물과 같은 하이-k 유전체 또는 이들의 조성물을 포함할 수 있다.
멤브레인(230) 및 백플레이트(260)는 폴리실리콘, 도핑된 폴리실리콘, 금속, 또는 이들의 조성물들과 같은 도전 재료 또는 실리콘 질화물, 실리콘 산질화물, 산화물 또는 폴리머 층들과 같은 유전체층들과의 조성물들을 포함할 수 있다. 백플레이트(260)는 댐핑 효과를 감소시키기 위해 관통될 수 있다.
본 발명의 실시예들은 외부 영역(232)에서 더욱 유연하고 내부 영역(234)에서 더 강성인 멤브레인(230)을 제공한다. 멤브레인(230)은 내부 영역(234)에서 파형 라인들 및/또는 외부 영역(232)에서 파형 라인들을 포함할 수 있다. 예를 들어, 멤브레인(230)은 내부 영역(234)에서 방사상의 파형 라인들 및 외부 영역(232)에서 환상의 파형 라인들을 포함할 수 있다. 내부 파형 라인들은 멤브레인(230)을 내부 영역(234)에서 더 강성이 되게 하고, 외부 파형 라인들은 멤브레인(230)을 외부 영역(232)에서 더욱 유연하게 한다.
이제, 원형 멤브레인(230)의 실시예의 평면도를 도시하는 도 3a를 참조한다. 파형 라인들은 멤브레인(230)의 주면과는 상이한 수평면에서 상부 또는 저부를 가질 수 있다. 파형 라인들(236, 238)은 그루브 라인들, 인덴션(indention) 라인들, 채널들 또는 리세스 라인들일 수 있다. 파형 라인들(236)은 단일 파형 라인일 수 있다.
멤브레인(230)은 내부 단일 파형 라인(236) 또는 복수의 내부 파형 라인들(236)을 포함할 수 있다. 내부 파형 라인들(236)은 방사상의 파형 라인들일 수 있다. 복수의 내부 파형 라인들(236)은 일례에서 스타(star)형 구성을 포함할 수 있다. 다르게는, 복수의 내부 파형 라인들(236)은 임의의 구성을 가질 수 있다.
멤브레인(230)은 외부 영역(232)에서 외부 파형 라인 또는 복수의 외부 파형 라인들(238)을 포함할 수 있다. 외부 영역(232)에서의 외부 파형 라인들(238)은 내부 영역(234)에 대해 환상일 수 있다. 예를 들어, 외부 파형 라인들은 다각형, 직사각형 또는 원형일 수 있다. 외부 파형 라인들(238)은 동일한 재료 및 동일한 폭이지만 내부 파형 라인들(236)과는 상이한 길이를 포함할 수 있다. 내부 영역(234)은 멤브레인(230)의 중심으로부터 멤브레인(230)의 에지까지의 방사상의 거리의 약 80%의 면적을 포함할 수 있고, 외부 영역(232)은 멤브레인(230)의 중심으로부터 멤브레인의 에지까지의 방사상의 거리의 약 20%의 면적을 포함할 수 있다.
도 3b는 라인 A-A를 따른 멤브레인의 단면도를 도시한다. 파형 라인들(236, 238)은 상이한 목적들을 위해 기능한다. 내부 파형 라인들(236)은 멤브레인(230)을 강성있게 하도록 구성되고 외부 파형 라인들(238)은 멤브레인(230)을 유연하게 하도록 구성된다. 일 실시예에서, 내부 파형 라인들(236)은 외부 파형 라인들(238)과는 상이한 방향으로 배열된다. 예를 들어, 내부 파형 라인들(236)은 외부 파형 라인들(238)에 대해 실질적으로 직교 방향을 포함한다.
도 3c는 멤브레인(230)의 다른 실시예의 평면도를 도시한다. 멤브레인(230)은 복수의 전극들을 포함할 수 있다. 예를 들어, 멤브레인(230)은 분리 영역(237)을 통해 서로 전기적으로 절연되는 제 1 전극(231) 및 제 2 전극(233)을 포함한다. 멤브레인(230)의 내부 영역(234)은 제 2 전극(233)을 포함할 수 있고 멤브레인(230)의 외부 영역(232)은 제 1 전극(231)을 포함할 수 있다. 제 2 전극(233)을 포함하는 내부 영역(234)은 파형 라인들(236)에 의해 강성이 될 수 있다.
도 4a는 원형 백플레이트(250)의 실시예의 평면도를 도시한다. 다르게는, 백플레이트(250)는 직사각형 백플레이트 또는 임의의 다른 적합한 기하학적 형태를 갖는 백플레이트를 포함할 수 있다. 백플레이트(250)는 단일 파형 라인 또는 복수의 파형 라인들(256)을 포함할 수 있다. 파형 라인들(256)은 백플레이트(250)의 주면과는 상이한 수평면에서 상부 또는 저부를 가질 수 있다. 파형 라인들(256)은 그루브들, 인덴션 라인들, 채널들 또는 리세스 라인들일 수 있다. 파형 라인들(256)은 단일 파형 라인일 수 있다. 다르게는, 파형 라인들(256)은 리지들 또는 핀(fin)들일 수 있다.
백플레이트(250)는 단일 방사상의 파형 라인 또는 복수의 방사상의 파형 라인들(256)을 포함할 수 있다. 파형 라인들(256)은 방사상의 구성 또는 평행 구성을 포함할 수 있다. 예를 들어, 복수의 방사상의 파형 라인들은 스타형 구성을 포함할 수 있다. 파형 라인들(256)은 서로 연결될 수 있다. 예를 들어, 2개의 인접한 파형 라인들(256)은 크로스 파형 라인(256)을 통해 연결될 수 있다. 일 실시예에서, 파형 라인들(256)은 허니컴(honeycomb) 구성을 형성한다.
도 4b는 라인 B-B를 따른 백플레이트의 단면도를 도시한다. 백플레이트(250)는 파형 라인들(256)이 기판(210)으로부터 떨어져 대면하도록 배열된다. 다르게는, 백플레이트(250)는 파형 라인들(256)이 기판(210)을 향해 대면하도록 배열된다. 실시예에 따라, 멤브레인(230)(미도시)은 기판(210)과 백플레이트(250) 사이에 배열될 수 있거나 백플레이트(250)는 멤브레인과 기판(210) 사이에 배열될 수 있다.
도 4c는 백플레이트(250)의 실시예의 평면도를 도시한다. 백플레이트(250)는 복수의 전극들을 포함할 수 있다. 예를 들어, 백플레이트(250)는 분리 영역(isolation region)(257)에 의해 서로 전기적으로 절연되는 제 1 전극(251) 및 제 2 전극(253)을 포함한다. 제 1 전극(251)은 파형 라인들을 포함할 수 있고/있거나 제 2 전극(253)은 파형 라인들을 포함할 수 있다.
멤브레인(230)의 복수의 전극들 및 백플레이트(250)의 복수의 전극들은 서로에 관하여 정렬될 수 있다. 예를 들어, 멤브레인(230)의 제 1 전극(231) 및 백플레이트(250)의 제 1 전극은 실질적으로 정렬되고, 멤브레인(230)의 제 2 전극(232) 및 백플레이트(250)의 제 2 전극(252)은 실질적으로 정렬된다.
도 5a 내지 도 5g는 멤브레인 또는 가동 전극에서 평활한(smooth) 파형 라인들을 제조하는 실시예를 도시한다. 평활한 파형 라인들은 제 1 희생층(first sacrificial layer)(500)에서 분리 영역들(520)을 형성함으로써 형성된다. 분리 영역들(520)은 임의의 패턴을 가질 수 있다. 예를 들어, 분리 영역들(520)은 내부 영역에서 멤브레인의 중심으로부터 떨어져 방사상으로 연장할 수 있다. 더욱이, 분리 영역들(520)은 멤브레인의 외부 영역에서 환상일 수 있다.
도 5a는 제 1 희생층(500)상에 형성된 마스킹 층(510)을 예시한다. 제 1 희생층(500)은 도 2에 관하여 설명한 바와 같은 기판 또는 산화물 또는 질화물과 같은 절연 재료일 수 있다. 마스킹 층(510)은 다양한 실시예들에서 절연층을 포함한다. 마스킹 층(510)은 실리콘 질화물과 같은 질화물, 실리콘 산화물 같은 산화물, 또는 이들의 조성물들일 수 있다. 마스킹 층(510)은 열 산화 또는 질화에 의해, 또는 화학적 기상 증착 또는 플라즈마 기상 증착과 같은 기상 증착 공정들을 사용함으로써 형성될 수 있다. 마스킹 층(510)은 제 1 희생층(500)과는 상이한 에칭 특성들을 가질 수 있다.
대안의 실시예에서, 마스킹 층(510)은 패드 산화물 층(pad oxide layer), 패드 산화물 층상의 폴리실리콘 층 또는 비정질 실리콘 층, 및 폴리실리콘 층상의 실리콘 질화물 층을 포함한다.
마스킹 층(510)은 더 후술되는 바와 같이 멤브레인(530)의 파형 라인들에 대한 패턴들을 형성하는 로컬 분리 영역들의 형성 영역들에 대해 패터닝된다. 마스킹 층(510)은 예를 들어, 그 마스킹 층(510)상에 포토레지스트와 같은 감광성 재료(미도시)의 층을 증착함으로써 패터닝된다. 로컬 분리 영역들은 산화물 영역들 또는 질화물 영역들일 수 있다.
다음으로, 도 5b에 예시되어 있는 바와 같이, 로컬 절연이 수행되어 분리 영역들(520)을 형성한다. 더 후술되는 바와 같이, 분리 영역들(520)은 멤브레인에서 파형 라인들에 대한 구조들을 정의한다. 예를 들어, 제 1 희생층(500)의 노출된 상면 부분들이 열 산화 공정을 사용하여 산화되어 산화물 영역들(520)을 형성한다. 마스킹 층(510)은 기반 희생층(500)의 산화를 차단한다. 따라서, 산화는 로컬하게 진행된다. 하나 이상의 실시예들에서, 마스킹 층(510)은 희생층(500)의 노출된 부분들에서 두꺼운 로컬 산화물 형성하면서 희생층(500)의 (다른 디바이스 영역들과 같은) 다른 영역들이 산화되는 것을 방지한다.
대안의 실시예에서, 평활층이 마스킹 층(510)을 형성하기 이전에 희생층(500)상에 증착될 수 있다. 평활층은 희생층(500)상에 또는 다르게는 제조되는 MEMS 디바이스의 영역들에서만 블랭킷 층으로서 형성될 수 있다. 평활층은 일 실시예에서 폴리실리콘일 수 있고 산화 공정 동안 개선된 응력 완화로 인해 더 평활한 코너들을 발생시킬 수 있다.
유사하게는, 대안의 실시예에서, 희생층(500)은 산화 공정에 노출되기 이전에 이방성 또는 등방성 에칭을 사용하여 에칭될 수 있다. 이것은 마스킹 층(510) 아래에 형성된 산화물 영역(520)의 수평방향 프로파일(lateral profile)의 테일러링(tailoring)을 허용할 수 있다.
그 후, 마스킹 층(510)은 도 5c에 예시되어 있는 바와 같이 제거된다. 산화 공정의 특징으로 인해, 산화물 영역들(520)의 일부가 희생층(500)의 상면 위로 돌출한다. 또한, 산화물 영역들(520)은 산화 공정으로 인해 평활한 계면(실리콘/산화물 경계)을 갖는다. 증착 공정과 다르게, 산화는 고온 및 비교적 더 느린 산화 레이트를 수반하는 확산-반응 공정이고, 이것은 희생층(500)과 산화물 영역들(520) 사이에 샤프한 에지들을 갖지 않는 계면을 발생시킨다. 일부 실시예들에서, 추가의 평활화가 예를 들어, 수소 대기에서와 같이 추가의 어닐링을 사용하여 수행될 수 있다. 수소 어닐링은 특히 코너들 주위에서 산화물 영역들(520)을 더 평활화시킬 수 있고 도 5c에 예시된 바와 같은 평활한 프로파일을 발생시킬 수 있다.
옵션으로, 일 실시예에서, 분리 영역들(520)에서의 절연 재료가 제거될 수 있다. 분리 영역(520)에서의 절연 재료는 마스킹 층(510)과 함께 제거될 수 있거나 개별 에칭 공정들(530)에서 제거될 수 있다.
다음으로, 도 5d를 참조하면, 제 2 희생층(540)이 제 1 희생층(500)상에 증착된다. 제 2 희생층(540)은 일 실시예에서 실리콘 산화물과 같은 산화물, 또는 실리콘 질화물과 같은 질화물이다. 다르게는, 제 2 희생층(540)은 TEOS 또는 실리콘 산질화물이다. 제 2 희생층(540)은 다양한 실시예들에서 화학적 기상 증착 또는 플라즈마 기상 증착과 같은 기상 증착 공정을 사용하여 증착될 수 있다.
다음으로, 도 5e에 예시된 바와 같이, 도전층이 제 2 희생층(540)상에 증착될 수 있다. 도전층은 폴리실리콘, 도핑된 폴리실리콘, 또는 금속일 수 있다.
다음 단계에서, 제 1 희생층(500)은 제 1 스페이서(505)가 형성되도록 부분적으로 제거된다. 제 1 희생층(500)이 부분적으로 제거되기 이전에, 보호층이 도전층(550)상에 형성될 수 있다. 보호층은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 제 1 희생층의 부분 제거는 이면 에칭 공정으로 행해질 수 있다. 제 1 희생층(500)은 제 2 희생층(540) 및 분리 영역들(520)이 노출될 때까지 에칭된다.
일 실시예에서, 제 1 희생층(500)은 보슈 공정(Bosch Process)을 사용하여, 또는 하드 마스크층을 증착하고, 수직 반응 이온 에칭을 사용하여 제 1 희생층(500)을 에칭함으로써 에칭될 수 있다. 일 실시예에서, 레지스트 마스크만이 사용된다. 레지스트 버짓이 충분하지 않으면, 하드 마스크 및 수직 반응 이온 에칭이 평활한 측벽을 달성하기 위해 사용될 수 있다. 그러나, 이러한 통합 방식은 나머지 하드 마스크 잔류물의 제거를 요구한다. 따라서, 일부 실시예들에서, 보슈 공정이 추가의 하드 마스크 없이 사용될 수 있다.
보슈 공정에서, 등방성 플라즈마 에칭 단계 및 패시베이션 층 증착 단계가 교호된다. 에칭/증착 단계들은 보슈 공정 동안 다수 횟수 반복된다. 플라즈마 에칭은 예를 들어, 플라즈마에서 육플루오르화황[SF6]을 사용하여 수직으로 에칭하기 위해 구성된다. 패시베이션 층은 예를 들어, 소스 가스로서 옥타-플루오르-사이클로부테인을 사용하여 증착된다. 각 개별 단계는 수 초 미만 동안 턴 온될 수 있다. 패시베이션 층은 희생층(500)을 보호하고 추가 에칭을 방지한다. 그러나, 플라즈마 에칭 단계 동안, 기판에 충격을 주는 방향성 이온들은 (측면들을 따르지 않고) 트렌치의 저부에서의 패시베이션 층을 제거하고 에칭은 지속된다. 보슈 공정은 제 2 희생층(540) 및 옵션의 분리 영역(520)이 노출될 때 중지된다. 보슈 공정은 물결모양이 된 측벽들을 발생시킬 수 있다.
최종으로, 도 5g에서, 제 2 희생층(540)은 제 2 스페이서(545)가 형성되도록 부분적으로 제거된다(570). 도 5g에서, 제 2 희생층(540)은 예를 들어, 습식 에칭 화학물질을 사용하여 옵션의 보호층과 함께 제거될 수 있다. 습식 에칭은 도전층(550)이 노출된 이후에 중지된다.
이러한 공정의 이점은, 파형 라인들이 멤브레인의 외부 영역 및 내부 영역에서 동시에 제조될 수 있다는 것이다. 제 1 희생층(500)은 멤브레인의 내부 영역이 방사상의 파형 라인들을 포함하고 멤브레인의 외부 영역이 환상의 파형 라인들을 포함하도록 마스킹 층(510)으로 패터닝될 수 있다.
이러한 공정은 백플레이트 또는 카운터 전극을 형성하기 위해 또한 사용될 수 있다. 이러한 실시예에서, 방사상의 파형 라인들은 전체 백플레이트상에 형성될 수 있으며 환상의 파형 라인들은 형성되지 않을 수 있다.
도 6a 내지 도 6g는 멤브레인 또는 가동 전극에서 샤프한(sharp) 파형 라인들을 제조하는 실시예를 도시한다. 샤프한 파형 라인들은 제 1 희생층(600)에서 리세스들(recesses)(620)을 에칭함으로써 형성된다. 리세스들(620)은 임의의 패턴을 가질 수 있다. 예를 들어, 리세스들(620)은 내부 영역에서 형성될 멤브레인의 중심 포인트로부터 떨어져 방사상으로 연장할 수 있다. 또한, 리세스들(620)은 멤브레인의 외부 영역에서 환상일 수 있다. 도 6a는 제 1 희생층(600)상에 형성된 마스킹 층(610)을 예시한다. 공정에 수반되는 재료들은 도 5a 내지 도 5e에 도시된 실시예에서 사용된 재료들과 유사할 수 있다. 마스킹 층(610)은 제 1 희생층(600)과는 상이한 에칭 특성들을 가질 수 있다.
다음으로, 도 6b에 예시되어 있는 바와 같이, 리세스들 또는 트렌치들(620)이 제 1 희생층(610)으로 에칭된다. 리세스들(620)은 멤브레인의 파형 라인들을 정의하도록 구성될 수 있다. 다르게는, 리세스들(620) 외부 영역들은 파형 라인들을 형성하도록 구성될 수 있다. 리세스들은 SF6 가스를 이용한 RIE와 같은 이방성 에칭을 적용함으로써 에칭되고 중합화(polymerisation)를 계속한다.
그 후, 마스킹 층(610)이 도 6c에 예시되어 있는 바와 같이 제거되고(630), 제 2 희생층(640)이 도 6d에 도시되어 있는 바와 같이 제 1 희생층(600)상에 증착된다. 제 2 희생층(640)은 제 1 희생층(600)의 상면, 리세스들(620)의 측벽들, 및 리세스들(620)의 저면들 위에 놓인다. 다음으로, 도 6e에 예시된 바와 같이, 도전층(650)이 증착될 수 있다. 도전층(650)은 제 2 희생층(640)의 상면 위에 놓이고 리세스들(620)을 완벽하게 충진한다.
다음 단계에서, 제 1 희생층(600)은 제 1 스페이서(605)가 형성되도록 부분적으로 제거된다. 도 5f에 관하여 논의한 바와 같이, 제 1 희생층(600)은 보슈 공정을 사용하여 부분적으로 제거된다. 최종으로, 제 2 희생층(640)은 제 2 스페이서(645)가 형성되도록 부분적으로 제거된다. 제 2 희생층(640)의 부분적 제거는 도전층 또는 멤브레인 및 그 안의 파형 라인들(655)을 노출시킨다.
이러한 공정의 이점은, 파형 라인들이 멤브레인의 외부 영역 및 내부 영역에서 동시에 제조될 수 있다는 것이다. 제 1 희생층(600)은 멤브레인의 내부 영역이 방사상의 파형 라인들을 포함하고 멤브레인의 외부 영역이 환상의 파형 라인들을 포함하도록 마스킹 층(610)으로 패터닝될 수 있다.
이러한 공정은 백플레이트 또는 카운터 전극을 형성하기 위해 또한 사용될 수 있다. 이러한 실시예에서, 방사상의 파형 라인들은 전체 백플레이트상에 형성될 수 있으며 환상의 파형 라인들은 형성되지 않을 수 있다.
도 7a 내지 도 7g는 멤브레인 또는 가동 전극(740)에서 샤프한 파형 라인들을 제조하는 다른 실시예를 도시한다. 샤프한 파형 라인들은 제 1 희생층(710)에서 메사(mesa)들 또는 핀들(720)을 형성함으로써 형성된다. 도 7a는 기판(700)상에 제 1 희생층(710)을 형성하는 단계를 예시한다. 제 1 희생층(710)은 실리콘 산화물 또는 실리콘 질화물과 같은 산화물 또는 질화물이다. 예를 들어, 제 1 희생층(710)은 TEOS이다.
제 1 희생층(710)이 마스킹된다(715). 마스킹 공정에 수반되는 재료들은 도 5a 내지 도 5e에 도시된 실시예에서 사용된 재료들과 유사할 수 있다. 마스크 층(715)의 마스크 재료는 제 1 희생층(710)과는 상이한 에칭 선택도를 포함할 수 있다. 마스크 층(715)은 메사들 또는 핀들(720)을 형성하기 위해 사용된다. 메사들(720)은 임의의 패턴을 가질 수 있다. 예를 들어, 메사들(720)은 내부 영역에서 멤브레인의 중심으로부터 떨어져 방사상으로 연장할 수 있다. 또한, 메사들(720)은 멤브레인의 외부 영역에서 환상일 수 있다.
다음으로, 도 7c에 예시되어 있는 바와 같이, 메사들(720)이 제 1 희생층(710)으로 에칭되어, 이것은 제 1 희생층(710)을 거의 완벽하게 제거한다. 메사들(720)은 멤브레인(740)의 파형 라인들을 정의하도록 구성될 수 있다. 메사들은 SF6을 이용한 RIE와 같은 이방성 에칭을 적용함으로써 형성되고 중합화를 계속한다. 에칭은 기판(700)이 노출된 이후에 중지된다.
그 후, 옵션으로, 마스킹 층(715)이 메사들(720)의 상면상에서 제거되고, 제 2 희생층(730)이 도 7d에 도시되어 있는 바와 같이 기판(700) 및 메사들(720)상에 증착된다. 제 2 희생층(730)은 메사들(720)과 동일한 재료를 포함할 수 있다. 제 2 희생층(730)은 메사들(720)의 상면 및 측벽들 위에 놓인다. 다음으로, 도 7e에 예시된 바와 같이, 도전층(740)이 증착될 수 있다. 도전층(740)은 제2 희생층(730) 및 메사들(720)의 상면 위에 놓인다.
다음 단계에서, 기판(700)은 제 1 스페이서(705)가 형성되도록 부분적으로 제거된다. 도 5f에 관하여 논의한 바와 같이, 기판(700)은 보슈 공정을 사용하여 부분적으로 제거된다. 최종으로, 제 2 스페이서(745)가 형성되도록 제 2 희생층(730)은 부분적으로 제거되고 메사들(720)은 완벽하게 제거된다. 메사들(720)과 제 2 희생층(730)의 부분적 제거는 그 내부에 파형 라인들을 갖는 도전층(740)을 노출시킨다.
이러한 공정의 이점은, 파형 라인들이 멤브레인의 외부 영역 및 내부 영역에서 동시에 제조될 수 있다는 것이다. 기판(700)은 멤브레인의 내부 영역이 방사상의 파형 라인들을 포함하고 멤브레인의 외부 영역이 환상의 파형 라인들을 포함하도록 마스킹 층(710)으로 패터닝될 수 있다.
이러한 공정은 백플레이트 또는 카운터 전극을 형성하기 위해 또한 사용될 수 있다. 이러한 실시예에서, 방사상의 파형 라인들은 전체 백플레이트상에 형성될 수 있으며 환상의 파형 라인들은 형성되지 않을 수 있다.
도 8a 내지 도 8e는 백플레이트를 제조하는 방법을 도시한다. 도 8a는 제 1 희생층(800)상에 형성된 마스킹 층(810)을 예시한다. 도 8a 내지 도 8e에서의 재료는 도 5a 내지 도 5g에 관하여 설명한 재료들과 유사한 재료들을 포함할 수 있다.
마스킹 층(810)은 패터닝되고 트렌치들 또는 리세스들(820)이 제 1 희생층(800)내로 형성된다. 리세스들(820)은 이방성 에칭 공정을 사용하여 형성된다. 트렌치들(820)은 병렬 라인들을 포함할 수 있고, 여기서, 이웃하는 트렌치들이 적어도 하나의 연결 트렌치로 서로에 연결된다. 연결 트렌치들은 서로 등거리로 배치될 수 있고 단일 트렌치(820)에 따라 엇갈리게 배치될 수 있다. 일 실시예에서, 트렌치들(820)은 육각형 구성 또는 허니컴 구성과 같은 다각형 구성에서 크로스-형상 구성으로 배열될 수 있다. 또 다른 실시예에서, 트렌치들(820)은 중심 포인트로부터 뻗어나가는 방사상으로 배열될 수 있다. 방사상의 트렌치들(820)은 연결 트렌치들을 통해 연결될 수 있거나 연결되지 않을 수 있다. 트렌치들(820)은 스타형 구성으로 배열될 수 있다.
마스킹 층(810)을 제거한 이후에, 트렌치들(820)에는 도 8c에 도시되어 있는 바와 같이 제 2 희생층(830)으로 부분적으로 충진된다. 제 2 희생층(830)은 제 1 희생층(800) 및 트렌치들(820) 위에 컨포멀(conformal)하게 놓일 수 있다. 제 2 희생층(830)은 절연 재료, 도전성 재료, 또는 제 1 희생층에 대하여 에칭 선택도를 갖는 재료, 및 제 2 희생층(830)상에 증착된 도전층(840)일 수 있다.
다음 단계에서, 도 8d에 도시된 바와 같이, 도전 재료가 제 2 희생층(830)상에 증착된다. 부분적으로 충진된 트렌치들(820)에는 도전성 재료층(840)이 완벽하게 충진된다. 도전성 재료층(840)은 금속, 폴리실리콘, 도핑된 폴리실리콘, 또는 이들의 조성물들일 수 있다. 도전성 재료층(840)은 트렌치들내에 및 제 1 희생층(800)의 상면위에 형성된다.
최종으로, 제 1 희생층(800) 및 제 2 희생층(830)은 부분적으로 제거되어, 트렌치 패턴(820)에 의해 형성된 핀 라인들, 파형 라인들 또는 리지 라인들(845)을 노출시킨다. 제 1 희생층(800) 및 제 2 희생층(830)은 적절한 에칭 공정에 의해 제거되어, 캐비티(850)가 도 8e에 도시되어 있는 바와 같이 형성된다. 제 1 희생층(800) 및 제 2 희생층(830)은 단일 에칭 공정 또는 2개의 상이한 에칭 공정들로 제거될 수 있다. 제 1 희생층(800) 및 제 2 희생층(830)은 제 1 희생층(800)의 일부가 제 1 스페이서(805)를 형성하고 제 2 희생층의 일부가 제 2 스페이서(835)를 형성하도록 제거된다.
결과적인 구조는 핀 라인들, 파형 라인들, 또는 리지 라인들(845)을 갖는 백플레이트 또는 카운터 전극을 포함할 수 있다. 백플레이트는 병렬 라인들, 또는 연결 라인들과 함께 연결된 병렬 라인들을 포함할 수 있다. 단일 라인(845)에 대한 연결 라인들은 엇갈리게 배치될 수 있고 등거리로 배치될 수 있다. 일 실시예에서, 백플레이트의 라인들(845)은 육각형 구성 또는 허니컴 구성과 같은 다각형 구성의 크로스-형상 구성을 포함할 수 있다. 또 다른 실시예에서, 백플레이트의 라인들(845)은 백플레이트의 중심 포인트로부터 뻗어나가는 스타형 구성을 갖는다. 그 결과, 라인들은 백플레이트를 안정화시키는 임의의 기하학적 구성을 포함할 수 있다.
도 9는 MEMS 디바이스(900)의 실시예의 사시도를 도시한다. 도 9는 MEMS 디바이스(900)의 단지 1/4만을 도시한다. 이러한 특정한 배열에서, 멤브레인(930)은 백플레이트(950)상에 배치된다. 멤브레인(930)은 제 1 절연 스페이서(920) 만큼 기판(910)으로부터 이격되고, 백플레이트(950)는 제 2 절연 스페이서(940) 만큼 멤브레인(930)으로부터 이격된다. 이러한 실시예에서, 멤브레인(930)의 내부 영역에서의 파형 라인들(936)은 멤브레인(930)의 강성을 증가시키고, 멤브레인(930)의 외부 영역에서의 파형 라인들(938)은 멤브레인(930)의 유연성을 증가시킨다. 파형 라인들(936, 938)은 백플레이트(950)를 향해 대면할 수 있거나 백플레이트(950)로부터 떨어져 대면할 수 있다. 파형 라인들(936, 938)은 도 5 내지 도 7에 도시한 실시예들에 따라 형성될 수 있다.
백플레이트(950)에서의 핀들 또는 리지들(956)의 허니컴 구성은 백플레이트(950)의 강성을 증가시킨다. 도 9에 도시된 바와 같이, 백플레이트(950)는 관통되고 리지들(956)을 포함한다. 허니컴 구조가 관통 홀(953) 주위에 배열되어서, 각 허니컴은 하나의 관통 홀(953)을 둘러싼다. 다르게는, 허니컴 구조는 예를 들어, 2개 또는 2개 보다 많은 관통 홀들을 둘러싸는 상이한 구성을 가질 수 있다. 리지들(956)은 도 8의 실시예에 따라 형성될 수 있다. MEMS 디바이스(900)는 도 2에 관하여 설명한 바와 동일한 재료들을 포함할 수 있다.
도 10a 내지 도 10d는 MEMS 디바이스(1000)의 상이한 실시예들을 도시한다. 도 10a는 도 9에 도시된 실시예와 유사한 실시예의 단면도를 도시한다. 이러한 실시예에서, 멤브레인(1030)은 백플레이트(1050) 상에 배열된다. 멤브레인(1030)은 제 2 스페이서(1040) 만큼 백플레이트(1050)로부터 이격되고, 백플레이트(1050)는 제 1 스페이서(1020) 만큼 기판(1010)으로부터 이격된다. 백플레이트(1050)는 핀 라인들 또는 파형 라인들과 같은 리지 라인들(1055)을 포함하고, 멤브레인(1030)은 백플레이트(1050)로부터 떨어져 대면하는 파형 라인들(1035)을 포함한다. 다르게는, 멤브레인(1030)의 파형 라인들(1035)은 백플레이트(1050)를 향해 대면한다. 멤브레인(1030)은 내부 영역 및 외부 영역에서 파형 라인들(1035)을 포함한다. 다르게는, 멤브레인(1030)은 외부 영역에서가 아니라 내부 영역에서만 파형 라인들(1035)을 포함한다. 백플레이트(1050)는 도 2에 관하여 설명한 임의의 리지 패턴을 포함할 수 있다.
도 10b는 멤브레인(1030)이 백플레이트(1050)상에 배열되고 멤브레인(1030)이 어떠한 파형 라인들(1035)도 포함하지 않는 실시예의 단면도를 도시한다.
일 실시예에서, 백플레이트(1050)는 복수의 제 1 백플레이트 전극들을 포함할 수 있다. 예를 들어, 제 1 백플레이트(1050)는 도 4c에 관하여 논의한 바와 같은 멤브레인의 내부 영역에 대응하는 제 1 백플레이트 전극 및 멤브레인의 외부 영역에 대응하는 제 2 백플레이트 전극을 포함한다. 제 1 및 제 2 백플레이트 전극들은 서로 절연될 수 있다. 일례에서, 리지 라인들은 전체 제 1 백플레이트(1050)상에서 연장한다. 일 실시예에서, 제 2 백플레이트는 단일 백플레이트 전극이다. 다르게는, 제 2 백플레이트 전극은 복수의 제2 백플레이트 전극들을 포함한다. 제 2 백플레이트 전극은 제 1 백플레이트 전극들과 유사한 리지 라인 구성 또는 상이한 파형 구성을 포함할 수 있다.
도 10c는 2개의 백플레이트들(1050, 1070)을 갖는 실시예의 단면도를 도시한다. 멤브레인(1030)은 제 1 백플레이트(1050)와 제 2 백플레이트(1070) 사이에 배열된다. 제 2 백플레이트(1070)는 멤브레인(1030)으로부터 제 3 스페이서(1060) 만큼 이격된다. 2개의 백플레이트들(1050, 1070) 각각은 리지 라인들 또는 파형 라인들(1055, 1075)을 포함한다. 리지 라인 또는 파형 라인 구성(1055, 1075)은 제 1 및 제 2 백플레이트들(1050, 1070)에 대해 동일할 수 있다. 다르게는, 제 1 및 제 2 백플레이트들(1050, 1070)에 대한 리지 라인 또는 파형 라인 구성(1055, 1075)은 상이할 수 있다. 예를 들어, 제 1 백플레이트(1050)의 리지 라인 구성(1055)은 허니컴 구성일 수 있고, 제 2 백플레이트(1070)의 리지 라인 또는 파형 라인 구성(1075)은 스타형 구성일 수 있다. 2개의 플레이트들(1050, 1070) 사이에 있는 멤브레인(1030)은 파형 라인이 없다. 도 10d는 멤브레인(1030)이 파형 라인들(1035)을 포함하는 대안의 실시예를 도시한다. 멤브레인(1035)은 외부 영역에서가 아니라 내부 영역에서 파형 라인들(1035)을 포함할 수 있거나 내부 영역 및 외부 영역에서 파형 라인들을 포함할 수 있다. 예를 들어, 멤브레인(1030)은 내부 영역에서 방사상의 파형 라인들(1035) 및 외부 영역에서 환상의 파형 라인들(1035)을 포함할 수 있다.
일 실시예에서, 제 1 백플레이트(1050)는 복수의 제 1 백플레이트 전극들을 포함할 수 있다. 예를 들어, 제 1 백플레이트(1050)는 멤브레인(1030)의 내부 영역에 정렬되는 제 1 백플레이트 전극 및 멤브레인(1030)의 외부 영역에 정렬되는 제 2 백플레이트 전극을 포함한다. 제 1 및 제 2 백플레이트 전극들은 서로 절연될 수 있다. 제 1 백플레이트(1050)의 리지 라인들 또는 파형 라인들은 전체 백플레이트(1050)상에서 연장할 수 있다. 일 실시예에서, 제 2 백플레이트(1070)는 단일 백플레이트 전극이다. 다르게는, 제 2 백플레이트 전극(1070)은 복수의 제2 백플레이트 전극들을 포함한다. 제 2 백플레이트(1070)는 제 1 백플레이트(1050)와 유사한 리지 라인 또는 파형 라인 구성, 또는 상이한 리지 라인 또는 파형 구성을 포함할 수 있다.
도 10e는 멤브레인(1030)상에 배열된 백플레이트(1050)의 단면도를 도시한다. 백플레이트(1050)는 제 2 스페이서(1040) 만큼 멤브레인(1030)으로부터 이격되고, 멤브레인(1030)은 제 1 스페이서(1020) 만큼 기판(1010)으로부터 이격된다. 백플레이트(1050)는 리지 라인들을 포함하고, 멤브레인(1030)은 백플레이트(1050)로부터 떨어져 대면하는 파형 라인들을 포함한다. 다르게는, 멤브레인(1030)의 파형 라인들은 백플레이트(1050)를 향해 대면한다. 멤브레인(1030)은 내부 영역 및 외부 영역에서 파형 라인들을 포함한다. 다르게는, 멤브레인(1030)은 외부 영역에서가 아니라 내부 영역에서만 파형 라인들을 포함한다. 백플레이트(1050)는 본 명세서에서 상술한 바와 같은 임의의 리지 라인 구성을 포함할 수 있다. 예를 들어, 백플레이트(1050)는 스타형 구성을 포함할 수 있다.
도 10f는 백플레이트(1050)가 멤브레인(1030)상에 배열되고 멤브레인(1030)이 어떠한 파형 라인들도 포함하지 않는 실시예의 단면도를 도시한다. 도 10e 및 도 10f에서의 MEMS 디바이스들의 실시예들은 복수의 멤브레인 전극들 및/또는 복수의 백플레이트 전극들을 포함할 수 있다.
도 11a 및 도 11b는 멤브레인(1130)의 다른 실시예를 도시한다. 멤브레인(1130)은 도 11a에서 확인할 수 있는 바와 같이 내부 영역에서 방사상의 파형 라인들(1135)을 포함한다.
이러한 실시예에서, 멤브레인(1130)은 멤브레인(1130)의 외부 영역에서 수평방향 스프링 지지부들(1139)을 포함할 수 있다. 스프링 지지부(1139)는 멤브레인(1130)의 외륜(outer rim)에서 슬롯들 또는 개구들일 수 있다. 개구들 또는 슬롯들(1139)은 원형 라인의 쿼터와 같은 미앤더(meander) 설계 또는 곡선 설계를 포함할 수 있다. 다르게는, 개구들 또는 슬롯들(1139)은 임의의 설계를 포함할 수 있다. 일 실시예에서, 개구들 또는 슬롯들(1139)은 MEMS 디바이스의 전송 특징들의 저주파수 컷오프에 기여하고, 따라서 작아야 한다. 예를 들어, 슬롯들(1139)의 축적 면적은 멤브레인(1130) 면적의 5% 미만이어야 하거나 멤브레인 면적의 2% 미만이어야 한다. 도 11b는 파형 라인(1135) 및 스프링 지지부(1139)를 도시하는 라인 C-C에 따른 멤브레인(1130)의 단면도를 도시한다.
본 발명 및 본 발명의 이점들을 상세히 설명하였지만, 다양한 변경물들, 치환물들 및 변동물들이 첨부한 청구항들에 의해 정의되는 바와 같은 본 발명의 사상 및 범위를 벗어나지 않고 여기에서 이루어질 수 있다는 것을 이해해야 한다.
더욱이, 본 출원의 범위는 본 명세서에 설명한 공정, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정한 실시예들에 제한되는 것으로 의도되지 않는다. 당업자는 본 발명의 개시물로부터, 본 명세서에 설명한 대응하는 실시예들과 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후 개발될 공정들, 머신들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 발명에 따라 활용될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 첨부한 청구항들은 그 범위내에 이러한 공정들, 머신, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.

Claims (25)

  1. 기판과,
    하나 이상의 방사상의 파형 라인(radial corrugation line)을 포함하는 가동(moveable) 전극 - 상기 가동 전극의 내부 영역에 위치하는 상기 방사상의 파형 라인은 상기 가동 전극의 상기 내부 영역을 강화시키도록(stiffen) 구성됨 - 과,
    제 1 카운터 전극을 포함하되,
    상기 가동 전극 및 상기 제 1 카운터 전극은 상기 기판에 기계적으로 연결되고,
    상기 가동 전극은 상기 가동 전극의 외부 영역을 더욱 유연하게(flexible) 하기 위하여 상기 외부 영역에 적어도 하나의 환상의 파형 라인(circumferential corrugation line) 또는 수평방향 스프링 지지부(lateral spring supports)을 포함하는
    반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 가동 전극 및 상기 제 1 카운터 전극 중 적어도 하나는 복수의 전극들을 포함하는
    반도체 디바이스.
  6. 제 1 항에 있어서,
    제 2 카운터 전극을 더 포함하고,
    상기 제 2 카운터 전극은 상기 가동 전극이 상기 제 1 카운터 전극과 상기 제 2 카운터 전극 사이에 위치되도록 배열되는
    반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 카운터 전극은 제 1 파형 라인들을 포함하고,
    상기 제 2 카운터 전극은 제 2 파형 라인들을 포함하는
    반도체 디바이스.
  8. 기판과,
    내부 영역에 방사상의 파형 라인들을 포함하고 외부 영역에 원형의 파형 라인들(circular corrugation lines) 또는 수평방향 스프링 지지부(lateral spring supports)를 포함하는 가동 전극과,
    제 1 리지(ridge)들을 포함하는 제 1 관통 카운터 전극(a first perforated counter eletrode)을 포함하되,
    상기 가동 전극 및 상기 제 1 관통 카운터 전극은 상기 기판에 기계적으로 연결되고,
    상기 방사상의 파형 라인들은 상기 가동 전극의 상기 내부 영역을 강화하도록(stiffen) 구성되며 상기 원형의 파형 라인들 또는 수평방향 스프링 지지부는 상기 가동 전극의 상기 외부 영역을 더욱 유연하게 하는
    마이크로-전자 기계 시스템(MEMS) 구조.
  9. 제 8항에 있어서,
    상기 가동 전극은 상기 기판에 더 근접한 상기 제 1 관통 카운터 전극 아래에 배열되는
    MEMS 구조.
  10. 제 8 항에 있어서,
    상기 제 1 관통 카운터 전극은 상기 기판에 더 근접한 상기 가동 전극 아래에 배열되는
    MEMS 구조.
  11. 제 8 항에 있어서,
    제 2 리지들을 포함하는 제 2 관통 카운터 전극을 더 포함하고,
    상기 가동 전극은 상기 제 1 관통 카운터 전극과 상기 제 2 관통 카운터 전극 사이에 배열되는
    MEMS 구조.
  12. 제 8 항에 있어서,
    상기 제 1 관통 카운터 전극은 제 1 카운터 전극 및 제 2 카운터 전극을 포함하고,
    상기 제 1 카운터 전극은 상기 가동 전극의 상기 내부 영역과 정합하고, 상기 제 2 카운터 전극은 상기 가동 전극의 상기 외부 영역과 정합하는
    MEMS 구조.
  13. 제 12 항에 있어서,
    상기 가동 전극은 제 1 가동 전극 및 제 2 가동 전극을 포함하고,
    상기 내부 영역은 상기 제 1 가동 전극을 포함하고, 상기 외부 영역은 상기 제 2 가동 전극을 포함하는
    MEMS 구조.
  14. 제 8 항에 있어서,
    상기 가동 전극은 반경(radius)을 포함하고,
    상기 내부 영역의 내부 면적이 상기 반경의 80%에 의해 정의되고, 상기 외부 영역의 외부 면적이 상기 반경의 20%에 의해 정의되는
    MEMS 구조.
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