DE4415412C1 - Verfahren zum Herstellen eines MOS-Halbleiterbauelements - Google Patents
Verfahren zum Herstellen eines MOS-HalbleiterbauelementsInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 230000001427 coherent effect Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 2
- 230000000717 retained effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Description
Die Erfindung bezieht sich auf ein Verfahren zum Herstellen
eines durch Feldeffekt steuerbaren Halbleiterbauelements mit
einem aus Silizium bestehenden Halbleiterkörper, mit min
destens einer Vertiefungen enthaltenden Oberfläche.
Ein solches Halbleiterbauelement ist z. B. in dem Artikel von
J. Tihanyi "MOS Power Devices - Trends and Results", Inst.
Phys. Conf. Ser. Nr. 57, 1981, Seite 75 bis 83, Fig. 2d bis
2f beschrieben worden. Die dort beschriebenen Halbleiterbau
elemente haben den Vorteil, daß der Weg der Ladungsträger von
der Sourcezone zur Drainzone relativ kurz ist. Die Vertiefun
gen sind als V- oder U-förmige Gräben ausgebildet. Diese
werden im allgemeinen geätzt und sind daher schwierig und
nicht sicher reproduzierbar herzustellen.
Der Erfindung liegt das Ziel zugrunde, ein besser reprodu
zierbares Verfahren zum Herstellen solcher Halbleiterbauele
mente anzugeben.
Dieses Ziel wird erreicht durch die Schritte:
- a) Erzeugen einer strukturierten Maske auf einer ebenen Oberfläche des Halbleiterkörpers,
- b) Erzeugen eines lokalen Siliziumoxids ausgehend von den Fenstern der Maske,
- c) Entfernen des lokalen Oxids und der Maske, so daß von der ebenen Oberfläche ausgehende Vertiefungen im Halbleiter körper freiliegen,
- d) Auf der die Vertiefungen enthaltenden Seite des Halblei terkörpers werden Emitterzonen, Basiszonen und Kanalberei che erzeugt, derart, daß die Kanalbereiche an die Wände der Vertiefungen angrenzen.
Weiterbildungen der Erfindung sind Gegenstand der Unteran
sprüche.
Die Erfindung wird anhand eines Ausführungsbeispiels in
Verbindung mit den Fig. 1 bis 8 näher erläutert. Es zeigt
Fig. 1 bis 7 aufeinanderfolgende Verfahrensschritte der
Erfindung und
Fig. 8 den Schnitt durch einen nach dem erfindungs
gemäßen Verfahren hergestellten Halbleiter
körper.
In Fig. 1 ist ein aus Silizium bestehender Halbleiterkörper
mit 1 bezeichnet. Er trägt auf der Oberseite eine struktu
rierte Maske 3, die z. B. aus Siliziumnitrid Si₃N₄ besteht.
Im allgemeinen liegt zwischen der Oberfläche des Halbleiter
körpers 1 und der Maske 3 noch eine aus einem Siliziumoxid
bestehende Schicht 2. Ein Fenster der strukturierten Maske
ist mit 4 bezeichnet.
In den Fenstern 4 der Maske 3 wird nun ein lokales Oxid
erzeugt. Die Erzeugung eines solchen lokalen Oxids ist aus
der Technik der integrierten Schaltkreise geläufig und wird
daher nicht genauer beschrieben. Das lokale Oxid dient dort
zur gegenseitigen elektrischen Isolation von einzelnen Funk
tionsbereichen.
Ausgehend vom Fenster 4 wächst eine lokale Oxidschicht 5
sowohl in die Tiefe des Halbleiterkörpers als auch über die
ursprüngliche Oberfläche des Halbleiterkörpers hinaus. Die
Oxidschicht 5 unterwandert dabei die Maske 3 (Fig. 2). Beim
Aufwachsen des lokalen Oxids 5 wird Silizium des Halbleiter
körpers verbraucht, wobei das Oxid üblicherweise unter einem
Winkel zwischen 45 und 60° zur Oberfläche des Halbleiter
körpers in den Halbleiterkörper vordringt. Die Grenze zwi
schen dem lokalen Oxid 5 und dem Halbleiterkörper 1 ist mit 7
bezeichnet. Entsprechend wächst das lokale Oxid 5 unter einem
Winkel zwischen 45 und 60° über die Oberfläche des Halblei
terkörpers hinaus. Dabei wölbt sich im allgemeinen die Maske
am Fensterrand entsprechend dem Wachstum des Oxids auf.
Als nächster Schritt (nicht dargestellt) wird das lokale Oxid
und die Maske durch Ätzen - vorzugsweise vollständig - ent
fernt. Es entsteht somit ein Silizium-Halbleiterkörper,
dessen Oberfläche mit Vertiefungen 8 versehen ist. Diese
Vertiefungen verjüngen sich von oben nach unten; ihre Wände
sind mit 10 und ihr Boden ist mit 9 bezeichnet (Fig. 3). Nun
wird die gesamte strukturierte Oberfläche des Halbleiterkör
pers mit einer Gateoxidschicht 11 bedeckt. Auf dieser Ga
teoxidschicht wird eine Schicht 12 aus Polysilizium abge
schieden.
Als nächster markanter Schritt (Fig. 4) werden auf der
Oberfläche des Halbleiterkörpers 1 außerhalb der Vertiefungen
in der Polysiliziumschicht 12 Fenster 14 geöffnet. An
schließend wird durch die Fenster 14 ein Akzeptormaterial wie
z. B. Bor (B) in den Halbleiterkörper implantiert.
Als nächstes (Fig. 5) wird das Bor soweit eindiffundiert,
daß der PN-Übergang oberhalb des Bodens 9 der Vertiefung 8
liegt. Daraufhin wird ein Donatormaterial wie z. B. Arsen
(As) durch die gleichen Fenster 14 in den Halbleiterkörper
implantiert. Die verbliebene Polysiliziumschicht 12 wirkt
hierbei wie bei der Bor-Implantation als Maske.
Als nächster Schritt wird nochmals durch die Fenster 14 Bor B
in hoher Dosis implantiert (Fig. 6).
Nach Eintreiben (Diffusion) der zweiten Bor-Implantation und
der Arsen-Implantation entstehen im Halbleiterkörper stark
dotierte Sourcezonen 20 und stark p-dotierte Kontaktzonen 21
(Fig. 7). Um zu verhindern, daß die Kontaktzonen 21 unter
die Polysiliziumschicht vordringen, können die die Fenster 14
begrenzenden Kanten 17 vor der zweiten Borimplantation mit
einem Spacer 18 versehen werden. Die Herstellung solcher
Spacer ist für sich bekannt und wird daher hier nicht beson
ders beschrieben. Anschließend an die Implantationen und das
Ausheilen bzw. die Diffusion wird die Oberfläche des Halblei
terkörpers mit einem Isolationsoxid 23 versehen.
Im Isolationsoxid 23 werden nun Fenster 24 geöffnet (Fig.
8), die so bemessen sind, daß ein Teil der Sourcezone 20 und
die Kontaktzone 21 an der Oberfläche freiliegt. Daraufhin
wird auf die Oberfläche eine Metallschicht 26 aufgebracht,
die als Source-Elektrode (bei MOSFET) oder als Emitter-Elek
trode (beim IGBT) wirkt. An die andere Oberfläche des Halb
leiterkörpers grenzt eine Zone 25 an, die beim IGBT p-dotiert
ist, beim MOSFET dagegen stark n-dotiert.
Der Kanalbereich des Halbleiterbauelementes ist als derjenige
Bereich definiert, in dem sich bei Anlegen einer Spannung an
die Gate-Elektrode 12 eine Inversionsschicht ausbildet.
Dieser Bereich schließt sich an die Wand 10 (Fig. 3) der
Vertiefung an und ist mit 22 bezeichnet. Die Kanallänge ist
dabei definiert durch den Abstand 1 zwischen der Sourcezone
20 und der schwach n-dotierten Zone des Halbleiterkörpers.
Die Kanallänge bestimmt den sogenannten Einschaltwiderstand
des Halbleiterbauelements (Durchlaßwiderstand im eingeschal
teten Zustand) neben demjenigen Widerstandsanteil, der durch
die-schwach n-dotierte Zone vorgegeben ist. Der in den übli
chen MOSFET oder IGBT mit Planarstruktur durch die Tiefe der
Basiszone gegebene Anteil des Bahnwiderstands in der schwach
n-dotierten Zone entfällt hierbei.
Es empfiehlt sich, die Vertiefungen 8 (Fig. 3) als ein
einziges, zusammenhängendes Netz auszubilden, so daß die
Emitterzonen 20 und die Basiszonen 16 sowie die Kontaktzonen
21 inselförmige Bereiche bilden, die von den Kanalbereichen
22 umgeben sind.
Alternativ zum Erzeugen der Zonen 16 durch Implantieren und
Eintreiben könnte der Halbleiterkörper auch eine an die n⁻-
Zone angrenzende p-dotierte Zone von der Fläche der n-Zone
haben. Diese Zone wird dann durch das lokale Oxid struktu
riert.
Claims (7)
1. Verfahren zum Herstellen eines durch Feldeffekt steuerba
ren Halbleiterbauelements mit einem aus Silizium bestehenden
Halbleiterkörper mit mindestens einer Vertiefung enthaltenden
Oberfläche,
gekennzeichnet durch die Schritte:
gekennzeichnet durch die Schritte:
- a) Erzeugen einer strukturierten Maske auf einer ebenen Oberfläche des Halbleiterkörpers (1),
- b) Erzeugen eines lokalen Siliziumoxids (5) ausgehend von den Fenstern der Maske (4),
- c) Entfernen des lokalen Oxids und der Maske, so daß von der ebenen Oberfläche ausgehende Vertiefungen (8) im Halblei terkörper freiliegen,
- d) auf der die Vertiefungen enthaltene Seite des Halblei terkörpers werden Emitterzonen, Basiszonen, und Kanalbe reich erzeugt, derart, daß die Kanalbereiche an die Wände der Vertiefungen angrenzen.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß die Maske
(4) aus Siliziumnitrid (Si₃N₄) erzeugt wird.
3. Verfahren nach Anspruch 2,
dadurch gekennzeichnet, daß vor dem
Erzeugen der Maske (4) auf der Oberfläche eine Siliziumoxid
schicht (2) erzeugt wird.
4. Verfahren nach Anspruch 1,
gekennzeichnet durch die Schritte:
- a) auf der die Vertiefungen enthaltenden Seite des Halblei terkörpers wird ein Gateoxid (11) erzeugt und darauf eine Polysiliziumschicht (12) abgeschieden,
- b) die Polysiliziumschicht wird derart strukturiert, daß sie in den Vertiefungen erhalten bleibt und zwischen den Ver tiefungen Fenster (14) geöffnet werden,
- c) durch die Fenster werden Dotierstoffe für die Emitterzo nen, Basiszonen und Kontaktzonen implantiert,
- d) die Dotierstoffe werden in eine definierte Tiefe einge trieben.
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet, daß vor dem
Implantieren an den Kanten (17) der Fenster (14) in der
Polysiliziumschicht Spacer (18) erzeugt werden.
6. Verfahren nach einem der Ansprüche 1 bis 3 und 5,
dadurch gekennzeichnet, daß der
Halbleiterkörper eine Innenzone vom ersten Leitungstyp und
eine an die ebene Oberfläche des Halbleiterkörpers angren
zende Zone vom zweiten Leitungstyp mit höherer Dotierung als
die Innenzone hat und daß das Oxid so lange erzeugt wird, bis
die Böden der Vertiefungen in der Innenzone liegen.
7. Verfahren nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß das Oxid
derart gebildet wird, daß die Vertiefungen ein einziges,
zusammenhängendes Netz bilden und die Emitterzonen, die
Kontaktzonen und die Basiszonen inselförmige Bereiche bilden,
die von den Kanalbereichen umgeben sind.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4415412A DE4415412C1 (de) | 1994-05-02 | 1994-05-02 | Verfahren zum Herstellen eines MOS-Halbleiterbauelements |
JP7131098A JPH07307466A (ja) | 1994-05-02 | 1995-05-01 | Mos半導体デバイスの製造方法 |
KR1019950010709A KR100251577B1 (ko) | 1994-05-02 | 1995-05-02 | 모스반도체소자의제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4415412A DE4415412C1 (de) | 1994-05-02 | 1994-05-02 | Verfahren zum Herstellen eines MOS-Halbleiterbauelements |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4415412C1 true DE4415412C1 (de) | 1995-06-01 |
Family
ID=6517067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4415412A Expired - Lifetime DE4415412C1 (de) | 1994-05-02 | 1994-05-02 | Verfahren zum Herstellen eines MOS-Halbleiterbauelements |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH07307466A (de) |
KR (1) | KR100251577B1 (de) |
DE (1) | DE4415412C1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1009022A1 (de) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | Verfahren zur Herstellung von einem Leistungs-MOS Bauelement mit hoher Integrationsdichte |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8975107B2 (en) | 2011-06-16 | 2015-03-10 | Infineon Techologies Ag | Method of manufacturing a semiconductor device comprising a membrane over a substrate by forming a plurality of features using local oxidation regions |
KR102353575B1 (ko) | 2021-08-25 | 2022-01-21 | 주식회사 피앤드에이 | 보온 기능을 갖는 음식 배달가방 |
-
1994
- 1994-05-02 DE DE4415412A patent/DE4415412C1/de not_active Expired - Lifetime
-
1995
- 1995-05-01 JP JP7131098A patent/JPH07307466A/ja active Pending
- 1995-05-02 KR KR1019950010709A patent/KR100251577B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
Inst.Phys.Conf.Ser. Nr. 57, 1981, pp 75-83 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1009022A1 (de) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | Verfahren zur Herstellung von einem Leistungs-MOS Bauelement mit hoher Integrationsdichte |
US6541318B2 (en) | 1998-12-09 | 2003-04-01 | Stmicroelectronics, S.R.L. | Manufacturing process of a high integration density power MOS device |
Also Published As
Publication number | Publication date |
---|---|
JPH07307466A (ja) | 1995-11-21 |
KR100251577B1 (ko) | 2000-04-15 |
KR950034625A (ko) | 1995-12-28 |
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8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
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