KR20120125265A - 위상 변화 메모리 어레이를 위한 방법 - Google Patents

위상 변화 메모리 어레이를 위한 방법 Download PDF

Info

Publication number
KR20120125265A
KR20120125265A KR1020127019823A KR20127019823A KR20120125265A KR 20120125265 A KR20120125265 A KR 20120125265A KR 1020127019823 A KR1020127019823 A KR 1020127019823A KR 20127019823 A KR20127019823 A KR 20127019823A KR 20120125265 A KR20120125265 A KR 20120125265A
Authority
KR
South Korea
Prior art keywords
phase change
change memory
memory array
pattern
executing
Prior art date
Application number
KR1020127019823A
Other languages
English (en)
Other versions
KR101546890B1 (ko
Inventor
페르디난도 베데쉬
클라우디오 레스타
마르코 페라로
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20120125265A publication Critical patent/KR20120125265A/ko
Application granted granted Critical
Publication of KR101546890B1 publication Critical patent/KR101546890B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0643—Management of files
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Security & Cryptography (AREA)
  • Storage Device Security (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

위상 변화 메모리 어레이를 동작시키는 방법이 기술된다. 본 방법은 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계 및 상기 위상 변화 메모리 어레이에 상기 패턴을 기록하기 위해 상기 위상 변화 메모리 어레이에 2개 이상의 리셋 시퀀스를 상기 패턴에 따라 실행하는 단계를 포함한다. 다른 방법은 위상 변화 메모리 어레이에 세트 시퀀스를 실행하는 단계 및 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 위상 변화 메모리 어레이에 적절한 판독을 수행하는 단계를 포함한다.

Description

위상 변화 메모리 어레이를 위한 방법{METHODS FOR A PHASE-CHANGE MEMORY ARRAY}
본 발명의 실시예는 위상 변화 메모리 셀 분야에 관한 것이며, 보다 상세하게는 위상 변화 메모리 어레이를 동작시키는 방법에 관한 것이다.
임베디드 SRAM 및 DRAM은 비휘발성 및 소프트 에러 율을 가지는 문제를 가지고 있는 반면, 임베디드 FLASH 메모리는 제조 동안 추가적인 마스킹 층 또는 처리 단계를 요구하고, 프로그래밍하는데 고전압을 요구하고, 내구성과 신뢰성을 가지는 문제를 요구한다. 위상 변화 메모리(PCM: phase-change memory)는 전술된 파라미터의 위험성을 해결하고, 바람직한 기록 속도, 작은 셀 사이즈, 더 작은 회로 및 상보적인 금속 산화물 반도체(CMOS) 공정과의 제조 호환성을 나타낸다. 그러나, 추가적인 개선이 PCM 기술의 발전에 요구된다.
도 1은 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도;
도 2는 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도;
도 3은 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도;
도 4는 본 발명의 일 실시예에 따라 시간의 함수로서 논리 "1"에 대한 프로그램 펄스 진폭 및 시간의 함수로서 논리 "0"에 대한 프로그램 펄스 진폭을 나타내는 그래프;
도 5는 본 발명의 일 실시예에 따라 시간의 함수로서 논리 "1"에 대한 셀 전류 및 시간의 함수로서 논리 "0"에 대한 셀 전류를 나타내는 그래프;
도 6은 본 발명의 일 실시예에 따라 위상 변화 메모리 셀의 어레이를 도시하는 도면;
도 7은 본 발명의 일 실시예에 따라 위상 변화 메모리 셀의 어레이를 포함하는 무선 아키텍처의 개략도;
도 8은 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이에 기초하여 비휘발성 메모리를 암호화하거나 복호화하거나 암호화 및 복호화하도록 구성된 컴퓨터 시스템의 일례의 블록도;
도 9는 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이에 기초하여 비휘발성 메모리를 암호화하거나 복호화하거나 암호화 및 복호화하도록 구성된 메모리 아키텍처의 일례의 블록도.
위상 변화 메모리 어레이를 동작시키는 방법이 본 명세서에 기술된다. 이하의 설명에서, 본 발명의 실시예의 충분한 이해를 제공하기 위하여 특정 암호화 및 복호화 접근법과 같은 다수의 특정 상세가 개시된다. 이 기술 분야에 통상의 지식을 가진 자에게는 본 발명의 실시예들이 이들 특정 상세 없이 실시될 수 있다는 것이 명백할 것이다. 다른 경우에, 물질 처리 동작과 같은 잘 알려진 처리 동작들이 본 발명의 실시예를 불필요하게 불명료하게 하지 않게 하기 위하여 상세히 기술되지 않는다. 나아가, 도면에 도시된 여러 실시예는 단지 예시를 위한 것이며 반드시 축척에 맞게 도시된 것은 아니라는 것이 이해되어야 할 것이다.
본 명세서에 개시된 것은 위상 변화 메모리 어레이를 동작시키는 방법이다. 일 실시예에서, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계를 포함한다. 이 패턴에 따라, 2개 이상의 적절한 리셋 시퀀스가 위상 변화 메모리 어레이에 패턴을 기록하기 위해 위상 변화 메모리 어레이에 대해 실행된다. 일 실시예에서, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계를 포함한다. 위상 변화 메모리 어레이를 적절히 판독하는 동작이 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 수행된다. 일 실시예에서, 위상 변화 메모리 어레이를 동작시키는 방법이 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계를 포함한다. 이 패턴에 따라, 2개 이상의 적절한 리셋 시퀀스가 위상 변화 메모리 어레이에 패턴을 기록하기 위해 위상 변화 메모리 어레이에 대해 실행된다. 세트 시퀀스는 위상 변화 메모리 어레이에 대해 실행된다. 위상 변화 메모리 어레이를 적절히 판독하는 동작이 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 실행된다.
본 발명의 실시예에 따라, 위상 변화 메모리(PCM) 디바이스에 대한 리셋 동작 및 세트 동작에 기초한 암호화 방법이 기술된다. 이러한 방법은 상이한 세트 상태(예를 들어, 정보를 복구하기 위해)에 대해 적절한 시작 조건을 한정하기 위하여 리셋(예를 들어, 하드 펄스 또는 소프트 펄스로 정보를 은닉하기 위해)을 미분하는 능력에 기초할 수 있다. 일 실시예에서, PCM 셀은 소정의 세트 펄스가 고정된다면 상이한 펄스 진폭으로 리셋되어 더 간단하거나 더 어려운 세트 능력을 제공한다. 논리 값은 소정의 리셋 진폭과 연관될 수 있다. 하나의 세트가 전달되면, 이 논리 값은 스위칭되거나 스위칭되지 않을 수 있다. 일 실시예에서, 이러한 접근법은 "은닉된(hiden)" 정보를 야기한다. "거짓(fake)" 리셋, 예를 들어, 모두 제로(0)인 기록 명령이 메모리에 은닉될 소정의 패턴을 송신한 후에 사용될 수 있다. 예를 들어, 모두 제로(0)인 패턴으로부터 시작하여, 세트 펄스 후에, 초기에 0으로 판독된 비트들 중 일부는 1로 플립(flip)되는 반면, 다른 것들은 그렇지 않아서, 실제 데이터 패턴을 드러낸다{예를 들어, (b7,..b0)=00000000 → 10011011}. 이 예에서, 비트6, 비트5, 비트2는 비트7, 4, 3, 1, 0보다 더 어려운 리셋을 보였다. 이 경우에 10011011은 은닉되어야 하는 메모리로 송신된 패턴이다. 이후 모두 제로(0)인 기록 명령은 메모리로 송신될 수 있거나 또는 패턴을 은닉하라는 요청의 결과 추가적인 명령 없이 내부 상태 기계에 의해 종국적으로 실행될 수 있다. 이 접근법은 은닉되는 패턴의 비트들의 논리 상태에 따라 적절한 크기의 리셋 시퀀스를 이 시퀀스의 완성 후에 00000000과 같은 은닉된 패턴으로 제공한다.
암호화는 스마트카드 칩에서와 같이 많은 다른 애플리케이션에서 점점 더 관련성이 증가하고 있다. 본 발명의 일 실시예에 따라, 특히 PCM 기술과 상보적인 금속 산화물 반도체(CMOS) 매립 공정과의 호환성에 대하여, PCM은 이 시스템에서 FLASH 또는 EEPROM 칩을 대체할 수 있는 매우 유력한 후보이며 이에 비용 효과적인 해법을 제공한다. 일 실시예에서, 암호화 방법은 아래에 상세히 설명되는 바와 같이 PCM 디바이스에 대한 리셋 동작과 세트 동작에 기초한다. PCM 셀은 소정의 세트 펄스가 고정된다면 상이한 펄스 진폭으로 리셋될 수 있으며 더 간단하거나 더 어려운 세트 능력을 초래한다. 이 능력은 리셋 펄싱 후에 얻어지는 비정질 물질의 볼륨에 관련될 수 있다. 예를 들어, 일 실시예에서, 리셋 진폭이 더 크면 클수록, 비정질 물질의 볼륨이 더 커지며, 그리하여 결정화가 더 어렵게 된다. 이러한 물리적 특성에 따라, 논리 값이 소정의 리셋 진폭과 연관될 수 있다. 하나의 세트가 전달되면, 이 논리 값은 논리 1로 스위칭되거나 또는 완전히 스위칭되지 않을 수 있으며, 예를 들어, 은닉된 정보가 생성된다.
본 발명의 일 실시예에 따라, 암호화 방법은 상이한 세트 상태(예를 들어, 정보를 복구하기 위해) 그리고 궁극적으로 상이한 데이터 판독을 초래하는 적절한 시작 조건을 한정하기 위하여 리셋(예를 들어, 정보를 은닉하기 위해)을 미분하는 능력에 기초한다. 이 패턴은 예를 들어 복호 후에 논리 0이 하드 리셋으로 얻어지는 반면 복호 후 논리 1이 소프트 리셋으로부터 초래되는 리셋 동작에 의해 은닉될 수 있다. 일 실시예에서, 복호 전 패턴은 모두 제로(0)인 패턴과 같이 보인다. 모두 제로(0)인 패턴으로부터 시작하여, 세트 펄스 후에 초기에 0으로 판독된 비트들 중에서 일부는 1로 플립하며, 일부 다른 것들은 그렇지 않아서 실제 데이터 패턴을 드러낸다. 패턴의 어드레스는 최종 소비자에 의해 또는 제조사에 의해 또는 이들 둘 모두에 의해 1번 프로그래밍 가능한 메모리 내에 고정될 수 있다. 일 실시예에서, 추가적인 데이터 보호 레벨이 패스워드가 어떻게든 해독되고 어레이 컨텐츠가 바람직하지 않게 판독된 경우에 제공된다. 특정 실시예에서, "거짓" 세트, 예를 들어, "모두 1" 기록 명령이 발행되지 않는다면, 실제 컨텐츠는 패턴 내에 은닉되어 유지된다. 한편, 이 접근법은 디지털 패스워드 없이 워드를 "소거"하여 실제 패턴이 보이게 하는 방법을 제공할 수 있다.
위상 변화 메모리 어레이가 암호화될 수 있다. 예를 들어, 도 1은 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도(100)를 도시한다.
흐름도(100)의 동작(104)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계를 포함한다.
흐름도(100)의 동작(106)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 패턴을 기록하기 위해 위상 변화 메모리 어레이에 2개 이상의 적절한 리셋 시퀀스를 패턴에 따라 실행하는 단계를 더 포함한다. 본 발명의 일 실시예에 따라, 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 제1 진폭을 가지고, 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 상기 제1 진폭과는 다른 제2 진폭을 가지고 있다. 일 실시예에서, 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 논리 "0"을 기록하기 위한 것이고, 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 논리 "1"을 기록하기 위한 것이다. 특정 실시예에서, 위상 변화 메모리 어레이에 패턴을 기록하는 것은 내부 상태 기계에 의해 수행된다. 일 실시예에서, 동작(104, 106)을 포함하는 방법은 위상 변화 메모리 어레이를 암호화하기 위한 것이다.
흐름도(100)의 동작(102)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 선택적으로 일 실시예에서 적절한 기록 패스워드를 발행하는 단계를 더 포함하고, 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계는 적절한 기록 패스워드를 제공하는 것을 포함한다. 특정 실시예에서, 적절한 기록 패스워드는 소비자 요청시에 제조사에 의해 저장된 예를 들어 패스워드와 같은 1번 프로그래밍가능한 메모리에 저장된 정보와 비교된다. 일 실시예에서, 잘못된 패스워드나 시퀀스는 예를 들어, 세트 스위프(set sweep) 또는 스테어 케이스 다운(stair case down)을 포함하나 이로 제한되지 않는 매우 긴 세트 펄스를 선택하는 것에 의해 패턴의 "실제" 소거를 생성한다.
위상 변화 메모리 어레이는 복호될 수 있다. 예를 들어, 도 2는 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도(200)를 도시한다.
흐름도(200)의 동작(204)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계를 포함한다.
흐름도(200)의 동작(206)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 위상 변화 메모리 어레이의 적절한 판독을 수행하는 단계를 더 포함한다. 본 발명의 일 실시예에 따라, 위상 변화 메모리 어레이에 세트 시퀀스를 실행하는 단계는 위상 변화 메모리 어레이에 대해 모두 제로(0)인 패턴 타깃으로 세트 시퀀스를 실행하는 것을 포함하며, 이 패턴은 모두 제로(0)인 것은 아닌 패턴(non-all-zero pattern)이다. 일 실시예에서, 위상 변화 메모리 어레이에 세트 시퀀스를 실행하는 단계는 위상 변화 메모리 어레이에 대해 제1 패턴 타깃으로 세트 시퀀스를 실행하는 단계를 포함하며, 이 패턴은 제1 패턴과는 다른 제2 패턴이다. 일 실시예에서, 본 방법은 패턴을 얻기 위한 마진을 유지하기 위해 내부 판독 기준을 조절하는 단계를 포함한다. 특정 실시예에서, 내부 판독 기준 전류는 약간 증가된다. 일 실시예에서, 동작(204, 206)을 포함하는 본 방법은 위상 변화 메모리 어레이를 복호하기 위한 것이다. 일 실시예에서, "패턴 타깃"은 시퀀스의 발행 전에 종국적으로 판독될 수 있는 위치에 저장된 패턴이며, 이는 종국적으로 판독된다면 시퀀스 후에 "패턴"으로 된다.
흐름도(200)의 동작(202)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 선택적으로 일 실시예에서, 적절한 판독 패스워드를 발행하는 단계를 더 포함하며, 여기서 적절한 판독을 수행하는 단계는 적절한 실제 패스워드를 제공하는 것을 포함한다. 특정 실시예에서, 적절한 판독 패스워드는 1번 프로그래밍 가능한 메모리에 저장된 정보와 비교된다. 일 실시예에서, 잘못된 패스워드 또는 시퀀스는 예를 들어 세트 스위프 또는 스테어 케이스 다운을 포함하나 이로 제한되지 않는 매우 긴 세트 펄스를 선택하는 것에 의해 패턴의 "실제" 소거를 생성한다. 다른 선택적인 실시예에서, 본 방법은 적절한 판독을 수행한 후에 위상 변화 메모리 어레이에 패턴을 재은닉하기 위해 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계를 더 포함한다.
위상 변화 메모리 어레이는 암호화된 후 복호될 수 있다. 예를 들어, 도 3은 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이를 동작시키는 방법의 동작을 나타내는 흐름도(300)를 도시한다.
흐름도(300)의 동작(304)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계를 포함한다.
흐름도(300)의 동작(306)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 패턴에 따라 위상 변화 메모리 어레이에 패턴을 기록하기 위해 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계를 더 포함한다. 본 발명의 일 실시예에 따라, 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 제1 진폭을 가지고, 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 제1 진폭과는 다른 제2 진폭을 가지고 있다. 일 실시예에서, 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 논리 "0"을 기록하기 위한 것이고, 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 논리 "1"을 기록하기 위한 것이다. 특정 실시예에서, 위상 변화 메모리 어레이에 패턴을 기록하는 것은 내부 상태 기계에 의해 수행된다.
흐름도(300)의 동작(310)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계를 더 포함한다.
흐름도(300)의 동작(312)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 위상 변화 메모리 어레이의 적절한 판독을 수행하는 단계를 더 포함한다. 본 발명의 일 실시예에 따라, 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계는 위상 변화 메모리 어레이에 대해 모두 제로(0)인 패턴 타깃으로 세트 시퀀스를 실행하는 것을 포함하며, 이 패턴은 모두 제로(0)인 것은 아닌 패턴(non-all-zero pattern)이다. 일 실시예에서, 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계는 위상 변화 메모리 어레이에 대해 제1 패턴 타깃으로 세트 시퀀스를 실행하는 것을 포함하며, 이 패턴은 제1 패턴과는 다른 제2 패턴이다. 일 실시예에서, 본 방법은 패턴을 얻기 위한 마진을 유지하기 위해 내부 판독 기준을 조절하는 단계를 포함한다. 특정 실시예에서, 내부 판독 기준 전류는 약간 증가된다.
흐름도(300)의 동작(302)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 선택적으로 일 실시예에서 적절한 기록 패스워드를 발행하는 단계를 더 포함하며, 상기 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계는 적절한 기록 패스워드를 제공하는 것을 포함한다. 특정 실시예에서, 적절한 기록 패스워드는 소비자 요청시에 제조사에 의해 저장된 예를 들어 패스워드와 같은 1번 프로그램 가능한 메모리에 저장된 정보와 비교된다. 나아가, 흐름도(300)의 동작(308)을 참조하면, 위상 변화 메모리 어레이를 동작시키는 방법은 선택적으로 일 실시예에서 적절한 판독 패스워드를 발행하는 단계를 더 포함하며, 여기서 적절한 판독을 수행하는 단계는 적절한 판독 패스워드를 제공하는 것을 포함한다. 특정 실시예에서, 적절한 판독 패스워드는 1번 프로그래밍 가능한 메모리에 저장된 정보와 비교된다. 일 실시예에서, 잘못된 패스워드(적절한 판독 패스워드, 적절한 기록 패스워드, 또는 이들 둘 모두) 또는 시퀀스는 세트 스위프 또는 스테어 케이스 다운을 포함하나 이로 제한되지 않는 매우 긴 세트 펄스를 선택하는 것에 의해 패턴의 "실제" 소거를 생성한다. 다른 선택적인 실시예에서, 본 방법은 적절한 판독을 수행한 후에 위상 변화 메모리 어레이에 패턴을 재은닉하기 위해 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계를 더 포함한다.
일 실시예에서, 패턴은 민감한 정보(그 특성이 무엇이든지)를 포함하는 실제 정보 비트에 의하여 그리고 반드시 문제되는 것은 아닌 실제 그리고 프로그램 동작과 상태를 가지는 거짓 비트에 의하여 구성된다. 정보 비트와 거짓 비트는 동일한 논리 니블(nibble), 바이트, 워드, 더블 워드, 긴 워드 또는 시스템 동작 동안 조작되는 비트들 중 최소 또는 최대 논리 패킷들 중 임의의 것 내부에 병합된다. 이 실시예에서, 리셋 시퀀스와 세트 시퀀스는 거짓 비트가 랜덤한 패턴이나 일부 소정의 패턴으로 프로그래밍되는 동안 정보 비트에만 실행될 수 있다. 이 경우에, 거짓 비트의 위치(또는 정보 비트의 위치에 상보적인)는 적절한 명령 및 패스워드의 발행시 시스템 프로세서에 의해서뿐만 아니라 시스템에 의해 메모리에 발행된 적절한 명령에 응답하여 시퀀싱을 수행하는 기계에 의하여 판독될 수 있는 비휘발성 레지스터(예를 들어, 1회 프로그래밍가능한 비휘발성 레지스터)에 기록된다. 복호 전에 예상되는 타깃 패턴은 모두 제로(0)가 아닐 수 있다. 또한 기록될 타깃 패턴은 일부 실제 것과 제로(0) 및 일부 거짓 것 및 제로를 포함할 수 있다. 내부 상태 기계는 구성 비트에 따라 정보 비트를 선택하고, 호스트에 의해 요청된 특정 동작에 따라 본 명세서에 기술된 리셋 시퀀스 또는 세트 시퀀스와 같은 적절한 리셋 시퀀스 또는 세트 시퀀스로 펄싱될 수 있다. 한편, 거짓 비트는 종래의 프로그램 기술로 랜덤하게 처리될 수 있다.
도 4는 본 발명의 일 실시예에 따라 시간의 함수로서 논리 "1"에 대한 프로그램 펄스 진폭 및 시간의 함수로서 논리 "0"에 대한 프로그램 펄스 진폭의 그래프(400)를 포함한다.
도 4를 참조하면, 좌측에 있는 그래프는 시간의 함수로서 논리 "1"에 대한 프로그램 펄스 진폭을 나타낸다. 소프트 리셋(Ireset 소프트)은 덜 저항성인 위상 변화 메모리 셀과 순응하여 수행된다. 우측에 있는 그래프는 시간의 함수로서 논리 "0"에 대한 프로그램 펄스 진폭을 나타낸다. 하드 리셋(Ireset hard)은 보다 저항성이 있는 위상 변화 메모리 셀과 순응하여 수행된다.
도 5는 본 발명의 일 실시예에 따라 시간의 함수로서 논리 "1"에 대한 셀 전류, 및 시간의 함수로서 논리 "0"에 대한 셀 전류의 그래프(500)를 포함한다.
도 5를 참조하면, 좌측에 있는 그래프는 시간의 함수로서 논리 "1"에 대한 셀 전류를 나타낸다. 상대적으로 높은 전류 판독(Iread)은 세트 전류(Iset)에 대해 소정의 판독 바이어스 조건 하에서 싱크된다(sunk). 우측에 있는 그래프는 시간의 함수로서 논리 "0"에 대한 셀 전류를 나타낸다. 상대적으로 낮은 전류 판독(Iread)은 세트 전류(Iset)에 대해 소정의 판독 바이어스 조건 하에서 싱크된다. Iset은 덜 저항성인 위상 변화 메모리 셀을 설정하기에는 충분하지만 더 저항성이 있는 위상 변화 메모리 셀을 설정하기에는 충분치 않도록 선택된다.
본 발명의 일 측면에서, 위상 변화 메모리 셀 어레이는 선택기 디바이스와 조합하여 저장 물질로 구성된 메모리 셀을 포함한다. 예를 들어, 도 6은 본 발명의 일 실시예에 따라 위상 변화 메모리 셀(604)의 어레이(610)를 도시한다. 일 실시예에서, 어레이(610)는 칼코게나이드(chalcogenides) 또는 칼코겐 물질(chalcogenic material)이라고 지칭되는 Te 또는 Se와 같은 주기율표의 Ⅵ족의 원소의 합금으로 구성된 위상 변환 메모리 셀을 포함한다. 칼코게나이드는 전력이 비휘발성 메모리로부터 제거된 후에도 데이터를 유지하고 안정적으로 존재하는데 위상 변화 메모리 셀에 유리하게 사용될 수 있다. 예를 들어, Ge2Sb2Te5와 같은 위상 변화 물질을 취하면, 2개 이상의 위상이 메모리 저장에 유리한 구별되는 전기적 특성을 가지게 나타난다. 어레이(610)는 선택기 디바이스와 메모리 요소를 각각 가지는 위상 변화 메모리 셀을 포함한다. 어레이가 바이폴러 선택기 디바이스를 가지게 예시되어 있으나, 대안적인 실시예에서 예를 들어, 열, 광, 전압 전위 또는 전기 전류와 같은 에너지의 인가를 통해 칼코게나이드 물질의 전기적 특성(예를 들어, 저항, 커패시턴스 등)을 식별하고 선택적으로 변화시키는데 CMOS 선택기 디바이스 또는 다이오드를 사용할 수 있다는 것이 주목되어야 한다. 칼코게나이드 물질은 비정질 상태 및 결정질 상태 사이 중간에 상이한 상태 사이에 전기적으로 스위칭되어 다중 레벨의 저장 성능을 생성할 수 있다. 메모리 물질의 상태나 위상을 변경하기 위해, 이 실시예는 메모리 셀에 인가될 수 있는 메모리 선택 디바이스의 임계 전압보다 더 큰 프로그래밍 전압 전위를 도시한다. 전기 전류는 메모리 물질을 통해 흐르며, 전기 특성을 변화시키고 메모리 물질의 메모리 상태나 위상을 변경시키는 열을 발생시킨다.
예를 들어, 기록 동작시 위상 변화 물질을 약 900℃ 온도로 가열하는 것은 위상 변화 물질을 용융 온도(TM) 이상으로 놓는다. 이때, 신속히 냉각하면 저장된 데이터가 "0" 값을 가질 수 있는 리셋 상태라고 언급되는 비정질 상태에 위상 변화 물질이 놓인다. 일례로서 Ge2Sb2Te5를 취하면, 용융 온도(Tm)를 달성하는 것과 비정질 위상을 달성하기 위해 국부 가열한 후에 급냉하는 것 사이의 시간은 50나노초 미만일 수 있다. 한편, 리셋으로부터 세트로 메모리 셀을 프로그래밍하기 위해 국부적 온도가 완전한 결정화를 가능하게 하기 위해 (Ge2Sb2Te5에 대해) 50나노초보다 긴 시간 동안 결정화 온도(Tx)보다 더 높이 상승된다. 결정 형태에 있는 위상 변화 물질은 세트 상태라고 지칭되고, 저장된 데이터는 "1" 값을 가질 수 있다. 따라서, 셀은 이 셀을 통해 허용될 수 있는 전류의 진폭과 펄스 폭을 설정하는 것에 의해 프로그래밍될 수 있다. 요약하면, 더 높은 크기의 고속 펄스는 셀을 비정질화하는 반면, 적절한 크기의 더 긴 펄스는 셀을 결정화하게 한다. 판독 동작시에, 비트 라인(BL)과 워드 라인(WL)이 선택되고, 외부 전압 바이어스는 선택된 메모리 셀에 제공된다. 칼코게나이드 메모리 디바이스를 판독하기 위해, 상이한 디바이스 저항으로부터 초래되는 셀 전류와 소정의 기준 전류 사이의 전류 차이가 감지된다. 선택된 메모리 셀에 저장된 데이터가 선택된 메모리 셀의 위상 변화 물질의 저항에 의해 야기된 전류 차이 변화에 기초하여 "1" 또는 "0"인지 여부가 결정된다. 비정질 상태와 결정질 상태로 리셋과 세트를 연관짓는 것은 각각 관습이며 적어도 반대 관습이 사용될 수 있다는 것이 이해될 수 있을 것이다. 또한, 저항(즉, 상태)을 판독하는 다른 방법이 전류를 인가하고 전압을 판독하거나 커패시턴스를 예비 충전하고 이를 셀을 통해 방전하는 것과 같이 구현될 수 있다. 전술된 접근법은 데이터가 판독되는 방식에 반드시 종속하는 것은 아니다.
본 발명의 다른 측면에서, 도 7은 본 발명의 일 실시예에 따라 위상 변화 메모리 셀의 어레이를 포함하는 무선 아키텍처의 개략도를 도시한다. 도 7에 도시된 무선 아키텍처 실시예는 통신 디바이스(710)를 도시한다. 본 발명은 무선 통신 실시예로 제한되는 것은 아니며 다른 비무선 애플리케이션(컴퓨팅, 데이터 저장, 가전, 자동차 등과 같은 것)이 본 발명의 실시예와 연관하여 사용될 수 있다는 것을 주지해야 한다. 이 무선 실시예에서 도시된 바와 같이, 통신 디바이스(710)는 무선 통신이 다른 방송 통신 디바이스와 통신하게 하는 하나 이상의 안테나 구조(714)를 포함한다. 그리하여, 통신 디바이스(710)는 IEEE 802.11 스펙에 기초한 WLAN(Wireless Local Area Network), IEEE 802.16-2005에 기초한 WiMax 및 Mobile WiMax, WCDMA(Wideband Code Division Multiple Access) 및 GSM(Global System for Mobile Communication) 네트워크의 근본적인 기술을 제공하는 예를 들어 Wi-Fi(Wireless Fidelity)와 같은 무선 네트워크에서 동작하는 디바이스 또는 셀룰러 디바이스로서 동작할 수 있으나, 본 발명은 이들 네트워크에서만 동작하는 것으로 제한되는 것은 아니다. 통신 디바이스(710)의 동일한 플랫폼에 공동 위치된 무선 서브시스템은 네트워크에서 다른 디바이스와 RF/위치 공간에서 상이한 주파수 대역에서 통신할 수 있는 능력을 제공한다.
본 발명의 범위는 통신 디바이스(710)에 의해 사용될 수 있는 통신 프로토콜의 유형, 수 또는 주파수로 제한되는 것은 아니라는 것이 이해되어야 한다. 그러나, 예를 들어, 실시예는 변조/복조를 수용하기 위해 안테나 구조(714)를 트랜시버(712)에 연결하는 것을 도시한다. 일반적으로, 아날로그 프론트엔드 트랜시버(712)는 독립적인 무선 주파수(RF) 이산 또는 집적 아날로그 회로일 수 있으며 또는 트랜시버(712)는 하나 이상의 프로세서 코어(716, 718)를 가지는 프로세서에 매립될 수 있다. 다수의 코어는 이 코어에 걸쳐 처리 작업 부하가 공유되게 하고 기저대역 기능과 애플리케이션 기능을 처리할 수 있다. 시스템 메모리(720)에 있는 메모리 저장소와 프로세서 사이에 통신이나 정보를 제공하기 위해 인터페이스가 사용될 수 있다. 본 발명의 범위가 이런 측면으로 제한되는 것은 아니지만, 인터페이스는 프로세서와 시스템 메모리(720) 사이에 핸드쉐이킹을 제공하기 위해 사용되는 제어 신호 라인과 함께 정보를 공유하기 위해 직렬 및/또는 병렬 버스를 포함할 수 있다.
시스템 메모리(720)는 선택적으로 무선 통신 디바이스(710)의 동작 동안 프로세서에 의해 실행되는 명령을 저장하는데 사용될 수 있고, 메시지가 무선 통신 디바이스(710)에 의해 언제 송신될지 또는 실제 데이터가 언제 송신될 지에 대한 조건과 같은 유저 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 시스템 메모리(720)에 저장된 명령은 무선 통신을 수행하고 통신 디바이스(710)에 보안 기능을 제공하고, 칼렌더링, 이메일, 인터넷 브라우징 등과 같은 유저 기능을 제공하는데 사용될 수 있다. 시스템 메모리(720)는 하나 이상의 상이한 유형의 메모리에 의해 제공될 수 있고 위상 변화 물질을 가지는 휘발성 및 비휘발성 메모리(722)를 포함할 수 있다. 비휘발성 메모리(722)는 위상 변화 메모리(PCM), 위상 변화 랜덤 액세스 메모리(PRAM 또는 PCRAM: Phase-Change Random Access Memory), 오보닉 통합 메모리(OUM: Ovonic Unified Memory) 또는 칼코게나이드 랜덤 액세스 메모리(C-RAM: Chalcogenide Random Access Memory)이라고 언급될 수 있다. 휘발성 및 비휘발성 메모리는 적층 공정에서 조합되어, 프로세서의 상부에 메모리 성분이 놓인 다중 칩 패키지에 배치되거나 또는 개별적으로 패키지된 보드 위 점유면적(footprint)를 감소시킬 수 있다. 이 실시예는 또한 하나 이상의 프로세서 코어들이 비휘발성 메모리(732)에 매립될 수 있는 것을 도시한다.
일 실시예에서, 본 발명은 본 발명의 실시예에 따른 공정을 수행하기 위해 컴퓨터 시스템(또는 다른 전자 디바이스)을 프로그래밍하는데 사용되는 명령을 저장한 기계 판독가능한 매체를 구비하는 컴퓨터 프로그램 제품, 또는 소프트웨어 제품으로 제공된다. 기계 판독가능한 매체는 기계(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하거나 전달하는 임의의 메커니즘을 포함할 수 있다. 예를 들어, 일 실시예에서, 기계 판독가능한(예를 들어, 컴퓨터 판독가능한) 매체는 기계(예를 들어, 컴퓨터) 판독가능한 저장 매체{예를 들어, 판독전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 디바이스 등}, 기계(예를 들어, 컴퓨터) 판독가능한 전달 매체(전기, 광, 음향 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)} 등을 포함한다. 일 실시예에서, "컴퓨터로 구현되는" 이라는 용어의 사용은 본 명세서에서 프로세서로 구현되는 것을 의미한다. 일 실시예에서, 본 명세서에 기술된 방법들 중 하나는 컴퓨터 그 자체를 가지지는 않으나 프로세서를 가지는 셀룰러 폰과 같은 휴대용 디바이스에서 구현된다.
도 8은 기계로 하여금 본 명세서에 기술된 방법들 중 하나 이상의 방법을 수행하게 하는 명령 세트가 실행되는 컴퓨터 시스템(800)의 형태인 기계의 개략도를 도시한다. 예를 들어, 본 발명의 일 실시예에 따라, 도 8은 위상 변화 메모리 어레이를 암호화하거나 복호화하거나 또는 이들 둘 모두를 수행하도록 구성된 컴퓨터 시스템의 일례의 블록도를 도시한다. 대안적인 실시예에서, 기계는 LAN(Local Area Network), 인트라넷, 익스트라넷 또는 인터넷으로 다른 기계와 연결된다(예를 들어, 네트워크로 연결된다). 일 실시예에서, 기계는 클라이언트-서버 네트워크 환경에서 서버나 클라이언트 기계의 능력으로 동작하거나 또는 피어-투-피어(또는 분산된) 네트워크 환경에서 피어 기계로서 동작한다. 일 실시예에서, 기계는, 퍼스널 컴퓨터(PC), 태블릿 PC, 셋탑 박스(STB), 퍼스널 디지털 어시스턴트(PDA), 셀룰러 전화, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 이 기계에 의해 실행되는 동작을 나타내는 명령 세트(순차 또는 그 밖에)를 실행할 수 있는 임의의 기계이다. 나아가, 단일 기계만이 도시되어 있으나, "기계"라는 용어는 또한 본 명세서에 기술된 방법들 중 하나 이상을 수행하기 위해 하나의(또는 복수의) 명령 세트를 개별적으로 또는 공동으로 실행하는 기계(예를 들어, 컴퓨터나 프로세서)의 집합을 포함하는 것으로 해석되어야 한다.
컴퓨터 시스템(800)의 예는 프로세서(802), 메인 메모리(804){예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기 DRAM(SDRAM: synchronous DRAM)이나 램버스 DRAM(RDRAM: Rambus DRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등}, 정적 메모리(806){예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등} 및 버스(830)를 통해 서로 통신하는 2차적 메모리(818)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(802)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 처리 디바이스를 나타낸다. 보다 구체적으로, 일 실시예에서, 프로세서(802)는 복잡한 명령 세트 컴퓨팅(CISC: complex instruction set computing) 마이크로프로세서, 감소된 명령 세트 컴퓨팅(RISC: reduced instruction set computing) 마이크로프로세서, 매우 긴 명령 워드(VLIW: very long instruction word) 마이크로프로세서, 다른 명령 세트를 구현하는 프로세서 또는 명령 세트의 조합을 구현하는 프로세서이다. 일 실시예에서, 프로세서(802)는 애플리케이션 특정 집적 회로(ASIC: application specific integrated circuit), 전계 프로그래밍 가능한 게이트 어레이(FPGA: field programmable gate array), 디지털 신호 프로세서(DSP: digital signal processor), 네트워크 프로세서 등과 같은 하나 이상의 특정 목적의 처리 디바이스이다. 프로세서(802)는 본 명세서에 기술된 동작을 수행하는 처리 논리(526)를 실행한다.
일 실시예에서, 컴퓨터 시스템(800)은 네트워크 인터페이스 디바이스(808)를 더 포함한다. 일 실시예에서, 컴퓨터 시스템(500)은 비디오 디스플레이 유닛(810){예를 들어, 액정 디스플레이(LCD)} 또는 음극선관(CRT)}, 영숫자 입력 디바이스(812)(예를 들어, 키보드), 커서 제어 디바이스(814)(예를 들어, 마우스) 및 신호 생성 디바이스(816)(예를 들어, 스피커)를 더 포함한다.
일 실시예에서, 2차적 메모리(818)는 본 명세서에 기술된 방법이나 기능들 중 하나 이상을 구현하는 하나 이상의 명령 세트{예를 들어, 소프트웨어(822)}들이 저장된 기계로 액세스 가능한 저장 매체(또는 보다 구체적으로 컴퓨터로 판독가능한 저장 매체)(831)를 포함한다. 일 실시예에서, 소프트웨어(822)는 완전히 또는 적어도 부분적으로 컴퓨터 시스템(800)에 의해 실행하는 동안 프로세서(802) 내에 또는 메인 메모리(804) 내에 상주하며, 여기서 상기 메인 메모리(804)와 프로세서(802)는 기계로 판독가능한 저장 매체를 또한 구성한다. 일 실시예에서, 소프트웨어(822)는 네트워크 인터페이스 디바이스(808)를 통해 네트워크(820) 상에서 더 송신되거나 수신된다.
기계로 액세스가능한 저장 매체(831)가 단일 매체인 것으로 일 실시예에서 도시되어 있으나, "기계로 액세스 가능한 저장 매체" 라는 용어는 하나 이상의 명령 세트를 저장하는 단일 매체 또는 복수의 매체(예를 들어, 중앙집중된 또는 분산된 데이터베이스 또는 연관된 캐시와 서버)를 포함하는 것으로 해석되어야 한다. "기계로 판독가능한 저장 매체" 라는 용어는 또한 기계에 의해 실행되는 명령 세트를 저장하거나 인코딩할 수 있고 기계로 하여금 본 발명의 실시예의 방법들 중 하나 이상을 수행할 수 있게 하는 임의의 매체를 포함하는 것으로 해석되어야 한다. "기계로 판독가능한 저장 매체"라는 용어는 고체 상태 메모리, 및 광 및 자기 매체를 포함하나 이로 제한되는 것은 아닌 것으로 해석되어야 한다.
도 9는 본 발명의 일 실시예에 따라 위상 변화 메모리 어레이에 기초하여 비휘발성 메모리를 암호화하거나 복호화하거나 암호화 및 복호화하도록 구성된 메모리 아키텍처의 일례의 블록도를 도시한다.
도 9를 참조하면, 메모리 아키텍처(900)는 명령 인터페이스(904)와 연결된 I/O(902)를 포함한다. 명령 인터페이스(904)는 특별한 정보에 대한 어드레스, 거짓 비트 위치, 판독 패스워드, 기록 패스워드 및 비휘발성 구성 비트를 포함하나 이로 제한되는 것은 아닌 정보를 포함하는 블록(906)에 연결된다. 명령 인터페이스(904)는 세트 및 리셋 시퀀싱을 위해 기록 상태 기계(908)에 더 연결된다. RAM(910)과 ROM(912)은 기록 상태 기계(908)에 연결된다. 기록 상태 기계(908)는 고전압 생성기(HV)(918)에 연결된 세트 및 리셋 펄스 생성기(916)에 연결된다. 기록 상태 기계(908)는 위상 변화 메모리 어레이, X 디코더, Y 디코더, 기록 회로 및 판독 회로를 포함하는 블록(914)에 더 연결된다. 기록 상태 기계(908)는 추가적인 I/O에 더 연결된다. 논리 및 다른 아날로그 회로(920)와 같은 다른 특징들이 메모리 아키텍처(900)에 포함될 수 있다.
따라서, 위상 변화 메모리 어레이를 동작시키는 방법이 개시되었다. 본 발명의 일 실시예에 따라, 위상 변화 메모리 어레이를 동작시키는 방법은 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계를 포함한다. 이 패턴에 따라, 2개 이상의 적절한 리셋 시퀀스가 위상 변화 메모리 어레이에 패턴을 기록하기 위해 위상 변화 메모리 어레이에 대해 실행된다. 세트 시퀀스가 이후 위상 변화 메모리 어레이에 대해 실행된다. 위상 변화 메모리 어레이를 적절히 판독하는 동작이 이후 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 수행된다. 일 실시예에서, 본 방법은 적절한 기록 패스워드를 발행하는 것을 더 포함하며, 여기서 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계는 적절한 기록 패스워드를 제공하는 것을 포함한다. 일 실시예에서, 본 방법은 적절한 판독 패스워드를 발행하는 단계를 더 포함하며, 여기서 적절한 판독을 수행하는 단계는 적절한 판독 패스워드를 제공하는 것을 포함한다. 특별한 어드레스, 패스워드 또는 정보 비트 위치와 같은 유용한 정보는 1번 프로그래밍가능한 비트와 같은 일부 내부 비휘발성 레지스터에 저장되거나 이에 의해 검색될 수 있다.

Claims (23)

  1. 위상 변화 메모리 어레이를 동작시키는 방법으로서,
    상기 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계; 및
    상기 위상 변화 메모리 어레이에 상기 패턴을 기록하기 위해 상기 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 상기 패턴에 따라 실행하는 단계를 포함하는, 위상 변화 메모리 어레이의 동작방법.
  2. 제1항에 있어서, 상기 방법은 상기 위상 변화 메모리 어레이를 암호화하기 위한 것인, 위상 변화 메모리 어레이의 동작방법.
  3. 제1항에 있어서, 적절한 기록 패스워드를 발행하는 단계를 더 포함하되, 상기 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계는 상기 적절한 기록 패스워드를 제공하는 단계를 포함하는 것인, 위상 변화 메모리 어레이의 동작방법.
  4. 제1항에 있어서, 상기 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 제1 진폭을 가지고, 상기 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 상기 제1 진폭과는 다른 제2 진폭을 가지고 있는 것인, 위상 변화 메모리 어레이의 동작방법.
  5. 제4항에 있어서, 상기 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 논리 "0"을 기록하기 위한 것이고, 상기 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 논리 "1"을 기록하기 위한 것인, 위상 변화 메모리 어레이의 동작방법.
  6. 제5항에 있어서, 상기 패턴을 상기 위상 변화 메모리 어레이에 기록하는 단계는 내부 상태 기계에 의해 수행되는 것인, 위상 변화 메모리 어레이의 동작방법.
  7. 위상 변화 메모리 어레이를 동작시키는 방법으로서,
    상기 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계; 및
    상기 세트 시퀀스를 실행하는 것으로부터 유도된 패턴을 얻기 위해 상기 위상 변화 메모리 어레이에 적절한 판독을 수행하는 단계를 포함하는, 위상 변화 메모리 어레이의 동작방법.
  8. 제7항에 있어서, 상기 방법은 상기 위상 변화 메모리 어레이를 복호하기 위한 것인, 위상 변화 메모리 어레이의 동작방법.
  9. 제7항에 있어서, 적절한 판독 패스워드를 발행하는 단계를 더 포함하며, 상기 적절한 판독을 수행하는 단계는 상기 적절한 판독 패스워드를 제공하는 단계를 포함하는 것인, 위상 변화 메모리 어레이의 동작방법.
  10. 제7항에 있어서, 상기 위상 변화 메모리 어레이에 대해 상기 세트 시퀀스를 실행하는 단계는 상기 위상 변화 메모리 어레이에 대해 모두 제로(0)인 패턴 타깃으로 상기 세트 시퀀스를 실행하는 단계를 포함하며, 상기 패턴은 모두 제로(0)인 것은 아닌 패턴(non-all-zero pattern)인 것인, 위상 변화 메모리 어레이의 동작방법.
  11. 제7항에 있어서, 상기 위상 변화 메모리 어레이에 대해 상기 세트 시퀀스를 실행하는 단계는 상기 위상 변화 메모리 어레이에 대해 제1 패턴 타깃으로 상기 세트 시퀀스를 실행하는 단계를 포함하며, 상기 패턴은 상기 제1 패턴과는 다른 제2 패턴인 것인, 위상 변화 메모리 어레이의 동작방법.
  12. 제7항에 있어서, 상기 패턴을 얻기 위한 마진을 유지하기 위해 내부 판독 기준을 조절하는 단계를 더 포함하는, 위상 변화 메모리 어레이의 동작방법.
  13. 제7항에 있어서, 상기 적절한 판독을 수행한 후, 상기 위상 변화 메모리 어레이에 상기 패턴을 재은닉하기 위해 상기 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계를 더 포함하는, 위상 변화 메모리 어레이의 동작방법.
  14. 위상 변화 메모리 어레이를 동작시키는 방법으로서,
    상기 위상 변화 메모리 어레이에 기록될 패턴을 결정하는 단계;
    상기 위상 변화 메모리 어레이에 상기 패턴을 기록하기 위해 상기 위상 변화 메모리 어레이에 대해 2개 이상의 적절한 리셋 시퀀스를 상기 패턴에 따라 실행하는 단계;
    상기 위상 변화 메모리 어레이에 대해 세트 시퀀스를 실행하는 단계; 및
    상기 세트 시퀀스를 실행하는 것으로부터 유도된 상기 패턴을 얻기 위해 상기 위상 변화 메모리 어레이에 적절한 판독을 수행하는 단계를 포함하는 위상 변화 메모리 어레이의 동작방법.
  15. 제14항에 있어서, 적절한 기록 패스워드를 발행하는 단계를 더 포함하며, 상기 2개 이상의 적절한 리셋 시퀀스를 실행하는 단계는 상기 적절한 기록 패스워드를 제공하는 단계를 포함하는 것인, 위상 변화 메모리 어레이의 동작방법.
  16. 제14항에 있어서, 적절한 판독 패스워드를 발행하는 단계를 더 포함하며, 상기 적절한 판독을 수행하는 단계는 상기 적절한 판독 패스워드를 제공하는 단계를 포함하는 것인, 위상 변화 메모리 어레이의 동작방법.
  17. 제14항에 있어서, 상기 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 제1 진폭을 가지고, 상기 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 상기 제1 진폭과는 다른 제2 진폭을 가지고 있는 것인, 위상 변화 메모리 어레이의 동작방법.
  18. 제17항에 있어서, 상기 적절한 리셋 시퀀스들 중 제1 리셋 시퀀스는 논리 "0"을 기록하기 위한 것이고, 상기 적절한 리셋 시퀀스들 중 제2 리셋 시퀀스는 논리 "1"을 기록하기 위한 것인, 위상 변화 메모리 어레이의 동작방법.
  19. 제18항에 있어서, 상기 위상 변화 메모리 어레이에 상기 패턴을 기록하는 단계는 내부 상태 기계에 의해 수행되는 것인, 위상 변화 메모리 어레이의 동작방법.
  20. 제14항에 있어서, 상기 위상 변화 메모리 어레이에 대해 상기 세트 시퀀스를 실행하는 단계는 상기 위상 변화 메모리 어레이에 대해 모두 제로(0)인 패턴 타깃으로 상기 세트 시퀀스를 실행하는 단계를 포함하고, 상기 패턴은 모두 제로(0)인 것은 아닌 패턴인 것인, 위상 변화 메모리 어레이의 동작방법.
  21. 제14항에 있어서, 상기 위상 변화 메모리 어레이에 대해 상기 세트 시퀀스를 실행하는 단계는 상기 위상 변화 메모리 어레이에 대해 제1 패턴 타깃으로 상기 세트 시퀀스를 실행하는 단계를 포함하며, 상기 패턴은 상기 제1 패턴과는 다른 제2 패턴인 것인, 위상 변화 메모리 어레이의 동작방법.
  22. 제14항에 있어서, 상기 패턴을 얻기 위한 마진을 유지하기 위해 내부 판독 기준을 조절하는 단계를 더 포함하는 위상 변화 메모리 어레이의 동작방법.
  23. 제14항에 있어서, 상기 적절한 판독을 수행한 후에, 상기 위상 변화 메모리 어레이에 상기 패턴을 재은닉하기 위해 상기 위상 변화 메모리 어레이에 대해 2개 이상의 추가적인 적절한 리셋 시퀀스를 실행하는 단계를 더 포함하는, 위상 변화 메모리 어레이의 동작방법.
KR1020127019823A 2009-12-31 2009-12-31 위상 변화 메모리 어레이를 위한 방법 KR101546890B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IT2009/000603 WO2011080784A1 (en) 2009-12-31 2009-12-31 Methods for a phase-change memory array

Publications (2)

Publication Number Publication Date
KR20120125265A true KR20120125265A (ko) 2012-11-14
KR101546890B1 KR101546890B1 (ko) 2015-08-25

Family

ID=42133652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127019823A KR101546890B1 (ko) 2009-12-31 2009-12-31 위상 변화 메모리 어레이를 위한 방법

Country Status (7)

Country Link
US (5) US9251897B2 (ko)
JP (1) JP5500468B2 (ko)
KR (1) KR101546890B1 (ko)
CN (1) CN103222005B (ko)
DE (1) DE112009005490T5 (ko)
TW (1) TWI501233B (ko)
WO (1) WO2011080784A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103222005B (zh) 2009-12-31 2016-08-24 美光科技公司 用于相变存储器阵列的方法
US9471793B2 (en) * 2013-01-07 2016-10-18 Infineon Technologies Ag System on chip with embedded security module
CN103631732B (zh) * 2013-11-27 2016-09-07 华为技术有限公司 非易失存储器及电子设备
US9424442B2 (en) 2013-11-27 2016-08-23 Huawei Technologies Co., Ltd. Nonvolatile memory and electronic device
US10922292B2 (en) 2015-03-25 2021-02-16 WebCloak, LLC Metamorphic storage of passcodes
US10191664B2 (en) * 2015-10-16 2019-01-29 SK Hynix Inc. Memory system
US10180796B2 (en) * 2015-10-16 2019-01-15 SK Hynix Inc. Memory system
US10249351B2 (en) 2016-11-06 2019-04-02 Intel Corporation Memory device with flexible internal data write control circuitry

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748807A (en) * 1992-10-09 1998-05-05 Panasonic Technologies, Inc. Method and means for enhancing optical character recognition of printed documents
FR2711833B1 (fr) 1993-10-28 1995-12-01 Sgs Thomson Microelectronics Circuit intégré contenant une mémoire protégée et système sécurisé utilisant ledit circuit intégré.
US5583819A (en) * 1995-01-27 1996-12-10 Single Chip Holdings, Inc. Apparatus and method of use of radiofrequency identification tags
US6141241A (en) * 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US7788553B2 (en) * 2000-01-06 2010-08-31 Super Talent Electronics, Inc. Mass production testing of USB flash cards with various flash memory cells
MXPA02011302A (es) 2000-05-16 2004-08-12 John Taschereau Metodo y sistema para proporcionar informacion y publicidad dirigidas geograficamente.
US6850432B2 (en) * 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
US7962361B2 (en) 2002-11-07 2011-06-14 Novitaz Customer relationship management system for physical locations
JP2004164766A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 不揮発性記憶装置
US7688621B2 (en) * 2003-06-03 2010-03-30 Samsung Electronics Co., Ltd. Memory system, memory device and apparatus including writing driver circuit for a variable resistive memory
US6944041B1 (en) * 2004-03-26 2005-09-13 Bae Systems Information And Electronic Systems Integration, Inc. Circuit for accessing a chalcogenide memory array
KR100587702B1 (ko) * 2004-07-09 2006-06-08 삼성전자주식회사 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
US20060056227A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D One time programmable phase change memory
JP4282612B2 (ja) * 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
EP1932158A4 (en) * 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
JP4628935B2 (ja) 2005-11-19 2011-02-09 エルピーダメモリ株式会社 不揮発性半導体記憶装置
US8947233B2 (en) * 2005-12-09 2015-02-03 Tego Inc. Methods and systems of a multiple radio frequency network node RFID tag
US7531825B2 (en) * 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US7844879B2 (en) * 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory
US20110093340A1 (en) 2006-01-30 2011-04-21 Hoozware, Inc. System for providing a service to venues where people perform transactions
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
JP5008947B2 (ja) 2006-10-30 2012-08-22 京セラ株式会社 無線通信端末及び無線通信方法
US7692949B2 (en) * 2006-12-04 2010-04-06 Qimonda North America Corp. Multi-bit resistive memory
KR20080060918A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 상변화 메모리 소자와 그 제조 및 동작 방법
JP5100292B2 (ja) * 2007-10-05 2012-12-19 株式会社東芝 抵抗変化メモリ装置
KR101291222B1 (ko) * 2007-11-29 2013-07-31 삼성전자주식회사 상변화 메모리 소자의 동작 방법
US8269208B2 (en) * 2008-03-07 2012-09-18 Ovonyx, Inc. Memory device
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법
WO2010030392A2 (en) 2008-09-12 2010-03-18 Dimitris Achlioptas Interpersonal spacetime interaction system
WO2010076834A1 (en) * 2008-12-31 2010-07-08 Ferdinando Bedeschi Reliable set operation for phase-change memory cell
US20100226168A1 (en) * 2009-03-04 2010-09-09 Savransky Semyon D Programming methods for phase-change memory
US8179731B2 (en) * 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US20100317371A1 (en) 2009-06-12 2010-12-16 Westerinen William J Context-based interaction model for mobile devices
US8809829B2 (en) * 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US9378507B2 (en) 2009-06-17 2016-06-28 1020, Inc. System and method of disseminating electronic content utilizing geographic and time granularities
JP5178637B2 (ja) * 2009-06-18 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
CN103222005B (zh) 2009-12-31 2016-08-24 美光科技公司 用于相变存储器阵列的方法
US20110184945A1 (en) 2010-01-22 2011-07-28 Qualcomm Incorporated Location aware recommendation engine

Also Published As

Publication number Publication date
WO2011080784A1 (en) 2011-07-07
US20180095687A1 (en) 2018-04-05
DE112009005490T5 (de) 2013-01-24
US9851913B2 (en) 2017-12-26
JP5500468B2 (ja) 2014-05-21
US10216438B2 (en) 2019-02-26
TW201142843A (en) 2011-12-01
TWI501233B (zh) 2015-09-21
CN103222005A (zh) 2013-07-24
CN103222005B (zh) 2016-08-24
US10416909B2 (en) 2019-09-17
US20190391751A1 (en) 2019-12-26
US20140376306A1 (en) 2014-12-25
US20190155528A1 (en) 2019-05-23
US9251897B2 (en) 2016-02-02
JP2013516724A (ja) 2013-05-13
US11003365B2 (en) 2021-05-11
US20160162213A1 (en) 2016-06-09
KR101546890B1 (ko) 2015-08-25

Similar Documents

Publication Publication Date Title
US11003365B2 (en) Methods and related devices for operating a memory array
US20100306453A1 (en) Method for operating a portion of an executable program in an executable non-volatile memory
JP5520842B2 (ja) マルチモードプログラム可能抵抗メモリーをアクセスするための方法と装置
US8392683B1 (en) Dynamic range unlock or lock memory device and method to operate the same
US9171614B2 (en) Reliable set operation for phase-change memory cell
US9021227B2 (en) Drift management in a phase change memory and switch (PCMS) memory device
US20100244023A1 (en) Programmable resistance memory
KR102465169B1 (ko) 전자 장치
JP7431997B2 (ja) 極性書き込みメモリセルに対する可変極性読み出し動作
TWI685844B (zh) 用於更新非揮發性記憶體中之一修整參數之技術
US20090046499A1 (en) Integrated circuit including memory having limited read
KR20150002949A (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US10090029B2 (en) Electronic device for suppressing read disturbance and method of driving the same
KR102634840B1 (ko) 전자 장치

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190816

Year of fee payment: 5