JP7431997B2 - 極性書き込みメモリセルに対する可変極性読み出し動作 - Google Patents

極性書き込みメモリセルに対する可変極性読み出し動作 Download PDF

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Description

［クロスリファレンス］
本特許出願は、２０２１年２月４日に出願された“ＶＡＲＹＩＮＧ－ＰＯＬＡＲＩＴＹ ＲＥＡＤ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ ＰＯＬＡＲＩＴＹ－ＷＲＩＴＴＥＮ ＭＥＭＯＲＹ ＣＥＬＬＳ”と題されたＴｏｒｔｏｒｅｌｌｉ等による国際特許出願番号ＰＣＴ／ＵＳ２０２１／０１６６３０の国内段階の出願であり、それは、２０２０年２月２１日に出願された“ＶＡＲＹＩＮＧ－ＰＯＬＡＲＩＴＹ ＲＥＡＤ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ ＰＯＬＡＲＩＴＹ－ＷＲＩＴＴＥＮ ＭＥＭＯＲＹ ＣＥＬＬＳ”と題されたＴｏｒｔｏｒｅｌｌｉ等による米国特許出願第１６／７９７，４３２号に対する優先権を主張するものであり、それぞれは、本出願の譲受人に譲渡され、参照によりその全体が明示的に本明細書に組み込まれる。
［技術分野］
技術分野は、極性書き込みメモリセルに対する可変極性読み出し動作に関する。
以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、極性書き込みメモリセルに対する可変極性読み出し動作に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０によってしばしば示される２つのサポートされた状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは２つよりも多い状態をサポートし得、それら内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、コンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、コンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、自己選択メモリ、及びカルコゲナイドメモリ技術等、様々なタイプのメモリデバイス及びメモリセルが存在する。メモリセルは、揮発性又は不揮発性であり得る。
本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするシステムの一例を説明する。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリダイの一例を説明する。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリアレイの一例を説明する。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするタイミング図の一例を説明する。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするブロック図の一例を説明する。 本開示の態様に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリデバイスのブロック図を示す。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上の方法を説明するフローチャートを示す。
幾つかのメモリセルに対して、メモリセルにより蓄積される論理値は、メモリセルを書き込む（プログラミングする）ために以前に使用された電圧の極性に少なくとも部分的に依存し得る。そうしたメモリセルは、極性書き込み又は極性プログラミングメモリセルと称され得る。例えば、幾つかのカルコゲナイドベースのメモリセル等の幾つかのメモリセルは、それらが導電性になる（すなわち、それらが、電流の流れを可能にするため、閾値未満の抵抗を少なくとも有するためにオンに切り替わる）閾値電圧を有し得、（例えば、センスコンポーネントによって観察、センシング、又は判定されるような）そうしたメモリセルの閾値電圧は、メモリセルを書き込むために最後に使用された電圧の極性に依存し得る。メモリセルに書き込むためにメモリセルに（例えば、に渡って）印加される電圧は、書き込み電圧と称され得、幾つかの場合、書き込みパルスと称される電圧パルスとして印加され得る。
説明する一例として、メモリセルに正の極性を有する書き込み電圧を印加することは、第１の論理値（例えば、論理１）と関連付けられ得る相対的に高い閾値電圧をメモリセルが有することをもたらし得、メモリセルに負の極性を有する書き込み電圧を印加することは、第２の論理値（例えば、論理０）と関連付けられ得る相対的に低い閾値電圧をメモリセルが有することをもたらし得る。本明細書のこの及びその他の例における、異なる極性への正及び負の何れかの割り当て、及びメモリセルの何れかの異なる物理的状態への特定の論理値の割り当ては非限定的であり、本明細書の教示から逸脱することなく変更され得ることを理解すべきである。
メモリセルを読み出すために、（例えば、読み出しパルスと称される電圧パルスとして）メモリセルに読み出し電圧が印加され得、（例えば、読み出し電圧が印加されている間に）読み出し電圧に応答してメモリセルに流れる電流の存在又は不存在（例えば、閾値を超える値、又はスナップバックイベントの存在又は不存在）は、メモリセルに以前に書き込まれ、したがって、メモリセルにより蓄積された論理値を判定するために使用され（例えば、センシングされ）得る。読み出し電圧は、異なる論理値と関連付けられた相対的に低い閾値電圧と相対的に高い閾値電圧との間の大きさ（例えば、振幅）を有し得、その結果、メモリセルは、低い閾値電圧状態にある場合にのみ読み出し電圧に応答して導電性になるであろうし、相対的に低い閾値電圧と相対的に高い閾値電圧との間の差は、読み出しウィンドウと称され得る。
幾つかの場合、メモリセルに対して観察された（例えばセンシングされた）閾値電圧は、メモリセルに対する読み出し電圧の極性と動作可能な（例えば、最新の）書き込み電圧の極性との間の関係に依存し得る。例えば、動作可能な書き込み極性が読み出し極性とは異なった場合、メモリセルは高い閾値電圧を有するものとしてセンシングされ、動作可能な書き込み極性が読み出し極性と同じであった場合、メモリセルは低い閾値電圧を有するものとしてセンシングされ得る。したがって、例えば、上記の例のように、負の極性の読み出し電圧が使用される場合、例えば、正の極性の書き込み電圧は、高い閾値電圧及び対応する論理値（例えば、論理１）と関連付けられ得、負の極性の書き込み電圧は、低い閾値電圧及び対応する論理値（例えば、論理０）と関連付けられ得る。幾つかの場合、高い閾値電圧状態は、代替的にセット状態と称され得、低い閾値電圧状態は、代替的にリセット状態と称され得る。
幾つかの場合、少なくとも１つの状態にプログラミングされたメモリセルの閾値電圧の絶対値は、経時的に変化し得、これはドリフトと称され得る。例えば、高い閾値電圧状態にプログラミングされたメモリセルの閾値電圧は、経時的に下方にドリフトする傾向があり得、そうしたメモリセルを読み出す場合のエラーのリスクが高まる（メモリセルが高い閾値電圧を有するように以前にプログラムされているにもかかわらず、そうしたメモリセルを低い閾値電圧を有するものとして読み出す）。幾つかの場合、全ての状態のメモリセルの閾値電圧は、ある方向又は別の方向にドリフトし得るが、高い閾値電圧状態にプログラミングされたメモリセルは、低い閾値電圧状態にプログラミングされたメモリセルよりも速い速度でドリフトし得る。電圧ドリフトのより高い傾向又は速度を有するメモリセルは、それらのメモリセルを用いるデバイスの有用性及び性能を制限し得る。
幾つかの場合、メモリアレイが動作しているとき、メモリセルの書き込みと読み出しとの間に、様々なサブ閾値電圧がメモリセルに印加され得る。サブ閾値電圧は、メモリセルの閾値電圧よりも低いことがある（例えば、書き込み電圧よりも大きさが小さいことがある）が、それにもかかわらず、メモリセルの閾値電圧をサブ閾値電圧の極性と関連付けられた状態に向かってドリフトさせることによって、メモリセルを“ソフトプログラミング”し得る。一例として、幾つかのメモリアーキテクチャでは、メモリアレイ内の別のメモリセルが書き込まれる又は読み出される場合に、メモリアレイ内のメモリセルはサブ閾値電圧を経験し得る。他のメモリセルに印加される書き込み又は読み出し電圧によって発生するドリフトは、幾つかの場合、バイアスドリフトと称され得る。別の例として、メモリセルが読み出される場合に、メモリセルが高い閾値電圧状態にある場合、読み出し電圧は、メモリセルに印加されるサブ閾値電圧の一例であり得る。メモリセルに印加される読み出し電圧によって発生するドリフトは、幾つかの場合、読み出しディスターブと称され得る。
幾つかの場合、極性書き込みメモリセルに対しては、読み出しパルスが同じ極性で繰り返し（例えば、連続的に）印加された場合、読み出しパルスとは反対の極性の書き込みパルスを使用して以前に書き込まれたメモリセルは、読み出しパルスの極性と関連付けられた状態に向かってドリフトし得る。こうした場合、読み出しウィンドウのサイズは減少し得、以前に書き込まれた論理値に対する意図しない変化さえ発生させ得る。バイアスドリフト、読み出しディスターブ、又はその他の類似のメカニズムに起因するメモリセルのステータス（例えば、状態）の変化は、メモリデバイスの全体的な性能及び効率を低下させ得る。
本明細書の教示に従えば、読み出し電圧の極性は、幾つかの場合に正の極性の読み出し電圧を使用し、他の場合に負の極性の電圧を使用するように変化させられ得る。幾つかの例では、読み出し電圧の極性を変化させることは、メモリセルを２つの状態の内の１つにソフトプログラミングすること（例えば、メモリセルを所与の極性と関連付けられた状態にプログラミングすること）を回避し得る。幾つかの場合、読み出しパルスの極性は、ランダムな判定又はパターン（例えば、交互）に基づいて変化させられ得る。例えば、読み出しパルスの極性は、幾つかが一方の極性（例えば、正）であり、幾つかが他方の極性（例えば、負）であるように変化させられ得る。読み出しパルスの極性の変化は、（例えば、ホストデバイスが極性固有の読み出しコマンドを発行すること、又は読み出し極性を指し示すことに基づいて）メモリデバイス又はホストデバイスによって制御され得る。読み出しパルスの一方の極性に対しては、センシングされた論理値は直接出力され得、読み出しパルスの他方の極性に対しては、センシングされた論理値は、異なる極性の読み出しパルスを使用する影響を打ち消すために反転され得る。
本明細書に説明するようなこうした技術は、同じメモリセルに渡る同じ極性の連続的又は繰り返しのサブ閾値電圧を回避することによって、当業者によって理解され得るその他の利点と共に、電圧ドリフト及び読み出しディスターブの影響を緩和し得る。例えば、ビット誤り率は減少し得、メモリデバイスの性能は改善され得る。更に、幾つかの場合、電圧ドリフト及び読み出しディスターブの影響を緩和するための他の技術と関連付けられる複雑さ（例えば、動作可能な書き込み電圧からの経過時間に基づいて読み出し電圧の大きさを調整すること）は、有益に削減され得、又は完全に回避され得る。
開示の機構は、図１～図３を参照して説明するように、メモリシステム、ダイ、及びセルの文脈でまず説明される。開示の機構は、図４及び５を参照して説明するように、タイミング図及びブロック図の文脈で説明される。開示のこれらの及びその他の機構は、図６～図９を参照して説明するように、極性書き込みメモリセルに対する可変極性読み出し動作に関連する装置図及びフローチャートを参照して更に図示及び説明される。
図１は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変読み出し動作をサポートするシステム１００の一例を説明する。システム１００は、ホストデバイス１０５と、メモリデバイス１１０と、ホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５とを含み得る。システム１００は、１つ以上のメモリデバイスを含み得るが、１つ以上のメモリデバイス１１０の態様は、単一のメモリデバイス（例えば、メモリデバイス１１０）の文脈で説明され得る。
システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、又はその他のシステム等の電子デバイスの一部分を含み得る。例えば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又は車両コントローラ等の態様を説明し得る。メモリデバイス１１０は、システム１００の１つ以上の他のコンポーネントに対するデータを蓄積するように動作可能なシステムのコンポーネントであり得る。
システム１００の少なくとも一部分は、ホストデバイス１０５の例であり得る。ホストデバイス１０５は、例の中でもとりわけ、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、車両コントローラ、又はその他の固定若しくは携帯電子デバイス内等、プロセスを実行するためにメモリを使用するデバイス内のプロセッサ又はその他の回路の一例であり得る。幾つかの例では、ホストデバイス１０５は、外部メモリコントローラ１２０の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの例では、外部メモリコントローラ１２０は、ホスト又はホストデバイス１０５と称され得る。
メモリデバイス１１０は、システム１００により使用又は参照され得る物理メモリアドレス／空間を提供するように動作可能な独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、１つ以上の異なるタイプのホストデバイス１０５と共に作動するように構成可能であり得る。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための様々なピン構成、ホストデバイス１０５及びメモリデバイス１１０の物理的パッケージングのための様々なフォームファクタ、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、又はその他の要因の内の１つ以上をサポートするように動作可能であり得る。
メモリデバイス１１０は、ホストデバイス１０５のコンポーネントに対するデータを蓄積するように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、（例えば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されるコマンドに応答して実行する）ホストデバイス１０５に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンドの内の１つ以上を含み得る。
ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１３０、又は１つ以上の周辺コンポーネント若しくは１つ以上の入力／出力コントローラ等のその他のコンポーネントの内の１つ以上を含み得る。ホストデバイスのコンポーネントは、バス１３５を使用して相互に結合され得る。
プロセッサ１２５は、システム１００の少なくとも一部分又はホストデバイス１０５の少なくとも一部分に制御又はその他の機能を提供するように動作可能であり得る。プロセッサ１２５は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はこれらのコンポーネントの組み合わせであり得る。そうした例では、プロセッサ１２５は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。幾つかの例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装され得、又はプロセッサ１２５の一部であり得る。
ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、それは、システム１００又はホストデバイス１０５の様々なハードウェアコンポーネントを初期化及び実行し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００又はホストデバイス１０５の様々なコンポーネントとの間のデータフローを管理し得る。ＢＩＯＳコンポーネント１３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の不揮発性メモリの内の１つ以上内に蓄積されたプログラム又はソフトウェアを含み得る。
メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データストレージのための所望の容量又は指定された容量をサポートするための１つ以上のメモリダイ１６０（例えば、メモリチップ）とを含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）及びメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）を含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、１つ以上のグリッド、１つ以上のバンク、１つ以上のタイル、１つ以上のセクション）であり得、各メモリセルは、少なくとも１ビットのデータを蓄積するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ若しくはマルチダイパッケージ又はマルチチップメモリ若しくはマルチチップパッケージと称され得る。
デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能な回路、ロジック、又はコンポーネントを含み得る。デバイスメモリコントローラ１５５は、メモリデバイス１１０が様々な動作を実施することを可能にするハードウェア、ファームウェア、又は命令を含み得、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように動作可能であり得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つ以上のメモリダイ１６０、又はプロセッサ１２５の内の１つ以上と通信するように動作可能であり得る。幾つかの例では、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて、本明細書に説明するメモリデバイス１１０の動作を制御し得る。
幾つかの例では、メモリデバイス１１０は、ホストデバイス１０５からデータ若しくはコマンド又はそれら両方を受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５に対するデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたデータをホストデバイスに提供することを指し示す読み出しコマンドを受信し得る。
幾つかの場合、ホストデバイス１０５は、メモリデバイス１１０により使用される読み出し電圧の極性を制御し得る。例えば、ホストデバイス１０５は、第１の極性読み出し電圧を使用してメモリセルを読み出すための第１のコマンド（例えば、正の読み出しコマンド）、及び第２の極性の読み出し電圧を使用してメモリセルを読み出すための第２のコマンド（例えば、負の読み出しコマンド）等、異なるタイプの読み出しコマンドを発行することによって読み出し電圧の極性を制御し得る。そうした幾つかの場合、各読み出しコマンドは、１つ以上の関連する読み出し電圧の極性の指標を含み、又は該指標と関連付けられる。ホストデバイス１０５は、読み出し電圧の極性をランダム化し得、又は何らかのパターン（例えば、交互）に従って読み出し電圧の極性を変化させ得る。
幾つかの場合、メモリデバイス１１０（例えば、メモリデバイス１１０内のコントローラ）は、読み出し電圧の極性を制御し得る。例えば、メモリデバイス１１０は、読み出しパルスの極性がランダムである読み出し電圧の極性を制御し得る。そうした場合、メモリデバイス１１０は、ランダムな判定に基づいて、読み出し電圧に対して所与の極性を使用すると判定し得る。他の例では、メモリデバイス１１０は、読み出し電圧の極性がランダムではない読み出し電圧の極性を制御し得る。そうした場合、メモリデバイス１１０は、（例えば、次の読み出し電圧極性が該パターン及び１つ以上の以前の読み出し電圧極性に基づいてしたがって判定される、交互のパターン等の何らかのパターンに従った）以前の読み出し電圧の極性に基づいて読み出し電圧に対して所与の極性を使用すると判定し得る。
（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように動作可能であり得る。幾つかの例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ若しくはコマンド又はそれら両方を受信又は送信する）ように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５及びローカルメモリコントローラ１６５を含まなくてもよく、又は外部メモリコントローラ１２０は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、その他のローカルメモリコントローラ１６５と、又は直接、外部メモリコントローラ１２０若しくはプロセッサ１２５又はそれらの組み合わせと通信するように動作可能であり得る。デバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれら両方内に含まれ得るコンポーネントの例は、（例えば、外部メモリコントローラ１２０から）信号を受信するための受信機、（例えば、外部メモリコントローラ１２０へ）信号を送信するための送信機、受信した信号を復号又は復調するためのデコーダ、送信される信号を符号化又は変調するためのエンコーダ、又はデバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれら両方の説明する動作をサポートするように動作可能な様々なその他の回路又はコントローラを含み得る。
外部メモリコントローラ１２０は、システム１００又はホストデバイス１０５のコンポーネント（例えば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、又はコマンドの内の１つ以上の通信を可能にするように動作可能であり得る。外部メモリコントローラ１２０は、ホストデバイス１０５のコンポーネントとメモリデバイス１１０との間で交換される通信を置換又は変換し得る。幾つかの例では、外部メモリコントローラ１２０又はシステム１００若しくはホストデバイス１０５のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２５によって実装され得る。例えば、外部メモリコントローラ１２０は、プロセッサ１２５又はシステム１００若しくはホストデバイス１０５のその他のコンポーネントによって実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの例では、外部メモリコントローラ１２０、又は本明細書に説明するその機能は、メモリデバイス１１０の１つ以上のコンポーネント（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装され得、又はその逆も然りである。
ホストデバイス１０５のコンポーネントは、１つ以上のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であり得る。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の例である。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。信号経路は、信号を搬送するように動作可能な導電経路の一例であり得る。例えば、チャネル１１５は、ホストデバイス１０５における１つ以上のピン又はパッド、及びメモリデバイス１１０における１つ以上のピン又はパッドを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように動作可能であり得る。
チャネル１１５（並びに関連する信号経路及び端子）は、１つ以上のタイプの情報を通信するために専用であり得る。例えば、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６、１つ以上のクロック信号（ＣＫ）チャネル１８８、１つ以上のデータ（ＤＱ）チャネル１９０、１つ以上のその他のチャネル１９２、又はそれらの組み合わせを含み得る。幾つかの例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリング又はダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５を介して通信され得る。ＳＤＲシグナリングでは、信号の１つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ又は立ち下がりエッジ上に）記録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方の上に）記録され得る。
図２は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの例では、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態（例えば、２つ以上の可能な状態のセットの内のプログラミングされた状態）を蓄積するように各々プログラミング可能であり得る１つ以上のメモリセル２０５を含み得る。例えば、メモリセル２０５は、一度に１ビットの情報（例えば、論理０又は論理１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５（例えば、マルチレベルメモリセル２０５）は、一度に２ビット以上の情報（例えば、論理００、論理０１、論理１０、論理１１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５は、図１を参照して説明したメモリアレイ１７０等のアレイ内に配列され得る。
メモリセル２０５は、とりわけ、メモリ素子、メモリストレージ素子、材料素子、材料メモリ素子、材料部分、又は極性書き込み材料部分と称され得る構成可能な材料を使用して論理値を蓄積し得る。メモリセル２０５の構成可能な材料は、図３を参照してより詳細に説明するように、カルコゲナイドベースの蓄積コンポーネントを指し得る。幾つかの場合、構成可能な材料は、構成可能な材料に以前に印加された（例えば、構成可能な材料を含むメモリセル２０５に印加された）電圧（例えば、書き込み電圧）の極性に基づいて、異なる閾値電圧を示し得る。幾つかの場合、構成可能な材料により示される閾値電圧は、閾値電圧をセンシングするために使用される読み出し電圧の極性（例えば、読み出し電圧が以前に印加された書き込み電圧と同じ極性を有するか、それとも異なる極性を有するか）に更に基づき得る。
メモリダイ２００は、グリッド状パターン等のパターンで配列されたアクセス線（例えば、行線２１０及び列線２１５）を含み得る。アクセス線は、１つ以上の導電性材料から形成され得る。幾つかの例では、行線２１０はワード線と称され得る。幾つかの例では、列線２１５は、デジット線又はビット線と称され得る。アクセス線、行線、列線、ワード線、デジット線、若しくはビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。メモリセル２０５は、行線２１０と列線２１５との交点に位置付けられ得る。
所望の電圧をメモリセル２０５に印加するために、行線２１０又は列線２１５の内の１つ以上等のアクセス線を活性化又は選択することによって、メモリセル２０５上で読み出し及び書き込み等の動作が実施され得る。行線２１０及び列線２１５をバイアスすること（例えば、行線２１０又は列線２１５に電圧を印加すること）によって、それらの交点で単一のメモリセル２０５がアクセスされ得る。２次元構成又は３次元構成における行線２１０と列線２１５との交点は、メモリセル２０５のアドレスと称され得る。アクセス線は、メモリセル２０５と結合された導電線であり得、メモリセル２０５上でアクセス動作を実施するために使用され得る。
メモリセル２０５にアクセスすることは、行デコーダ２２０又は列デコーダ２２５を通じて制御され得る。例えば、行デコーダ２２０は、ローカルメモリコントローラ２４５から行アドレスを受信し得、受信した行アドレスに基づいて行線２１０を活性化し得る。列デコーダ２２５は、ローカルメモリコントローラ２４５から列アドレスを受信し得、受信した列アドレスに基づいて列線２１５を活性化し得る。
センスコンポーネント２３０は、メモリセル２０５の状態（例えば、材料状態、抵抗、閾値電圧状態）を検出し、検出した状態に基づいてメモリセル２０５の論理値を判定するように動作可能であり得る。センスコンポーネント２３０は、メモリセル２０５にアクセスすることからもたらされる信号を増幅又は置換するための１つ以上のセンスアンプを含み得る。センスコンポーネント２３０は、メモリセル２０５から検出した信号をリファレンス信号２３５（例えば、リファレンス電圧）と比較し得る。メモリセル２０５の検出された論理値は、センスコンポーネント２３０の出力として（例えば、入力／出力２４０に）提供され得、メモリダイ２００を含むメモリデバイスの別のコンポーネントに検出された論理値を指し示し得る。幾つかの場合、図２の例に示すように、センスコンポーネント２３０は、メモリセル２０５と列デコーダ２２５との間に位置し得る。他の場合、列デコーダ２２５は、メモリアレイのメモリセル２０５とセンスコンポーネント２３０との間に位置し得る。更に、センスコンポーネント２３０は、幾つかの場合、メモリアレイが列線２１５を含むよりも少ないセンスアンプを含み得、幾つかのそうした場合、メモリアレイのメモリセル２０５とセンスコンポーネント２３０との間に位置する列デコーダ２２５によってサポートされ得る。
ローカルメモリコントローラ２４５は、様々なコンポーネント（例えば、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２３０）を通じてメモリセル２０５のアクセスを制御し得る。ローカルメモリコントローラ２４５は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの例では、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２３０の内の１つ以上は、ローカルメモリコントローラ２４５と共同設置され得る。ローカルメモリコントローラ２４５は、１つ以上の異なるメモリコントローラ（例えば、ホストデバイス１０５と関連付けられた外部メモリコントローラ１２０、メモリダイ２００と関連付けられた別のコントローラ）からのコマンド又はデータの内の１つ以上を受信し、コマンド若しくはデータ（又はそれら両方）を、メモリダイ２００により使用され得る情報に変換し、メモリダイ２００上で１つ以上の動作を実施し、１つ以上の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であり得る。ローカルメモリコントローラ２４５は、対象の行線２１０及び対象の列線２１５を活性化するために、行信号及び列アドレス信号を生成し得る。ローカルメモリコントローラ２４５はまた、メモリダイ２００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書に論じる印加電圧又は電流の振幅、形状、又は継続時間は、変更され得、メモリダイ２００の動作で論じる様々な動作に対して異なり得る。
ローカルメモリコントローラ２４５は、メモリダイ２００の１つ以上のメモリセル２０５上で１つ以上のアクセス動作を実施するように動作可能であり得る。アクセス動作の例は、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、又は活性化動作を含み得る。幾つかの場合、アクセス動作と関連付けられたアクセスコマンドは、ホストデバイス（図示せず）から受信され得、メモリアレイ上のメモリデバイスによって実行され得る。幾つかの例では、アクセス動作は、（例えば、ホストデバイス１０５からの）様々なアクセスコマンドに応答して、ローカルメモリコントローラ２４５によって実施され得、さもなければ調整され得る。ローカルメモリコントローラ２４５は、ここにリストされていないその他のアクセス動作、又はメモリセル２０５へのアクセスに直接関係しないメモリダイ２００の動作に関連するその他の動作を実施するように動作可能であり得る。
ローカルメモリコントローラ２４５は、メモリダイ２００の１つ以上のメモリセル２０５上で書き込み動作（例えば、プログラミング動作）を実施するように動作可能であり得る。書き込み動作中に、メモリダイ２００のメモリセル２０５は、所望の論理値を蓄積するようにプログラミングされ得る。ローカルメモリコントローラ２４５は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。（例えば、行デコーダ２２０及び列デコーダ２２５の制御を通じて）ローカルメモリコントローラ２４５は、対象の行線２１０及び対象の列線２１５に特定の電圧を持たせ得、それによってメモリセル２０５のストレージ素子内に特定の状態を蓄積するための書き込み動作中に特定の信号（例えば、所望の極性の書き込みパルス又はその他の書き込み電圧）をメモリセル２０５に印加し得る。書き込み動作の一部として使用されるパルスは、継続時間に渡って１つ以上の電圧レベルを含み得る。
ローカルメモリコントローラ２４５はまた、メモリダイ２００の１つ以上のメモリセル２０５上で読み出し動作（例えば、センシング動作）を実施するように動作可能であり得る。読み出し動作中、メモリダイ２００のメモリセル２０５内に蓄積された論理値が判定され得る。ローカルメモリコントローラ２４５は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。（例えば、行デコーダ２２０及び列デコーダ２２５の制御を通じて）ローカルメモリコントローラ２４５は、対象の行線２１０及び対象の列線２１５に特定の電圧を持たせ得、それによって特定の信号（例えば、所望の極性の読み出しパルス又はその他の信号）をメモリセル２０５に印加する。センスコンポーネント２３０は、メモリセル２０５の抵抗又は閾値特性を指し示す信号等、メモリセル２０５に印加された読み出し電圧に基づいた、メモリセル２０５から受信した信号を検出し得る。センスコンポーネント２３０は信号を増幅し得る。ローカルメモリコントローラ２４５は、センスコンポーネント２３０を活性化し（例えば、センスコンポーネントをラッチし）得、それによってメモリセル２０５から受信した信号をリファレンス信号２３５と比較し得る。該比較又はその他の方法に基づいて、センスコンポーネント２３０は、メモリセル２０５により蓄積された論理値を判定し得る。読み出し動作の一部として使用されるパルスは、継続時間に渡って１つ以上の電圧レベルを含み得る。
読み出し動作の一部としての読み出し電圧は、境界電圧と称され得る。幾つかの場合、読み出し電圧の印加に応答して、メモリセル２０５が低い閾値電圧にある場合にはメモリセル２０５はスナップし（例えば、スナップバックイベントを示している、又は受けているとも称され得る、メモリセル２０５にかかる電圧が減少しつつ、メモリセル２０５に流れる電流が増加させることによって負の抵抗を示し）得、メモリセル２０５が高い閾値電圧にある場合には、メモリセル２０５はスナップを控え得る。
メモリダイ２００を含むメモリシステムは、任意の特定の状態（例えば、書き込み電圧の特定の極性と関連付けられた閾値電圧）に向かって又は該特定の状態へメモリセル２０５を不必要にドリフトさせるソフトプログラミング若しくはその他の方法を回避するために、読み出し電圧の極性を変化させ得る。読み出し電圧の極性の変化は、ランダムであってもよく、又は（例えば、読み出しパルス毎に読み出し極性を反転するように交互になる）何らかの所定のパターンに従ってもよい。読み出し極性を変化させる（例えば、反転させる）ことには、様々な利点があり得る。例えば、１つ以上の論理値を蓄積するようにプログラミングされたメモリセルに対する閾値電圧分布の時間ベースのドリフトは減少し（例えば、除去され）得る。追加的又は代替的に、読み出しウィンドウは増加し得、メモリシステムの全体的な性能は向上し得る。追加的又は代替的に、（例えば、経時的な閾値電圧のドリフトを計算に入れるために２つ以上の異なる大きさの読み出し電圧を使用する代わりに）単一の読み出し電圧の大きさが使用され得、このことは、例えば、複雑さ又はコスト関連の利点を提供する。
図３は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリアレイ３００の一例を説明する。メモリアレイ３００は、図１及び図２を参照して説明したメモリアレイ又はメモリダイの部分の一例であり得る。メモリアレイ３００は、基板（図示せず）の上方に位置付けられたメモリセルの第１のデッキ３０５と、第１のアレイ又はデッキ３０５の上にあるメモリセルの第２のデッキ３１０とを含み得る。メモリアレイ３
００の例は２つのデッキ３０５、３１０を含むが、メモリアレイ３００は任意の数のデッキ（例えば、１つ又は２つを超える）を含み得る。
メモリアレイ３００はまた、行線２１０－ａ、行線２１０－ｂ、行線２１０－ｃ、行線２１０－ｄ、列線２１５－ａ、及び列線２１５－ｂを含み得、それらは、図２を参照して説明したような行線２１０及び列線２１５の例であり得る。第１のデッキ３０５及び第２のデッキ３１０のメモリセルは、アクセス線間のピラー内に１つ以上のカルコゲナイド材料を各々含み得る。例えば、アクセス線間の単一のスタックは、第１の電極、第１のカルコゲナイド材料（例えば、セレクタコンポーネント）、第２の電極、第２のカルコゲナイド材料（例えば、ストレージ素子）、又は第３の電極の内の１つ以上を含み得る。図３に含まれる幾つかの要素は、数的表示でラベルが付されているが、その他の対応する要素は、同じである、又は類似していると理解されるであろうが、描写した機構の視認性及び明確性を向上させるために、ラベルが付されていない。
第１のデッキ３０５のメモリセルは、電極３２５－ａ、ストレージ素子３２０－ａ、又は電極３２５－ｂの内の１つ以上を含み得る。第２のデッキ３１０のメモリセルは、電極３２５－ｃ、ストレージ素子３２０－ｂ、及び電極３２５－ｄを含み得る。ストレージ素子３２０は、相変化ストレージ素子又は自己選択ストレージ素子等の構成可能な（例えば、カルコゲナイド）材料の例であり得る。第１のデッキ３０５及び第２のデッキ３１０のメモリセルは、幾つかの例では、１つ以上のデッキ３０５及び１つ以上のデッキ３１０の対応するメモリセルが列線２１５又は行線２１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ３１０の第１の電極３２５－ｃ及び第１のデッキ３０５の第２の電極３２５－ｂは、列線２１５－ａが垂直方向に隣接するメモリセルにより共有され得るように、列線２１５－ａと結合され得る。
幾つかの例では、ストレージ素子３２０の材料は、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、インジウム（Ｉｎ）、又はそれらの様々な組み合わせを含むカルコゲナイド材料又はその他の合金を含み得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲナイド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）も含み得、そうしたカルコゲナイド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金は、シリコン（Ｓｉ）若しくはインジウム（Ｉｎ）又はそれらの組み合わせを含み得、そうしたカルコゲナイド材料は、夫々、ＳｉＳＡＧ合金又はＩｎＳＡＧ合金、又はそれらの組み合わせと称され得る。幾つかの例では、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加元素を、各々原子又は分子の形態で含み得る。
閾値化メモリセル又は自己選択メモリセル等の幾つかの例では、メモリアレイ３００のメモリセルによってサポートされる状態（例えば、識別可能な閾値電圧又は閾値電圧範囲）及び関連する論理値のセットの内の幾つか又は全ては、ストレージ素子３２０のアモルファス状態と関連付けられる。そうした例では、ストレージ素子３２０に使用される材料は、合金（上に列挙した合金等）であり得、メモリセルの通常の動作中に相変化を受けないように動作し得る（例えば、相対的に結晶質の状態と相対的にアモルファスな状態との間の変化を受けないことがある）。例えば、ストレージ素子３２０の材料は、カルコゲナイド材料が状態を変化させることを抑制するヒ素等の化学元素を含むカルコゲナイド材料であり得る。
メモリアレイ３００のメモリセルのプログラミング（書き込み）動作中、書き込み動作に使用される極性は、材料の閾値電圧等のメモリセルのストレージ素子３２０の材料の特定の挙動又は特性に影響を与え得る（判定し得、設定し得、プログラミングし得る）。ストレージ素子３２０の材料により蓄積される論理値に依存するストレージ素子３２０の材料の閾値電圧の差（例えば、材料が論理０を蓄積している場合と論理１を蓄積している場合の閾値電圧の差）は、ストレージ素子３２０の読み出しウィンドウに対応し得る。
メモリアレイ３００のアーキテクチャは、幾つかの例では、メモリセルが行線２１０と列線２１５との間でトポロジカルなクロスポイントに形成されたクロスポイントアーキテクチャと称され得る。そうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャに比較して製造コストが低く、相対的に高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、少なくとも幾つかの他のアーキテクチャと比較して、面積が縮小され、その結果、メモリセル密度が増加したメモリセルを有し得る。例えば、該アーキテクチャは、３端子セレクタ素子を有するアーキテクチャ等、６Ｆ２のメモリセル面積を有する他のアーキテクチャと比較して４Ｆ２のメモリセル面積を有し得、Ｆは最小の機構サイズである。
図３の例は、２つのメモリデッキを示すが、他の構成が可能である。幾つかの例では、メモリセルの単一のメモリデッキが基板の上方に構築され得、これは、２次元メモリと称され得る。幾つかの例では、メモリセルの２つ以上のデッキは、３次元クロスポイントアーキテクチャにおいて同様の方法で構成され得る。更に、幾つかの場合、図３に示し、又は図３を参照して説明する要素は、図示又は説明されるように相互に電気的に結合され得るが、物理的に再配置され得る（例えば、ストレージ素子３２０及び潜在的に選択素子又は電極３２５は、行線２１０と列線２１５との間で電気的に直列であり得るが、ピラー又はスタック構成である必要はない）。
クロスポイントアーキテクチャでは、様々なメモリセルを読み出すこと又は書き込むことは、共通の行線２１０及び列線２１５のために、メモリアレイ３００内の他のメモリセルに電圧がかかることをもたらし得る。例えば、非対象のメモリセルの閾値電圧に影響を与え得るサブ閾値電圧が非対象のメモリセルにかかり得る。幾つかの場合、メモリセルを読み出す場合に、２つの論理値に対する閾値電圧の間で読み出し電圧が印加される場合、メモリセルの状態は、読み出し電圧と同じ極性の電圧の書き込みと関連付けられた閾値電圧に向かって影響を受け得る（例えば、ドリフトを発生させ得る）。これらの及びその他の影響を軽減するために、メモリアレイ３００のメモリセルを読み出すために使用される読み出しパルスの極性は変化させられ得る。例えば、読み出しパルスの極性は、ホストデバイスによって又はメモリデバイスによって変化させられ得る。更に、読み出しパルスの極性は、ランダムに又はパターンに従って変化させられ得る。そうした場合、メモリアレイ３００のメモリセルに印加される第１の極性の読み出しパルス（例えば、第１の極性でのソフト書き込み）の影響は、第２の極性の読み出しパルス（例えば、第２の極性でのリフレッシュ）によってキャンセル又は緩和され得る。
図４は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするタイミング図４００の一例を説明する。タイミング図４００は、同じメモリセルに印加され得る書き込みパルス４１０及び読み出しパルス４１５の例を含む。各書き込みパルス４１０は、個別の継続時間４２０及び個別の大きさ４２５を有し得る。各読み出しパルス４１５は、個別の継続時間４３０及び個別の大きさ４３５を有し得る。幾つかの例では、読み出しパルス４１５－ａ、４１５－ｃ、及び４１５－ｅは、同じ（例えば、負の）極性を各々有する読み出しパルス４１５の第１のサブセットの一例であり得、読み出しパルス４１５－ｂ、４１５－ｄ、及び４１５－ｆは、同じ（例えば、正の）極性を各々有する読み出しパルス４１５の第２のサブセットの一例であり得る。
メモリデバイスは、様々な論理値と関連付けられた書き込みコマンドを受信し得、各書き込みコマンドに応答して、メモリデバイスは、関連付けられた論理値をメモリセルに書き込む（蓄積する、プログラミングする）ために、対応する書き込みパルスを印加し得る。対応する書き込みパルスの極性は、関連付けられた論理値に基づき得る（例えば、正の書き込みパルス極性は、論理１を書き込むために使用され得、負の書き込みパルス極性は、論理０を書き込むために使用され得る）。何れかの論理値がメモリセルによって一旦蓄積されると、論理値は、何れかの極性の読み出しパルス４１５を使用して判定され得る。書き込みパルス４１０又は読み出しパルス４１５は、電圧パルスの一例であり得、代わりに、書き込み電圧又は読み出し電圧とみなされ得る。
したがって、一連の書き込みコマンド及び読み出しコマンド、並びに関連付けられた書き込みパルス及び読み出しパルスの説明する一例として、メモリデバイスは、メモリセルに対する第１の論理値と関連付けられた第１の書き込みコマンドを受信し得る。第１の書き込みコマンドに応答して、メモリデバイスは、第１の極性を有する書き込みパルス４１０－ａ（例えば、書き込み電圧）をメモリセルに印加し得る。例えば、書き込みパルス４１０－ａは正の極性を有し得る。メモリセルは、書き込みパルス４１０－ａの極性に基づいて第１の論理値を蓄積し得る。例えば、書き込みパルス４１０－ａの正の極性に基づいて、メモリセルは、負の（異なる）極性を有する読み出しパルスを使用してその後センシングされた場合には高い閾値電圧を有するものとしてセンシングされ得、正の（同じ）極性を有する読み出しパルスを使用してその後センシングされた場合には低い閾値電圧を有するものとしてセンシングされ得る。
第１の書き込みコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第１の読み出しコマンドを受信し得る。第１の読み出しコマンドに応答して、メモリデバイスは読み出しパルス４１５－ａを印加し得る。読み出しパルス４１５－ａの極性は負であり得、したがって、メモリセルは、高い閾値電圧を有するものとしてセンシングされ得る。
第１の読み出しコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第２の読み出しコマンドを受信し得る。第２の読み出しコマンドに応答して、メモリデバイスは、読み出しパルス４１５－ｂを印加し得る。読み出しパルス４１５－ｂは、正の極性を有し得、したがって、メモリセルは、低い閾値電圧を有するものとしてセンシングされ得る。
第２の読み出しコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第３の読み出しコマンドを受信し得る。第３の読み出しコマンドに応答して、メモリデバイスは読み出しパルス４１５－ｃを印加し得る。読み出しパルス４１５－ｃの極性は、負であり得、したがって、メモリセルは、高い閾値電圧を有するものとしてセンシングされ得る。
第３の読み出しコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第２の論理値と関連付けられた第２の書き込みコマンドを受信し得る。第２の書き込みコマンドに応答して、メモリデバイスは、第２の極性を有する書き込みパルス４１０－ｂ（例えば、書き込み電圧）をメモリセルに印加し得る。例えば、書き込みパルス４１０－ｂは、負の極性を有し得る。メモリセルは、書き込みパルス４１０－ｂの極性に基づいて第２の論理値を蓄積し得る。例えば、書き込みパルス４１０－ｂの負の極性に基づいて、メモリセルは、負の（同じ）極性を有する読み出しパルスを使用してその後センシングされた場合には低い閾値電圧を有するとセンシングされ得、正の（異なる）極性を有する読み出しパルスを使用してその後センシングされた場合には高い閾値電圧を有するとセンシングされ得る。
第２の書き込みコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第４の読み出しコマンドを受信し得る。第４の読み出しコマンドに応答して、メモリデバイスは読み出しパルス４１５－ｄを印加し得る。読み出しパルス４１５－ｄの極性は正であり得、したがって、メモリセルは、高い閾値電圧を有するものとしてセンシングされ得る。
第４の読み出しコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第５の読み出しコマンドを受信し得る。第５の読み出しコマンドに応答して、メモリデバイスは、負の極性を有する読み出しパルス４１５－ｅを印加し得、したがって、メモリセルは、低い閾値電圧を有するものとしてセンシングされ得る。
第５の読み出しコマンドを受信した後のある時点において、メモリデバイスは、メモリセルに対する第６の読み出しコマンドを受信し得る。第６の読み出しコマンドに応答して、メモリデバイスは、正の極性を有する読み出しパルス４１５－ｆを印加し得、したがって、メモリセルは、高い閾値電圧を有するものとしてセンシングされ得る。
幾つかの例では、任意の極性の読み出しパルス４１５を使用して、任意の極性の書き込みパルス４１０と関連付けられた論理状態をセンシングすることをサポートするために、読み出しパルスの一方の極性は“デフォルトの”読み出し極性として定義され得、読み出しパルスの他方の極性は、“代替の”又は“反転した”読み出し極性として定義され得る。メモリデバイスは、読み出しパルス４１５の大きさ４３５がメモリセルの閾値電圧を超えるか否かに基づいて、メモリセルに対する論理値をセンシングし得、例えば、メモリデバイスは、読み出しパルス４１５が印加されている間に閾値量を超える電流量がメモリセルに流れるか否か、読み出しパルス４１５が印加されている間にメモリセルの抵抗が閾値抵抗を下回るか否か、読み出しパルス４１５が印加されている間にメモリセルがスナップバックイベントを示すか否か、又はそれらの任意の組み合わせを判定し得る。
メモリセルは、センシングされる論理値と、センシングされる論理値をセンシングする（検出する、決定する、取得する）ために使用される読み出しパルス４１５の極性に基づいて、蓄積された論理値の指標を判定し得、出力し得る。例えば、読み出しパルス４１５がデフォルトの読み出し極性である場合、蓄積された論理値は、読み出しパルス４１５と関連付けられたセンシングされた論理値に等しいと判定され得、読み出しパルス４１５が代替の読み出し極性である場合、蓄積された論理値は、読み出しパルス４１５と関連付けられたセンシングされた論理値の反転（又は何らかの他のマッピング又は変換）に等しいと判定され得る。
図４の例では、負の読み出し極性は、デフォルトの読み出し極性として定義され得、正の読み出し極性は、代替の読み出し極性として定義される。更に、メモリセルの高い閾値電圧は論理１として定義され、メモリセルの低い閾値電圧は論理０として定義され得る。したがって、読み出しパルス４１５が先行する書き込みパルス４１０とは反対の極性である場合、高い閾値電圧がセンシングされ得るため、デフォルトの読み出し極性が負である場合、正の書き込みパルス４１０は論理１を書き込むために使用され得、負の書き込みパルス４１０は論理０を書き込むために使用され得る。
したがって、例えば、書き込みパルス４１０－ａの正の極性に起因して、負の読み出しパルス４１５（例えば、読み出しパルス４１５－ａ又は読み出しパルス４１５－ｃ）をその後に印加することに応答して、メモリデバイスは、メモリセルが高い閾値電圧を有すると判定され得、したがって、センシングされた論理値は論理１であり得、蓄積された論理値もまた、デフォルトの読み出し極性が使用されたことに起因して、論理１であると判定され得る。また、正の読み出しパルス４１５（例えば、読み出しパルス４１５－ｂ）をその後印加することに応答して、メモリデバイスは、メモリセルが低い閾値電圧を有すると判定し得、したがって、センシングされた論理値は論理０であり得るが、蓄積された論理値は、代替の読み出し極性が使用されたことに起因して、論理１であると判定され得る。
同様に、例えば、書き込みパルス４１０－ｂの負の極性に起因して、負の読み出しパルス４１５（例えば、読み出しパルス４１５－ｅ）をその後印加することに応答して、メモリデバイスは、メモリセルが低い閾値電圧を有すると判定し得、したがって、センシングされた論理値は論理０であり得、蓄積された論理値もまた、デフォルトの読み出し極性が使用されたことに起因して、論理０であると判定され得る。また、正の読み出しパルス４１５（例えば、読み出しパルス４１５－ｄ又は読み出しパルス４１５－ｆ）をその後印加することに応答して、メモリデバイスは、メモリセルが高い閾値電圧を有すると判定し得、したがって、センシングされた論理値は、論理１であり得るが、蓄積された論理値は、代替の読み出し極性が使用されたことに起因して論理０であると判定され得る。
したがって、メモリセルにより蓄積された論理状態（例えば、動作可能な書き込みパルス４１０の極性）は、（センシングされた論理状態に対応し得る）メモリセルの閾値電圧と、閾値電圧を判定するために使用された読み出しパルスとに基づいて判定され得る。更に、メモリセルは、メモリセルにより蓄積された状態（例えば、動作可能な書き込みパルス４１０の極性）に関係なく、何れかの極性の読み出しパルス４１５を使用して読み出され得る。
タイミング図４００は、各読み出しパルス４１５が同じ大きさ４３５及び継続時間４３０を有し、各書き込みパルス４１０が同じ大きさ４２５及び継続時間４２０を有する説明的な例を示す。幾つかの場合、しかしながら、異なる極性の読み出しパルス４１５は、（例えば、セル挙動における非対称性を考慮して）異なる大きさ４３５を有し得る。追加的又は代替的に、異なる極性の書き込みパルス４１０は、（例えば、セル挙動の非対称性を考慮して）異なる大きさ４３５を有し得る。幾つかの場合、各読み出しパルス４１５は、所与の読み出しパルスの極性を使用して少なくともセンシングされるように、ある論理値に対応する低い閾値電圧よりも大きく、別の論理値に対応する高い閾値電圧よりも小さい大きさを有し得る。更に、幾つかの場合、書き込みパルス４１０と関連付けられた論理状態とは異なる場合に、以前に蓄積された論理状態を上書き可能であるように、書き込みパルス４１０は、少なくとも書き込みパルス４１０の極性の観点から、高い閾値電圧よりも大きい大きさ４２５を有し得る。したがって、書き込みパルス４１０は、任意の読み出しパルス４１５の大きさ４３５よりも大きい、又は所与の書き込みパルス４１０と同じ極性の任意の読み出しパルス４１５の大きさ４３５よりも少なくとも大きい大きさ４２５を各々有し得る。
幾つかの場合、各書き込みパルス４１０の継続時間４２０は、各読み出しパルス４１５の継続時間４３０と同じであり得る。幾つかの場合、書き込みパルスの継続時間４２０は、読み出しパルス４１５の継続時間４３０とは異なり得る。更に、異なる極性の書き込みパルス４１０又は読み出しパルス４１５の継続時間４２０、４３０は、同じであり得、又は（例えば、セル挙動の非対称性を考慮して）異なり得る。
タイミング図４００は、読み出しパルス４１５の極性が交互になる、すなわち、各読み出しパルス４１５が直後の読み出しパルスとは反対の極性のものである説明的な例を示す。例えば、読み出しパルス４１５－ａの極性は負であり得、読み出しパルス４１５－ｂの極性は正であり得、読み出しパルス４１５－ｃの極性は負であり有る。しかしながら、読み出しパルス４１５は、任意の固定の（例えば、予め定義された）パターンに従って極性を変化させ得ることを理解すべきである。また、代替的に、幾つかの場合、読み出しパルス４１５は（例えば、乱数生成アルゴリズム又はその他のランダム化コンポーネントに基づいて）ランダムに変化し得る。
読み出しパルス４１５の極性は、メモリデバイス又はメモリデバイスのためのホストデバイスによって制御（判定）され得る。例えば、ホストデバイスは、読み出しパルス４１５の極性の指標を示し得、又はそれと関連付けられ得る（例えば、同時に、又はそれに関連する別のタイミングに従って受信され得る）読み出しコマンドを送信し得る。例えば、読み出しコマンドは、読み出しコマンドに対する極性と関連付けられ、該極性を指し示すフラグ又は変数を含み得、又はそれと関連付けられ得る。幾つかのそうした場合、ホストデバイスは、読み出しパルスの何れの極性が、読み出しコマンドに応答してメモリデバイスによって使用されるかに基づいて異なるコマンドを発行し得る。例えば、ホストデバイスは、メモリデバイスが読み出しパルス４１５に対して正の極性を使用することを指し示す正の読み出しコマンド、又はメモリデバイスが読み出しパルス４１５に対して負の極性を使用することを指し示す負の読み出しコマンドを発行し得る。
他の例では、メモリデバイスは、乱数ジェネレータ又はメモリデバイスと関連付けられたその他のランダム化コンポーネントを介して、読み出しパルス４１５の極性を制御し得る。メモリデバイスは、ランダムな判定に基づいて読み出しパルス４１５の極性を判定し得る。幾つかの場合、メモリデバイスにより制御されるように読み出しパルス４１５の極性をランダムに変化させることは、メモリデバイスに対する悪意のある攻撃を防止するのに役立ち、それによってデバイスのセキュリティを高める。
また、他の例では、メモリデバイスは、パターン（例えば、交互のパターン）に従って読み出しパルス４１５の極性を変化させるために、１つ以上の以前の読み出しパルス４１５の極性を追跡するためのカウンター又はトラッカーを含み得る。そうした場合、メモリデバイスは、１つ以上の以前の読み出しパルス４１５（例えば、最新の読み出しパルス４１５）の極性に基づいて、読み出しパルス４１５の極性を判定し得る。
追加的又は代替的に、メモリデバイスは、１つ以上の以前の書き込みパルス４１０の極性を追跡し、１つ以上の以前の書き込みパルス４１０の極性に基づいて読み出しパルス４１５の極性を判定するためのカウンター（例えば、１（１）ビットパリティカウンター）又はトラッカーを含み得る。例えば、読み出しパルス４１５の極性は、最新の書き込みパルス４１０の極性に基づいて判定され得る。そうした場合、メモリデバイスは、書き込みデータの極性の性質を変化させることに基づいて、読み出しパルス４１５の極性の変化を達成し得る。
メモリデバイスによって制御されるか、それともホストデバイスによって制御されるか、及びランダム化されるか、それともパターンに基づくかにかかわらず、読み出しパルス４１５の極性の変化は、デバイスレベル、ダイレベル、アレイレベル、サブアレイレベルで、又はメモリセルのその他の任意のグループに渡って実装され得る。例えば、説明のために交互のパターンを仮定すると、メモリセルに印加される読み出しパルス４１５は、メモリデバイス内の任意のメモリセルに、同じダイ内の任意のメモリセルに、及び同じアレイ内の任意のメモリセル等に、最後に印加された以前の読み出しパルス４１５の反対の極性であり得る。
極性が変化する読み出しパルス４１５を使用することは、同じ極性の読み出しパルスが繰り返されることに起因して、メモリセルが経時的にある論理値又は別の論理値を蓄積することに向かってドリフトするのを防止し得る。例えば、ある論理値に書き込まれたメモリセルが、別の論理値に書き込まれたメモリセルとは異なる速度で経時的にドリフトし得る場合、変化する極性の読み出しパルス４１５を使用することは、そうした時間ベースのドリフトを軽減（例えば、キャンセル）し得、それによって読み出しウィンドウを増加させ、メモリデバイスの信頼性及び精度を向上させる。別の例として、読み出しパルス４１５の極性を変化させることは、ビット誤り率を改善し得る。当業者は、これらの又はその他の利点を分かり得る。
タイミング図４００は、一連の書き込み及び読み出しコマンド並びに関連する書き込みパルス４１０及び読み出しパルス４１５の単なる一例である。任意の数の書き込みコマンド及び読み出しコマンドが受信され得、関連する書き込みパルス４１０及び読み出しパルス４１５が所与のメモリセルに任意の順序で印加され得る。
図５は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするブロック図５００の一例を説明する。ブロック図５００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。
ブロック５０５において、メモリデバイスは、センシングに使用される読み出しパルスの極性を判定し得る。例えば、メモリデバイスは、読み出しパルスの極性が第１の極性又は第２の極性であると判定し得る。メモリデバイスは、（例えば、自律的に、ホストデバイスからのコマンド又はその他の指標に基づいて、ランダムに、パターンに基づいて等）本明細書に説明する技術に従って読み出しパルスの極性を判定し得る。
ブロック５１０において、メモリデバイスは、読み出しパルスをメモリセルに印加することに基づいて（例えば、印加された読み出しパルスがメモリセルの閾値電圧を超えるか否か、したがって、メモリセルの閾値電圧が高いか低いかを判定することに基づいて）メモリセルに対する論理値をセンシングし得る。ブロック５１０においてセンシングされた（識別された）論理値は、センシングされた論理値と称され得る。
幾つかの場合、極性の内の１つ（例えば、第１の極性又は第２の極性の何れか、負の極性又は正の極性の何れか）は、“デフォルトの”読み出し極性として識別され（定義され）得、他の極性は“代替の”又は“反転した”読み出し極性として識別され得る。こうした場合、デフォルトの読み出し極性を使用してセンシングされた論理値は、ブロック５２０においてセンシングされたまま出力され得る（例えば、ブロック５１５において反転する必要がない）が、代替の読み出し極性を使用してセンシングされた論理値は、反転した（反対の）センシングされた論理値がブロック５２０において出力され得るようにブロック５１５において反転させられ得る。
図５の例では、第１の極性は、デフォルトの読み出し極性を表し得る。したがって、例えば、読み出しパルスの極性が第２の極性であるとブロック５０５においてメモリデバイスが判定した場合、メモリデバイスは、ブロック５１５において、センシングされた論理値を反転し得、代替の（反転した、反対の）読み出し極性の使用を妨害し得る。ブロック５２０において、メモリデバイスは、反転したセンシングされた論理値を出力し得、それは、蓄積された論理値（例えば、ブロック５１０において読み出しパルスが印加される前にメモリセルに最後に印加された書き込みパルス４１０によってメモリセルに蓄積された論理値）であり得る。
しかしながら、読み出しパルスの極性が第２の極性であるとブロック５０５においてメモリデバイスが判定した場合、メモリデバイスは、ブロック５２０においてセンシングされた論理値を直接出力する（例えば、反転の必要はない）。センシングされた論理値は、蓄積された論理値（例えば、ブロック５１０において読み出しパルスが印加される前にメモリセルに最後に印加された書き込みパルス４１０によってメモリセルに蓄積された論理値）であり得る。
したがって、メモリデバイスは、（例えば、センシングされた閾値電圧、したがってセンシングされた論理値を判定するために）読み出し電圧を印加することに基づいて、及び印加された読み出し電圧の極性に基づいて、ブロック５２０において出力された蓄積された論理値を判定し得る。
図６は、本明細書に開示するような例に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートするメモリデバイス６０５のブロック図６００を示す。メモリデバイス６０５は、図１及び図２を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス６０５は、コマンドコンポーネント６１０、書き込みコンポーネント６１５、読み出しコンポーネント６２０、出力コンポーネント６２５、読み出し極性コンポーネント６３０、及びストレージコンポーネント６３５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
幾つかの例では、コマンドコンポーネント６１０は、メモリデバイス６０５において、メモリセルに対する第１の読み出しコマンドを受信し得る。読み出しコンポーネント６２０は、第１の読み出しコマンドに少なくとも部分的に基づいて、第１の極性を有する第１の読み出し電圧をメモリセルに印加し得る。コマンドコンポーネント６１０は、第１の読み出しコマンドの後、メモリセルに対する第２の読み出しコマンドを受信し得る。読み出しコンポーネント６２０は、第２の読み出しコマンドに少なくとも部分的に基づいて、第２の極性を有する第２の読み出し電圧をメモリセルに印加し得る。
幾つかの例では、コマンドコンポーネント６１０は、第１の読み出しコマンドを受信する前に、メモリセルに対する第１の論理値と関連付けられた書き込みコマンドを受信し得る。書き込みコンポーネント６１５は、書き込みコマンドに基づいて、第１の極性を有する書き込み電圧をメモリセルに印加し得、メモリセルは、書き込み電圧が第１の極性を有することに基づいて第１の論理値を蓄積するように動作可能である。読み出しコンポーネント６２０は、第１の読み出しコマンドに応答して、第１の読み出し電圧を印加することに基づいてメモリセルが第１の論理値を蓄積すると判定し得る。読み出しコンポーネント６２０はまた、第２の読み出しコマンドに応答して、第２の読み出し電圧を印加することに基づいてメモリセルが第１の論理値を蓄積すると判定し得る。
幾つかの例では、メモリセルは、第１の論理値又は第２の論理値の内の１つを蓄積するように動作可能であり得、読み出しコンポーネント６２０は、第２の読み出し電圧を印加することに基づいてメモリセルに対する第２の論理値をセンシングし得る。幾つかの例では、出力コンポーネント６２５は、メモリデバイス６０５によって、第２の論理値がセンシングされたこと及び第２の読み出し電圧が第２の極性を有することに基づいて、第１の論理値の指標を出力し得る。例えば、読み出しコンポーネント６２０は、第２の論理値をセンシングした後、第２の読み出し電圧が第２の極性を有することに基づいて第２の論理値の反転を判定し得、第１の論理値は第２の論理値の反転であり、出力することは判定することに基づく。
幾つかの例では、読み出しコンポーネント６２０は、第１の読み出し電圧を印加することに基づいて、メモリセルに対する第１の論理値をセンシングし得る。出力コンポーネント６２５は、メモリデバイス６０５によって、第１の論理値がセンシングされたこと及び第１の読み出し電圧が第１の極性を有することに基づいて、第１の論理値の追加の指標を出力し得る。
幾つかの例では、第１の読み出しコマンドは、第１の読み出し電圧に対して第１の極性を使用することを指し示し得る。幾つかの例では、第２の読み出しコマンドは、第２の読み出し電圧に対して第２の極性を使用することを指し示し得る。
幾つかの例では、読み出し極性コンポーネント６３０は、第１のランダムな判定に基づいて、第１の読み出し電圧に対して第１の極性を使用すると判定し得る。幾つかの例では、読み出し極性コンポーネント６３０は、第２のランダムな判定に基づいて、第２の読み出し電圧に対して第２の極性を使用すると判定し得る。
幾つかの例では、読み出し極性コンポーネント６３０は、第１の読み出し電圧が第１の極性を有することに基づいて、第２の読み出し電圧に対して第２の極性を使用すると判定し得る。
幾つかの例では、第１の読み出し電圧と第２の読み出し電圧とは同じ大きさを有する。他の例では、第１の読み出し電圧と第２の読み出し電圧とは異なる大きさを有する。
幾つかの例では、ストレージコンポーネント６３５は、メモリデバイス６０５において、メモリセルのセットに論理値のセットを蓄積し得る。コマンドコンポーネント６１０は、メモリデバイス６０５において１つ以上の読み出しコマンドを受信し得る。読み出しコンポーネント６２０は、１つ以上の読み出しコマンドに基づいて、読み出しパルスのセットをメモリセルのセットに印加し得、読出しパルスのセットの第１のサブセットは第１の極性を各々有し、読み出しパルスのセットの第２のサブセットは第２の極性を各々有する。出力コンポーネント６２５は、メモリデバイス６０５によって、読み出しパルスのセットを印加することに少なくとも部分的に基づいて、論理値の蓄積されたセットを指し示すシグナリングを送信し得る。
幾つかの例では、読み出しコンポーネント６２０は、読み出しパルスのセットを印加することに基づいて、論理値のセットをセンシングし得る。論理値の蓄積されたセットの各々は、個別のセンシングされた論理値に対応し得る。読み出しパルスのセットの第１のサブセットと関連付けられたセンシングされた論理値に対して、シグナリングは、個別のセンシングされた論理値を指し示し得る。読み出しパルスのセットの第２のサブセットと関連付けられたセンシングされた論理値に対して、シグナリングは、個別のセンシングされた論理値の反転を指し示し得る。
幾つかの例では、第１のサブセットの読み出しパルスは、第２のサブセットの第１の読み出しパルスの後で、第２のサブセットの第２の読み出しパルスの前に印加され得る。
幾つかの例では、１つ以上の読み出しコマンドの各々は、読み出しパルスのセットの内の対応する１つ以上が第１の極性を有するか、それとも第２の極性を有するかの指標と関連付けられ得る。
幾つかの例では、１つ以上の読み出しコマンドの各々に対して、読み出しパルスのセットの内の対応する１つ以上が第１の極性を有するか、それとも第２の極性を有するかはランダムであり得る。
図７は、本開示の態様に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上の方法７００を説明するフローチャートを示す。方法７００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法７００の動作は、図６を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
７０５において、メモリデバイスは、メモリデバイスにおいて、メモリセルに対する第１の読み出しコマンドを受信し得る。７０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７０５の動作の態様は、図６を参照して説明したようなコマンドコンポーネントによって実施され得る。
７１０において、メモリデバイスは、第１の読み出しコマンドに基づいて、第１の極性を有する第１の読み出し電圧をメモリセルに印加し得る。７１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７１０の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
７１５において、メモリデバイスは、第１の読み出しコマンドの後、メモリセルに対する第２の読み出しコマンドを受信し得る。７１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図６を参照して説明したようなコマンドコンポーネントによって実施され得る。
７２０において、メモリデバイスは、第２の読み出しコマンドに基づいて、第２の極性を有する第２の読み出し電圧をメモリセルに印加し得る。７２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７２０の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法７００等の１つ以上の方法を実施し得る。装置は、メモリデバイスにおいて、メモリセルに対する第１の読み出しコマンドを受信することと、第１の読み出しコマンドに基づいて、第１の極性を有する第１の読み出し電圧をメモリセルに印加することと、第１の読み出しコマンドの後、メモリセルに対する第２の読み出しコマンドを受信することと、第２の読み出しコマンドに基づいて、第２の極性を有する第２の読み出し電圧をメモリセルに印加することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法７００及び装置の幾つかの例は、第１の読み出しコマンドを受信する前に、メモリセルに対する第１の論理値と関連付けられた書き込みコマンドを受信することと、書き込みコマンドに基づいて、第１の極性を有する書き込み電圧をメモリセルに印加することであって、メモリセルは、書き込み電圧が第１の極性を有することに基づいて第１の論理値を蓄積するように動作可能であり得ることと、第１の読み出しコマンドに応答して、第１の読み出し電圧を印加することに基づいてメモリセルが第１の論理値を蓄積すると判定することと、第２の読み出しコマンドに応答して、第２の読み出し電圧を印加することに基づいてメモリセルが第１の論理値を蓄積すると判定することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例では、メモリセルは、第１の論理値又は第２の論理値の内の１つを蓄積するように動作可能であり得る。本明細書に説明する方法７００及び装置の幾つかの例は、第２の読み出し電圧を印加することに基づいてメモリセルに対する第２の論理値をセンシングすることと、メモリデバイスによって、第２の論理値がセンシングされたこと及び第２の読み出し電圧が第２の極性を有することに基づいて、第１の論理値の指標を出力することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例は、第２の論理値をセンシングした後、第２の読み出し電圧が第２の極性を有することに基づいて第２の論理値の反転を判定することであって、第１の論理値は第２の論理値の反転であり得、出力することは判定することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例は、第１の読み出し電圧を印加することに基づいてメモリセルに対する第１の論理値をセンシングすることと、メモリデバイスによって、第１の論理値がセンシングされたこと及び第１の読み出し電圧が第１の極性を有することに基づいて、第１の論理値の追加の指標を出力することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例では、第１の読み出しコマンドは、第１の読み出し電圧に対して第１の極性を使用することを指し示し、第２の読み出しコマンドは、第２の読み出し電圧に対して第２の極性を使用することを指し示す。
本明細書に説明する方法７００及び装置の幾つかの例は、第１のランダムな判定に基づいて第１の読み出し電圧に対して第１の極性を使用すると判定することと、第２のランダムな判定に基づいて第２の読み出し電圧に対して第２の極性を使用すると判定することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例は、第１の読み出し電圧が第１の極性を有することに基づいて、第２の読み出し電圧に対して第２の極性を使用すると判定することのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法７００及び装置の幾つかの例では、第１の読み出し電圧と第２の読み出し電圧とは同じ大きさを有し得る。本明細書に説明する方法７００及び装置の幾つかの例では、第１の読み出し電圧と第２の読み出し電圧とは異なる大きさを有する。
図８は、本開示の態様に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図６を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
８０５において、メモリデバイスは、メモリデバイスにおいて、メモリセルに対する第１の読み出しコマンドを受信し得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、図６を参照して説明したようなコマンドコンポーネントによって実施され得る。
８１０において、メモリデバイスは、第１の読み出しコマンドに基づいて、第１の極性を有する第１の読み出し電圧をメモリセルに印加し得る。８１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
８１５において、メモリデバイスは、第１の読み出し電圧を印加することに基づいて、メモリセルに対する第１の論理値をセンシングし得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
８２０において、メモリデバイスは、メモリデバイスによって、第１の論理値がセンシングされたこと及び第１の読み出し電圧が第１の極性を有することに基づいて、第１の論理値の指標を出力し得る。８２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８２０の動作の態様は、図６を参照して説明したような出力コンポーネントによって実施され得る。
８２５において、メモリデバイスは、第１の読み出しコマンドの後、メモリセルに対する第２の読み出しコマンドを受信し得る。８２５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８２５の動作の態様は、図６を参照して説明したようなコマンドコンポーネントによって実施され得る。
８３０において、メモリデバイスは、第２の読み出しコマンドに基づいて、第２の極性を有する第２の読み出し電圧をメモリセルに印加し得る。８３０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８３０の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
８３５において、メモリデバイスは、第２の読み出し電圧を印加することに少なくとも部分的に基づいて、メモリセルに対する第２の論理値をセンシングし得る。８３５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８３５の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
８４０において、メモリデバイスは、第２の論理値をセンシングした後、第２の読み出し電圧が第２の極性を有することに少なくとも部分的に基づいて、第２の論理値の反転を判定し得、第１の論理値は第２の論理値の反転であり、出力することは、判定することに少なくとも部分的に基づく。８４０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８４５の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
８４５において、メモリデバイスは、メモリデバイスによって、第２の論理値がセンシングされたこと及び第２の読み出し電圧が第２の極性を有することに少なくとも部分的に基づいて、第１の論理値の指標（例えば、第２の指標、追加の指標）を出力し得る。８４０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８４０の動作の態様は、図６を参照して説明したような出力コンポーネントによって実施され得る。
図９は、本開示の態様に従った極性書き込みメモリセルに対する可変極性読み出し動作をサポートする１つ以上の方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図６を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。
９０５において、メモリデバイスは、メモリデバイスにおいて、メモリセルのセットに論理値のセットを蓄積し得る。９０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図６を参照して説明したようなストレージコンポーネントによって実施され得る。
９１０において、メモリデバイスは、メモリデバイスにおいて１つ以上の読み出しコマンドを受信し得る。９１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図６を参照して説明したようなコマンドコンポーネントによって実施され得る。
９１５において、メモリデバイスは、１つ以上の読み出しコマンドに基づいて、読み出しパルスのセットをメモリセルのセットに印加し得、読み出しパルスのセットの第１のサブセットは第１の極性を各々有し、読み出しパルスのセットの第２のサブセットは第２の極性を各々有する。９１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１５の動作の態様は、図６を参照して説明したような読み出しコンポーネントによって実施され得る。
９２０において、メモリデバイスは、メモリデバイスによって、読み出しパルスのセットを印加することに少なくとも部分的に基づいて、論理値の蓄積されたセットを指し示すシグナリングを送信し得る。９２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９２０の動作の態様は、図６を参照して説明したような出力コンポーネントによって実施され得る。
幾つかの例では、本明細書に説明するような装置は、方法９００等の１つ以上の方法を実施し得る。装置は、メモリデバイスにおいて、メモリセルのセットに論理値のセットを蓄積することと、メモリデバイスにおいて１つ以上の読み出しコマンドを受信することと、１つ以上の読み出しコマンドに基づいて、読み出しパルスのセットをメモリセルのセットに印加することであって、読み出しパルスのセットの第１のサブセットは第１の極性を各々有し、読み出しパルスのセットの第２のサブセットは第２の極性を各々有することと、メモリデバイスによって、読み出しパルスのセットを印加することに少なくとも部分的に基づいて、論理値の蓄積されたセットを指し示すシグナリングを送信することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書に説明する方法９００及び装置の幾つかの例は、読み出しパルスのセットを印加することに基づいて論理値のセットをセンシングすることであって、論理値の蓄積されたセットの各々は、個別のセンシングされた論理値に対応し、読み出しパルスのセットの第１のサブセットと関連付けられたセンシングされた論理値に対して、シグナリングは個別のセンシングされた論理値を指し示し、読み出しパルスの第２のサブセットと関連付けられたセンシングされた論理値に対して、シグナリングは個別のセンシングされた論理値の反転を指し示すことのための動作、機構、手段、又は命令を更に含み得る。
本明細書に説明する方法９００及び装置の幾つかの例では、第１のサブセットの読み出しパルスは、第２のサブセットの第１の読み出しパルスの後で、第２のサブセットの第２の読み出しパルスの前に印加され得る。
本明細書に説明する方法９００及び装置の幾つかの例では、１つ以上の読み出しコマンドの各々は、読み出しパルスのセットの内の対応する１つ以上が第１の極性を有するか、それとも第２の極性を有し得るかの指標と関連付けられ得る。本明細書に説明する方法９００及び装置の幾つかの例では、１つ以上の読み出しコマンドの各々に対して、読み出しパルスのセットの内の対応する１つ以上が第１の極性を有するか、それとも第２の極性を有するかは、ランダムであり得る。
本明細書に説明する方法は可能な実装であり、動作及びステップは再配置され得、さもなければ修正され得、他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。
装置が説明される。装置は、メモリセルのアレイと、メモリセルのアレイと結合されたアクセスコンポーネントとを含み得る。アクセスコンポーネントは、メモリセルに対する書き込みコマンドに応答して、メモリセルのアレイのメモリセルに書き込み電圧を印加するように動作可能であり得、メモリセルは、書き込み電圧の極性に基づいて論理値を蓄積し、メモリセルに対する読み出しコマンドに応答して、メモリセルに読み出し電圧を印加するように動作可能である。装置は、メモリセルのアレイと結合され、読み出し電圧がメモリセルの閾値電圧を超えるか否かをセンシングし、読み出し電圧がメモリセルの閾値電圧を超えるか否か及び読み出し電圧の極性に基づいて、蓄積された論理値の指標を生成するように動作可能なセンスコンポーネントを更に含み得る。
幾つかの例では、アクセスコンポーネントは、読み出しコマンドと関連付けられた指標に基づいて読み出し電圧の極性を判定するように動作可能であり得る。幾つかの例では、アクセスコンポーネントは、読み出し電圧の極性をランダムに変化させるように動作可能であり得る。幾つかの例では、アクセスコンポーネントは、以前の読み出し電圧の極性に基づいて読み出し電圧の極性を判定するように動作可能であり得る。幾つかの例では、アクセスコンポーネントは、以前の書き込み電圧の極性に基づいて読み出し電圧の極性を判定するように動作可能であり得る。
幾つかの例では、センスコンポーネントは、読み出し電圧がメモリセルの閾値電圧を超えるか否かに基づいてメモリセルに対するセンシングされた論理値を識別し、読み出し電圧の極性に基づいてセンシングされた論理値を選択的に反転するように動作可能であり得る。
幾つかの例では、メモリセルは、第１の論理値又は第２の論理値の内の１つを蓄積するように動作可能であり得、センスコンポーネントは、読み出し電圧がメモリセルの閾値電圧を超え、読み出し電圧の極性が第１の極性である場合、蓄積された論理値を第１の論理値として識別し、読み出し電圧がメモリセルの閾値電圧を下回り、読み出し電圧の極性が第１の極性である場合、蓄積された論理値を第２の論理値として識別し、読み出し電圧がメモリセルの閾値電圧を超え、読み出し電圧の極性が第２の極性である場合、蓄積された論理値を第２の論理値として識別し、読み出し電圧がメモリセルの閾値電圧を下回り、読み出し電圧の極性が第２の極性である場合、蓄積された論理値を第１の論理値として識別するように動作可能であり得る。
幾つかの例では、センスコンポーネントは、読み出し電圧がメモリセルに印加されている間にメモリセルに流れる電流量に基づいて、読み出し電圧がメモリセルの閾値電圧を超えるか否かを判定するように動作可能であり得る。
幾つかの例では、センスコンポーネントは、読み出し電圧がメモリセルに印加され得る間にスナップバックイベントが発生するか否かに基づいて、読み出し電圧がメモリセルの閾値電圧を超えるか否かを判定するように動作可能であり得る。
幾つかの例では、メモリセルの閾値電圧は、読み出し電圧の極性と書き込み電圧の極性とが同じであるか否かに基づき得る。幾つかの例では、メモリセルは、読み出し電圧の極性と書き込み電圧の極性とが同じである場合、第１の閾値電圧を有し、読み出し電圧の極性と書き込み電圧の極性とが異なる場合、第２の閾値電圧を有するように動作可能であり得る。読み出し電圧は、第１の閾値電圧よりも大きく、第２の閾値電圧よりも小さくてもよい大きさを有し得る。
幾つかの例では、メモリセルは、書き込み電圧の極性が第１の極性である場合、アモルファス状態にある間に第１の論理値を蓄積するように動作可能であり得、書き込み電圧の極性が第２の極性である場合、アモルファス状態にある間に第２の論理値を蓄積するように動作可能であり得るカルコゲナイド材料を含む。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。
用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。
用語“結合する”は、信号が導電経路を介してコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れることを可能にする変化を開始する。
本明細書で使用するとき、用語“実質的に”は、修飾される特徴（例えば、用語、実質的により修飾される動詞又は形容詞）が絶対的である必要はないが、特徴の利点を実現するのに十分に近いことを意味する。
本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、基板は半導体ウエハである。他の例では、基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の概念を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示されている。
添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルとを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。
本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含め、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“の内の少なくとも１つ”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明する例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータストレージ媒体及び通信媒体の両方を含む。非一時的ストレージ媒体は、汎用又は専用のコンピュータによりアクセス可能な任意の利用可能な媒体であり得る。例として、非限定的に、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用し得、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスし得る任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送られる場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ディスク（ｄｉｓｃ）がレーザでデータを光学的に再生する一方で、ディスク（ｄｉｓｋ）はデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (24)

  1. メモリデバイスにおいて、メモリセルに対する第１の読み出しコマンドを受信することであって、前記第１の読み出しコマンドは、第１の読み出し電圧に対して第１の極性を使用することを指し示すことと、
    前記第１の読み出しコマンドに少なくとも部分的に基づいて、前記第１の極性を有する前記第１の読み出し電圧を前記メモリセルに印加することと、
    前記第１の読み出しコマンドの後、前記メモリセルに対する第２の読み出しコマンドを受信することであって、前記第２の読み出しコマンドは、第２の読み出し電圧に対して第２の極性を使用することを指し示すことと、
    前記第２の読み出しコマンドに少なくとも部分的に基づいて、前記第２の極性を有する前記第２の読み出し電圧を前記メモリセルに印加すること
    を含む、方法。
  2. 前記第１の読み出しコマンドを受信する前に、前記メモリセルに対する第１の論理値と関連付けられた書き込みコマンドを受信することと、
    前記書き込みコマンドに少なくとも部分的に基づいて、前記第１の極性を有する書き込み電圧を前記メモリセルに印加することであって、前記メモリセルは、前記書き込み電圧が前記第１の極性を有することに少なくとも部分的に基づいて前記第１の論理値を蓄積するように動作可能であることと、
    前記第１の読み出しコマンドに応答して、前記第１の読み出し電圧を印加することに少なくとも部分的に基づいて、前記メモリセルが前記第１の論理値を蓄積すると判定し、前記第２の読み出しコマンドに応答して、前記第２の読み出し電圧を印加することに少なくとも部分的に基づいて、前記メモリセルが前記第１の論理値を蓄積すると判定すること
    を更に含む、請求項１に記載の方法。
  3. 前記メモリセルは、第１の論理値又は第２の論理値の内の１つを蓄積するように動作可能であり、
    前記第２の読み出し電圧を印加することに少なくとも部分的に基づいて、前記メモリセルに対する前記第２の論理値をセンシングすることと、
    前記メモリデバイスによって、前記第２の論理値がセンシングされたこと及び前記第２の読み出し電圧が前記第２の極性を有することに少なくとも部分的に基づいて、前記第１の論理値の指標を出力すること
    を更に含む、請求項１に記載の方法。
  4. 前記第２の論理値をセンシングした後、前記第２の読み出し電圧が前記第２の極性を有することに少なくとも部分的に基づいて前記第２の論理値の反転を判定することであって、前記第１の論理値は前記第２の論理値の反転であり、前記出力することは、前記判定することに少なくとも部分的に基づくこと
    を更に含む、請求項３に記載の方法。
  5. 前記第１の読み出し電圧を印加することに少なくとも部分的に基づいて、前記メモリセルに対する前記第１の論理値をセンシングすることと、
    前記メモリデバイスによって、前記第１の論理値がセンシングされたこと及び前記第１の読み出し電圧が前記第１の極性を有することに少なくとも部分的に基づいて、前記第１の論理値の追加の指標を出力すること
    を更に含む、請求項４に記載の方法。
  6. 第１のランダムな判定に少なくとも部分的に基づいて、前記第１の読み出し電圧に対して前記第１の極性を使用すると判定することと、
    第２のランダムな判定に少なくとも部分的に基づいて、前記第２の読み出し電圧に対して前記第２の極性を使用すると判定すること
    を更に含む、請求項１に記載の方法。
  7. 前記第１の読み出し電圧が前記第１の極性を有することに少なくとも部分的に基づいて、前記第２の読み出し電圧に対して前記第２の極性を使用すると判定すること
    を更に含む、請求項１に記載の方法。
  8. 前記第１の読み出し電圧と前記第２の読み出し電圧とは同じ大きさを有する、請求項１に記載の方法。
  9. 前記第１の読み出し電圧と前記第２の読み出し電圧とは異なる大きさを有する、請求項１に記載の方法。
  10. メモリセルのアレイと、
    メモリセルの前記アレイと結合され、
    前記メモリセルに対する書き込みコマンドに応答して、メモリセルの前記アレイのメモリセルに書き込み電圧を印加することであって、前記メモリセルは、前記書き込み電圧の極性に少なくとも部分的に基づいて論理値を蓄積するように動作可能であることと、
    以前の書き込み電圧の極性に少なくとも部分的に基づいて、読み出し電圧の極性を判定することと、
    前記メモリセルに対する読み出しコマンドに応答して、前記メモリセルに前記読み出し電圧を印加すること
    を動作可能なアクセスコンポーネントと、
    メモリセルの前記アレイに結合され、
    前記読み出し電圧が前記メモリセルの閾値電圧を超えるか否かをセンシングすることと、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を超えるか否か、及び前記読み出し電圧の極性に少なくとも部分的に基づいて、蓄積された前記論理値の指標を生成すること
    を動作可能なセンスコンポーネントと
    を含む、装置。
  11. 前記アクセスコンポーネントは、前記読み出しコマンドと関連付けられた指標に少なくとも部分的に基づいて、前記読み出し電圧の前記極性を判定するように動作可能である、請求項１０に記載の装置。
  12. 前記アクセスコンポーネントは、前記読み出し電圧の前記極性をランダムに変化させるように動作可能である、請求項１０に記載の装置。
  13. 前記アクセスコンポーネントは、以前の読み出し電圧の極性に少なくとも部分的に基づいて、前記読み出し電圧の前記極性を判定するように動作可能である、請求項１０に記載の装置。
  14. 前記センスコンポーネントは、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を超えるか否かに少なくとも部分的に基づいて、前記メモリセルに対するセンシングされた論理値を識別し、前記読み出し電圧の前記極性に少なくとも部分的に基づいて、センシングされた前記論理値を選択的に反転すること
    を動作可能である、請求項１０に記載の装置。
  15. 前記メモリセルは、第１の論理値又は第２の論理値の内の１つを蓄積するように動作可能であり、
    前記センスコンポーネントは、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を超え、前記読み出し電圧の前記極性が第１の極性である場合、蓄積された前記論理値を前記第１の論理値として識別することと、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を下回り、前記読み出し電圧の前記極性が前記第１の極性である場合、蓄積された前記論理値を前記第２の論理値として識別することと、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を超え、前記読み出し電圧の前記極性が第２の極性である場合、蓄積された前記論理値を前記第２の論理値として識別することと、
    前記読み出し電圧が前記メモリセルの前記閾値電圧を下回り、前記読み出し電圧の前記極性が前記第２の極性である場合、蓄積された前記論理値を前記第１の論理値として識別すること
    を動作可能である、
    請求項１０に記載の装置。
  16. 前記センスコンポーネントは、
    前記読み出し電圧が前記メモリセルに印加されている間に前記メモリセルを流れる電流量に少なくとも部分的に基づいて、前記読み出し電圧が前記メモリセルの前記閾値電圧を超えるか否かを判定すること
    を動作可能である、請求項１０に記載の装置。
  17. 前記センスコンポーネントは、
    前記読み出し電圧が前記メモリセルに印加されている間にスナップバックイベントが発生するか否かに少なくとも部分的に基づいて、前記読み出し電圧が前記メモリセルの前記閾値電圧を超えるか否かを判定すること
    を動作可能である、請求項１０に記載の装置。
  18. 前記メモリセルの前記閾値電圧は、前記読み出し電圧の前記極性と前記書き込み電圧の前記極性とが同じであるか否かに少なくとも部分的に基づく、請求項１０に記載の装置。
  19. 前記メモリセルは、前記読み出し電圧の前記極性と前記書き込み電圧の前記極性が同じである場合、第１の閾値電圧を有するように動作可能であり、前記読み出し電圧の前記極性と前記書き込み電圧の前記極性が異なる場合、第２の閾値電圧を有するように動作可能であり、
    前記読み出し電圧は、前記第１の閾値電圧よりも大きく、前記第２の閾値電圧よりも小さい大きさを有する、
    請求項１８に記載の装置。
  20. 前記メモリセルは、前記書き込み電圧の前記極性が第１の極性である場合、アモルファス状態にある間に第１の論理値を蓄積するように動作可能であり、前記書き込み電圧の前記極性が第２の極性である場合、前記アモルファス状態にある間に第２の論理値を蓄積するように動作可能なカルコゲナイド材料を含む、
    請求項１０に記載の装置。
  21. メモリデバイスにおいて、複数のメモリセルに複数の論理値を蓄積することと、
    前記メモリデバイスにおいて２つ以上の読み出しコマンドを受信することであって、
    前記２つ以上の読み出しコマンドのうちの第１の読み出しコマンドは、第１の読み出し電圧に対して第１の極性を使用することを指し示し、
    前記２つ以上の読み出しコマンドのうちの第２の読み出しコマンドは、第２の読み出し電圧に対して第２の極性を使用することを指し示すことと、
    前記２つ以上の読み出しコマンドに少なくとも部分的に基づいて、複数の読み出しパルスを前記複数のメモリセルに印加することであって、
    前記複数の読み出しパルスの第１のサブセットは前記第１の極性を各々有し、
    前記複数の読み出しパルスの第２のサブセットは前記第２の極性を各々有することと、
    前記メモリデバイスによって、前記複数の読み出しパルスを印加することに少なくとも部分的に基づいて、蓄積された前記複数の論理値を指し示すシグナリングを送信することを含む方法。
  22. 前記複数の読み出しパルスを印加することに少なくとも部分的に基づいて前記複数の論理値をセンシングすることであって、蓄積された前記複数の論理値の各々は、個別のセンシングされた論理値に対応し、
    前記複数の読み出しパルスの前記第１のサブセットと関連付けられたセンシングされた論理値に対して、前記シグナリングは、前記個別のセンシングされた論理値を指し示し、
    前記複数の読み出しパルスの前記第２のサブセットと関連付けられたセンシングされた論理値に対して、前記シグナリングは、前記個別のセンシングされた論理値の反転を指し示すこと
    を更に含む、請求項２１に記載の方法。
  23. 前記第１のサブセットの読み出しパルスは、前記第２のサブセットの第１の読み出しパルスの後で、前記第２のサブセットの第２の読み出しパルスの前に印加される、請求項２１に記載の方法。
  24. 前記２つ以上の読み出しコマンドの各々は、前記複数の読み出しパルスの内の対応する１つ以上が前記第１の極性を有するか、それとも前記第２の極性を有するかの指標と関連付けられる、請求項２１に記載の方法。
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