TW202147319A - 用於極性寫入記憶體單元之可變極性讀取操作 - Google Patents

用於極性寫入記憶體單元之可變極性讀取操作 Download PDF

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Abstract

本發明描述用於極性寫入記憶體單元之可變極性讀取操作的方法、系統及裝置。記憶體單元可經程式化以基於施加具有不同極性之寫入電壓至該等記憶體單元而儲存不同邏輯值。一記憶體裝置可基於施加讀取電壓至該等記憶體單元來讀取該等邏輯值，且該等讀取電壓之該極性可發生變化，使得至少一些讀取電壓具有一個極性，且至少一些讀取電壓具有另一極性。該讀取電壓極性可隨機或根據一圖案發生變化，且可藉由該記憶體裝置或藉由該記憶體裝置之一主機裝置來控制。

Description

用於極性寫入記憶體單元之可變極性讀取操作
技術領域係關於用於極性寫入記憶體單元的可變極性讀取操作。
以下揭示內容大體而言係關於一或多個記憶體系統，且更具體言之係關於用於極性寫入記憶體單元的可變極性讀取操作。
記憶體裝置廣泛用於在諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者之各種電子裝置中儲存資訊。資訊藉由使記憶體裝置內之記憶體單元程式化為各種狀態來儲存。舉例而言，二元記憶體單元可經程式化為通常藉由邏輯1或邏輯0指明的兩個經支援狀態中之一者。在一些實例中，單一記憶體單元可支援兩個以上狀態，該等狀態中的任一者可予以儲存。為了存取所儲存資訊，組件可讀取或感測記憶體裝置中之至少一種所儲存狀態。為了儲存資訊，組件可對記憶體裝置中之狀態進行寫入或程式化。
存在各種類型之記憶體裝置及記憶體單元，包括磁性硬碟機、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM(DRAM)、同步動態RAM(SDRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、快閃記憶體、相變記憶體(PCM)、自選擇記憶體、硫族化物記憶體技術及其他。記憶體單元可為揮發性或非揮發性的。
本專利申請案主張2020年2月21日申請的Tortorelli等人之題為「VARYING-POLARITY READ OPERATIONS FOR POLARITY-WRITTEN MEMORY CELLS」的美國專利申請案第16/797,432號的優先權，該案讓與給受讓人且明確地以全文引用的方式併入本文中。
對於一些記憶體單元，藉由記憶體單元儲存之邏輯值可至少部分取決於先前用以對記憶體單元進行寫入(程式化)的電壓之極性。此類記憶體單元可被稱作極性寫入或極性可程式化記憶體單元。舉例而言，一些記憶體單元，諸如一些硫族化合物類記憶體單元可具有記憶體單元變得導電(亦即，記憶體單元接通以允許電流流動或至少具有在臨限值以下的電阻)所在的臨限電壓，且此類記憶體單元之臨限電壓(例如，如藉由感測組件所觀測、感測或以其他方式判定)可取決於最近用以對記憶體單元進行寫入的電壓之極性。施加至(例如，橫越)記憶體單元以對記憶體單元進行寫入的電壓可被稱作寫入電壓，且在一些情況下可經施加作為被稱作寫入脈衝的電壓脈衝。
作為一個說明性實例，施加具有正極性之寫入電壓至記憶體單元可致使記憶體單元具有可與第一邏輯值(例如，邏輯1)相關聯的相對高的臨限電壓，且施加具有負極性之寫入電壓至記憶體單元可致使記憶體單元具有可與第二邏輯值(例如，邏輯0)相關聯的相對低的臨限電壓。應理解，在此及本文中的其他實例中，正性及負性至不同極性的任何指派及特定邏輯值至記憶體單元之任何不同實體狀態的任何指派為非限制性的，且可經變更而不背離本文中的教示內容。
為了讀取記憶體單元，讀取電壓可施加至記憶體單元(例如，作為電壓脈衝，其可被稱作讀取脈衝)，且回應於讀取電壓(例如，當讀取電壓經施加時)流過記憶體單元的電流的存在或不存在(例如，高於臨限量，或突返事件的存在或不存在)可經使用(例如，感測)以判定先前寫入至記憶體單元且因此藉由記憶體單元儲存的邏輯值。讀取電壓可具有介於與不同邏輯值相關聯的相對低之臨限電壓與相對高的臨限電壓之間的量值(例如，幅度)，使得記憶體單元僅在低臨限電壓狀態下回應於讀取電壓將變成導電的，且相對低之臨限電壓與相對高之臨限電壓之間的差可被稱作讀取窗。
在一些情況下，記憶體單元之經觀測(例如，所感測)臨限電壓可取決於記憶體單元的讀取電壓之極性與操作性(例如，最近)寫入電壓之極性之間的關係。舉例而言，記憶體單元在操作性寫入極性不同於讀取極性的情況下可被感測為具有高臨限電壓，且記憶體單元在操作性寫入極性與讀取極性相同情況下可被感測為具有低臨限電壓。因此，若例如使用負極性讀取電壓，則正極性寫入電壓可與高臨限電壓及對應的邏輯值(例如，邏輯1)相關聯，且負極性寫入電壓可與低臨限電壓及對應邏輯值(例如，邏輯0)相關聯，如在以上實例中一般。在一些情況下，高臨限電壓狀態可替代地被稱作設定狀態，且低臨限電壓狀態可替代地被稱作重設狀態。
在一些情況下，記憶體單元之臨限電壓的絕對值經程式化為至少一個狀態的絕對值可隨時間改變，其可被稱作漂移。舉例而言，記憶體單元的經程式化為高臨限電壓狀態的臨限電壓可傾向於隨時間向下漂移，從而增大讀取此類記憶體單元時的錯誤之風險(例如，讀取此類記憶體單元為具有低臨限電壓而不管記憶體單元先前已經程式化以具有高臨限電壓)。在一些情況下，處於所有狀態之記憶體單元的臨限電壓可在一個方向或另一方向上漂移，但程式化至高臨限電壓狀態的記憶體單元相較於程式化至低臨限電壓狀態的記憶體單元可以更快速率漂移。具有電壓漂移之較高傾向或速率的記憶體單元可限制採用彼等記憶體單元之裝置的有用性及效能。
在一些情況下，隨著記憶體陣列經操作，各種子臨限電壓可施加至正經寫入及讀取之記憶體單元之間的記憶體單元。子臨限電壓可係在記憶體單元之臨限電壓以下(例如，相較於寫入電壓量值較小)，但仍可藉由使得記憶體單元的臨限電壓朝向與子臨限電壓之極性相關聯之狀態漂移而「軟-程式化」記憶體單元。作為一個實例，在一些記憶體架構中，當記憶體陣列中之記憶體單元經寫入或讀取時，記憶體陣列中之另一記憶體單元可體驗到子臨限電壓。藉由施加至其他記憶體單元之寫入或讀取電壓引起的漂移在一些情況下可被稱作偏壓漂移。作為另一個實例，當記憶體單元經讀取時，若記憶體單元係處於高臨限電壓狀態，則讀取電壓可為施加至記憶體單元之子臨限電壓的實例。藉由施加至記憶體單元之讀取電壓引起的漂移在一些情況下可被稱作讀取干擾。
在一些情況下，對於極性寫入記憶體單元，若具有相同極性之讀取脈衝經重複(例如，連續)地施加，則使用具有與讀取脈衝相對之極性之寫入脈衝先前寫入的記憶體單元可朝向與讀取脈衝極性相關聯之狀態偏移。在此類情況下，讀取窗之大小可減小，且甚至對先前寫入邏輯值的非所欲改變可發生。歸因於偏壓漂移、讀取擾亂或其他類似機構的記憶體單元狀況(例如，狀態)的改變可減小記憶體裝置之總體效能及效率。
根據本文中的教示，讀取電壓之極性可經發生變化，以便有時使用正極性讀取電壓且在其他時間使用負極性電壓。在一些實例中，使讀取電壓之極性發生變化可避免將記憶體單元軟程式化成兩個狀態中之一者(例如，將記憶體單元程式化為與給定極性相關聯的狀態)。在一些情況下，讀取脈衝之極性可基於隨機判定或圖案(例如，交替圖案)而發生變化。舉例而言，讀取脈衝之極性可經發生變化，使得一些讀取脈衝為一個極性(例如，正)且一些讀取脈衝為另一極性(例如，負)。讀取脈衝極性之變化可藉由記憶體裝置或主機裝置控制(例如，基於主機裝置發佈極性特定讀取命令或以其他方式指示讀取極性)。對於讀取脈衝之一個極性，所感測邏輯值可經直接輸出，且對於讀取脈衝的另一極性，所感測邏輯值可經反轉以抵消使用具有不同極性之讀取脈衝的影響。
如本文所描述之此類技術可藉由避免越過相同記憶體單元之具有同一極性之連續或其他經重複子臨限電壓來減輕電壓漂移及讀取擾亂的影響連同可藉由熟習此項技術者瞭解的其他益處。舉例而言，位元錯誤率可經減小，或記憶體裝置的效能可以其他方式來改良。另外，在一些情況下，與用於減輕電壓漂移及讀取干擾之效應(例如，基於自操作性寫入電壓起的經過時間調整讀取電壓的量值)之其他技術之相關聯的複雜度可經有益地減小或被完全避免。
本發明之特徵最初在如參看圖1至圖3所描述之記憶體系統、晶粒及單元之內容背景中加以描述。本發明之特徵在如參看圖4及圖5描述之時序圖及方塊圖之內容背景中描述。本發明之此等及其他特徵進一步藉由設備圖及流程圖說明，且參看該設備圖及流程圖來描述，該設備圖及流程圖係關於如參看圖6至圖9描述之針對極性寫入記憶體單元之可變極性讀取操作。
圖 1 說明根據如本文中所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的系統100之實例。系統100可包括主機裝置105、記憶體裝置110及耦接主機裝置105與記憶體裝置110的複數個通道115。系統100可包括一或多個記憶體裝置，但一或多個記憶體裝置110之態樣可在單一記憶體裝置(例如，記憶體裝置110)的內容背景下進行描述。
系統100可包括電子裝置之部分，電子裝置諸如計算裝置、行動計算裝置、無線裝置、圖形處理裝置、載具或其他系統。舉例而言，系統100可說明以下各者的態樣：電腦、膝上型電腦、平板電腦、智慧型電話、蜂巢式電話、可穿戴式裝置、網際網路連接的裝置、載具控制器或其類似者。記憶體裝置110可為系統的可操作以儲存系統100之一或多個其他組件之資料的組件。
系統100之至少數個部分可為主機裝置105之實例。主機裝置105可為在使用記憶體來執行程序之裝置內，諸如在以下各者內的處理器或其他電路之實例：計算裝置、行動計算裝置、無線裝置、圖形處理裝置、電腦、膝上型電腦、平板電腦、智慧型電話、蜂巢式電話、可穿戴式裝置、網際網路連接的裝置、載具控制器，或某其他靜止或可攜式電子裝置，以及其他實例。在一些實例中，主機裝置105可指實施外部記憶體控制器120之功能的硬體、韌體、軟體或其一組合。在一些實例中，外部記憶體控制器120可被稱作主機或主機裝置105。
記憶體裝置110可為可操作以提供實體記憶體位址/空間的獨立裝置或組件，實體記憶體位址/空間可由系統100使用或參考。在一些實例中，記憶體裝置110可為可組態的以與一或多種不同類型的主機裝置105一起起作用。主機裝置105與記憶體裝置110之間的發信號可操作以支援以下各者中的一或多者：用以調變信號之調變方案、用於傳達信號之各種接腳組態、用於主機裝置105及記憶體裝置110之實體封裝的各種外觀尺寸、主機裝置105與記憶體裝置110之間的時脈發信號及同步、時序定則或其他因素。
記憶體裝置110可操作以儲存主機裝置105之組件的資料。在一些實例中，記憶體裝置110可充當對主機裝置105的從屬類型裝置(例如，對由主機裝置105經由外部記憶體控制器120提供的命令做出回應並執行該等命令)。此類命令可包括以下各者中之一或多者：用於寫入操作之寫入命令、用於讀取操作之讀取命令、用於再新操作的再新命令，或其他命令。
主機裝置105可包括以下各者中之一或多者：外部記憶體控制器120、處理器125、基本輸入/輸出系統(BIOS)組件130，或其他組件，諸如一或多個周邊組件或一或多個輸入/輸出控制器。主機裝置之組件可使用匯流排135彼此耦接。
處理器125可操作以為系統100之至少數個部分或主機裝置105的至少數個部分提供控制或其他功能性。處理器125可為通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或此等組件的組合。在此等實例中，處理器125可為中央處理單元(CPU)、圖形處理單元(GPU)、通用GPU (GPGPU)或系統單晶片(SoC)之實例，以及其他實例。在一些實例中，外部記憶體控制器120可藉由處理器125的部分來實施或為該處理器的部分。
BIOS組件130可為包括作為韌體而操作之BIOS的軟體組件，該軟體組件可初始化且執行系統100或主機裝置105之各種硬體組件。BIOS組件130亦可管理處理器125與系統100或主機裝置105之各種組件之間的資料流。BIOS組件130可包括儲存於唯讀記憶體(ROM)、快閃記憶體或其他非揮發性記憶體中之一或多者中的程式或軟體。
記憶體裝置110可包括裝置記憶體控制器155及一或多個記憶體晶粒160 (例如，記憶體晶片)以支援所要容量或指定容量用於資料儲存。每一記憶體晶粒160可包括一本端記憶體控制器165 (例如，本端記憶體控制器165-a、本端記憶體控制器165-b、本端記憶體控制器165-N )及一記憶體陣列170 (例如，記憶體陣列170-a、記憶體陣列170-b、記憶體陣列170-N )。記憶體陣列170可為記憶體單元的集合(例如，一或多個網格、一或多個儲存單元、一或多個貼塊、一或多個區段)，其中每一記憶體單元可操作以儲存至少一個位元的資料。包括兩個或多於兩個記憶體晶粒之記憶體裝置110可被稱作多晶粒記憶體或多晶粒封裝或多晶片記憶體或多晶片封裝。
裝置記憶體控制器155可包括可操作以控制記憶體裝置110之操作的電路、邏輯或組件。裝置記憶體控制器155可包括硬體、韌體或指令，前述各者使得記憶體裝置110能夠執行各種操作且可操作以接收、傳輸或執行與記憶體裝置110之組件相關的命令、資料或控制資訊。裝置記憶體控制器155可操作以與外部記憶體控制器120、一或多個記憶體晶粒160或處理器125中之一或多者通信。在一些實例中，裝置記憶體控制器155可結合記憶體晶粒160之本端記憶體控制器165控制本文中描述之記憶體裝置110的操作。
在一些實例中，記憶體裝置110可自主機裝置105接收資料或命令或兩者。舉例而言，記憶體裝置110可接收指示記憶體裝置110儲存針對主機裝置105之資料的寫入命令或指示記憶體裝置110提供儲存於記憶體晶粒160中之資料至主機裝置的讀取命令。
在一些情況下，主機裝置105可控制藉由記憶體裝置110使用之讀取電壓的極性。舉例而言，主機裝置105可藉由發佈不同類型之讀取命令來控制讀取電壓的極性，該等讀取命令係諸如使用第一極性讀取電壓讀取記憶體單元的第一命令(例如，讀取正命令)，及使用第二極性讀取電壓讀取記憶體單元的第二命令(例如，讀取負命令)。在一些此類情況下，每一讀取命令包括一或多個關聯讀取電壓之極性之指示，或以其他方式與該指示相關聯。主機裝置105可使讀取電壓之極性隨機化，或根據某圖案(例如，交替圖案)使讀取電壓的極性發生變化。
在一些情況下，記憶體裝置110 (例如，記憶體裝置110內之控制器)可控制讀取電壓的極性。舉例而言，記憶體裝置110可控制讀取電壓極性，其中讀取脈衝之極性為隨機的。在此類情況下，記憶體裝置110可基於隨機判定來判定使用讀取電壓的給定極性。在其他實例中，記憶體裝置110可控制讀取電壓極性，其中讀取電壓的極性並非隨機的。在此類情況下，記憶體裝置110可基於先前讀取電壓之極性(例如，根據某圖案，諸如交替圖案，其中下一讀取電壓極性為因此基於圖案及一或多個先前讀取電壓極性判定的極性)來判定將給定極性用於讀取電壓。
本端記憶體控制器165 (例如，對於記憶體晶粒160為本端的)可操作以控制記憶體晶粒160的操作。在一些實例中，本端記憶體控制器165可操作以與裝置記憶體控制器155通信(例如，接收或傳輸資料或命令或兩者)。在一些實例中，記憶體裝置110可不包括裝置記憶體控制器155，且本端記憶體控制器165或外部記憶體控制器120可執行本文中所描述之各種功能。因而，本端記憶體控制器165可操作以與裝置記憶體控制器155通信、與其他本端記憶體控制器165通信，或直接與外部記憶體控制器120或處理器125或其一組合通信。可包括於裝置記憶體控制器155或本端儲存器控制器165或兩者中的組件之實例可包括用於接收信號(例如，自外部記憶體控制器120)的接收器、用於傳輸信號(例如，至該外部記憶體控制器120)的傳輸器、用於解碼或解調變接收之信號的解碼器、用於編碼或調變待傳輸之信號的編碼器，或用於支援裝置記憶體控制器155或本端記憶體控制器165或兩者之所描述操作的各種其他電路或控制器。
外部記憶體控制器120可操作以啟用資訊、資料或命令中之一或多者在系統100或主機裝置105之組件(例如，處理器125)與記憶體裝置110之間的通信。外部記憶體控制器120可轉換或轉譯在主機裝置105之組件與記憶體裝置110之間所交換之通信。在一些實例中，外部記憶體控制器120或者系統100或主機裝置105的其他組件，或其在本文中描述的功能可藉由處理器125來實施。舉例而言，外部記憶體控制器120可為硬體、韌體或軟體，或藉由處理器125或者系統100或主機裝置105之其他組件實施的某組合。儘管外部記憶體控制器120描繪為在記憶體裝置110外部，但在一些實例中，外部記憶體控制器120或其在本文中描述之功能可藉由記憶體裝置110之一或多個組件(例如，裝置記憶體控制器155、本端記憶體控制器165)實施，或反之亦然。
主機裝置105之組件可使用一或多個通道115與記憶體裝置110交換資訊。通道115可操作以支援外部記憶體控制器120與記憶體裝置110之間的通信。每一通道115可為在主機裝置105與記憶體裝置之間攜載資訊的傳輸媒體。每一通道115可包括在與系統100之組件相關聯之端子之間的一或多個信號路徑或傳輸媒體(例如，導體)。信號路徑可為可操作以攜載信號之導電路徑的實例。舉例而言，通道115可包括第一端子，該第一端子包括在主機裝置105處之一或多個接腳或襯墊，及記憶體裝置110處的一或多個接腳或襯墊。接腳可為系統100之裝置之導電輸入或輸出點的實例，且接腳可操作以充當通道的部分。
通道115 (及關聯信號路徑及端子)可專用於傳達一或多種類型之資訊。舉例而言，通道115可包括一或多個命令及位址(CA)通道186、一或多個時脈信號(CK)通道188、一或多個資料(DQ)通道190、一或多個其他通道192或其一組合。在一些實例中，發信號可使用單一資料速率(SDR)發信號或雙資料速率(DDR)發信號在通道115上傳達。在SDR發信號中，信號之一個調變符號(例如，信號位準)可經註冊歷時每一時脈循環(例如，在時脈信號的上升或下降邊緣上)。在DDR發信號中，一信號之兩個調變符號(例如，信號位準)可經註冊歷時每一時脈循環(例如，在時脈信號之上升邊緣及下降邊緣兩者上)。
圖 2 說明根據如本文中所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的記憶體晶粒200之實例。記憶體晶粒200可為參看圖1所描述之記憶體晶粒160之實例。在一些實例中，記憶體晶粒200可被稱作記憶體晶片、記憶體裝置或電子記憶體設備。記憶體晶粒200可包括一或多個記憶體單元205，該一或多個記憶體單元可各自為程式化的以儲存不同邏輯值(例如，一組兩個或兩個以上可能狀態中的經程式化邏輯值)。舉例而言，記憶體單元205可操作以每次儲存一個位元的資訊(例如，邏輯0或邏輯1)。在一些實例中，記憶體單元205 (例如，多層級記憶體單元205)可操作以每次儲存一個以上位元的資訊(例如，邏輯00、邏輯01、邏輯10、邏輯11)。在一些實例中，記憶體單元205可配置成陣列，諸如參看圖1描述之記憶體陣列170。
記憶體單元205可使用可組態材料儲存邏輯值，該可組態材料可被稱作記憶體元件、記憶體儲存元件、材料元件、材料記憶體元件、材料部分，或極性寫入材料部分，等。記憶體單元205之可組態材料可指硫族化合物類儲存組件，如參看圖3更詳細地描述。在一些情況下，可組態材料可基於先前施加至可組態材料(例如，施加至包括可組態材料之記憶體單元205)的電壓(例如，寫入電壓)的極性顯現不同臨限電壓。在一些情況下，藉由可組態材料顯現之臨限電壓可進一步係基於可操作以感測臨限電壓之讀取電壓的極性(例如，讀取電壓具有與先前施加寫入電壓相同抑或不同的極性)。
記憶體晶粒200可包括以圖案，諸如類柵格圖案配置之存取線(例如，列線210及行線215)。存取線可由一或多個導電材料形成。在一些實例中，列線210可被稱作字線。在一些實例中，行線215數位線或或位元線。對存取線、列線、行線、字線、數位線或位元線或其類似物之參考係可互換的，而不會損害理解或操作。記憶體單元205可定位於列線210與行線215之交叉點處。
諸如讀取及寫入之操作可藉由啟動或選擇存取線，諸如列線210或行線215中之一或多者對記憶體單元205執行以便施加所要電壓至記憶體單元205。藉由使列線210及行線215偏壓(例如，施加電壓至列線210或行線215)，單一記憶體單元205可在其所要交叉點處存取。二維或三維組態中列線210與行線215的交叉點可被稱作記憶體單元205的位址。存取線可為與記憶體單元205耦接的導線，且可用以對記憶體單元205執行存取操作。
可經由列解碼器220或行解碼器225控制存取記憶體單元205。舉例而言，列解碼器220可自本端記憶體控制器260接收列位址且基於所接收之列位址啟動列線210。行解碼器225可自本端記憶體控制器260接收行位址且可基於所接收之行位址啟動行線215。
感測組件230可操作以偵測記憶體單元205之狀態(例如，材料狀態、電阻、臨限電壓狀態)，且基於偵測到之狀態判定記憶體單元205的邏輯值。感測組件230可包括一或多個感測放大器以放大或以其他方式轉換由存取記憶體單元205產生的信號。感測組件230可比較自記憶體單元205偵測之信號與參考信號235 (例如，參考電壓)。記憶體單元205之所偵測邏輯值可經提供為感測組件230的輸出端(例如，至輸入/輸出端240)，且可指示偵測到之邏輯值至包括記憶體晶粒200的記憶體裝置之另一組件。在一些情況下，感測組件230可位於記憶體單元205與行解碼器225之間，如圖2之實例中所展示。在其他狀況下，行解碼器225可位於記憶體陣列之記憶體單元205與感測組件230之間。另外，感測組件230在一些情況下可包括少於記憶體陣列包括行線215的感測放大器，其在一些此類情況下可藉由位於記憶體陣列之記憶體單元205與感測組件230之間的行解碼器225支援。
本端記憶體控制器260可控制透過各種組件(例如，列解碼器220、行解碼器225、感測組件230)存取對記憶體單元205。本端記憶體控制器260可為參看圖1所描述之本端記憶體控制器165的實例。在一些實例中，列解碼器220、行解碼器225及感測組件230中的一或多者可與本端記憶體控制器260共置。本端記憶體控制器260可操作以自一或多個不同記憶體控制器(例如，與主機裝置105相關聯的外部記憶體控制器120、與記憶體晶粒200相關聯之另一控制器)接收命令或資料中的一或多者，將命令或資料(或兩者)轉譯成可由記憶體晶粒200使用之資訊，對記憶體晶粒200執行一或多個操作，且基於執行一或多個操作而將資料自記憶體晶粒200傳達至主機裝置105。本端記憶體控制器260可產生列信號及行位址信號以啟動目標列線210及目標行線215。本端記憶體控制器260亦可產生及控制在記憶體晶粒200之操作期間使用之各種電壓或電流。大體而言，本文所論述的所施加電壓或電流之幅值、形狀或持續時間可予以變化，且針對操作記憶體晶粒200中所論述的各種操作而可不同。
本端記憶體控制器260可操作以對記憶體晶粒200之一或多個記憶體單元205執行一或多個存取操作。存取操作之實例可包括寫入操作、讀取操作、再新操作、預充電操作或啟動操作等。在一些情況下，與存取操作相關聯之存取命令可接收自主機裝置(圖中未示)且藉由記憶體陣列上之記憶體裝置來執行。在一些實例中，存取操作可回應於各種存取命令(例如，自主機裝置105)藉由本端記憶體控制器260執行或藉由本端記憶體控制器以其他方式協調。本端記憶體控制器260可操作以執行此處未列出之其他存取操作或與記憶體晶粒200之操作相關的其他操作，該等其他操作並非與存取記憶體單元205直接相關。
本端記憶體控制器260可操作以對記憶體晶粒200之一或多個記憶體單元205執行寫入操作(例如，程式化操作)。在寫入操作期間，記憶體晶粒200之記憶體單元205可經程式化以儲存所要邏輯值。本端記憶體控制器260可識別執行寫入操作所針對的目標記憶體單元205。本端記憶體控制器260可識別目標列線210及與目標記憶體單元205 (例如，目標記憶體單元205之位址)耦接的目標行線215。本端記憶體控制器260 (例如，經由列解碼器220及行解碼器225的控制)可使得目標列線210及目標行線215具有特定電壓，且藉此在寫入操作期間施加特定信號(例如，具有所要極性之寫入脈衝或其他寫入電壓)至記憶體單元205以將特定狀態儲存於記憶體單元205的儲存元件中。用作寫入操作之部分的脈衝可包括一持續時間上的一或多個電壓位準。
本端記憶體控制器260亦可操作以對記憶體晶粒200之一或多個記憶體單元205執行讀取操作(例如，感測操作)。在一讀取操作期間，可判定儲存於記憶體晶粒200之記憶體單元205中的邏輯值。本端記憶體控制器260可識別執行讀取操作所針對的目標記憶體單元205。本端記憶體控制器260可識別目標列線210及與目標記憶體單元205 (例如，目標記憶體單元205之位址)耦接的目標行線215。本端記憶體控制器260 (例如，經由列解碼器220及行解碼器225的控制)可使得目標列線210及目標行線215具有特定電壓，且藉此施加特定信號(例如，具有所要極性的讀取脈衝或其他讀取電壓)至記憶體單元205。感測組件230可偵測接收自記憶體單元205的信號，該信號係基於施加至記憶體單元205的讀取電壓，諸如指示記憶體單元205之電阻或臨限特性的信號。感測組件230可放大信號。本端記憶體控制器260可啟動感測組件230 (例如，鎖存感測組件)，且藉此比較接收自記憶體單元205的信號與參考信號235。基於該比較或以其他方式，感測組件230可判定藉由記憶體單元205儲存的邏輯值。用作讀取操作之部分的脈衝可包括一持續時間上的一或多個電壓位準。
讀取電壓作為讀取操作之部分可被稱作分界電壓。在一些情況下，回應於施加讀取電壓，若記憶體單元205係處於低臨限電壓，則記憶體單元205可咬合(snap) (例如，藉由使通過記憶體單元205之電流增大同時越過記憶體單元205的電壓減小而顯現負電阻，其亦可被稱作顯現或經歷突返事件)，且若記憶體單元205係處於高臨限電壓，則記憶體單元205可避免被咬合。
包括記憶體晶粒200之記憶體系統可使讀取電壓之極性發生變化以避免軟程式化或以其他方式使得記憶體單元205不當地漂移朝向或漂移至任何特定狀態(例如，與寫入電壓之特定極性相關聯的臨限電壓)。讀取電壓極性之變化可為隨機的，或係根據一些預定義圖案(例如，交替以便翻轉讀取極性歷時每一讀取脈衝)。使讀取極性變化(例如，翻轉)可具有各種益處。舉例而言，經程式化以儲存一或多個邏輯值的記憶體單元之臨限電壓分佈的基於時間之漂移可減小(例如，被消除)。另外或替代地，可增大讀取窗，且可改良記憶體系統的總體效能。另外或替代地，例如，單一讀取電壓量值可予以使用(例如，而非使用讀取電壓之兩個或兩個以上不同幅值以慮及臨限電壓隨時間的漂移)，此情形例如提供複雜度或成本相關益處。
圖 3 說明根據如本文所揭示之實例的支援針對極性寫入記憶體單元之可變極性讀取操作的記憶體陣列300之實例。記憶體陣列300可為如參看圖1及圖2描述之記憶體陣列或記憶體晶粒的部分之實例。記憶體陣列300可包括定位於基板(圖中未示)上方之記憶體單元之第一蓋板305及在第一陣列或蓋板305之頂部上的記憶體單元之第二蓋板310。儘管記憶體陣列300之實例包括兩個蓋板305、310，但記憶體陣列300可包括任何數量個蓋板(例如，一個或兩個以上)。
記憶體陣列300亦可包括列線210-a、列線210-b、列線210-c、列線210-d、行線215-a，及行線215-b，前述各者可為列線210及行線215的實例，如參看圖2所描述。第一蓋板305及第二蓋板310之記憶體單元可各自包括存取線之間的導柱中之一或多種硫族化物類材料。舉例而言，存取線之間的單一堆疊可包括以下各者中的一或多者：第一電極、第一硫族化物材料(例如，選擇器組件)、第二電極、第二硫族化物類材料(例如，儲存元件)或第三電極。儘管包括於圖3中之一些元件以數字指示符標記，但其他對應元件未被標記，但在努力提高所描繪特徵之可視性及清晰度之過程中，該等元件相同或將理解為類似的。
第一蓋板305之記憶體單元可包括電極325-a、儲存元件320-a或電極325-b中的一或多者。第二蓋板310之記憶體單元可包括電極325-c、儲存元件320-b及電極325-d。儲存元件320可為可組態(例如，硫族化物)材料，諸如相變儲存元件或自選擇儲存元件的實例。在一些實例中，第一蓋板305及第二蓋板310之記憶體單元具有共同導線，使得一或多個蓋板305及一或多個蓋板310的對應記憶體單元可共用行線215或列線210。舉例而言，第二蓋板310之第一電極325-c及第一蓋板305之第二電極325-b可與行線215-a耦接，使得行線215-a可藉由垂直相鄰的記憶體單元共用。
在一些實例中，儲存元件320之材料可包括硫族化物材料或其他合金，包括硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)、矽(Si)或銦(In)，或者其各種組合。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫族化物材料可稱作SAG合金。在一些實例中，SAG合金亦可包括矽(Si)，且此類硫族化物材料可被稱作SiSAG合金。在一些實例中，SAG合金可包括矽(Si)或銦(In)或其組合，且此類硫族化物材料可分別稱作SiSAG合金或InSAG合金，或其組合。在一些實例中，硫族化物玻璃可包括各自呈原子或分子形式的額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，諸如對於對記憶體單元定限或自選擇記憶體單元，該組狀態(例如，可辨別的臨限電壓或臨限電壓範圍)中的一些或所有及藉由記憶體陣列300之記憶體單元支援的關聯邏輯值可與儲存元件320的非晶態相關聯。在此等實例中，用於儲存元件320中之材料可為合金(諸如，上文列舉之合金)，且可經操作以便在記憶體單元的正常操作期間不經受相變(例如，可能不經受相對結晶狀態與相對非晶態之間的相變)。舉例而言，儲存元件320之材料可為包括諸如砷之化學元素的硫族化物材料，該化學元素禁止硫族化物改變狀態。
在記憶體陣列300之記憶體單元的程式化(寫入)操作期間，用於寫入操作之極性可影響(判定、設定、程式化)記憶體單元之儲存元件320的特定行為或特性，諸如材料的臨限電壓。儲存元件320之材料的取決於藉由儲存元件320之材料儲存之邏輯值的臨限電壓差(例如，當材料正儲存邏輯0對邏輯1時，臨限電壓之間的差)可對應於儲存元件320的讀取窗。
在一些實例中，記憶體陣列300之架構可被稱作交叉點架構，其中記憶體單元形成於列線210與行線215之間的拓樸交叉點處。與其他記憶體架構相比，此交叉點架構可運用較低生產成本提供相對高密度資料儲存裝置。舉例而言，交叉點架構可具有具減小面積之記憶體單元，且因而與至少某其他架構相比可具有增大之記憶體單元密度。舉例而言，相較於具有6F2記憶體單元區域的其他架構，諸如三端子選擇器元件的彼等，架構可具有4F2記憶體單元區域，其中F為最小特徵大小。
雖然圖3之實例展示兩個記憶體蓋板，但其他組態為可能的。在一些實例中，記憶體單元之單個記憶體蓋板可經建構在基板上方，其可被稱作二維記憶體。在一些實例中，記憶體單元之兩個或兩個以上蓋板可以類似方式經組態於三維交叉點架構中。另外，在一些情況下，展示在圖3中且參看圖3描述之元件可如所展示或描述彼此電耦接，且實體上予以重新配置(例如，儲存元件320及可能選擇元件或電極325可電串聯於列線210與行線215之間，但不必處於柱組態或堆疊組態)。
在交叉點架構中，因為共同列線210及行線215，對各種記憶體單元進行讀取或寫入可導致記憶體陣列300中之其他記憶體單元具有越過其施加的電壓。舉例而言，子臨限電壓可越過非目標記憶體單元置放，該子臨限電壓可影響非目標記憶體單元的臨限電壓。在一些情況下，當讀取記憶體單元時，若施加針對兩個邏輯值之臨限電壓之間的讀取電壓，則記憶體單元之狀態可被衝擊(例如，使得偏移)朝向與讀取電壓相同之極性的寫入電壓相關聯的臨限電壓。為了減輕此等及其他效應，用以讀取記憶體陣列300之記憶體單元的讀取脈衝之極性可發生變化。舉例而言，讀取脈衝之極性可藉由主機裝置或藉由記憶體裝置而發生變化。另外，讀取脈衝之極性可隨機地或根據圖案而發生變化。在此類情況下，施加至記憶體陣列300之記憶體單元的具有第一極性之讀取脈衝(例如，具有第一極性之軟寫入)的影響可藉由具有第二極性之讀取脈衝來取消或減輕(例如，運用第二極性的再新)。
圖 4 說明根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作之時序圖400的實例。時序圖400包括可施加至同一記憶體單元之寫入脈衝410及讀取脈衝415的實例。每一寫入脈衝410可具有各別持續時間420及各別量值425。每一讀取脈衝415可具有各別持續時間430及各別量值435。在一些實例中，讀取脈衝415-a、415-c及415-e可為各自具有相同(例如，負)極性之讀取脈衝415的第一子集之實例，且讀取脈衝415-b、415-d及415-f可為各自具有相同(例如，正)極性的讀取脈衝415之第二子集的實例。
記憶體裝置可接收與各種邏輯值相關聯的寫入命令，且回應於每一寫入命令，記憶體裝置可施加對應寫入脈衝以寫入(儲存、程式化)關聯邏輯值至記憶體單元。對應寫入脈衝之極性可係基於關聯邏輯值(例如，正寫入脈衝極性可用以寫入邏輯1，且負寫入脈衝極性可用以寫入邏輯0)。一旦任何邏輯值藉由記憶體單元儲存，邏輯值便可使用具有任一極性的讀取脈衝415來判定。寫入脈衝410或讀取脈衝415可為電壓脈衝之實例，且可替代地被視為寫入電壓或讀取電壓。
因此，作為一系列寫入及讀取命令以及關聯之寫入及讀取脈衝的一個說明性實例，記憶體裝置可接收與記憶體單元之第一邏輯值相關聯的第一寫入命令。回應於第一寫入命令，記憶體裝置可施加具有第一極性的寫入脈衝410-a (例如，寫入電壓)至記憶體單元。舉例而言，寫入脈衝410-a可具有正極性。記憶體單元可基於寫入脈衝410-a之極性來儲存第一邏輯值。舉例而言，基於寫入脈衝410-a之正極性，記憶體單元可在使用具有負(不同)極性的讀取脈衝隨後感測情況下經感測為具有高臨限電壓，且在使用具有正(相同)極性的讀取脈衝隨後感測情況下經感測為具有低的臨限電壓。
在接收第一寫入命令之後的某時間，記憶體裝置可接收記憶體單元的第一讀取命令。回應於第一讀取命令，記憶體裝置可施加讀取脈衝415-a。讀取脈衝415-a之極性可為負的，且因此記憶體單元可被感測為具有高臨限電壓。
在接收第一讀取命令之後的某時間，記憶體裝置可接收記憶體單元的第二讀取命令。回應於第二讀取命令，記憶體裝置可施加讀取脈衝415-b。讀取脈衝415-b可具有正極性，且因此記憶體單元可被感測為具有低臨限電壓。
在接收到第二讀取命令之後的某時間，記憶體裝置可接收記憶體單元的第三讀取命令。回應於第三讀取命令，記憶體裝置可施加讀取脈衝415-c。讀取脈衝415-c之極性可為負的，且因此記憶體單元可被感測為具有高臨限電壓。
在接收第三讀取命令之後的某時間，記憶體裝置可接收與記憶體單元之第二邏輯值相關聯的第二寫入命令。回應於第二寫入命令，記憶體裝置可施加具有第二極性之寫入脈衝410-b (例如，寫入電壓)至記憶體單元。舉例而言，寫入脈衝410-b可具有負極性。記憶體單元可基於寫入脈衝410-b的極性來儲存第二邏輯值。舉例而言，基於寫入脈衝410-b之負極性，記憶體單元在使用具有負(相同)極性的讀取脈衝隨後感測情況下可經感測為具有低臨限電壓，且在使用具有正(不同)極性的讀取脈衝隨後感測情況下感測為具有高的臨限電壓。
在接收第二寫入命令之後的某時間，記憶體裝置可接收記憶體單元的第四讀取命令。回應於第四讀取命令，記憶體裝置可施加讀取脈衝415-d。讀取脈衝415-d之極性可為正的，且因此記憶體單元可被感測為具有高臨限電壓。
在接收第四讀取命令之後的某時間，記憶體裝置可接收記憶體單元的第五讀取命令。回應於第五讀取命令，記憶體裝置可施加具有負極性的讀取脈衝415-e，且因此記憶體單元可被感測為具有低臨限電壓。
在接收到第五讀取命令之後的某時間，記憶體裝置可接收記憶體單元的第六讀取命令。回應於第六讀取命令，記憶體裝置可施加具有正極性的讀取脈衝415-f，且因此記憶體單元可被感測為具有高臨限電壓。
在一些實例中，為了支援使用具有任何極性之讀取脈衝415感測與具有任何極性之寫入脈衝410相關聯的邏輯狀態，讀取脈衝之一個極性可界定為「預設」讀取極性，且讀取脈衝之另一極性可界定為「替代」或「經反轉」讀取極性。記憶體裝置可基於讀取脈衝415之量值435是否超出記憶體單元的臨限電壓而感測記憶體單元的邏輯值——舉例而言，記憶體裝置可判定超出臨限量的電流量是否在讀取脈衝415予以施加同時流過記憶體單元，記憶體單元之電阻在讀取脈衝415予以施加同時是否低於臨限電阻，記憶體單元在讀取脈衝415予以施加同時顯現突返事件，或其任何組合。
記憶體單元可基於所感測之邏輯值及用以感測(偵測、判定、獲得)所感測邏輯值的讀取脈衝415之極性來判定且輸出所儲存邏輯值的指示。舉例而言，若讀取脈衝415為預設讀取極性，則所儲存邏輯值可經判定為等於與讀取脈衝415相關聯的所感測邏輯值，且若讀取脈衝415為替代讀取極性，則所儲存邏輯值可判定為等於與讀取脈衝415相關聯之所感測邏輯值的反數(或某其他映射或轉換)。
在圖4之實例中，負讀取極性可定義為預設讀取極性，且正讀取極性可定義為替代讀取極性。另外，記憶體單元之高臨限電壓可定義為邏輯1，且記憶體單元之低臨限電壓可定義為邏輯0。因此，因為當讀取脈衝415為與先前寫入脈衝410相反的極性時可感測到高臨限電壓，則——其中預設讀取極性為負——正寫入脈衝410可用以寫入邏輯1，且負寫入脈衝410可用以寫入邏輯0。
因此，例如，歸因於寫入脈衝410-a之正極性，回應於隨後施加負讀取脈衝415 (例如，讀取脈衝415-a或讀取脈衝415-c)，記憶體裝置可判定記憶體單元具有高臨限電壓，且因此所感測邏輯值可為邏輯1，且所儲存邏輯值歸因於已使用之預設讀取極性亦可判定邏輯1。且回應於隨後施加正讀取脈衝415 (例如，讀取脈衝415-b)，記憶體裝置可判定記憶體單元具有低臨限電壓，且因此所感測邏輯值可為邏輯0，但所儲存邏輯值歸因於已使用之替代性讀取極性而可判定為邏輯1。
類似地，例如，歸因於寫入脈衝410-b之負極性，回應於隨後施加負讀取脈衝415 (例如，讀取脈衝415-e)，記憶體裝置可判定記憶體單元具有低臨限電壓，且因此所感測邏輯值可為邏輯0，且所儲存邏輯值歸因於已使用之預設讀取極性而亦可判定為邏輯0。且回應於隨後施加正讀取脈衝415 (例如，讀取脈衝415-d或讀取脈衝415-f)，記憶體裝置可判定記憶體單元具有高臨限電壓，且因此所感測邏輯值可為邏輯1，但所儲存邏輯值歸因於已使用的替代性讀取極性而可判定為邏輯0。
因此，藉由記憶體單元儲存之邏輯狀態(例如，操作性寫入脈衝410之極性)可基於記憶體單元的臨限電壓(其可對應於所感測邏輯狀態)且基於用以判定臨限電壓之讀取脈衝的極性來判定。另外，記憶體單元可使用具有任一極性之讀取脈衝415來讀取，而無關於藉由記憶體單元儲存的狀態(例如，操作性寫入脈衝410的極性)。
時序圖400展示說明性實例，其中每一讀取脈衝415具有相同量值435及持續時間430，且其中每一寫入脈衝410具有相同量值425及持續時間420。然而，在一些情況下，具有不同極性之讀取脈衝415可具有不同量值435 (例如，以慮及單元行為中的不對稱性)。另外或替代地，具有不同極性之寫入脈衝410可具有不同量值435 (例如，以慮及單元行為中的不對稱性)。在一些情況下，每一讀取脈衝415可具有大於對應於一個邏輯值之低臨限電壓且小於對應於另一邏輯值之高臨限電壓的量值，如至少使用給定讀取脈衝415的極性所感測。另外，在一些情況下，寫入脈衝410至少自寫入脈衝410之極性的透視圖可具有大於高臨限電壓的量值425，以便能夠在其不同於與寫入脈衝410相關聯之一者的情況下覆寫先前所儲存邏輯狀態。因此，寫入脈衝410可各自具有量值425，該量值大於任何讀取脈衝415之量值435或至少大於具有給定寫入脈衝410相同之極性的任何讀取脈衝415之量值435。
在一些情況下，每一寫入脈衝410之持續時間420可與每一讀取脈衝415之持續時間430相同。在一些情況下，寫入脈衝之持續時間420可不同於讀取脈衝415的持續時間430。另外，具有不同極性的寫入脈衝410或讀取脈衝415之持續時間420、430可相同或不同(例如，以慮及單元行為中的不對稱性)。
時序圖400展示讀取脈衝415極性交替的說明性實例——亦即，每一讀取脈衝415具有與緊接連續讀取脈衝相對的極性。舉例而言，讀取脈衝415-a之極性可為負的，讀取脈衝415-b之極性可為正的，且讀取脈衝415-c之極性可為負的。然而，應理解，讀取脈衝415可根據任何固定(例如，預定義)圖案使極性發生變化。且替代地，在一些情況下，讀取脈衝415可隨機地發生變化(例如，基於隨機數產生演算法或其他隨機化組件)。
讀取脈衝415之極性可藉由記憶體裝置或藉由記憶體裝置之主機裝置而控制(判定)。舉例而言，主機裝置可傳輸讀取命令，該等讀取命令可指示讀取脈衝415之極性的指示或與該指示相關聯(例如，與該指示同時或相對於該指示根據另一時序接收)。舉例而言，讀取命令可包括旗標或變數，或者與該旗標或變數相關聯，該旗標或變數係與極性相關聯，且指示讀取命令的極性。在一些此類情況下，主機裝置可回應於讀取命令基於讀取脈衝415的哪一極性將藉由記憶體裝置使用而發佈不同命令。舉例而言，主機裝置可發佈指示記憶體裝置將正極性用於讀取脈衝415的讀取正命令，或指示記憶體裝置將負極性用於讀取脈衝415的讀取負命令。
在其他實例中，記憶體裝置可經由隨機數產生器或與記憶體裝置相關聯之其他隨機化組件控制讀取脈衝415的極性。記憶體裝置可基於隨機判定來判定讀取脈衝415的極性。在一些情況下，如藉由記憶體裝置所控制使讀取脈衝415的極性隨機地發生變化可有助於防止對記憶體裝置的惡意攻擊，藉此增大裝置的安全性。
且在其他實例中，記憶體裝置可包括計數器或追蹤器以追蹤一或多個先前讀取脈衝415的極性以便使讀取脈衝415的極性根據圖案(例如，交替圖案)發生變化。在此類情況下，記憶體裝置可基於一或多個先前讀取脈衝415 (例如，最近讀取脈衝415)的極性來判定讀取脈衝415的極性。
另外或替代地，記憶體裝置可包括計數器(例如，一(1)位元同位計數器)或追蹤器以追蹤一或多個先前寫入脈衝410的極性，且基於一或多個先前寫入脈衝410的極性判定讀取脈衝415的極性。舉例而言，讀取脈衝415之極性可基於最近寫入脈衝410的極性來判定。在此類情況下，記憶體裝置可基於寫入資料極性的變化之本質達成讀取脈衝415之極性的變化。
不管受記憶體裝置抑或主機裝置控制，且不管是經隨機化抑或基於圖案，讀取脈衝415之極性變化可於裝置層級、晶粒層級、陣列層級、子陣列層級或橫越記憶體單元的任何其他分組來實施。舉例而言，為了說明假定交替圖案，施加至記憶體單元之讀取脈衝415可為最近施加至以下各者的先前讀取脈衝415的相反極性：記憶體裝置內之任何記憶體單元、同一晶粒內之任何記憶體單元、同一陣列內之任何記憶體單元等。
使用具有可變極性的讀取脈衝415歸因於具有相同極性之經重複讀取脈衝可防止記憶體單元隨時間朝向儲存一邏輯值或朝向另一邏輯值漂移。舉例而言，在寫入至一邏輯值之記憶體單元可以不同於寫入至另一邏輯值之記憶體單元的速率隨時間漂移之處，使用具有可變極性的讀取脈衝415可減輕(例如，消除)此類基於時間的漂移，藉此增大讀取窗且改良記憶體裝置的可靠性及精確性。作為另一個實例，使讀取脈衝415之極性發生變化可改良位元錯誤率。熟習此項技術者可瞭解此等或其他益處。
應理解，時序圖400為一系列寫入及讀取命令的僅一個說明性實例，且與寫入脈衝410及讀取脈衝415相關聯。任何數目個寫入命令及讀取命令可被接收到，且與施加至給定記憶體單元的寫入脈衝410及讀取脈衝415相關聯且呈任何次序。
圖 5 說明根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的方塊圖500之實例。方塊圖500之操作可藉由記憶體裝置或其如本文中所描述的組件來實施。
在區塊505處，記憶體裝置可判定用於感測之讀取脈衝的極性。舉例而言，記憶體裝置可判定讀取脈衝之極性為第一極性抑或第二極性。記憶體裝置可根據本文中所描述之技術(例如，自控地、基於來自主機裝置之命令或其他指示、隨機、基於圖案等)來判定讀取脈衝的極性。
在區塊510處，記憶體裝置可基於施加讀取脈衝至記憶體單元(例如，基於判定所施加讀取脈衝是否超出記憶體單元的臨限電壓且因此記憶體單元的臨限電壓是高抑或低)來感測記憶體單元的邏輯值。區塊510處所感測(識別)的邏輯值可被稱作感測邏輯值。
在一些情況下，極性中之一者(例如，第一極性或第二極性、負極性或正極性)可識別(界定)為「預設」讀取極性，且另一極性可被識別為「替代性」或「經反轉」讀取極性。在此類情況下，使用預設讀取極性感測之邏輯值可如區塊520處所感測來輸出(例如，不需要在區塊515處反轉)，但使用替代性讀取極性感測的邏輯值可在區塊515處反轉，使得所感測邏輯值的反數(相對數)可在區塊520處輸出。
在圖5之實例中，第一極性可表示預設讀取極性。因此，例如，若記憶體裝置在區塊505處判定讀取脈衝之極性為第二極性，則記憶體裝置可使區塊515處感測之邏輯值反轉，此情形可抵消替代性(例如，經反轉、相反)讀取極性的使用。在區塊520處，記憶體裝置可輸出經反轉之所感測邏輯值，該所感測邏輯值可為所儲存邏輯值(例如，於在區塊510處施加的讀取脈衝之前藉由最近施加至記憶體單元的寫入脈衝410在記憶體單元處所儲存的邏輯值)。
然而，若記憶體裝置在區塊505處判定讀取脈衝之極性為第二極性，則記憶體裝置在區塊520處直接輸出所感測邏輯值(例如，無針對反轉之需要)。所感測邏輯值可為所儲存邏輯值(例如，於在區塊510處施加之讀取脈衝之前藉由最近施加至記憶體單元的寫入脈衝410在記憶體單元處儲存的邏輯值)。
因此，記憶體裝置可基於施加讀取電壓(例如，以判定所感測臨限電壓且因此所感測邏輯值)且基於所施加讀取電壓的極性來判定在區塊520處輸出的所儲存邏輯值。
圖 6 展示根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的記憶體裝置605之方塊圖600。記憶體裝置605可為如參考圖1及圖2所描述之記憶體裝置之態樣的實例。記憶體裝置605可包括命令組件610、寫入組件615、讀取組件620、輸出組件625、讀取極性組件630及儲存組件635。此等模組中之每一者可直接地或間接地(例如，經由一或多個匯流排)彼此通信。
在一些實例中，命令組件610可在記憶體裝置605處接收記憶體單元的第一讀取命令。讀取組件620可至少部分地基於第一讀取命令來施加具有第一極性的第一讀取電壓至記憶體單元。命令組件610在第一讀取命令之後可接收記憶體單元的第二讀取命令。讀取組件620可至少部分地基於第二讀取命令來施加具有第二極性的第二讀取電壓至記憶體單元。
在一些實例中，命令組件610在接收第一讀取命令之前可接收與記憶體單元之第一邏輯值相關聯的寫入命令。寫入組件615可基於寫入命令施加具有第一極性的寫入電壓至記憶體單元，其中記憶體單元可操作以基於具有第一極性的寫入電壓來儲存第一邏輯值。讀取組件620可回應於第一讀取命令判定，記憶體單元基於施加第一讀取電壓而儲存第一邏輯值。讀取組件620亦可回應於第二讀取命令來判定記憶體單元基於施加第二讀取電壓而儲存第一邏輯值。
在一些實例中，記憶體單元可操作以儲存第一邏輯值或第二邏輯值中之一者，且讀取組件620可基於施加第二讀取電壓而感測記憶體單元的第二邏輯值。在一些實例中，輸出組件625可藉由記憶體裝置605基於所感測到之第二邏輯值及具有第二極性之第二讀取電壓而輸出第一邏輯值的指示。舉例而言，讀取組件620可在感測第二邏輯值之後基於第二讀取電壓具有第二極性而判定第二邏輯值的反數，其中第一邏輯值為第二邏輯值的反數且其中輸出是基於判定。
在一些實例中，讀取組件620可基於施加第一讀取電壓來感測記憶體單元的第一邏輯值。輸出組件625可藉由記憶體裝置605基於所感測到之第一邏輯值及具有第一極性之第一讀取電壓來輸出第一邏輯值的額外指示。
在一些實例中，第一讀取命令可指示將第一極性用於第一讀取電壓。在一些實例中，第二讀取命令可指示將第二極性用於第二讀取電壓。
在一些實例中，讀取極性組件630可基於第一隨機判定來判定將第一極性用於第一讀取電壓。在一些實例中，讀取極性組件630可基於第二隨機判定來判定將第二極性用於第二讀取電壓。
在一些實例中，讀取極性組件630可基於第一讀取電壓具有第一極性來判定將第二極性用於第二讀取電壓。
在一些實例中，第一讀取電壓及第二讀取電壓具有相同量值。在其他實例中，第一讀取電壓及第二讀取電壓具有不同量值。
在一些實例中，儲存組件635可在記憶體裝置605處在一組記憶體單元處儲存一組邏輯值。命令組件610可在記憶體裝置605處接收一或多個讀取命令。讀取組件620可基於一或多個讀取命令施加一組讀取脈衝至該組記憶體單元，其中該組讀取脈衝之第一子集各自具有第一極性，且該組讀取脈衝的第二子集各自具有第二極性。輸出組件625可藉由記憶體裝置605且至少部分地基於施加該組讀取脈衝來傳輸發信號，該發信號指示該組所儲存邏輯值。
在一些實例中，讀取組件620可基於施加該組讀取脈衝來感測該組邏輯值。該組所儲存邏輯值中之每一者可對應於各別所感測邏輯值。對於與該組讀取脈衝之第一子集相關聯的所感測邏輯值，發信號可指示各別所感測邏輯值。對於與該組讀取脈衝之該第二子集相關聯的所感測邏輯值，發信號可指示各別所感測邏輯值的反數。
在一些實例中，第一子集之讀取脈衝可在第二子集之第一讀取脈衝之後且第二子集之第二讀取脈衝之前施加。
在一些實例中，一或多個讀取命令中之每一者可與該組讀取脈衝中之對應一或多個讀取脈衝具有第一極性抑或第二極性的指示相關聯。
在一些實例中，對於一或多個讀取命令中之每一者，該組讀取脈衝中之對應一或多個讀取脈衝是具有第一極性抑或第二極性可為隨機的。
圖 7 展示根據本發明之態樣的說明一或多個方法700之流程圖，該一或多個方法支援極性寫入記憶體單元之可變極性讀取操作。方法700之操作可藉由如本文所描述之記憶體裝置或其組件來實施。舉例而言，方法700之操作可藉由如參看圖6所描述之記憶體裝置來執行。在一些實例中，記憶體裝置可執行指令集以控制記憶體裝置之功能元件來執行所描述功能。另外或替代地，記憶體裝置可使用特殊用途硬體來執行所描述功能之態樣。
在705處，記憶體裝置可在記憶體裝置處接收記憶體單元的第一讀取命令。705之操作可根據本文所描述之方法來執行。在一些實例中，705之操作的態樣可藉由如參看第6圖所描述之命令組件來執行。
在710處，記憶體裝置可基於第一讀取命令施加具有第一極性之第一讀取電壓至記憶體單元。710之操作可根據本文所描述的方法來執行。在一些實例中，710之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在715處，記憶體裝置可在第一讀取命令之後接收記憶體單元的第二讀取命令。715之操作可根據本文所描述之方法來執行。在一些實例中，715之操作的態樣可藉由如參看第6圖所描述之命令組件來執行。
在720處，記憶體裝置可基於第二讀取命令施加具有第二極性的第二讀取電壓至記憶體單元。720之操作可根據本文所描述的方法來執行。在一些實例中，720之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在一些實例中，如本文中所描述之設備可執行一或多種方法，諸如方法700。設備可包括用於進行以下操作的特徵、構件或指令(例如，儲存由處理器可執行之指令的非暫時性電腦可讀媒體)：在記憶體裝置處接收記憶體單元的第一讀取命令；基於第一讀取命令施加具有第一極性之第一讀取電壓至記憶體單元；在第一讀取命令之後接收記憶體單元的第二讀取命令；及基於第二讀取命令施加具有第二極性的第二讀取電壓至記憶體單元。
本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：在接收第一讀取命令之前接收與記憶體單元之第一邏輯值相關聯的寫入命令；基於寫入命令施加具有第一極性的寫入電壓至記憶體單元，其中記憶體單元可操作以基於寫入電壓具有第一極性而儲存第一邏輯值；回應於第一讀取命令基於施加第一讀取電壓來判定記憶體單元儲存第一邏輯值；及回應於第二讀取命令基於施加第二讀取電壓來判定記憶體單元儲存第一邏輯值。
在本文中所描述之方法700及設備的一些實例中，記憶體單元可操作以儲存第一邏輯值或第二邏輯值中之一者。本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：基於施加第二讀取電壓感測記憶體單元的第二邏輯值；及藉由記憶體裝置基於所感測到之第二邏輯值及具有第二極性之第二讀取電壓來輸出第一邏輯值的指示。
本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：在感測到第二邏輯值之後基於第二讀取電壓具有第二極性判定第二邏輯值的反數，其中第一邏輯值可為第二邏輯值的反數，且其中輸出可係基於判定。
本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：基於施加第一讀取電壓而感測記憶體單元的第一邏輯值；及藉由記憶體裝置基於所感測到之第一邏輯值及具有第一極性之第一讀取電壓而輸出第一邏輯值的額外指示。
在本文所描述之方法700及設備的一些實例中，第一讀取命令指示將第一極性用於第一讀取電壓，且第二讀取命令指示將第二極性用於第二讀取電壓。
本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：基於第一隨機判定來判定將第一極性用於第一讀取電壓；及基於第二隨機判定來判定將第二極性用於第二讀取電壓。
本文所描述之方法700及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：基於第一讀取電壓具有第一極性來判定將第二極性用於第二讀取電壓。
在本文所描述之方法700及設備的一些實例中，第一讀取電壓及第二讀取電壓可具有相同量值。在本文所描述之方法700及設備的一些實例中，第一讀取電壓及第二讀取電壓具有不同量值。
圖 8 展示根據本發明之態樣的說明一或多個方法800之流程圖，該一或多個方法支援極性寫入記憶體單元之可變極性讀取操作。方法800之操作可藉由如本文所描述之記憶體裝置或其組件來實施。舉例而言，方法800之操作可藉由如參看圖6所描述之記憶體裝置來執行。在一些實例中，記憶體裝置可執行指令集以控制記憶體裝置之功能元件來執行所描述功能。另外或替代地，記憶體裝置可使用特殊用途硬體來執行所描述功能之態樣。
在805處，記憶體裝置可在記憶體裝置處接收記憶體單元的第一讀取命令。805之操作可根據本文中所描述的方法來執行。在一些實例中，805之操作的態樣可藉由如參看圖6所描述之命令組件來執行。
在810處，記憶體裝置可基於第一讀取命令施加具有第一極性之第一讀取電壓至記憶體單元。810之操作可根據本文中所描述的方法來執行。在一些實例中，810之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在815處，記憶體裝置可基於施加第一讀取電壓而感測記憶體單元的第一邏輯值。815之操作可根據本文中所描述的方法來執行。在一些實例中，815之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在820處，記憶體裝置可藉由記憶體裝置基於所感測到之第一邏輯值及具有第一極性之第一讀取電壓來輸出第一邏輯值的指示。820之操作可根據本文中所描述的方法來執行。在一些實例中，820之操作的態樣可藉由如參看圖6描述之輸出組件來執行。
在825處，記憶體裝置可在第一讀取命令之後接收記憶體單元的第二讀取命令。825之操作可根據本文中所描述的方法來執行。在一些實例中，825之操作的態樣可藉由如參看圖6所描述之命令組件來執行。
在830處，記憶體裝置可基於第二讀取命令施加具有第二極性的第二讀取電壓至記憶體單元。830之操作可根據本文中所描述的方法來執行。在一些實例中，830之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在835處，記憶體裝置可至少部分地基於施加第二讀取電壓來感測記憶體單元的第二邏輯值。835之操作可根據本文中所描述的方法來執行。在一些實例中，835之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在840處，記憶體裝置可在感測到第二邏輯值之後至少部分地基於具有第二極性的第二讀取電壓來判定第二邏輯值的反數，其中第一邏輯值為第二邏輯值的反數，且其中輸出係至少部分地基於判定。840之操作可根據本文中所描述的方法來執行。在一些實例中，840之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在845處，記憶體裝置可至少部分地基於所感測到之第二邏輯值及具有第二極性之第二讀取電壓而藉由記憶體裝置輸出第一邏輯值的一指示(例如，第二指示、額外指示)。845之操作可根據本文中所描述的方法來執行。在一些實例中，845之操作的態樣可藉由如參看圖6描述之輸出組件來執行。
圖 9 展示根據本發明之態樣的說明一或多個方法900之流程圖，該一或多個方法支援極性寫入記憶體單元之可變極性讀取操作。方法900之操作可藉由如本文所描述之記憶體裝置或其組件來實施。舉例而言，方法900之操作可藉由如參看圖6所描述之記憶體裝置來執行。在一些實例中，記憶體裝置可執行指令集以控制記憶體裝置之功能元件來執行所描述功能。另外或替代地，記憶體裝置可使用特殊用途硬體來執行所描述功能之態樣。
在905處，記憶體裝置可在記憶體裝置處儲存一組邏輯值於一組記憶體單元處。905之操作可根據本文中所描述的方法來執行。在一些實例中，905之操作的態樣可藉由如參看圖6描述之儲存組件執行。
在910處，記憶體裝置可在記憶體裝置處接收一或多個讀取命令。910之操作可根據本文所描述之方法來執行。在一些實例中，910之操作的態樣可藉由如參看圖6所描述之命令組件來執行。
在915處，記憶體裝置可基於一或多個讀取命令施加一組讀取脈衝至該組記憶體單元，其中該組讀取脈衝之第一子集各自具有第一極性，且該組讀取脈衝的第二子集各自具有第二極性。915之操作可根據本文中所描述的方法來執行。在一些實例中，915之操作的態樣可藉由如參看圖6描述之讀取組件來執行。
在920處，記憶體裝置可藉由記憶體裝置且至少部分地基於施加該組讀取脈衝來傳輸發信號，該發信號指示該組所儲存邏輯值。920之操作可根據本文中所描述的方法來執行。在一些實例中，920之操作的態樣可藉由如參看圖6描述之輸出組件來執行。
在一些實例中，如本文中所描述之設備可執行一或多種方法，諸如方法900。設備可包括用於進行以下各者的特徵、構件或指令(例如，儲存供處理器可執行之指令的非暫時性電腦可讀取媒體)：在記憶體裝置處將一組邏輯值儲存於一組記憶體單元處；在記憶體裝置處接收一或多個讀取命令；基於一或多個讀取命令施加一組讀取脈衝至該組記憶體單元，其中該組讀取脈衝的第一子集各自具有第一極性且該組讀取脈衝的第二子集各自具有第二極性；及藉由記憶體裝置且至少部分基於施加該組讀取脈衝來傳輸發信號，該發信號指示該組所儲存邏輯值。
本文所描述之方法900及設備的一些實例可進一步包括用於進行以下各者的操作、特徵、構件或指令：基於施加該組讀取脈衝來感測一組邏輯值，該組所儲存邏輯值中之每一者對應於各別所感測邏輯值，其中對於與該組讀取脈衝之第一子集相關聯的所感測邏輯值，發信號指示各別所感測邏輯值，且對於與讀取脈衝之第二子集相關聯的所感測邏輯值，發信號指示各別所感測邏輯值的反數。
在本文所描述之方法900及設備的一些實例中，第一子集之讀取脈衝可在第二子集之第一讀取脈衝之後且在第二子集之第二讀取脈衝之前予以施加。
在本文所描述之方法900及設備的一些實例中，一或多個讀取命令中之每一者可與該組讀取脈衝之對應一或多個讀取脈衝可具有第一極性抑或第二極性的指示相關聯。在本文所描述之方法900及設備的一些實例中，對於一或多個讀取命令中之每一者，該組讀取脈衝中之對應的一或多者可具有第一極性抑或第二極性可為隨機的。
應注意，本文所描述之方法係可能的實施，且操作及步驟可經重新配置或以其他方式修改，且其他實施係可能的。此外，可組合方法中之兩者或更多者的數個部分。
描述一種設備。該設備可包括記憶體單元之一陣列；及一存取組件，該存取組件與該記憶體單元之陣列耦接。該存取組件可操作以：回應於記憶體單元之該陣列的一記憶體單元之一寫入命令而施加一寫入電壓至該記憶體單元，其中該記憶體單元可操作以基於該寫入電壓的一極性儲存一邏輯值；回應於該記憶體單元之一讀取命令而施加一讀取電壓至該記憶體單元。該設備可進一步包括一感測組件，該感測組件與記憶體單元之該陣列耦接且可操作以：感測該讀取電壓是否超出該記憶體單元的一臨限電壓；及基於該讀取電壓是否超出該記憶體單元的該臨限電壓及該讀取電壓的一極性來產生該所儲存邏輯值的一指示。
在一些實例中，該存取組件可操作以基於與該讀取命令相關聯的一指示來判定該讀取電壓的該極性。在一些實例中，該存取組件可操作以使該讀取電壓的該極性隨機地發生變化。在一些實例中，該存取組件可操作以基於一先前讀取電壓的一極性來判定該讀取電壓的該極性。在一些實例中，該存取組件可操作以基於一先前寫入電壓的一極性而判定該讀取電壓的該極性。
在一些實例中，該感測組件可操作以：基於該讀取電壓是否超出該記憶體單元的該臨限電壓來識別該記憶體單元的一所感測邏輯值；及基於該讀取電壓的該極性選擇性地反轉該所感測邏輯值。
在一些實例中，該記憶體單元可操作以儲存一第一邏輯值或一第二邏輯值中之一者，且該感測組件可操作以：若該讀取電壓超出該記憶體單元之該臨限電壓且該讀取電壓的該極性為一第一極性，則識別該所儲存邏輯值為該第一邏輯值；若該讀取電壓低於該記憶體單元之該臨限電壓且該讀取電壓的該極性為該第一極性，則識別該所儲存邏輯值為該第二邏輯值；若該讀取電壓超出該記憶體單元的該臨限電壓且該讀取電壓之該極性為一第二極性，則識別該所儲存邏輯值為該第二邏輯值；及若該讀取電壓低於該記憶體單元之該臨限電壓且該讀取電壓的該極性為該第二極性，則識別該所儲存邏輯值為該第一邏輯值。
在一些實例中，該感測組件可操作以在該讀取電壓施加至該記憶體單元同時，基於通過該記憶體單元的電流之一量來判定該讀取電壓是否超出該記憶體單元的該臨限電壓。
在一些實例中，該感測組件可操作以在該讀取電壓可施加至該記憶體單元同時，基於是否發生一突返事件而判定該讀取電壓是否超出該記憶體單元的該臨限電壓。
在一些實例中，該記憶體單元之該臨限電壓可係基於該讀取電壓之該極性及該寫入電壓的該極性是否為相同的。在一些實例中，該記憶體單元可操作以在該讀取電壓之該極性及該寫入電壓之該極性相同情況下具有一第一臨限電壓；且在該讀取電壓之該極性及該寫入電壓的該極性不同情況下具有一第二臨限電壓。該讀取電壓可具有可大於該第一臨限電壓且小於該第二臨限電壓的一量值。
在一些實例中，該記憶體單元包括一硫族化物材料，該硫族化物材料可操作以在該寫入電壓之該極性為一第一極性情況下在處於一非晶態時儲存一第一邏輯值，且可操作以在該寫入電壓之該極性為一第二極性情況下處於該非晶態時儲存一第二邏輯值。
可使用各種不同技藝及技術中之任何者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示貫穿以上描述可能參考的資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號說明為單一信號；然而，一般熟習此項技術者應理解，該信號可表示信號之匯流排，其中該匯流排可具有多種位元寬度。
術語「電子通信」、「導電接觸」、「連接」及「耦接」可指支援在組件之間信號流動的組件之間的關係。若在組件之間存在可在任何時間支援組件之間信號流動的任何導電路徑，則組件被認為彼此電子通信(或彼此導電接觸或彼此連接或彼此耦接)。在任何給定時間，彼此電子通信(或彼此導電接觸或彼此連接或彼此耦接)的組件之間的導電路徑基於包括所連接組件之裝置之操作而可為斷開電路或閉合電路。所連接組件之間的導電路徑可為組件之間的直接導電路徑，或所連接組件之間的導電路徑可為可包括諸如開關、電晶體或其他組件之中間組件的間接導電路徑。在一些實例中，可例如使用諸如開關或電晶體之一或多個中間組件將所連接組件之間的信號流動中斷一段時間。
術語「耦接」係指如下移動條件：自其中信號當前不能夠經由導電路徑在組件之間傳達的組件之間的斷開電路關係至其中信號能夠經由導電路徑在組件之間傳達的組件之間的閉合電路關係。當諸如控制器之組件將其他組件耦接在一起時，該組件起始允許信號經由先前並不准許信號流動的導電路徑在其他組件之間流動的改變。
如本文中所使用，術語「實質上」或「實質」意謂經修飾之特性(例如藉由術語實質上修飾之動詞或形容詞)不必係絕對的但足夠接近以便達成特性之優勢。
如本文中所使用，術語「電極」可指電導體，且在一些實例中，可用作與記憶體單元或記憶體陣列之其他組件的電觸點。電極可包括在記憶體陣列之元件或組件之間提供導電路徑的跡線、電線、導電線、導電層，或其類似者。
可在諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等之半導體基板上形成本文中所論述的包括記憶體陣列之裝置。在一些實例中，基板為半導體晶圓。在其他實例中，基板可為諸如玻璃層上矽(SOG)或藍寶石上矽(SOP)之絕緣體上矽(SOI)基板，或另一基板上的半導體材料之磊晶層。可經由使用包括但不限於磷、硼或砷之各種化學物質摻雜而控制基板或基板之子區的導電性。可藉由離子植入或藉由任何其他摻雜方式在基板之初始形成或生長期間執行摻雜。
本文中所論述之切換組件或電晶體可表示場效電晶體(FET)且包含包括源極、汲極及閘極之三個端子裝置。端子可經由導電材料，例如金屬連接至其他電子元件。源極及汲極可為導電的，且可包含重度摻雜(例如，退化)之半導體區。源極與汲極可藉由輕度摻雜之半導體區或通道分離。若通道為n型(亦即，大多數載流子為電子)，則FET可被稱作n型FET。若通道為p型(亦即，大多數載流子為電洞)，則FET可被稱作p型FET。通道可由絕緣閘極氧化物覆蓋。可藉由將電壓施加至閘極來控制通道導電性。舉例而言，將正電壓或負電壓分別施加至n型FET或p型FET可使得通道變得導電。在將大於或等於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「斷開」或「停用」。
本文結合附圖所闡述之描述內容描述實例組態，且並不表示可實施或在申請專利範圍之範疇內的所有實例。本文中所使用之術語「例示性」意謂「充當實例、例子或說明」，且並不意謂「較佳」或「優於其他實例」。詳細描述包括特定細節以提供對所描述技術之理解。然而，可在無此等具特定細節之情況下實踐此等技術。在一些情況下，以方塊圖形式展示熟知之結構及裝置以便避免混淆所描述實例之概念。
在隨附圖式中，相似組件或特徵可具有相同參考標記。另外，可藉由在參考標記之後由短劃線及在類似組件當中進行區分之第二標記來區分相同類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記而與第二參考標記無關的類似組件中之任一者：
可使用各種不同技藝及技術中之任何者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示貫穿以上描述可能參考的資料、指令、命令、資訊、信號、位元、符號及晶片。
結合本文中之揭示內容所描述的各種說明性區塊及模組可運用通用處理器、DSP、ASIC、FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本文所描述之功能的其任何組合來實施或執行。通用處理器可為微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。處理器亦可實施為計算裝置之組合(例如，DSP與微處理器之組合、多個微處理器、結合DSP核心之一或多個微處理器，或任一其他此組態)。
本文中所描述之功能可以硬體、由處理器執行之軟體、韌體或其任何組合實施。若以由處理器執行之軟體實施，則可將功能作為一或多個指令或程式碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施係在本發明及隨附申請專利範圍之範疇內。舉例而言，歸因於軟體之本質，上文所描述之功能可使用由處理器、硬體、韌體、硬連線或此等中之任一者的組合執行之軟體實施。實施功能之特徵亦可在實體上位於各種位置處，包括經分佈以使得功能之部分在不同實體方位處實施。另外，如本文中(包括在申請專利範圍中)所使用，「或」如項目清單中所使用(例如，以諸如「中之至少一者」或「中之一或多者」之片語作為結尾的項目清單)指示包括性清單，使得例如A、B或C中之至少一者之清單意謂A或B或C或AB或AC或BC或ABC (亦即，A及B及C)。此外，如本文中所使用，片語「基於」不應視為對封閉條件集合之參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之例示性步驟可基於條件A及條件B兩者。換言之，如本文中所使用，應以與片語「至少部分地基於」相同之方式來解釋片語「基於」。
電腦可讀媒體包括非暫時性電腦儲存媒體及通信媒體兩者，通信媒體包括促進電腦程式自一處傳送至另一處之任何媒體。非暫時性儲存媒體可為可由通用或專用電腦存取之任何可用媒體。藉助於實例而非限制，非暫時性電腦可讀媒體可包含RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、緊密光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用於攜載或儲存呈指令或資料結構形式之所要程式碼構件且可由通用或專用電腦或者通用或專用處理器存取之任何其他非暫時性媒體。又，任何連接被適當地稱作電腦可讀媒體。舉例而言，若使用同軸纜線、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線技術而自網站、伺服器或其他遠端源傳輸軟體，則同軸纜線、光纖纜線、雙絞線、DSL或諸如紅外線、無線電及微波之無線技術包括於媒體之定義中。如本文所使用，磁碟及光碟包括CD、雷射光碟、光學光碟、數位多功能光碟(digital versatile disc，DVD)、軟性磁碟及Blu-ray光碟，其中磁碟通常以磁性方式再現資料，而光碟藉由雷射以光學方式再現資料。以上各者之組合亦包括於電腦可讀媒體之範疇內。
提供本文中之描述內容以使熟習此項技術者能夠進行或使用本發明。對本發明之各種修改對於熟習此項技術者而言將為顯而易見，且本文中所定義之一般原理可在不脫離本發明之範疇的情況下應用於其他變體。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。
100:系統 105:主機裝置 110:記憶體裝置 115:通道 120:外部記憶體控制器 125:處理器 130:基本輸入/輸出系統(BIOS)組件 135:匯流排 155:記憶體控制器 160:記憶體晶粒 165:本端記憶體控制器 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N :本端記憶體控制器 170:記憶體陣列 170-a:記憶體陣列 170-b:記憶體陣列 170-N :記憶體陣列 186:命令及位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體單元 210:列線 210-a:列線 210-b:列線 210-c:列線 210-d:列線 215-a:行線 215-b:行線 215:行線 220:列解碼器 225:行解碼器 230:感測組件 235:參考信號 240:輸入/輸出端 260:本端記憶體控制器 300:記憶體陣列 305:第一蓋板 310:第二蓋板 320:儲存元件 320-a:儲存元件 320-b:儲存元件 325-a:電極 325-b:電極 325-c:電極 325-d:電極 400:時序圖 410-a:寫入脈衝 410-b:寫入脈衝 415-a:讀取脈衝 415-b:讀取脈衝 415-c:讀取脈衝 415-d:讀取脈衝 415-e:讀取脈衝 415-f:讀取脈衝 420:持續時間 425:量值 430:持續時間 435:量值 500:方塊圖 505:區塊 510:區塊 515:區塊 520:區塊 600:方塊圖 605:記憶體裝置 610:命令組件 615:寫入組件 620:讀取組件 625:輸出組件 630:讀取極性組件 635:儲存組件 700:方法 705:區塊 710:區塊 715:區塊 720:區塊 800:方法 805:區塊 810:區塊 815:區塊 820:區塊 825:區塊 830:區塊 835:區塊 840:區塊 845:區塊 900:方法 905:區塊 910:區塊 915:區塊 920:區塊
圖1說明根據如本文中所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的系統之實例。
圖2說明根據如本文中所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的記憶體晶粒之實例。
圖3說明根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的記憶體陣列之實例。
圖4說明根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作之時序圖的實例。
圖5說明根據如本文所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的方塊圖之實例。
圖6展示根據本發明之態樣的支援極性寫入記憶體單元之可變極性讀取操作的記憶體裝置之方塊圖。
圖7至圖9展示根據如本文中所揭示之實例的支援極性寫入記憶體單元之可變極性讀取操作的一或多個方法的流程圖。
400:時序圖
410-a:寫入脈衝
410-b:寫入脈衝
415-a:讀取脈衝
415-b:讀取脈衝
415-c:讀取脈衝
415-d:讀取脈衝
415-e:讀取脈衝
415-f:讀取脈衝
420:持續時間
425:量值
430:持續時間
435:量值

Claims (27)

  1. 一種方法，其包含： 在一記憶體裝置處接收一記憶體單元的一第一讀取命令； 至少部分地基於該第一讀取命令施加具有一第一極性之一第一讀取電壓至該記憶體單元； 在該第一讀取命令之後接收該記憶體單元的一第二讀取命令；及 至少部分地基於該第二讀取命令施加具有一第二極性的一第二讀取電壓至該記憶體單元。
  2. 如請求項1之方法，其進一步包含： 在接收該第一讀取命令之前接收與該記憶體單元之一第一邏輯值相關聯的一寫入命令； 至少部分地基於該寫入命令施加具有該第一極性的一寫入電壓至該記憶體單元，其中該記憶體單元可操作以至少部分地基於具有該第一極性的該寫入電壓儲存該第一邏輯值； 回應於該第一讀取命令，至少部分地基於施加該第一讀取電壓而判定該記憶體單元儲存該第一邏輯值；及 回應於該第二讀取命令，至少部分地基於施加該第二讀取電壓來判定該記憶體單元儲存該第一邏輯值。
  3. 如請求項1之方法，其中該記憶體單元可操作以儲存一第一邏輯值或一第二邏輯值中之一者，該方法進一步包含： 至少部分地基於施加該第二讀取電壓來感測該記憶體單元的該第二邏輯值；及 藉由該記憶體裝置至少部分地基於所感測到之該第二邏輯值及具有該第二極性之該第二讀取電壓而輸出該第一邏輯值的一指示。
  4. 如請求項3之方法，其進一步包含： 在感測到該第二邏輯值之後至少部分地基於具有該第二極性之該第二讀取電壓來判定該第二邏輯值的一反數，其中該第一邏輯值為該第二邏輯值的該反數，且其中該輸出係至少部分基於該判定。
  5. 如請求項4之方法，其進一步包含： 至少部分地基於施加該第一讀取電壓來感測該記憶體單元的該第一邏輯值；及 藉由該記憶體裝置至少部分地基於所感測到之該第一邏輯值及具有該第一極性之該第一讀取電壓而輸出該第一邏輯值的一額外指示。
  6. 如請求項1之方法，其中： 該第一讀取命令指示將該第一極性用於該第一讀取電壓；且 該第二讀取命令指示將該第二極性用於該第二讀取電壓。
  7. 如請求項1之方法，其進一步包含： 至少部分地基於一第一隨機判定來判定將該第一極性用於該第一讀取電壓；及 至少部分地基於一第二隨機判定來判定將該第二極性用於該第二讀取電壓。
  8. 如請求項1之方法，其進一步包含： 至少部分地基於具有該第一極性之該第一讀取電壓來判定將該第二極性用於該第二讀取電壓。
  9. 如請求項1之方法，其中該第一讀取電壓及該第二讀取電壓具有一相同量值。
  10. 如請求項1之方法，其中該第一讀取電壓及該第二讀取電壓具有一不同量值。
  11. 一種設備，其包含： 記憶體單元之一陣列；及 一存取組件，該存取組件與記憶體單元之該陣列耦接且可操作以： 回應於記憶體單元之該陣列的一記憶體單元之一寫入命令而施加一寫入電壓至該記憶體單元，其中該記憶體單元可操作以至少部分地基於該寫入電壓的一極性儲存一邏輯值； 回應於該記憶體單元之一讀取命令而施加一讀取電壓至該記憶體單元； 一感測組件，該感測組件與記憶體單元之該陣列耦接且可操作以： 感測該讀取電壓是否超出該記憶體單元的一臨限電壓；及 至少部分地基於該讀取電壓是否超出該記憶體單元的該臨限電壓及該讀取電壓的一極性來產生該所儲存邏輯值的一指示。
  12. 如請求項11之設備，其中該存取組件可操作以至少部分地基於與該讀取命令相關聯的一指示來判定該讀取電壓的該極性。
  13. 如請求項11之設備，其中該存取組件可操作以使該讀取電壓的該極性隨機地發生變化。
  14. 如請求項11之設備，其中該存取組件可操作以至少部分地基於一先前讀取電壓的一極性來判定該讀取電壓的該極性。
  15. 如請求項11之設備，其中該存取組件可操作以至少部分地基於一先前寫入電壓的一極性而判定該讀取電壓的該極性。
  16. 如請求項11之設備，其中該感測組件可操作以： 至少部分地基於該讀取電壓是否超出該記憶體單元的該臨限電壓來識別該記憶體單元的一所感測邏輯值；及 至少部分地基於該讀取電壓的該極性選擇性地反轉該所感測邏輯值。
  17. 如請求項11之設備，其中： 該記憶體單元可操作以儲存一第一邏輯值或一第二邏輯值中之一者；且 該感測組件可操作以： 若該讀取電壓超出該記憶體單元之該臨限電壓且該讀取電壓的該極性為一第一極性，則識別該所儲存邏輯值為該第一邏輯值； 若該讀取電壓低於該記憶體單元之該臨限電壓且該讀取電壓的該極性為該第一極性，則識別該所儲存邏輯值為該第二邏輯值； 若該讀取電壓超出該記憶體單元的該臨限電壓且該讀取電壓之該極性為一第二極性，則識別該所儲存邏輯值為該第二邏輯值；及 若該讀取電壓低於該記憶體單元之該臨限電壓且該讀取電壓的該極性為該第二極性，則識別該所儲存邏輯值為該第一邏輯值。
  18. 如請求項11之設備，其中該感測組件可操作以： 在該讀取電壓施加至該記憶體單元同時，至少部分地基於通過該記憶體單元的電流之一量來判定該讀取電壓是否超出該記憶體單元的該臨限電壓。
  19. 如請求項11之設備，其中該感測組件可操作以： 在該讀取電壓施加至該記憶體單元同時，至少部分地基於是否發生一突返事件而判定該讀取電壓是否超出該記憶體單元的該臨限電壓。
  20. 如請求項11之設備，其中該記憶體單元之該臨限電壓係至少部分地基於該讀取電壓之該極性及該寫入電壓的該極性是否為相同的。
  21. 如請求項20之設備，其中： 該記憶體單元可操作以在該讀取電壓之該極性及該寫入電壓之該極性相同情況下具有一第一臨限電壓，且在該讀取電壓之該極性及該寫入電壓之該極性不同情況下具有一第二臨限電壓；且 該讀取電壓具有大於該第一臨限電壓且小於該第二臨限電壓的一量值。
  22. 如請求項11之設備，其中： 該記憶體單元包含一硫族化物材料，該硫族化物材料可操作以在該寫入電壓之該極性為一第一極性情況下在處於一非晶態時儲存一第一邏輯值，且可操作以在該寫入電壓之該極性為一第二極性情況下在處於該非晶態時儲存一第二邏輯值。
  23. 一種方法，其包含： 在一記憶體裝置處在複數個記憶體單元處儲存複數個邏輯值； 在該記憶體裝置處接收一或多個讀取命令； 至少部分地基於該一或多個讀取命令來施加複數個讀取脈衝至該複數個記憶體單元，其中： 該複數個讀取脈衝之一第一子集各自具有一第一極性；且 該複數個讀取脈衝的一第二子集各自具有一第二極性；及 藉由該記憶體裝置且至少部分地基於施加該複數個讀取脈衝來傳輸發信號，該發信號指示所儲存之該複數個邏輯值。
  24. 如請求項23之方法，其進一步包含： 至少部分地基於施加該複數個讀取脈衝而感測該複數個邏輯值，所儲存之該複數個邏輯值中之每一者對應於一各別所感測邏輯值，其中： 對於與該複數個讀取脈衝之該第一子集相關聯的所感測邏輯值，該發信號指示該各別所感測邏輯值；及 對於與該複數個讀取脈衝之該第二子集相關聯的所感測邏輯值，該發信號指示該各別所感測邏輯值的一反數。
  25. 如請求項23之方法，其中該第一子集之一讀取脈衝在該第二子集之一第一讀取脈衝之後且在該第二子集之一第二讀取脈衝之前被施加。
  26. 如請求項23之方法，其中該一或多個讀取命令中之每一者係與該複數個讀取脈衝中之對應一或多者是具有該第一極性抑或該第二極性的一指示相關聯。
  27. 如請求項23之方法，其中對於該一或多個讀取命令中之每一者，該複數個讀取脈衝中之對應一或多者是具有該第一極性抑或該第二極性為隨機的。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404120B2 (en) 2020-05-13 2022-08-02 Micron Technology, Inc. Refresh operation of a memory cell
US11651825B2 (en) * 2021-04-12 2023-05-16 Micron Technology, Inc. Random value generator
CN115599311B (zh) * 2022-11-30 2023-03-03 苏州浪潮智能科技有限公司 极性反转方法及装置、存储介质、电子装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190376A (ja) 2005-01-05 2006-07-20 Sharp Corp 不揮発性半導体記憶装置
JP2008310868A (ja) 2007-06-13 2008-12-25 Sony Corp 半導体メモリデバイス、および、そのデータ読み出し方法
KR101360812B1 (ko) 2008-06-05 2014-02-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US8767482B2 (en) 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US9053761B2 (en) * 2012-11-07 2015-06-09 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit and method for improving sense amplifier reaction time in memory read operations
US9286963B2 (en) * 2013-07-16 2016-03-15 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory
US9484089B2 (en) 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9728253B2 (en) 2015-11-30 2017-08-08 Windbond Electronics Corp. Sense circuit for RRAM
US10388370B2 (en) 2016-04-07 2019-08-20 Helmholtz-Zentrum Dresden—Rossendorf E.V. Method and means for operating a complementary analogue reconfigurable memristive resistive switch and use thereof as an artificial synapse
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157667B2 (en) 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
US10269442B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations

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