JP7513753B2 - メモリセルのリフレッシュ動作 - Google Patents

Description

［クロスリファレンス］
本特許出願は、２０２１年５月３日に出願されたＳｉｎｉｐｅｔｅ等による“ＲＥＦＲＥＳＨ ＯＰＥＲＡＴＩＯＮ ＯＦ Ａ ＭＥＭＯＲＹ ＣＥＬＬ”と題する国際特許出願番号ＰＣＴ／ＵＳ２０２１／０３０４２４の国内段階出願であり、それは、２０２０年５月１３日に出願されたＳｉｎｉｐｅｔｅ等による“ＲＥＦＲＥＳＨ ＯＰＥＲＡＴＩＯＮ ＯＦ Ａ ＭＥＭＯＲＹ ＣＥＬＬ”と題する米国特許出願第１５／９３１，１３１号に対する優先権を主張し、その各々は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。

［技術分野］
以下は、一般的に、１つ以上のメモリシステムに関し、より具体的には、メモリセルのリフレッシュ動作に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０でしばしば示される２つのサポートされた状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは、２つよりも多い状態をサポートし得、それらの内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、コンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、コンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、自己選択メモリ、及びカルコゲナイドメモリ技術等を含む様々なタイプのメモリデバイス及びメモリセルが存在する。メモリセルは、揮発性又は不揮発性であり得る。

本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするシステムの一例を説明する。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするメモリダイの一例を説明する。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするメモリセルの一例を説明する。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする例示的なタイミング図を説明する。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするメモリデバイスのブロック図を示す。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする１つ以上の方法を説明するフローチャートを示す。

メモリデバイスは、１つ以上の行（例えば、メモリセルの行）に配列された複数のメモリセルを含み得る。任意の１つの行内のメモリセルは、一定期間に渡ってアクセスされ（例えば、読み出され、書き込まれ）得る。任意の１つのメモリセルによって蓄積される論理状態は、その電圧分布に基づき得、読み出し動作中に印加された読み出しパルスの極性に基づき得る。幾つかの例では、メモリセルが相対的に大量の回数読み出された場合、特定の分布はシフトし（例えば、異なる論理状態と関連付けられた異なる分布に向かって移動し）得る。例えば、第１の論理状態にプログラミングされたメモリセルは、この意図しないシフトの影響を受けやすいことがあり、読み出し動作中にエラーが発生する可能性が高くなり得る。メモリセルを定期的にリフレッシュすることは、こうしたエラーの可能性を低減又は最小限にし得る。

１つ以上のメモリセルに対してリフレッシュ動作を実施するように構成されたメモリデバイスが本明細書に説明される。メモリデバイスは、メモリセルの論理状態を判定するように構成されたコントローラ（又はその他のロジック）を含み得る。メモリセルの論理状態は、パルス（例えば、読み出しパルス）をメモリセルに印加することによって判定され得る。読み出しパルスの極性に基づいて、メモリセルは、閾値イベント（例えば、スナップバックイベント）を経験し得る（又は経験しなくてもよい）。閾値イベントの発生又は不発生は、メモリセルが第１の論理状態（例えば、ＲＥＳＥＴ状態）にプログラミングされているか、それとも第２の論理状態（例えば、ＳＥＴ状態）にプログラミングされているかを指し示し得る。

メモリセルが第１の論理状態にプログラミングされていると判定された場合、セルにプログラミングされた論理状態を補強するためにリフレッシュ動作が実施され得る。リフレッシュ動作は、読み出しパルスとは反対の極性を有するパルス（例えば、リフレッシュパルス）を印加することを伴い得る。幾つかの例では、メモリセルが第１の論理状態にプログラミングされていると判定される度に、又はセルに対して実施されたアクセス動作の量に基づいて、リフレッシュパルスが印加され得る。リフレッシュパルスが印加された場合、第１の論理状態は補強され得、メモリセルの電圧分布の意図しないシフトを軽減し得る。更に、メモリセルにプログラミングされた論理状態を補強することは、メモリセルの論理状態が後続の読み出し動作中に誤ってセンシングされる可能性を低減し得る。

開示の機構は、図１～図３を参照して説明するようにメモリシステム、ダイ、及びアレイの文脈でまず説明される。開示の機構は、図４Ａ及び図４Ｂを参照して説明するようにタイミング図の文脈で説明される。開示のこれらの及びその他の機構は、図５～図７を参照して説明するようにメモリセルのリフレッシュ動作に関連する装置図及びフローチャートを参照して更に例証及び説明される。

図１は、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするシステム１００の一例を説明する。システム１００は、ホストデバイス１０５、メモリデバイス１１０、及びホストデバイス１０５をメモリデバイス１１０と結合する複数のチャネル１１５を含み得る。システム１００は、１つ以上のメモリデバイスを含み得るが、１つ以上のメモリデバイス１１０の態様は、単一のメモリデバイス（例えば、メモリデバイス１１０）の文脈で説明され得る。

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、車両、又はその他のシステム等の電子デバイスの一部分を含み得る。例えば、システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、又は車両コントローラ等の態様を説明し得る。メモリデバイス１１０は、システム１００の１つ以上のその他のコンポーネントに対するデータを蓄積するように動作可能なシステムのコンポーネントであり得る。

システム１００の少なくとも一部分は、ホストデバイス１０５の例であり得る。ホストデバイス１０５は、例の中でもとりわけ、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、車両コントローラ、又はその他の何らかのその他の固定若しくは携帯型電子デバイス内等、プロセスを実行するためにメモリを使用するデバイス内のプロセッサ又はその他の回路の一例であり得る。幾つかの例では、ホストデバイス１０５は、外部メモリコントローラ１２０の機能を実装するハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせを指し得る。幾つかの例では、外部メモリコントローラ１２０は、ホスト又はホストデバイス１０５と称され得る。

メモリデバイス１１０は、システム１００により使用又は参照され得る物理メモリアドレス／空間を提供するように動作可能な独立したデバイス又はコンポーネントであり得る。幾つかの例では、メモリデバイス１１０は、１つ以上の異なるタイプのホストデバイス１０５と共に作動するように構成可能であり得る。ホストデバイス１０５とメモリデバイス１１０との間のシグナリングは、信号を変調するための変調方式、信号を通信するための様々なピン構成、ホストデバイス１０５及びメモリデバイス１１０の物理的パッケージングのための様々な形式の要因、ホストデバイス１０５とメモリデバイス１１０との間のクロックシグナリング及び同期、タイミング規則、又はその他の要因の内の１つ以上をサポートするように動作可能であり得る。

メモリデバイス１１０は、ホストデバイス１０５のコンポーネントに対するデータを蓄積するように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、（例えば、外部メモリコントローラ１２０を通じてホストデバイス１０５によって提供されたコマンドに応答して実行する）ホストデバイス１０５に対するスレーブタイプのデバイスとして機能し得る。そうしたコマンドは、書き込み動作のための書き込みコマンド、読み出し動作のための読み出しコマンド、リフレッシュ動作のためのリフレッシュコマンド、又はその他のコマンドの内の１つ以上を含み得る。

ホストデバイス１０５は、外部メモリコントローラ１２０、プロセッサ１２５、ベーシック入力／出力システム（ＢＩＯＳ）コンポーネント１３０、又は１つ以上の周辺コンポーネント若しくは１つ以上の入力／出力コントローラ等のその他のコンポーネントの内の１つ以上を含み得る。ホストデバイスのコンポーネントは、バス１３５を使用して相互に結合され得る。

プロセッサ１２５は、システム１００の少なくとも一部分又はホストデバイス１０５の少なくとも一部分に制御又はその他の機能を提供するように動作可能であり得る。プロセッサ１２５は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はこれらのコンポーネントの組み合わせであり得る。そうした例では、プロセッサ１２５は、例の中でもとりわけ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、汎用ＧＰＵ（ＧＰＧＰＵ）、又はシステムオンチップ（ＳｏＣ）の一例であり得る。幾つかの例では、外部メモリコントローラ１２０は、プロセッサ１２５によって実装され得、又はプロセッサ１２５の一部であり得る。

ＢＩＯＳコンポーネント１３０は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、これは、システム１００又はホストデバイス１０５の様々なハードウェアコンポーネントを初期化及び実行し得る。ＢＩＯＳコンポーネント１３０はまた、プロセッサ１２５とシステム１００又はホストデバイス１０５の様々なコンポーネントとの間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又はその他の不揮発性メモリの内の１つ以上内に蓄積されたプログラム又はソフトウェアを含み得る。

メモリデバイス１１０は、デバイスメモリコントローラ１５５と、データストレージのための所望の容量又は指定された容量をサポートするための１つ以上のメモリダイ１６０（例えば、メモリチップ）とを含み得る。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、ローカルメモリコントローラ１６５－Ｎ）及びメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、メモリアレイ１７０－Ｎ）を含み得る。メモリアレイ１７０は、メモリセルの集合（例えば、１つ以上のグリッド、１つ以上のバンク、１つ以上のタイル、１つ以上のセクション）であり得、各メモリセルは、少なくとも１ビットのデータを蓄積するように動作可能である。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリ若しくはマルチダイパッケージ、又はマルチチップメモリ若しくはマルチチップパッケージと称され得る。

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように動作可能な回路、ロジック、又はコンポーネントを含み得る。デバイスメモリコントローラ１５５は、メモリデバイス１１０が様々な動作を実施することを可能にするハードウェア、ファームウェア、又は命令を含み得、メモリデバイス１１０のコンポーネントに関連するコマンド、データ、又は制御情報を受信、送信、又は実行するように動作可能であり得る。デバイスメモリコントローラ１５５は、外部メモリコントローラ１２０、１つ以上のメモリダイ１６０、又はプロセッサ１２５の内の１つ以上と通信するように動作可能であり得る。幾つかの例では、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５と併せて、本明細書に説明するメモリデバイス１１０の動作を制御し得る。

幾つかの例では、メモリデバイス１１０は、ホストデバイス１０５からデータ若しくはコマンド又はそれらの両方を受信し得る。例えば、メモリデバイス１１０は、メモリデバイス１１０がホストデバイス１０５に対するデータを蓄積することを指し示す書き込みコマンド、又はメモリデバイス１１０がメモリダイ１６０内に蓄積されたデータをホストデバイスに提供することを指し示す読み出しコマンドを受信し得る。

（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように動作可能であり得る。幾つかの例では、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データ若しくはコマンド又はそれらの両方を受信する又は送信する）ように動作可能であり得る。幾つかの例では、メモリデバイス１１０は、デバイスメモリコントローラ１５５及びローカルメモリコントローラ１６５を含まなくてもよく、又は外部メモリコントローラ１２０は、本明細書に説明する様々な機能を実施し得る。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、又は直接、外部メモリコントローラ１２０、若しくはプロセッサ１２５、又はそれらの組み合わせと通信するように動作可能であり得る。デバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれらの両方内に含まれ得るコンポーネントの例は、（例えば、外部メモリコントローラ１２０から）信号を受信するための受信機、（例えば、外部メモリコントローラ１２０へ）信号を送信するための送信機、受信した信号を復号又は復調するためのデコーダ、送信される信号を符号化又は変調するためのエンコーダ、又はデバイスメモリコントローラ１５５若しくはローカルメモリコントローラ１６５又はそれらの両方の説明する動作をサポートするように動作可能な様々なその他の回路若しくはコントローラを含み得る。

外部メモリコントローラ１２０は、システム１００又はホストデバイス１０５のコンポーネント（例えば、プロセッサ１２５）とメモリデバイス１１０との間の情報、データ、又はコマンドの内の１つ以上の通信を可能にするように動作可能であり得る。外部メモリコントローラ１２０は、ホストデバイス１０５及びメモリデバイス１１０のコンポーネント間で交換される通信を置換又は変換し得る。幾つかの例では、外部メモリコントローラ１２０又はシステム１００若しくはホストデバイス１０５のその他のコンポーネント、又は本明細書に説明するその機能は、プロセッサ１２５によって実装され得る。例えば、外部メモリコントローラ１２０は、プロセッサ１２５又はシステム１００若しくはホストデバイス１０５のその他のコンポーネントにより実装されるハードウェア、ファームウェア、若しくはソフトウェア、又はそれらの何らかの組み合わせであり得る。外部メモリコントローラ１２０は、メモリデバイス１１０の外部にあるものとして描写されているが、幾つかの例では、外部メモリコントローラ１２０、又は本明細書に説明するその機能は、メモリデバイス１１０の１つ以上のコンポーネント（例えば、デバイスメモリコントローラ１５５、ローカルメモリコントローラ１６５）によって実装され得、又はその逆も然りである。

ホストデバイス１０５のコンポーネントは、１つ以上のチャネル１１５を使用してメモリデバイス１１０と情報を交換し得る。チャネル１１５は、外部メモリコントローラ１２０とメモリデバイス１１０との間の通信をサポートするように動作可能であり得る。各チャネル１１５は、ホストデバイス１０５とメモリデバイスとの間で情報を搬送する伝送媒体の例であり得る。各チャネル１１５は、システム１００のコンポーネントと関連付けられた端子間に１つ以上の信号経路又は伝送媒体（例えば、導体）を含み得る。信号経路は、信号を搬送するように動作可能な導電経路の一例であり得る。例えば、チャネル１１５は、ホストデバイス１０５における１つ以上のピン又はパッドと、メモリデバイス１１０における１つ以上のピン又はパッドとを含む第１の端子を含み得る。ピンは、システム１００のデバイスの導電性入力又は出力ポイントの一例であり得、ピンは、チャネルの一部として機能するように動作可能であり得る。

チャネル１１５（並びに関連する信号経路及び端末）は、１つ以上のタイプの情報を通信するのに専用であり得る。例えば、チャネル１１５は、１つ以上のコマンド及びアドレス（ＣＡ）チャネル１８６、１つ以上のクロック信号（ＣＫ）チャネル１８８、１つ以上のデータ（ＤＱ）チャネル１９０、１つ以上のその他のチャネル１９２、又はそれらの組み合わせを含み得る。幾つかの例では、シグナリングは、シングルデータレート（ＳＤＲ）シグナリング又はダブルデータレート（ＤＤＲ）シグナリングを使用して、チャネル１１５を介して通信され得る。ＳＤＲシグナリングでは、信号の１つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ又は立ち下がりエッジ上に）記録され得る。ＤＤＲシグナリングでは、信号の２つの変調シンボル（例えば、信号レベル）がクロックサイクル毎に（例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に）記録され得る。

幾つかの例では、リフレッシュ動作を実施するために、メモリアレイ１７０の１つ以上のメモリセルに蓄積された論理状態が判定され得る。プログラミングパルス（例えば、書き込みパルス）を印加することによって、メモリアレイ１７０のメモリセルに論理状態が書き込まれ得る。パルスは、デバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５等のコントローラによって印加され得、第１の極性（例えば、正の極性）又は第２の極性（例えば、負の極性）で印加され得る。プログラミングパルスの極性に基づいて、メモリセルの特定の電圧分布が設定され得る。読み出し動作中、読み出しパルスは第１の極性又は第２の極性で（例えば、デバイスメモリコントローラ１５５又はローカルメモリコントローラ１６５によって）印加され得る。パルス（例えば、書き込みパルス及び読み出しパルス）の極性に基づいて、メモリセルによって蓄積された論理状態が判定され得る。

幾つかの実例では、メモリアレイ１７０の特定のメモリセルに対してリフレッシュ動作を実行することが望ましいことがある。例えば、特定の論理状態（例えば、第１の論理状態）にプログラミングされたメモリセルが書き込み動作なしに相対的に大量の読み出し動作を経験した場合、その電圧分布はシフトし（例えば、異なる論理状態と関連付けられた電圧分布に向かって移動し）得る。したがって、メモリセルの特定の論理状態、メモリセルに対して実施された特定の量の読み出し動作、又はそれらの両方に基づいてリフレッシュパルスを印加することは有益であり得る。リフレッシュ動作を実施することは、少量の書き込み動作がメモリセルに対して実施されることと比較して相対的に大量の読み出し動作がメモリセルに対して実施されることに起因してプログラミングされた論理状態が遷移することに起因するデータの損失及び／又は破損を軽減し得る。追加的又は代替的に、読み出し動作を実施することと関連付けられるリフレッシュ動作を実施することは、システム全体のレイテンシ及びメモリデバイス１１０のメディア管理の複雑さを軽減し得る。

図２は、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするメモリダイ２００の一例を説明する。メモリダイ２００は、図１を参照して説明したメモリダイ１６０の一例であり得る。幾つかの例では、メモリダイ２００は、メモリチップ、メモリデバイス、又は電子メモリ装置と称され得る。メモリダイ２００は、異なる論理状態（例えば、２つ以上の可能な状態のセットのプログラミングされた状態）を蓄積するように各々プログラミング可能であり得る１つ以上のメモリセル２０５を含み得る。例えば、メモリセル２０５は、一度に１ビットの情報（例えば、論理０又は論理１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５（例えば、マルチレベルメモリセル２０５）は、一度に複数ビットの情報（例えば、論理００、論理０１、論理１０、論理１１）を蓄積するように動作可能であり得る。幾つかの例では、メモリセル２０５は、図１を参照して説明したメモリアレイ１７０等のアレイ内に配列され得る。

メモリセル２０５は、構成可能な材料を使用して論理状態を蓄積し得、それは、とりわけ、メモリ素子、メモリストレージ素子、材料素子、材料メモリ素子、材料部分、又は極性書き込み材料部分と称され得る。メモリセル２０５の構成可能な材料は、図３を参照してより詳細に説明するようなカルコゲナイドベースのストレージコンポーネントを指し得る。例えば、カルコゲナイドストレージ素子は、相変化メモリ（ＰＣＭ）セル、閾値メモリセル、又は自己選択メモリセル内で使用され得る。

メモリダイ２００は、グリッド状のパターン等のパターンで配列されたアクセス線（例えば、行線２１０及び列線２１５）を含み得る。アクセス線は、１つ以上の導電性材料で形成され得る。幾つかの例では、行線２１０はワード線と称され得る。幾つかの例では、列線２１５は、デジット線又はビット線と称され得る。アクセス線、行線、列線、ワード線、デジット線、若しくはビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に交換可能である。メモリセル２０５は、行線２１０と列線２１５との交点に位置付けられ得る。

読み出し及び書き込み等の動作は、行線２１０又は列線２１５の内の１つ以上等のアクセス線を活性化又は選択することによってメモリセル２０５に対して実施され得る。行線２１０及び列線２１５をバイアスすること（例えば、行線２１０又は列線２１５に電圧を印加すること）によって、それらの交点において単一のメモリセル２０５がアクセスされ得る。２次元又は３次元構成の何れかにおける行線２１０と列線２１５との交点は、メモリセル２０５のアドレスと称され得る。アクセス線は、メモリセル２０５と結合された導電線であり得、メモリセル２０５に対してアクセス動作を実施するために使用され得る。

メモリセル２０５にアクセスすることは、行デコーダ２２０又は列デコーダ２２５を通じて制御され得る。例えば、行デコーダ２２０は、ローカルメモリコントローラ２６０から行アドレスを受信し得、受信した行アドレスに基づいて行線２１０を活性化し得る。列デコーダ２２５は、ローカルメモリコントローラ２６０から列アドレスを受信し得、受信した列アドレスに基づいて列線２１５を活性化し得る。

センスコンポーネント２３０は、メモリセル２０５の状態（例えば、材料状態、抵抗、閾値状態）を検出し、蓄積された状態に基づいてメモリセル２０５の論理状態を判定するように動作可能であり得る。センスコンポーネント２３０は、メモリセル２０５にアクセスすることからもたらされる信号を増幅する、さもなければ置換するための１つ以上のセンスアンプを含み得る。センスコンポーネント２３０は、メモリセル２０５から検出された信号をリファレンス２３５（例えば、リファレンス電圧）と比較し得る。メモリセル２０５の検出された論理状態は、センスコンポーネント２３０の出力として（例えば、入力／出力２４０に）提供され得、メモリダイ２００を含むメモリデバイスの別のコンポーネントに、検出された論理状態を指し示し得る。

ローカルメモリコントローラ２４５は、様々なコンポーネント（例えば、行デコーダ２２０、列デコーダ２２５、センスコンポーネント２３０）を通じたメモリセル２０５のアクセスを制御し得る。ローカルメモリコントローラ２４５は、図１を参照して説明したローカルメモリコントローラ１６５の一例であり得る。幾つかの例では、行デコーダ２２０、列デコーダ２２５、及びセンスコンポーネント２３０の内の１つ以上は、ローカルメモリコントローラ２４５と共同設置され得る。ローカルメモリコントローラ２４５は、１つ以上の異なるメモリコントローラ（例えば、ホストデバイス１０５と関連付けられた外部メモリコントローラ１２０、メモリダイ２００と関連付けられた別のコントローラ）からコマンド又はデータの内の１つ以上を受信し、コマンド若しくはデータ（又はそれらの両方）をメモリダイ２００により使用され得る情報に変換し、メモリダイ２００に対して１つ以上の動作を実施し、１つ以上の動作を実施することに基づいてメモリダイ２００からホストデバイス１０５にデータを通信するように動作可能であり得る。ローカルメモリコントローラ２４５は、対象の行線２１０及び対象の列線２１５を活性化するための行信号及び列アドレス信号を生成し得る。ローカルメモリコントローラ２４５はまた、メモリダイ２００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。一般的に、本明細書で論じる印加電圧又は電流の振幅、形状、又は継続時間は変更され得、メモリダイ２００の動作で論じる様々な動作に対して異なり得る。

ローカルメモリコントローラ２４５は、メモリダイ２００の１つ以上のメモリセル２０５に対して１つ以上のアクセス動作を実施するように動作可能であり得る。アクセス動作の例は、とりわけ、書き込み動作、読み出し動作、リフレッシュ動作、プリチャージ動作、又は活性化動作を含み得る。幾つかの例では、アクセス動作は、（例えば、ホストデバイス１０５からの）様々なアクセスコマンドに応答して、ローカルメモリコントローラ２４５によって実施され得、さもなければ調整され得る。ローカルメモリコントローラ２４５は、ここに列挙されていないその他のアクセス動作、又はメモリセル２０５にアクセスすることに直接関係しないメモリダイ２００の動作に関連するその他の動作を実施するように動作可能であり得る。

ローカルメモリコントローラ２４５は、メモリダイ２００の１つ以上のメモリセル２０５に対して書き込み動作（例えば、プログラミング動作）を実施するように動作可能であり得る。書き込み動作中、メモリダイ２００のメモリセル２０５は、所望の論理状態を蓄積するようにプログラミングされ得る。ローカルメモリコントローラ２４５は、書き込み動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５にアクセスするために、（例えば、行線２１０又は列線２１５に電圧を印加して）対象の行線２１０及び対象の列線２１５を活性化し得る。ローカルメモリコントローラ２４５は、メモリセル２０５のストレージ素子内に特定の状態を蓄積するために、書き込み動作中に特定の信号（例えば、書き込みパルス）を列線２１５に印加し得る。書き込み動作の一部として使用されるパルスは、一定期間に渡る１つ以上の電圧レベルを含み得る。

ローカルメモリコントローラ２４５は、メモリダイ２００の１つ以上のメモリセル２０５に対して読み出し動作（例えば、センシング動作）を実施するように動作可能であり得る。読み出し動作中、メモリダイ２００のメモリセル２０５内に蓄積された論理状態が判定され得る。ローカルメモリコントローラ２４５は、読み出し動作を実施する対象のメモリセル２０５を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５と結合された対象の行線２１０及び対象の列線２１５（例えば、対象のメモリセル２０５のアドレス）を識別し得る。ローカルメモリコントローラ２４５は、対象のメモリセル２０５にアクセスするために、（例えば、行線２１０又は列線２１５に電圧を印加して）対象の行線２１０及び対象の列線２１５を活性化し得る。センスコンポーネント２３０は、行線２１０に印加されたパルス、列線に印加されたパルス、及び／又はメモリセル２０５の抵抗若しくは閾値特性に基づくメモリセル２０５から受信した信号を検出し得る。センスコンポーネント２３０は信号を増幅し得る。ローカルメモリコントローラ２４５は、センスコンポーネント２３０を活性化し（例えば、センスコンポーネントをラッチし）得、それによって、メモリセル２０５から受信した信号をリファレンス信号２５０と比較し得る。該比較に基づいて、センスコンポーネント２３０は、メモリセル２０５上に蓄積された論理状態を判定し得る。読み出し動作の一部として使用されるパルスは、一定期間に渡る１つ以上の電圧レベルを含み得る。

幾つかの例では、メモリセル２０５に対してリフレッシュ動作が実施され得る。本明細書で論じるように、メモリセル２０５は、プログラミングパルス（例えば、書き込みパルス）が印加されることに基づいて論理状態を蓄積し得る。プログラミングパルスは、ローカルメモリコントローラ２４５等のコントローラによって印加され得る。書き込みパルスは、メモリセル２０５の電圧分布に影響を及ぼし得る特定の極性で印加され得る。読み出し動作中、読み出しパルスは、特定の極性で（例えば、ローカルメモリコントローラ２４５によって）印加され得る。パルス（例えば、書き込みパルス及び読み出しパルス）の極性に基づいて、メモリセル２０５によって蓄積された論理状態が判定され得る。

ローカルメモリコントローラ２４５は、読み出し動作中にセンシングされた論理状態に基づいて、メモリセル２０５の内の１つ以上に対してリフレッシュ動作を実施し得る。例えば、メモリセル２０５が特定の論理状態（例えば、第１の論理状態）にプログラミングされた場合、その分布は、書き込み動作なしに相対的に大量の読み出し動作を経験する場合にシフトし得る。シフトしている分布は、第１の論理状態（例えば、論理“１”）にプログラミングされたメモリセル２０５を第２の論理状態（例えば、論理“０”）として誤ってセンシングし得る。

メモリセル２０５をリフレッシュすることによって、そのプログラミングされた論理状態は補強され得、不正確に判定される（例えばセンシングされる）可能性は低くなり得る。メモリセル２０５をリフレッシュするために、ローカルメモリコントローラ２４５は、読み出しコマンドとは異なる極性を有するリフレッシュパルスを印加し得る。異なる極性を有するリフレッシュパルスを印加することは、メモリセル２０５にスナップバックイベント（例えば、スナップ）を経験させ得、その元の状態（例えば、蓄積された状態）を補強し得る。メモリセル２０５の元の状態を補強することは、相対的に少量の書き込み動作が実施されることに起因してプログラミングされた論理状態が遷移することに起因するデータの損失及び／又は破損を軽減し得る。

図３は、本明細書に開示するような例に従ったメモリアレイ３００の一例を説明する。メモリアレイ３００は、図１及び図２を参照して説明したメモリアレイ又はメモリダイの部分の一例であり得る。メモリアレイ３００は、基板の上方に位置付けられたメモリセルの第１のデッキ３０５と、第１のアレイ又はデッキ３０５の上にあるメモリセルの第２のデッキ３１０とを含み得る。メモリアレイ３００の例は２つのデッキ３０５、３１０を含むが、メモリアレイ３００は、任意の量（例えば、２つ以上）のデッキを含み得る。

メモリアレイ３００はまた、行線２１０－ａ、行線２１０－ｂ、行線２１０－ｃ、行線２１０－ｄ、列線２１５－ａ、及び列線２１５－ｂを含み得、これらは、図２を参照して説明したような行線２１０及び列線２１５の例であり得る。第１のデッキ３０５及び第２のデッキ３１０の１つ以上のメモリセルは、アクセス線間のピラー内に１つ以上のカルコゲナイド材料を含み得る。例えば、アクセス線間の単一のスタックは、第１の電極、第１のカルコゲナイド材料（例えば、セレクタコンポーネント）、第２の電極、第２のカルコゲナイド材料（例えば、ストレージ素子）、又は第３の電極の内の１つ以上を含み得る。描写した機構の可視性及び明瞭さを高めるために、図３に含まれる幾つかの素子が数表示でラベルが付され、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。

第１のデッキ３０５の１つ以上のメモリセルは、電極３２５－ａ、ストレージ素子３２０－ａ、又は電極３２５－ｂの内の１つ以上を含み得る。第２のデッキ３１０の１つ以上のメモリセルは、電極３２５－ｃ、ストレージ素子３２０－ｂ、及び電極３２５－ｄを含み得る。ストレージ素子３２０は、相変化ストレージ素子、閾値ストレージ素子、又は自己選択ストレージ素子等のカルコゲナイド材料の例であり得る。第１のデッキ３０５及び第２のデッキ３１０のメモリセルは、幾つかの例では、１つ以上のデッキ３０５及び１つ以上のデッキ３１０の対応するメモリセルが共通の列線２１５又は行線２１０を共有し得るように、共通の導電線を有し得る。例えば、第２のデッキ３１０の第１の電極３２５－ｃ及び第１のデッキ３０５の第２の電極３２５－ｂは、列線２１５－ａが垂直方向に隣接するメモリセルによって共有され得るように、列線２１５－ａと結合され得る。

幾つかの例では、ストレージ素子３２０の材料は、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、若しくはインジウム（ＩＮ）、又はそれらの様々な組み合わせを含むカルコゲナイド材料又はその他の合金を含み得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲナイド材料はＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）をも含み得、そうしたカルコゲナイド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金は、シリコン（Ｓｉ）若しくはインジウム（Ｉｎ）又はそれらの組み合わせを含み得、そうしたカルコゲナイド材料は、夫々、ＳｉＳＡＧ合金若しくはＩｎＳＡＧ合金、又はそれらの組み合わせと称され得る。幾つかの例では、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を、各々原子又は分子の形態で含み得る。

幾つかの例では、ストレージ素子３２０は自己選択メモリセルの一例であり得る。そうした例では、ストレージ素子３２０内に使用される材料は、合金（上に列挙した合金等）に基づき得、メモリセルの通常動作中に異なる物理的状態への変化を受けるように動作し得る。例えば、自己選択メモリセルは、高閾値電圧状態及び低閾値電圧状態を有し得る。高閾値電圧状態は、第１の論理状態（例えば、ＲＥＳＥＴ状態）に対応し得、低閾値電圧状態は、第２の論理状態（例えば、ＳＥＴ状態）に対応し得る。メモリセルが書き込まれた場合、その論理状態は、正確に検出（例えば、センシング）され得るように補強され得る。しかしながら、メモリセルが一定期間に渡って相対的に僅かな書き込みしか経験しない場合、その状態は、ゆっくりとシフトし得る。例えば、メモリセルが高閾値電圧状態（例えば、ＲＥＳＥＴ状態）にプログラミングされ、一定期間に渡って相対的に僅かな回数書き込まれる場合、メモリセルは低閾値電圧に向かって、ゆっくりとシフトし得る。書き込み動作なしに、又は相対的に僅かな書き込み動作で一定期間に渡って大量の読み出しが実施された場合、閾値電圧のシフトによってデータのエラーが誘発され得る。したがって、幾つかのメモリセルの状態を補強し、閾値電圧のシフトを緩和するために、本明細書に説明するような読み出しリフレッシュコマンドを定期的に発行することが望ましいことがある。

閾値メモリセル又は自己選択メモリセル等の幾つかの例では、メモリセルによってサポートされる論理状態のセットの幾つか又は全ては、カルコゲナイド材料のアモルファス状態と関連付けられ得る（例えば、単一の状態にある材料は、異なる論理状態を蓄積するように動作可能であり得る）。（例えば、電極３２５－ａ、ストレージ素子３２０－ａ、及び電極３２５－ｂを含む）自己選択メモリセルのプログラミング（書き込み）動作中、書き込み動作に使用される極性は、材料の閾値電圧等のストレージ素子３２０の材料の特定の挙動又は特性に影響を与え（該特定の挙動又は特性を判定し、設定し、プログラミングし）得る。ストレージ素子３２０の材料によって蓄積された論理状態に依存するストレージ素子３２０の材料の閾値電圧の差（例えば、材料が論理状態“０”を蓄積している場合の閾値電圧と論理状態“１”を蓄積している場合の閾値電圧との差）は、ストレージ素子３２０の読み出しウィンドウに対応し得る。

メモリアレイ３００のアーキテクチャは、幾つかの例では、メモリセルが行線２１０と列線２１５との間のトポロジカルなクロスポイントで形成されるクロスポイントアーキテクチャと称され得る。そうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して製造コストが低く、相対的に高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して面積が縮小され、その結果、メモリセル密度が増加したメモリセルを有し得る。例えば、該アーキテクチャは、３端子セレクタ素子を有するアーキテクチャ等の６Ｆ２のメモリセル面積を有する他のアーキテクチャと比較して、４Ｆ２のメモリセル面積を有し得、Ｆは最小の機構サイズである。例えば、ＤＲＡＭは、３端子デバイスであるトランジスタをメモリセル毎のセレクタ素子として使用し得、クロスポイントアーキテクチャと比較してより大きなメモリセル面積を有し得る。

図３は２つのメモリデッキを示すが、他の構成が可能である。幾つかの例では、メモリセルの単一のメモリデッキが基板の上方に構築され得、これは２次元メモリと称され得る。幾つかの例では、メモリセルの２つ以上のデッキが、３次元クロスポイントアーキテクチャにおいて同様の方法で構成され得る。更に、幾つかの場合、図３に示した、又は図３を参照して説明した素子は、示した又は説明したように相互に電気的に結合され得るが、物理的に再配置され得る（例えば、ストレージ素子３２０及び場合によっては選択素子又は電極３２５は、行線２１０と列線２１５との間に電気的に直列にあり得るが、ピラー又はスタック構成である必要はない）。

図４Ａは、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするタイミング図４００－ａの一例を説明する。タイミング図４００－ａは、メモリセルに対して実施される読み出し動作の態様を説明し得る。特に、タイミング図４００－ａは、第１のアクセス線４０５－ａ（例えば、ワード線）及び第２のアクセス線４１０－ａ（例えば、ビット線）に印加される電圧を説明し得る。メモリセルの論理状態は、第１のアクセス線４０５－ａ及び第２のアクセス線４１０－ａに印加された電圧と、書き込み動作中の（例えば、プログラミングされた）メモリセルセットの電圧分布とに基づいて判定され得る。

図４Ａに示した読み出し動作の前に、メモリセルに対して書き込み動作が実施され得る。１つ以上のメモリセルにデータを書き込むために、メモリセルに渡って書き込みアクセスバイアス（例えば、書き込みパルス、書き込み電圧）が印加され得る。例えば、ＳＥＴ状態をプログラミングするために、第１の極性を有する書き込みアクセスバイアスがメモリセルに印加され得る。ＳＥＴ状態をプログラミングする場合、メモリセルは、メモリセルに流れる電流（例えば、ＳＥＴ状態と関連付けられる電流）に起因して発生し得る高閾値から低閾値への遷移を経験し得る。他の例では、ＲＥＳＥＴ状態をプログラミングするために、第２の極性（例えば、異なる極性、反対の極性）を有する書き込みアクセスバイアスがメモリセルに印加され得る。ＲＥＳＥＴ状態をプログラミングする場合、メモリセルは、メモリセルに流れる電流（例えば、ＲＥＳＥＴ電流）に起因して発生し得る低閾値から高閾値への遷移を経験し得る。図４Ａに説明した読み出し動作と関連付けられるメモリセルは、ＳＥＴ状態（例えば、第２の論理状態）を含み得る。

読み出し又は書き込み動作を実施する場合、メモリセルに渡ってアクセスバイアスが印加され得る。アクセスバイアスは、第１のアクセス線４０５－ａ及び／又は第２のアクセス線４１０－ａに電圧を印加することによってメモリセルに渡って印加され得る。例えば、メモリセルに第１のアクセスバイアス（例えば、第１の極性を有するアクセスバイアス）を印加するために、第１のアクセス線４０５－ａは相対的に高電圧に駆動され得、第２のアクセス線４１０－ａは相対的に低電圧に駆動され得る。第２のアクセスバイアス（例えば、第２の極性を有するアクセスバイアス）をメモリセルに印加するために、第２のアクセス線４１０－ａは相対的に高電圧に駆動され得、第１のアクセス線４０５－ａは相対的に低電圧に駆動され得る。図４Ａに示すように、メモリセルは、第１の極性を有する書き込みアクセスバイアスを使用してプログラミング（例えば、書き込み）され得、読み出され得る。

ｔ１において、読み出しパルスがメモリセルに印加される。読み出しパルスは、第１のアクセス線４０５－ａが相対的に高電圧に駆動され、第２のアクセス線４１０－ａが相対的に低電圧に駆動される第１の極性で印加され得る。幾つかの例では、アクセス線は、１つ以上の電圧源と結合されたコントローラによって駆動され得る。例えば、コントローラは（例えば、ホストデバイスから）読み出しコマンドを受信し得、個別のアクセス線への電圧の印加を開始し得る。或いは、読出しパルスは、メモリセルの論理状態を判定するための設計選択の問題であり得る第２の極性（図示せず）で印加され得る。

ｔ１の間、第１のアクセス線４０５－ａの電圧は増加し得、第２のアクセス線４１０－ａの電圧は減少し得る。幾つかの例では、第１のアクセス線４０５－ａ及び第２のアクセス線４１０－ａは、個別の閾値電圧に達し得、一定期間の間、個別の閾値電圧に維持され得る。第１のアクセス線４０５－ａ及び第２のアクセス線４１０－ａが個別の閾値電圧に留まり、変化（例えば、スナップバックイベント）を経験しない場合、メモリセルは第１の論理状態（例えば、ＲＥＳＥＴ状態）を蓄積し得る。

ｔ２において、メモリセルは、読み出しパルスが印加されることに基づいてスナップバックイベントを経験し得る。スナップバックイベントは、メモリセルにかかるバイアスの急激な変化によって特徴付けられ得る。例えば、スナップバックイベントは、第１のアクセス線４０５－ａにかかる電圧の減少及び第２のアクセス線４１０－ａにかかる電圧の増加と、それらに続く第１のアクセス線４０５－ａにかかる電圧の漸進的な増加及び第２のアクセス線４１０－ａにかかる電圧の漸進的な減少とにより説明され得る。スナップバックイベントの発生は、メモリセルが第２の論理状態（例えば、ＳＥＴ状態）にプログラミングされていることを指し示し得る。ＳＥＴ状態にプログラミングされたメモリセルは、その電圧分布のシフトの影響を受けにくいことがある。例えば、メモリセルは、高閾値電圧状態及び低閾値電圧状態を有し得る。低閾値電圧状態は、ＳＥＴ状態に対応し得、したがって、高閾値状態（例えば、ＲＥＳＥＴ状態）よりもシフトが少ない（例えば、０Ｖに向うシフトが少ない）ことがある。したがって、メモリセルがＳＥＴ状態にプログラミングされていると判定された場合、メモリコントローラ（又はその他のデバイス）は、リフレッシュパルスをメモリセルに印加することを控え得る。

ｔ３において、読み出しパルスがメモリセルから除去され得る。読み出しパルスが除去された場合、第１のアクセス線４０５－ａ及び第２のアクセス線４１０－ａにかかる電圧は、ｔ３の継続時間に渡って消散し得る。図４Ａに示す間隔ｔ１、ｔ２、及びｔ３の継続時間は、例示のみを目的としている。他の例（図示せず）では、ｔ１、ｔ２、又はｔ３の何れかの継続時間は、説明したよりも長くても短くてもよい。

図４Ｂは、本明細書で開示するような例に従ったメモリセルのリフレッシュ動作をサポートするタイミング図４００－ｂの一例を示す。タイミング図４００－ｂは、メモリセルに対して実施される読み出し動作及びリフレッシュ動作の態様を説明し得る。特に、タイミング図４００－ａは、読み出し動作及びリフレッシュ動作中に第１のアクセス線４０５－ｂ（例えば、ワード線）及び第２のアクセス線４１０－ｂ（例えば、ビット線）に印加される電圧を説明し得る。読み出し動作中、メモリセルの論理状態は、第１のアクセス線４０５－ｂ及び第２のアクセス線４１０－ｂに印加された電圧と、書き込み動作中の（例えば、プログラミングされた）メモリセルセットの電圧分布とに基づいて判定され得る。メモリセルの論理状態に基づいて、メモリセルのプログラミングされた論理状態を補強し得るリフレッシュパルスが印加され得る。

図４Ｂに示した読み出し動作の前に、メモリセルに対して書き込み動作が実施され得る。図４Ａを参照して論じたように、１つ以上のメモリセルにデータを書き込むために、メモリセルに渡って書き込みアクセスバイアス（例えば、書き込みパルス、書き込み電圧）が印加され得る。図４Ｂに説明する読み出し動作と関連付けられるメモリセルは、ＲＥＳＥＴ状態（例えば、第１の論理状態）を含み得る。

読み出し又は書き込み動作を実施する場合、メモリセルに渡ってアクセスバイアスが印加され得る。アクセスバイアスは、第１のアクセス線４０５－ｂ及び／又は第２のアクセス線４１０－ｂに電圧を印加することによってメモリセルに渡って印加され得る。図４Ｂに示すように、メモリセルは、第２の極性を有する書き込みアクセスバイアスを使用してプログラミング（例えば、書き込み）され得、第１の極性を有する読み出しアクセスバイアスを使用して読み出され得、第２の極性を有するリフレッシュアクセスバイアスを使用してリフレッシュされ得る。

ｔ１において、読み出しパルスがメモリセルに印加される。読み出しパルスは、第１のアクセス線４０５－ｂが相対的に高電圧に駆動され、第２のアクセス線４１０－ｂが相対的に低電圧に駆動される第１の極性で印加され得る。幾つかの例では、アクセス線は、１つ以上の電圧源と結合されたコントローラによって駆動され得る。例えば、コントローラは（例えば、ホストデバイスから）読み出しコマンドを受信し得、個別のアクセス線への電圧の印加を開始し得る。或いは、読み出しパルスは、メモリセルの論理状態を判定するための設計選択の問題であり得る第２の極性（図示せず）で印加され得る。

ｔ１の間、第１のアクセス線４０５－ｂの電圧は増加し得、第２のアクセス線４１０－ｂの電圧は減少し得る。幾つかの例では、第１のアクセス線４０５－ｂ及び第２のアクセス線４１０－ｂは、個別の閾値電圧に達し得、一定期間の間、個別の閾値電圧に維持され得る。第１のアクセス線４０５－ｂ及び第２のアクセス線４１０－ｂが個別の閾値電圧に留まり、変化（例えば、スナップバックイベント）を経験しない場合、メモリセルは、第１の論理状態（例えば、ＲＥＳＥＴ状態）を蓄積し得る。

ｔ１の間、メモリセルは、読み出しパルスが印加されることに基づいてスナップバックイベントを経験しないことがある。代わりに、第１のアクセス線４０５－ｂ及び４１０－ｂにかかる電圧は、比較的変化しないままであり得る。スナップバックイベントの不発生は、メモリセルが第１の論理状態（例えば、ＲＥＳＥＴ状態）にプログラミングされていることを指し示し得る。ＲＥＳＥＴ状態にプログラミングされたメモリセルは、その電圧分布のシフトの影響を受けやすいことがある。したがって、メモリセルがＲＥＳＥＴ状態にプログラミングされていると判定された場合、メモリコントローラ（又はその他のデバイス）は、メモリセルにリフレッシュパルスを印加し得る。

ｔ２において、読み出しパルスがメモリセルから除去され得る。読み出しパルスが除去された場合、第１のアクセス線４０５－ｂ及び第２のアクセス線４１０－ｂにかかる電圧は、ｔ２の継続時間に渡って消散し得る。読み出しパルスが一旦除去されると（又は、第１のアクセス線４０５－ｂ及び４１０－ｂにかかる電圧が軽微になると）、リフレッシュパルスがメモリセルに印加され得る。

ｔ３において、リフレッシュパルスがメモリセルに印加される。読み出しパルスは、第２のアクセス線４１０－ｂが相対的に高電圧に駆動され、第１のアクセス線４０５－ｂが相対的に低電圧に駆動される第２の極性で印加され得る。リフレッシュパルスは、本明細書に説明する電圧源と結合されたコントローラによって印加され得る。例えば、コントローラは（例えば、ホストデバイスから）リフレッシュコマンドを受信し得、個別のアクセス線への電圧の印加を開始し得る。幾つかの例では、書き込みパルス、読み出しパルス、及びリフレッシュパルスの各々は、異なる大きさを有し得る（例えば、異なる大きさで印加され得る）。例えば、読み出しパルスは第１の大きさを有し得、書き込みパルスは第１の大きさとは異なる第２の大きさを有し得、リフレッシュパルスは第１の大きさ及び第２の大きさとは異なる第３の大きさを有し得る。

追加的又は代替的に、書き込みパルス、読み出しパルス、及びリフレッシュパルスは、異なる極性で印加され得る。例えば、リフレッシュパルスは、メモリセルの論理状態を判定するための設計選択の問題であり得る第１の極性（図示せず）で印加され得る。そうした例では、読み出しパルスが印加された場合にスナップバックイベントが発生するように、書き込みパルスも第１の極性で印加され得る。こうした極性を使用する場合、スナップバックイベントの検出は、メモリセルがＲＥＳＥＴ状態にプログラミングされていることを指し示し得、このことは、メモリセルがリフレッシュ動作を受け得ることを指し示し得る。

ｔ３の間、第２のアクセス線４１０－ｂの電圧は増加し得、第１のアクセス線４０５－ａの電圧は減少し得る。幾つかの例では、第１のアクセス線４０５－ａ及び第２のアクセス線４１０－ａは、個別の閾値電圧に達し得、メモリセルはスナップバックイベントを経験し得る。スナップバックイベントは、第２のアクセス線４１０－ｂにかかる電圧の減少及び第１のアクセス線４０５－ｂにかかる電圧の増加と、それらに続く第２のアクセス線４１０－ｂにかかる電圧の漸進的な増加及び第１のアクセス線４０５－ｂにかかる電圧の漸進的な減少によって特徴付けられ得る。スナップバックイベントの発生は、メモリセルにプログラミングされた論理状態（例えば、ＲＥＳＥＴ状態）を補強し得る。メモリセルの論理状態を補強することは、メモリセルの電圧分布のシフトを緩和し得、後続の読み出し動作中にメモリセルを読み出す（例えば、センシングする）場合にエラーが発生する可能性を低減し得る。

幾つかの例では、リフレッシュ動作が実施される頻度は構成可能であり得る。例えば、ＲＥＳＥＴ状態にプログラミングされたメモリセルに対して読み出し動作が実施される度にリフレッシュ動作が実施され得る。追加的又は代替的に、一定期間の後にリフレッシュ動作が実施され得る。例えば、Ｎ秒後に、ＲＥＳＥＴ状態にプログラミングされたメモリセルに対してリフレッシュ動作が実施され得、Ｎは正の実数である。こうした頻度でリフレッシュ動作を実施することは、システムの全体的な信頼性を向上させ得るが、アクセス動作と関連付けられる電力消費及びレイテンシを増加させ得る。

他の例では、関連するメモリデバイスは、メモリセル、メモリセルの行、メモリセルのバンク、又は任意の量のメモリセルに対して実施されたアクセス動作（例えば、読み出し動作）の量を追跡するように構成され得る。アクセス動作の量が閾値量を一旦満たすと、メモリセルに対してリフレッシュ動作が実施され得る。幾つかの例では、アクセス動作の量は、カウンタを使用して追跡され得、又は関連するメモリデバイスのコントローラ又はその他のロジックによって追跡され得る。こうしたこの頻度でリフレッシュ動作を実施することは、ＲＥＳＥＴ状態がセンシングされる度にリフレッシュ動作を実施する場合と比較して、アクセス動作と関連付けられる電力消費及びレイテンシを減少させ得る。

更に別の例では、関連するメモリデバイスは、メモリセル、メモリセルの行、メモリセルのバンク、又は任意の量のメモリセルに対して実施されたアクセス動作（例えば、読み出し動作及び書き込み動作）の量を追跡するように構成され得る。リフレッシュ動作は、書き込み動作が実施されずに、メモリセルが閾値量の読み出し動作を受けた場合に実施され得る。幾つかの例では、アクセス動作の量は、カウンタを使用して追跡され得、又は関連するメモリデバイスのコントローラ又はその他のロジックによって追跡され得る。こうしたこの頻度でリフレッシュ動作を実施することは、閾値量の読み出し動作が実施された後にリフレッシュ動作を実施する場合と比較して、アクセス動作と関連付けられる電力消費及びレイテンシを更に減少させ得る。

ｔ４において、リフレッシュパルスがメモリセルから除去され得る。リフレッシュパルスが除去された場合、第１のアクセス線４０５－ｂ及び第２のアクセス線４１０－ｂにかかる電圧は、ｔ４の継続時間に渡って消散し得る。図４Ｂに示す間隔ｔ１、ｔ２、ｔ３、及びｔ４の継続時間は、例示のみを目的としている。他の例（図示せず）では、ｔ１、ｔ２、ｔ３、又はｔ４の何れかの継続時間は、説明したよりも長くても短くてもよい。

図５は、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１～図４を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス５０５は、信号コンポーネント５１０、論理コンポーネント５１５、及びカウンタ５２０を含み得る。これらのコンポーネントの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。

信号コンポーネント５１０は、メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスをメモリセルに印加し得る。幾つかの例では、信号コンポーネント５１０は、メモリセルが第１の論理状態を蓄積すると判定することに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルに印加し得る。幾つかの例では、信号コンポーネント５１０は、カウンタの値が閾値を満たさないと判定することに基づいて、リフレッシュパルスを印加することを控え得る。

幾つかの例では、信号コンポーネント５１０は、第２の極性を有する第１の書き込みパルスをメモリセルに印加し得、メモリセルは、第１の書き込みパルスを印加することに基づいて第１の分布を有する第１の論理状態を含み、読み出しパルスを印加することは、第１の書き込みパルスを印加することに基づく。幾つかの例では、信号コンポーネント５１０は、第１の極性を有する第２の書き込みパルスをメモリセルに印加し得、メモリセルは、第２の書き込みパルスを印加することに基づいて、第１の分布とは異なる第２の分布を有する第２の論理状態を含む。

幾つかの場合、読み出しパルスは第１の大きさを含み、書き込みパルスは第１の大きさとは異なる第２の大きさを含み、リフレッシュパルスは第１の大きさ及び第２の大きさとは異なる第３の大きさを含む。幾つかの場合、第１の極性と第２の極性とは反対の極性である。

論理コンポーネント５１５は、読み出しパルスを印加することに基づいて、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定し得、第１の論理状態は、読み出しパルスの第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられる。幾つかの例では、論理コンポーネント５１５は、読み出しパルスを印加することに基づいてメモリセルが第２の論理状態を蓄積すると判定し得、第２の論理状態は第１の極性を有する書き込みパルスと関連付けられる。幾つかの例では、論理コンポーネント５１５は、メモリセルが第２の論理状態を蓄積すると判定することに基づいて、リフレッシュパルスを印加することを控え得る。幾つかの例では、論理コンポーネント５１５は、読み出しパルスを印加することに基づいて、メモリセルと関連付けられたスナップバックイベントを検出し得る。

幾つかの例では、コントローラ（例えば、ローカルメモリコントローラ）等のデバイスは、信号コンポーネント５１０が読み出しパルスを印加することに基づいてカウンタ５２０の値が閾値を満たすか否かを判定し得る。カウンタの値は、メモリセルに対して実施されたアクセス動作の量と関連付けられ得る。幾つかの例では、リフレッシュパルスを印加することは、カウンタの値が閾値を満たすと判定することに基づく。幾つかの例では、カウンタ５２０は、読み出しパルスをメモリセルに印加することに基づいてインクリメントされ得、カウンタの値が閾値を満たすと判定することは、インクリメントすることに基づく。

図６は、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする１つ以上の方法６００を説明するフローチャートを示す。方法６００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法６００の動作は、図５を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。

６０５において、メモリデバイスは、メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスをメモリセルに印加し得る。６０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６０５の動作の態様は、図５を参照して説明したような信号コンポーネントによって実施され得る。

６１０において、メモリデバイスは、読み出しパルスを印加することに基づいて、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定し得、第１の論理状態は、読み出しパルスの第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられる。６１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６１０の動作の態様は、図５を参照して説明したような論理コンポーネントによって実施され得る。

６１５において、メモリデバイスは、メモリセルが第１の論理状態を蓄積すると判定することに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルに印加し得る。６１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、６１５の動作の態様は、図５を参照して説明したような信号コンポーネントによって実施され得る。

幾つかの例では、本明細書に説明するような装置は、方法６００等の１つ以上の方法を実施し得る。装置は、メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスをメモリセルに印加することと、読み出しパルスを印加することに基づいて、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定することであって、第１の論理状態は、読み出しパルスの第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられることと、メモリセルが第１の論理状態を蓄積すると判定することに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルに印加することのための機構、手段、命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、読み出しパルスを印加することに基づいて、メモリセルが第２の論理状態を蓄積すると判定することであって、第２の論理状態は、第１の極性を有する書き込みパルスと関連付けられ得ることのための動作、機構、手段、又は命令を更に含み得、方法は更に含む。

本明細書に説明する方法６００及び装置の幾つかの例では、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定することは、読み出しパルスを印加することに基づいて、メモリセルと関連付けられたスナップバックイベントを検出することのための動作、機構、手段、又は命令を含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、読み出しパルスを印加することに基づいて、メモリセルに対して実施されたアクセス動作と関連付けられたカウンタの値が閾値を満たすか否かを判定することであって、リフレッシュパルスを印加することは、カウンタの値が閾値を満たすと判定することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、読み出しパルスをメモリセルに印加することに基づいてカウンタをインクリメントすることであって、カウンタの値が 閾値を満たすと判定することはインクリメントすることに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、カウンタの値が閾値を満たさないと判定することに基づいて、リフレッシュパルスを印加することを控えることのための動作、機構、手段、又は命令を更に含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、第２の極性を有する第１の書き込みパルスをメモリセルに印加することであって、メモリセルは、第１の書き込みパルスを印加することに基づいて第１の分布を有する第１の論理状態を含み、読み出しパルスを印加することは、第１の書き込みパルスを印加することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

本明細書に説明する方法６００及び装置の幾つかの例は、第１の極性を有する第２の書き込みパルスをメモリセルに印加することであって、メモリセルは、第２の書き込みパルスを印加することに基づいて第１の分布とは異なる第２の分布を有する第２の論理状態を含むことのための動作、機構、手段、又は命令を更に含み得る。

本明細書に説明する方法６００及び装置の幾つかの例では、読み出しパルスは第１の大きさを含み、書き込みパルスは第１の大きさとは異なる第２の大きさを含み、リフレッシュパルスは第１の大きさ及び第２の大きさとは異なる第３の大きさを含む。

本明細書に説明する方法６００及び装置の幾つかの例では、第１の極性と第２の極性とは反対の極性であり得る。

図７は、本明細書に開示するような例に従ったメモリセルのリフレッシュ動作をサポートする１つ以上の方法７００を説明するフローチャートを示す。方法７００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法７００の動作は、図５を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。

７０５において、メモリデバイスは、メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスをメモリセルに印加し得る。７０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７０５の動作の態様は、図５を参照して説明したような信号コンポーネントによって実施され得る。

７１０において、メモリデバイスは、読み出しパルスを印加することに基づいて、メモリセルに対して実施されたアクセス動作と関連付けられたカウンタの値が閾値を満たすか否かを判定し得、リフレッシュパルスを印加することは、カウンタの値が閾値を満たすと判定することに基づく。７１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７１０の動作の態様は、図５を参照して説明したようなカウンタによって実施され得る。

７１５において、メモリデバイスは、読み出しパルスを印加することに基づいて、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定し得、第１の論理状態は、読み出しパルスの第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられる。７１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７１５の動作の態様は、図５を参照して説明したような論理コンポーネントによって実施され得る。

７２０において、メモリデバイスは、メモリセルが第１の論理状態を蓄積すると判定することに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルに印加し得る。７２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、７２０の動作の態様は、図５を参照して説明したような信号コンポーネントによって実施され得る。

上に説明した方法は、可能な実装を説明していること、動作及びステップは、再配置され得、さもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。

装置が説明される。装置は、カルコゲナイドストレージ素子を各々含むメモリセルのセットを含むメモリアレイと、メモリアレイと結合され、メモリセルのセットのメモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定するように構成された論理コンポーネントと、論理コンポーネント及びメモリアレイと結合された信号コンポーネントであって、信号コンポーネントは、第１の極性を有する読み出しパルスをメモリセルのセットの１つ以上のメモリセルに印加し、１つ以上のメモリセルが第１の論理状態を含むことに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルのセットの１つ以上のメモリセルに印加するように構成される、信号コンポーネントとを含み得る。

装置の幾つかの例は、メモリセルに対して実施されたアクセス動作と関連付けられ、信号コンポーネントと結合され得るカウンタであって、カウンタは、読み出しパルスがメモリに印加されることに基づいてインクリメントされるように構成され得、リフレッシュパルスは、カウンタの値が閾値を満たすか否かに基づいて印加され得る、カウンタを含み得る。

幾つかの例では、信号コンポーネントは、カウンタの値が閾値未満であることに基づいて、リフレッシュパルスを印加することを控えるように構成され得る。

幾つかの例では、論理コンポーネントは、読み出しパルスが印加されることに基づいてメモリセルが第２の論理状態を蓄積すると判定するように構成され得、信号コンポーネントは、メモリセルが第２の論理状態を含むことに基づいてリフレッシュパルスを印加することを控えるように構成され得る。

幾つかの例では、論理コンポーネントは、読み出しパルスが印加され得る後にメモリセルと関連付けられたスナップバックイベントを検出することによって、メモリセルが第１の論理状態を蓄積すると判定するように構成され得る。

幾つかの例では、信号コンポーネントは、第２の極性を含む第１の書き込みパルスをメモリセルに印加するように構成され得、メモリセルは、第１の書き込みパルスが印加されることに基づいて第１の分布を有する第１の論理状態を含む。

幾つかの例では、信号コンポーネントは、第１の極性を含む第２の書き込みパルスをメモリセルに印加するように構成され得、メモリセルは、第２の書き込みパルスが印加されることに基づいて第１の分布とは異なる第２の分布を有する第２の論理状態を含む。

幾つかの例では、読み出しパルスは第１の大きさを含み、書き込みパルスは第１の大きさとは異なる第２の大きさを含み、リフレッシュパルスは第１の大きさ及び第２の大きさとは異なる第３の大きさを含む。

装置が説明される。装置は、カルコゲナイドストレージ素子を各々含むメモリセルのセットを含むメモリアレイと、メモリアレイと結合され、メモリセルに対して読み出し動作を実施するために第１の極性を有する読み出しパルスをメモリアレイのメモリセルに印加することと、読み出しパルスを印加することに基づいて、メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するか判定することであって、第１の論理状態は、読み出しパルスの第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられることと、メモリセルが第１の論理状態を蓄積すると判定することに基づいて、第１の極性とは異なる第２の極性を有するリフレッシュパルスをメモリセルに印加することを装置にさせるように構成されたコントローラとを含み得る。

幾つかの例は、読み出しパルスを印加することに基づいてメモリセルが第２の論理状態を蓄積すると判定することであって、第２の論理状態は、第１の極性を有する書き込みパルスと関連付けられ得、メモリセルが第２の論理状態を蓄積すると判定することに基づいてリフレッシュパルスを印加することを控え得ることを更に含み得る。

幾つかの例は、読み出しパルスを印加することに基づいて、メモリセルと関連付けられたスナップバックイベントを検出することを更に含み得る。

幾つかの例は、読み出しパルスをメモリセルに印加することに基づいて、メモリセルに対して実施されたアクセス動作と関連付けられたカウンタをインクリメントすることと、カウンタをインクリメントすることに基づいて、その値が閾値を満たすか否かを判定することであって、リフレッシュパルスを印加することは、カウンタ値が閾値を満たすことに基づいて印加され得ることを更に含み得る。

幾つかの例は、カウンタの値が閾値を満たさないと判定することに基づいて、リフレッシュパルスを印加することを控えることを更に含み得る。

幾つかの例は、第２の極性を有する第１の書き込みパルスをメモリセルに印加することであって、メモリセルは、第１の書き込みパルスを印加することに基づいて第１の分布を有する第１の論理状態を含み、読み出しパルスを印加することは、第１の書き込みパルスを印加することに基づき得ることと、第１の極性を含む第２の書き込みパルスをメモリセルに印加することであって、メモリセルは、第２の書き込みパルスを印加することに基づいて第１の分布とは異なる第２の分布を有する第２の論理状態を含むことを更に含み得る。

幾つかの例では、第１の極性は正の極性又は負の極性を含み、第２の極性は第１の極性の反対の極性を含む。

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

用語“電子通信する”、“導電的に接触する”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの例では、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

用語“結合する”は、信号が導電経路を越えてコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間で通信することが可能であるコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を越えて、他のコンポーネント間を信号が流れること可能にする変化を開始する。

用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。

本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの例では、メモリセル又はメモリアレイのその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間に導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの例では、該基板は半導体ウエハである。他の例では、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが信号）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技法の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して説明する様々な説明ブロック及びコンポーネントは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上に説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同じ方法で解釈されるであろう。

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲から逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

Claims (22)

1. メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスを前記メモリセルに印加することと、
   前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定することであって、前記第１の論理状態は、前記読み出しパルスの前記第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられる、ことと、
   前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルに対して実施されるアクセス動作と関連付けられたカウンタの値が閾値を満たすか否かを判定することと、
   前記メモリセルが前記第１の論理状態を蓄積すると判定すること及び前記カウンタの前記値が前記閾値を満たすと判定することに少なくとも部分的に基づいて、前記第１の極性とは異なる前記第２の極性を有するリフレッシュパルスを前記メモリセルに印加することと、
   を含む方法。
2. 前記メモリセルが前記第１の論理状態を蓄積するか、それとも前記第２の論理状態を蓄積するかを判定することは、
   前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルが前記第２の論理状態を蓄積すると判定することであって、前記第２の論理状態は、前記第１の極性を有する書き込みパルスと関連付けられることと、
   を含み、前記方法は、
   前記メモリセルが前記第２の論理状態を蓄積すると判定することに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えること、
   を更に含む、請求項１に記載の方法。
3. 前記メモリセルが前記第１の論理状態を蓄積するか、それとも前記第２の論理状態を蓄積するかを判定することは、
   前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルと関連付けられたスナップバックイベントを検出すること、
   を含む、請求項１に記載の方法。
4. 前記読み出しパルスを前記メモリセルに印加することに少なくとも部分的に基づいて前記カウンタをインクリメントすることであって、前記カウンタの前記値が前記閾値を満たすと判定することは、インクリメントすることに少なくとも部分的に基づく、こと、
   を更に含む、請求項１に記載の方法。
5. 前記カウンタの前記値が前記閾値を満たさないと判定することに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えること、
   を更に含む、請求項４に記載の方法。
6. 前記第２の極性を有する第１の書き込みパルスを前記メモリセルに印加することであって、前記メモリセルは、前記第１の書き込みパルスを印加することに少なくとも部分的に基づいて、第１の分布を有する前記第１の論理状態を含み、前記読み出しパルスを印加することは、前記第１の書き込みパルスを印加することに少なくとも部分的に基づく、こと、
   を更に含む、請求項１に記載の方法。
7. 前記第１の極性を有する第２の書き込みパルスを前記メモリセルに印加することであって、前記メモリセルは、前記第２の書き込みパルスを印加することに少なくとも部分的に基づいて、前記第１の分布とは異なる第２の分布を有する前記第２の論理状態を含む、こと、
   を更に含む、請求項６に記載の方法。
8. 前記読み出しパルスは第１の大きさを含み、前記書き込みパルスは前記第１の大きさとは異なる第２の大きさを含み、前記リフレッシュパルスは前記第１の大きさ及び前記第２の大きさとは異なる第３の大きさを含む、請求項１に記載の方法。
9. 前記第１の極性と前記第２の極性とは反対の極性である、請求項１に記載の方法。
10. カルコゲナイドストレージ素子を各々含む複数のメモリセルを含むメモリアレイと、
    前記メモリアレイと結合され、前記複数のメモリセルの内のメモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定するように構成された論理コンポーネントと、
    前記メモリセルに対して実施されるアクセス動作と関連付けられたカウンタであって、読み出しパルスが前記メモリセルに印加されることに少なくとも部分的に基づいてインクリメントされるように構成されたカウンタと、
    前記論理コンポーネント、前記メモリアレイ、及び前記カウンタと結合された信号コンポーネントであって、前記信号コンポーネントは、第１の極性を有する前記読み出しパルスを前記複数のメモリセルの内の１つ以上のメモリセルに印加し、前記１つ以上のメモリセルが前記第１の論理状態を含むこと及び前記カウンタの値が閾値を満たすことに基づいて、前記第１の極性とは異なる第２の極性を有するリフレッシュパルスを前記複数のメモリセルの内の前記１つ以上のメモリセルに印加するように構成される、前記信号コンポーネントと、
    を含む、装置。
11. 前記信号コンポーネントは、前記カウンタの前記値が前記閾値未満であることに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えるように構成される、請求項１０に記載の装置。
12. 前記論理コンポーネントは、前記読み出しパルスが印加されることに少なくとも部分的に基づいて、前記メモリセルが前記第２の論理状態を蓄積すると判定するように構成され、
    前記信号コンポーネントは、前記メモリセルが前記第２の論理状態を含むことに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えるように構成される、請求項１０に記載の装置。
13. 前記論理コンポーネントは、前記読み出しパルスが印加された後に前記メモリセルと関連付けられたスナップバックイベントを検出することによって、前記メモリセルが前記第１の論理状態を蓄積すると判定するように構成される、請求項１０に記載の装置。
14. 前記信号コンポーネントは、前記第２の極性を含む第１の書き込みパルスを前記メモリセルに印加するように構成され、前記メモリセルは、前記第１の書き込みパルスが印加されることに少なくとも部分的に基づいて、第１の分布を有する前記第１の論理状態を含む、請求項１０に記載の装置。
15. 前記信号コンポーネントは、前記第１の極性を含む第２の書き込みパルスを前記メモリセルに印加するように構成され、前記メモリセルは、前記第２の書き込みパルスが印加されることに少なくとも部分的に基づいて、前記第１の分布とは異なる第２の分布を有する前記第２の論理状態を含む、請求項１４に記載の装置。
16. 前記読み出しパルスは第１の大きさを含み、前記第１の書き込みパルスは前記第１の大きさとは異なる第２の大きさを含み、前記リフレッシュパルスは前記第１の大きさ及び前記第２の大きさとは異なる第３の大きさを含む、請求項１４に記載の装置。
17. カルコゲナイドストレージ素子を各々含む複数のメモリセルを含むメモリアレイと、
    前記メモリアレイに結合されたコントローラと、
    を含む装置であって、
    前記コントローラは、
    前記メモリセルに対して読み出し動作を実施するために、第１の極性を有する読み出しパルスを前記メモリアレイのメモリセルに印加することと、
    前記読み出しパルスを前記メモリセルに印加することに少なくとも部分的に基づいて、前記メモリセルに対して実施されるアクセス動作と関連付けられたカウンタをインクリメントすることと、
    前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルが第１の論理状態を蓄積するか、それとも第２の論理状態を蓄積するかを判定することであって、前記第１の論理状態は、前記読み出しパルスの前記第１の極性とは異なる第２の極性を有する書き込みパルスと関連付けられる、ことと、
    前記カウンタをインクリメントすることに少なくとも部分的に基づいて、前記カウンタの値が閾値を満たすか否かを判定することと、
    前記メモリセルが前記第１の論理状態を蓄積すると判定すること及び前記カウンタの前記値が前記閾値を満たすと判定することに少なくとも部分的に基づいて、前記第１の極性とは異なる前記第２の極性を有するリフレッシュパルスを前記メモリセルに印加することと、
    を前記装置にさせるように構成される、前記装置。
18. 前記コントローラは、
    前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルが前記第２の論理状態を蓄積すると判定することであって、前記第２の論理状態は、前記第１の極性を有する書き込みパルスと関連付けられる、ことと、
    前記メモリセルが前記第２の論理状態を蓄積すると判定することに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えることと、
    を前記装置にさせる、請求項１７に記載の装置。
19. 前記コントローラは、
    前記読み出しパルスを印加することに少なくとも部分的に基づいて、前記メモリセルと関連付けられたスナップバックイベントを検出することによって、前記メモリセルが前記第１の論理状態を蓄積すると判定すること、
    を前記装置にさせるように構成される、請求項１７に記載の装置。
20. 前記コントローラは、
    前記カウンタの前記値が前記閾値を満たさないと判定することに少なくとも部分的に基づいて、前記リフレッシュパルスを印加することを控えること、
    を前記装置にさせるように構成される、請求項１７に記載の装置。
21. 前記コントローラは、
    前記第２の極性を有する第１の書き込みパルスを前記メモリセルに印加することであって、前記メモリセルは、前記第１の書き込みパルスを印加することに少なくとも部分的に基づいて、第１の分布を有する前記第１の論理状態を含み、前記読み出しパルスを印加することは、前記第１の書き込みパルスを印加することに少なくとも部分的に基づく、ことと、
    前記第１の極性を含む第２の書き込みパルスを前記メモリセルに印加することであって、前記メモリセルは、前記第２の書き込みパルスを印加することに少なくとも部分的に基づいて、前記第１の分布とは異なる第２の分布を有する前記第２の論理状態を含む、ことと、
    を前記装置にさせる、請求項１７に記載の装置。
22. 前記第１の極性は正の極性又は負の極性を含み、前記第２の極性は前記第１の極性の反対の極性を含む、請求項１７に記載の装置。