KR20120102230A - 반도체 장치의 검사 장치 및 반도체 장치의 검사 방법 - Google Patents

반도체 장치의 검사 장치 및 반도체 장치의 검사 방법 Download PDF

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Abstract

반도체 장치의 검사 장치는 반도체 장치를 수용하며 식별을 위한 ID 정보 패턴을 각각 구비하는 다수개의 테스트 소켓들을 포함한다. 테스트 보드는 상기 테스트 소켓들이 탈착 가능하도록 탑재되며, 상기 반도체 장치의 전기적 특성을 검사하기 위해 상기 테스트 소켓과 전기적으로 연결된다. ID 판독기들은 상기 테스트 소켓들의 상기 ID 정보 패턴들과 각각 전기적으로 연결되며, 상기 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 신호를 발생시킨다. 누산기는 상기 ID 판독기들과 전기적으로 연결되며, 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장한다.

Description

반도체 장치의 검사 장치 및 반도체 장치의 검사 방법{AN APPARATUS FOR TESTING A SEMICONDUCTOR DEVICE AND A METHOD OF TESTING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 검사 장치 및 반도체 장치의 검사 방법에 관한 것이다. 보다 상세하게는, 테스트 대상 디바이스(DUT)가 수용된 테스트 소켓을 테스트 보드에 탑재하여 DUT의 전기적 특성을 검사할 수 있는 반도체 장치의 검사 장치 및 이를 이용한 반도체 장치의 검사 방법에 관한 것이다.
일반적으로, 반도체 장치를 제조하기 위하여, 웨이퍼에 집적회로의 패턴을 형성시킨 후, 상기 웨이퍼를 각각의 반도체 칩들로 분리하고 상기 반도체 칩을 성형 수지로 패키징한다.
패키징된 반도체 장치들은 다양한 기능적 테스트 및 성능 테스트 수행을 위해, 통상적으로 자동화된 테스트 장비 상에서의 테스트 소켓들에 삽입된다. 전형적인 테스트 장비에서, 복수의 테스트 소켓들이 병렬로 혹은 순차적으로 다수개의 반도체 장치들을 테스트하기 위해 사용될 수 있다.
이러한 소켓들은 테스트 보드에 장착되고, 이를 통해 다양한 전기적 신호들이 테스트 프로그램의 지시 하에서 요구된 테스트를 구현하기 위해 제공된다. 테스트 대상 디바이스(DUT)는 자동 핸들링 장비에 의해 소켓에 삽입된다.
그러나, DUT의 삽입 공정 동안, 테스트 소켓의 수명이 소진되어 성능이 저하될 수 있다. 그 결과, 반도체 장치들과 관련된 테스트 결과는 훼손될 수 있고, 테스트 소켓을 교체하기 위하여 고가의 테스터와 핸들러를 정지시켜야 하므로 생산 수율을 저하시킬 수 있다.
본 발명의 일 목적은 반도체 장치의 양산 과정에서 테스트 소켓의 정확한 수명 관리를 효율적으로 수행할 수 있는 반도체 장치의 검사 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 장치의 검사 장치를 이용하여 반도체 장치를 검사하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치의 검사 장치는 반도체 장치를 수용하며 식별을 위한 ID 정보 패턴을 각각 구비하는 다수개의 테스트 소켓들을 포함한다. 테스트 보드는 상기 테스트 소켓들이 탈착 가능하도록 탑재되며, 상기 반도체 장치의 전기적 특성을 검사하기 위해 상기 테스트 소켓과 전기적으로 연결된다. ID 판독기들은 상기 테스트 소켓들의 상기 ID 정보 패턴들과 각각 전기적으로 연결되며, 상기 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 신호를 발생시킨다. 누산기는 상기 ID 판독기들과 전기적으로 연결되며, 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장한다.
예시적인 실시예들에 있어서, 상기 ID 정보 패턴은 특정의 비트 신호를 발생시키기 위한 다수개의 개방(open)/단락(short) 패턴들을 포함할 수 있다. 상기 ID 판독기는 상기 개방/단락 패턴들과 전기적으로 접촉하는 검출 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개방/단락 패턴들은 상기 테스트 소켓의 하부면에 형성되고 상기 검출 패턴들은 상기 테스트 소켓의 위치에 대응하여 상기 테스트 보드의 상부면에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 ID 판독기는 상기 반도체 장치의 검사개시 신호에 의해서만 특정의 비트 신호를 발생할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 검사 장치는 상기 테스트 소켓을 상기 테스트 보드에 고정하기 위한 다수개의 소켓 가이드들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 ID 정보 패턴의 다수개의 개방/단락 패턴들은 상기 테스트 소켓의 상부면에 형성되고, 상기 ID 판독기의 검출 패턴들은 상기 소켓 가이드의 외측면에 형성되어 상기 개방/단락 패턴들과 전기적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 테스트 소켓들은 상기 테스트 보드 상에 매트릭스 형태로 배열되어 상기 반도체 장치들의 병렬 검사가 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 검사 장치는 상기 누산기에 연결되며, 상기 테스트 소켓의 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단하는 제어부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제어부는 상기 누산기와 유선 또는 무선으로 연결되는 것을 특징으로 하는 반도체 장치의 검사 장치.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치의 검사 방법에 있어서, 반도체 장치를 수용하기 위한 다수개의 테스트 소켓들을 테스트 보드에 탈착 가능하도록 탑재시킨다. 상기 테스트 소켓들에 구비된 ID 정보 패턴들과 상기 테스트 보드에 구비된 ID 판독기들을 전기적으로 각각 연결시킨다. 상기 반도체 장치의 전기적 특성을 검사하기 위한 테스트를 수행할 때마다 상기 ID 판독기로부터 상기 테스트 소켓의 ID 신호를 발생시킨다. 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장한다.
예시적인 실시예들에 있어서, 상기 ID 정보 패턴과 상기 ID 판독기를 서로 전기적으로 연결시키는 단계는, 상기 테스트 소켓 상에 특정의 비트 신호를 발생시키기 위한 다수개의 개방/단락 패턴들로 이루어진 상기 ID 정보 패턴을 형성시키는 단계, 및 상기 개방/단락 패턴들에 상기 ID 판독기의 검출 패턴들을 전기적으로 접촉시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개방/단락 패턴들은 상기 테스트 소켓의 하부면에 형성되고 상기 검출 패턴들은 상기 테스트 소켓의 위치에 대응하여 상기 테스트 보드의 상부면에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 ID 판독기로부터 상기 테스트 소켓의 ID 신호를 발생시키는 단계는 상기 반도체 장치의 검사개시 신호에 의해서만 상기 ID 신호를 발생시키는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 테스트 소켓들을 상기 테스트 보드에 탑재시키는 단계는 다수개의 소켓 가이드들을 이용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 ID 정보 패턴의 다수개의 개방/단락 패턴들은 상기 테스트 소켓의 상부면에 형성되고, 상기 ID 판독기의 검출 패턴들은 상기 소켓 가이드의 외측면에 형성되어 상기 개방/단락 패턴들과 전기적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 테스트 소켓들을 상기 테스트 보드에 탑재시키는 단계는 상기 반도체 장치들의 병렬 검사를 수행하기 위하여 상기 테스트 소켓들을 상기 테스트 보드 상에 매트릭스 형태로 배열하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 테스트 소켓의 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단하는 단계를 더 포함할 수 있다.
이와 같이 구성된 발명에 따른 반도체 장치의 검사 장치는 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 신호를 발생시키는 ID 판독기 및 상기 ID 판독기와 전기적으로 연결되며 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장하는 누산기를 포함할 수 있다.
따라서, 테스트 소켓의 한계 수명 내에서 다른 테스트 소켓들에 비하여 측정치가 높은 테스트 소켓을 불량 소켓으로 판정하여 교체할 수 있다. 이에 따라, 반도체 장치의 양산 과정에서 테스트 소켓의 정확한 수명 관리를 효율적으로 수행할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 검사 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 검사 장치를 나타내는 단면도이다.
도 3은 도 2의 검사 장치의 테스트 소켓을 나타내는 저면도이다.
도 4는 도 2의 검사 장치의 테스트 보드를 나타내는 평면도이다.
도 5는 도 2의 검사 장치의 ID 판독기에서 테스트 소켓별 ID 신호의 발생을 나타내는 블록도이다.
도 6은 도 1의 검사 장치에서 테스트 소켓별 ID 신호의 흐름을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 검사 방법을 나타내는 순서도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 검사 장치를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 검사 장치를 나타내는 블록도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 검사 장치를 나타내는 단면도이다. 도 3은 도 2의 검사 장치의 테스트 소켓을 나타내는 저면도이고, 도 4는 도 2의 검사 장치의 테스트 보드를 나타내는 평면도이다. 도 5는 도 2의 검사 장치의 ID 판독기에서 테스트 소켓별 ID 신호의 발생을 나타내는 블록도이고, 도 6은 도 1의 검사 장치에서 테스트 소켓별 ID 신호의 흐름을 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 검사 장치는 다수개의 테스트 소켓들(100), 테스트 소켓들(100)이 탑재되는 테스트 보드(110), 테스트 보드(110)를 매개로 테스트 소켓(100)에 수용되는 반도체 장치를 테스트하는 테스터(300), 테스트 소켓(100)의 ID 신호를 발생시키는 ID 판독기들(200) 및 ID 판독기들(200)로부터 ID 신호를 누산하는 누산기(310)를 포함한다.
본 발명의 일 실시예에 있어서, 테스터(300)는 테스트 소켓(100) 내에 수용되는 반도체 장치에 소정의 테스트 신호를 입력하여 상기 반도체 장치가 정상적으로 작동하는 지 여부를 테스트하여 테스트 결과 정보를 생성할 수 있다.
예를 들면, 테스터(300)는 상기 반도체 장치에 대한 테스트 신호를 발생시키고 상기 반도체 장치로부터의 응답 신호를 분석하기 위한 테스트 회로부(320)를 포함할 수 있다. 테스트 회로부(320)는 상기 반도체 장치에 대한 테스트 결과 정보를 분석하여 상기 반도체 장치의 불량 여부를 확인할 수 있다.
구체적으로, 테스트 회로부(320)는 검사개시 신호에 의해 일련의 전기적 검사를 수행하여 테스트 결과 정보를 수집, 저장 및 누적할 수 있다. 상기 테스트 회로부(320)는 타이밍 발생기, 패턴 발생기, 파형 정형기 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 검사 장치는 핸들러(도시되지 않음)를 더 포함할 수 있다. 상기 핸들러는 제어부(400)에 의해 제어되고 외부로부터 반도체 장치를 로딩하여 테스트 사이트에 있는 테스트 보드(110)의 테스트 소켓(100)에 탑재한 후, 테스터(300)로 상기 검사개시 신호를 보낼 수 있다.
또한, 테스터(300)로부터 검사종료 신호를 수신하면, 상기 검사종료 신호와 함께 수신된 검사결과에 따라 테스트 소켓(100)에 있는 반도체 장치를 분류하고 이를 언로딩할 수 있다.
본 발명의 일 실시예에 있어서, 반도체 장치(10)를 수용하기 위한 테스트 소켓들(100a, 100b, 100c, 100d)은 테스트 보드(110) 상에 탈착 가능하도록 탑재될 수 있다. 예를 들면, 테스트 소켓들(100a, 100b, 100c, 100d)은 테스트 보드 상(110)에 매트릭스 형태로 배열되어 한번에 다수개의 반도체 장치들을 검사하기 위한 병렬 검사가 진행될 수 있다.
상기 테스트 소켓은 테스트 대상 디바이스(DUT)인 반도체 장치의 외부 접속 단자들과 전기적으로 접촉하기 위한 다수개의 커넥터 핀들(도시되지 않음)을 포함할 수 있다. 상기 커넥터 핀은 탄성 부재에 의해 탄성적으로 지지될 수 있다. 도면에 도시되지는 않았지만, 상기 콘택 핀들은 테스트 보드(110)의 접속 단자들과 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 테스트 소켓들(100a, 100b)은 소켓 가이드들(102a, 102b)에 의해 테스트 보드(110)에 고정될 수 있다. 또한, 상기 소켓 가이드는 상기 핸들러가 상기 반도체 장치를 가압할 때 상기 테스트 소켓에 안정적으로 수용되도록 상기 반도체 장치를 가이드할 수 있다.
상기 테스트 소켓 및 상기 소켓 가이드의 배치 및 구조는 이에 제한되지 않으며, 검사 대상 반도체 장치의 크기 및 종류 등을 고려하여 결정될 수 있음을 이해할 수 있을 것이다. 또한, 검사 대상 반도체 장치들의 개수들에 따라 상기 테스트 소켓들 및 상기 소켓 가이드들의 개수가 결정될 수 있다.
도 1에 도시된 바와 같이, 테스트 소켓들(100a, 100b, 100c, 100d) 각각은 다른 테스트 소켓들과의 식별을 위한 고유한 ID 정보 패턴(20a, 20b, 20c, 20d)을 구비할 수 있다. ID 판독기들(200a, 200b, 200c, 200d)은 상기 테스트 소켓들의 ID 정보 패턴들(20a, 20b, 20c, 20d)과 전기적으로 각각 연결될 수 있다. 상기 ID 판독기는 상기 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 정보 패턴을 통해 테스트 소켓별 ID 신호를 발생시킬 수 있다.
도 3 내지 도 5를 참조하면, 테스트 소켓(100a, 100b)의 ID 정보 패턴(20a, 20b)은 특정의 비트 신호를 발생시키기 위한 다수개의 개방(open)/단락(short) 패턴들(22, 24)을 포함할 수 있다. ID 판독기(200a, 200b)의 검출부(210a, 210b)는 상기 개방/단락 패턴들과 접촉하여 전기적으로 연결되는 검출 패턴들을 포함할 수 있다.
구체적으로, 개방/단락 패턴들(22, 24)은 테스트 소켓(100a, 100b)의 하부면 상에 일방향을 따라 형성될 수 있다. 검출 패턴들(212)은 테스트 소켓이 탑재되는 위치(도 4에서 점선으로 도시된 100a, 100b)에 대응하여 테스트 보드(110)의 상부면 상에 일방향으로 따라 형성될 수 있다. 검출 패턴들(212)은 상기 개방/단락 패턴들의 위치에 대응하여 상기 테스트 소켓의 하부면을 향하는 테스트 보드(110)의 상부면 상에 형성될 수 있다.
테스트 소켓(100a, 100b)의 개방/단락 패턴들(22, 24)은 ID 판독기(200a, 200b)의 검출 패턴(212)을 전기적으로 온/오프시키는 스위치 역할을 할 수 있다.
테스트 소켓(100a, 100b)의 단락 패턴(22)은 ID 판독기(200a, 200b)의 한 쌍의 검출 패턴들(212)과 접촉하여 상기 한 쌍의 검출 패턴들을 전기적으로 온시킬 수 있다. 테스트 소켓(100a, 100b)의 개방 패턴(24)은 ID 판독기(200a, 200b)의 한 쌍의 검출 패턴들(212)과 접촉하여 상기 한 쌍의 검출 패턴들을 전기적으로 오프시킬 수 있다.
따라서, 상기 ID 정보 패턴의 특정 배열을 갖는 상기 개방/단락 패턴들은 테스트 소켓별 고유한 ID 정보를 나타내며, 상기 개방/단락 패턴들이 상기 ID 판독기의 검출 패턴들과 접촉함으로써, 상기 ID 판독기는 특정의 테스트 소켓에 대한 특정의 비트 신호를 발생시킬 수 있다.
도 5에 도시된 바와 같이, 테스트 소켓(100a)의 상기 ID 정보 패턴은 특정 배열을 갖는 개방/단락 패턴들(22, 24)을 구비하고, 테스트 소켓(100a)이 테스트 보드(110)에 탑재될 때 개방/단락 패턴들(22, 24)은 ID 판독기(200a)의 검출 패턴들(212)과 접촉하게 된다.
테스트(300)는 검사개시 신호에 의해 일련의 전기적 검사를 수행하고, ID 판독부(200a)는 상기 검사개시 신호를 수신한 후, 특정의 테스트 소켓(100a)에 대한 특정의 비트 신호(예를 들면, 1001)를 발생시킬 수 있다.
본 실시예에 있어서, 4개의 개방/단락 패턴들과 이에 대응하는 4쌍의 검출 패턴들이 4 비트의 신호를 발생하지만, 상기 개방/단락 패턴들과 상기 검출 패턴들의 개수 및 형태, 그리고 이에 따라 생성되는 신호의 비트 크기는 이에 제한되지 않는다.
도 6을 참조하면, 누산기(310)는 ID 판독기들(200a, 200b, 200c, 200d)과 전기적으로 연결되며, 테스트 소켓들(100a, 100b, 100c, 100d)의 ID 신호들을 각각 누산하여 상기 각각의 테스트 소켓의 테스트 처리 횟수를 저장할 수 있다.
누산기(310)는 테스트들이 수행될 때 마다 테스트 소켓별 ID 신호를 수신하여 특정 테스트 소켓에서 수행된 테스트 처리 횟수를 저장할 수 있다.
제어부(400)는 누산기(310)에 연결되어 테스트 소켓별로 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단할 수 있다. 예를 들면, 상기 제어부는 상기 누산기와 유선 또는 무선으로 연결될 수 있다.
제어부(400)는 각각의 테스트 소켓별로 누산기(310)의 파일 저장 수단에 저장된 누적 테스트 횟수를 상기 테스트 소켓의 이상 유무를 판단할 수 있는 기준값(기 설정된 한계 수명)과 서로 비교할 수 있다. 따라서, 한계 수명 내에서 다른 테스트 소켓들에 비하여 측정치가 높은 테스트 소켓을 불량 소켓으로 판정하여 교체할 수 있다.
본 발명의 일 실시예에 있어서, 테스트 소켓은 자신의 고유한 ID 정보 패턴을 구비하고 있으므로, 테스트 보드 상에서 다른 위치로 이동되어 설치되더라도, 작업자가 별도로 이동된 테스트 보드의 정보를 입력할 필요가 없어 보다 용이하게 테스트 소켓을 관리할 수 있다.
이하에서는, 도 1의 반도체 장치의 검사 장치를 이용하여 반도체 장치를 검사하는 방법에 대하여 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 검사 방법을 나타내는 순서도이다.
도 1, 도 2 및 도 7을 참조하면, 반도체 장치를 수용하기 위한 다수개의 테스트 소켓들을 테스트 보드에 탈착 가능하도록 탑재시킨다(S100).
본 발명의 일 실시예에 있어서, 핸들러는 외부로부터 반도체 장치(10)를 로딩하여 테스트 사이트에 있는 테스트 보드(110)의 테스트 소켓(100)에 탑재한 후, 테스터(300)로 상기 검사개시 신호를 보낼 수 있다.
테스트 소켓들(100a, 100b, 100c, 100d)은 테스트 보드 상(110)에 매트릭스 형태로 배열되어 한번에 다수개의 반도체 장치들을 검사하기 위한 병렬 검사가 진행될 수 있다.
테스트 소켓들(100a, 100b)은 소켓 가이드들(102a, 102b)에 의해 테스트 보드(110)에 고정될 수 있다. 또한, 상기 소켓 가이드는 상기 핸들러가 상기 반도체 장치를 가압할 때 상기 테스트 소켓에 안정적으로 수용되도록 상기 반도체 장치를 가이드할 수 있다.
이어서, 상기 테스트 소켓들에 구비된 ID 정보 패턴들과 상기 테스트 보드에 구비된 ID 판독기들을 전기적으로 각각 연결시킨다(S110).
도 3 내지 도 5에 도시된 바와 같이, 테스트 소켓(100) 상에는 특정의 비트 신호를 발생시키기 위한 다수개의 개방/단락 패턴들(22, 24)로 이루어진 ID 정보 패턴(20)이 형성될 수 있다. 테스트 소켓(100)이 테스트 보드(110)에 탑재될 때, 개방/단락 패턴들(22, 24)은 ID 판독기(200)의 검출 패턴들(212)과 접촉될 수 있다.
이후, 상기 반도체 장치의 전기적 특성을 검사하기 위한 테스트를 수행할 때마다 상기 ID 판독기로부터 상기 테스트 소켓의 ID 신호를 발생시킨다(S120).
테스터(300)는 상기 검사개시 신호에 의해 일련의 전기적 검사를 수행하여 테스트 결과 정보를 수집, 저장 및 누적할 수 있다. ID 판독부(200)는 상기 검사개시 신호를 수신한 후, 특정의 테스트 소켓(100)에 대한 특정의 비트 신호, 즉, ID 신호를 발생시킬 수 있다.
이어서, 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장한다(S130).
도 6에 도시된 바와 같이, 누산기(310)는 ID 판독기들(200)과 전기적으로 연결되며, 테스트 소켓들(100d)의 ID 신호들을 각각 누산하여 상기 각각의 테스트 소켓의 테스트 처리 횟수를 저장할 수 있다.
누산기(310)는 테스트들이 수행될 때 마다 테스트 소켓별 ID 신호를 수신하여 특정 테스트 소켓에서 수행된 테스트 처리 횟수를 저장할 수 있다.
이후, 상기 테스트 소켓의 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단한다.
제어부(400)는 각각의 테스트 소켓별로 누산기(310)의 파일 저장 수단에 저장된 누적 테스트 횟수를 상기 테스트 소켓의 이상 유무를 판단할 수 있는 기준값(기 설정된 한계 수명)과 서로 비교할 수 있다. 따라서, 한계 수명 내에서 다른 테스트 소켓들에 비하여 측정치가 높은 테스트 소켓을 불량 소켓으로 판정하여 교체할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 검사 장치를 나타내는 단면도이다. 본 실시예에 따른 반도체 장치의 검사 장치는 테스트 소켓의 ID 정보 패턴과 ID 판독기의 검출 패턴의 연결 위치를 제외하고는 도 2의 실시예의 반도체 장치의 검사 장치와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8을 참조하면, 본 발명의 다른 실시예에 있어서, ID 정보 패턴(20a, 20b)의 다수개의 개방/단락 패턴들은 테스트 소켓(100a, 100b)의 상부면에 형성되고, ID 판독기(200a)의 검출부(210a, 210b)의 검출 패턴들(212)은 소켓 가이드(102a, 102b)의 외측면에 형성되어 개방/단락 패턴들과 전기적으로 접촉할 수 있다.
상기 ID 정보 패턴과 상기 ID 판도기의 검출 패턴의 연결 위치는 이에 제한되지 않으며, 가이드 소켓 및 상기 가이드 소켓에 수용되는 반도체 장치에 따라 변경될 수 있음을 이해할 수 있을 것이다.
이하에서는, 도 8의 반도체 장치의 검사 장치를 이용하여 반도체 장치를 검사하는 방법에 대하여 설명하기로 한다.
본 발명의 다른 실시예에 따른 반도체 장치의 검사 방법은 도 7의 S110을 제외하고는 다른 단계들과 실질적으로 동일하거나 유사한 단계들을 포함할 수 있다.
도 8에 도시된 바와 같이, 먼저, 도 1의 S100을 수행한 후, 테스트 소켓(100)의 상부면에 형성된 개방/단락 패턴들과 소켓 가이드의 외측면에 형성된 ID 판독기의 검출 패턴들을 서로 접촉시킨다.
따라서, 테스트 소켓들(100)에 구비된 ID 정보 패턴들(20)과 테스트 보드(110)에 구비된 ID 판독기들(200)은 전기적으로 각각 연결될 수 있다.
이어서, 도 1의 S120 및 S130을 수행하여, 테스트 소켓의 테스트 처리 횟수를 저장한다. 이후, 상기 테스트 소켓의 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단한다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 검사 장치는 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 신호를 발생시키는 ID 판독기 및 상기 ID 판독기와 전기적으로 연결되며 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장하는 누산기를 포함할 수 있다.
따라서, 테스트 소켓의 한계 수명 내에서 다른 테스트 소켓들에 비하여 측정치가 높은 테스트 소켓을 불량 소켓으로 판정하여 교체할 수 있다. 이에 따라, 반도체 장치의 양산 과정에서 테스트 소켓의 정확한 수명 관리를 효율적으로 수행할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 반도체 장치 20 : ID 정보 패턴
22 : 단락 패턴 24 : 개방 패턴
100 : 테스트 소켓 110 : 테스트 보드
200 : ID 판독기 210 : 검출부
212 : 검출 패턴 300 : 테스터
310 : 누산기 320 : 테스트 회로부
400 : 제어부

Claims (10)

  1. 반도체 장치를 수용하며, 식별을 위한 ID 정보 패턴을 각각 구비하는 다수개의 테스트 소켓들;
    상기 테스트 소켓들이 탈착 가능하도록 탑재되며, 상기 테스트 소켓과 전기적으로 연결되어 상기 반도체 장치의 전기적 특성을 검사하기 위한 테스트 보드;
    상기 테스트 소켓들의 상기 ID 정보 패턴들과 각각 전기적으로 연결되며, 상기 반도체 장치의 테스트가 수행될 때마다 상기 테스트 소켓의 ID 신호를 발생시키는 ID 판독기들; 및
    상기 ID 판독기들과 전기적으로 연결되며, 상기 테스트 소켓의 ID 신호를 누산하여 상기 테스트 소켓의 테스트 처리 횟수를 저장하는 누산기를 포함하는 반도체 장치의 검사 장치.
  2. 제 1 항에 있어서, 상기 ID 정보 패턴은 특정의 비트 신호를 발생시키기 위한 다수개의 개방(open)/단락(short) 패턴들을 포함하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  3. 제 2 항에 있어서, 상기 ID 판독기는 상기 개방/단락 패턴들과 전기적으로 접촉하는 검출 패턴들을 포함하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  4. 제 2 항에 있어서, 상기 개방/단락 패턴들은 상기 테스트 소켓의 하부면에 형성되고 상기 검출 패턴들은 상기 테스트 소켓의 위치에 대응하여 상기 테스트 보드의 상부면에 형성되는 것을 특징으로 하는 반도체 장치의 검사 장치.
  5. 제 2 항에 있어서, 상기 ID 판독기는 상기 반도체 장치의 검사개시 신호에 의해서만 특정의 비트 신호를 발생하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  6. 제 1 항에 있어서, 상기 테스트 소켓을 상기 테스트 보드에 고정하기 위한 다수개의 소켓 가이드들을 더 포함하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  7. 제 6 항에 있어서, 상기 ID 정보 패턴의 다수개의 개방/단락 패턴들은 상기 테스트 소켓의 상부면에 형성되고, 상기 ID 판독기의 검출 패턴들은 상기 소켓 가이드의 외측면에 형성되어 상기 개방/단락 패턴들과 전기적으로 접촉하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  8. 제 1 항에 있어서, 상기 테스트 소켓들은 상기 테스트 보드 상에 매트릭스 형태로 배열되어 상기 반도체 장치들의 병렬 검사가 수행되는 것을 특징으로 하는 반도체 장치의 검사 장치.
  9. 제 1 항에 있어서, 상기 누산기에 연결되며, 상기 테스트 소켓의 누적된 테스트 처리 횟수를 기 설정된 한계 수명과 비교하여 상기 테스트 소켓의 사용 가능 여부를 판단하는 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치의 검사 장치.
  10. 제 9 항에 있어서, 상기 제어부는 상기 누산기와 유선 또는 무선으로 연결되는 것을 특징으로 하는 반도체 장치의 검사 장치.
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