KR102547616B1 - 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법 - Google Patents

반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법 Download PDF

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Abstract

반도체 칩 테스트용 보드가 제공된다. 상기 반도체 칩 테스트용 보드는, 복수의 피시험 반도체 칩이 각각 장착되는 복수의 칩 장착 소켓, 상기 복수의 칩 장착 소켓에 장착된 상기 복수의 피시험 반도체 칩으로 전력을 공급하는 전력 공급 케이블이 연결되는 전력 공급 소켓, 상기 전력 공급 소켓 및 상기 칩 장착 소켓 사이에 병렬 연결된 베이스 저항체 및 퓨즈(fuse)가 장착되는 퓨즈 소켓, 및 상기 복수의 칩 장착 소켓에 장착된 상기 복수의 피시험 반도체칩의 상태를 감지하는 테스트 카드와 연결되는 연결 소켓을 포함할 수 있다.

Description

반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법{Board for testing of semiconductor chip, and test system of semiconductor chip, and test method of semiconductor chip}
본 출원은 반도체 칩 테스트용 보드에 관련된 것으로, 보다 상세하게는 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법에 관련된 것이다.
반도체 검사장비는 주검사 장비(Main Tester), Probe Station, 핸들러 (Handler), 번인(Burn-In)장비로 크게 구분할 수 있으며, 웨이퍼 상태에서 칩의 정상여부를 검사하는 Probe Station 등의 웨이퍼 검사장비, 반도체 전후 공정을 마친 후 최종단계에서 패키지의 정상적인 작동유무를 평가하는 핸들 러와 같은 콤포넌트 검사장비, 그리고 PCB에 반도체 소자가 여러 개 장착되어 있는 모듈 상태에서 제대로 작동하는지를 검사하는 모듈 검사장비로 분류할 수 있다.
반도체 소자가 미세화됨에 따라서, 다양한 반도체 검사 장치가 개발되고 있다.
예를 들어, 대한민국 특허 등록 공보 10-1693001에는, 베이스, 상기 베이스에 삽입 배치되며, 반도체 패키지를 수용하는 소켓의 복수의 단자와 접속되도록 구성되는 복수의 제1 소켓 접속부, 상기 베이스에 삽입 배치되며, 마더 보드와 접속되도록 구성되는 복수의 마더 접속부, 및 상기 복수의 제1 소켓 접속부와 상기 복수의 마더 접속부를 전기적으로 연결하는 복수의 제1 연결부를 포함하고, 상기 복수의 제1 연결부 각각은, 상기 제1 소켓 접속부와 상기 마더 접속부 사이에 위치하도록 상기 베이스에 삽입 배치되는 매개 랜드; 상기 제1 소켓 접속부와 상기 매개 랜드를 전기적으로 연결하며, 상기 베이스의 외측에서 연장되는 도전 와이어, 상기 매개 랜드와 상기 마더 접속부를 연결하며, 상기 베이스의 내측에서 연장되는 제1 내층 배선, 및 상기 도전 와이어에 전기 절연성 수지로 피복되어 형성되는 보호층을 포함하는, 반도체 패키지 테스트 보드가 개시되어 있다.
본 출원이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 전력 반도체 칩 용도의 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 검사 효율 및 검사 정확도가 향상된 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 내구성 및 수명이 향상된 반도체 칩 테스트용 보드, 이를 포함하는 반도체 칩 테스트 시스템, 및 이를 이용한 반도체 칩 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 칩 테스트용 보드를 제공한다.
일 실시 예에 따르면, 상기 반도체 칩 테스트용 보드는, 복수의 피시험 반도체 칩이 각각 장착되는 복수의 칩 장착 영역, 상기 복수의 칩 장착 영역에 장착된 상기 복수의 피시험 반도체 칩으로 전력을 공급하는 전력 공급 케이블이 연결되는 전력 공급 소켓, 상기 전력 공급 소켓 및 상기 칩 장착 영역 사이에 병렬 연결된 베이스 저항체 및 퓨즈(fuse)가 장착되는 퓨즈 소켓, 및 상기 복수의 칩 장착 영역에 장착된 상기 복수의 피시험 반도체칩의 상태를 감지하는 테스트 카드와 연결되는 연결 소켓을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 피시험 반도체 칩에 테스트 빔이 조사되고, 상기 테스트 카드는, 상기 복수의 피시험 반도체 칩에 조사된 상기 테스트 빔에 의해, 상기 복수의 피시험 반도체 칩에 발생된 오류를 감지하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 전력 공급 케이블은 상기 전력 공급 소켓을 통해, 상기 복수의 피시험 반도체 칩으로, 각각 기준 전압 이상의 전압을 인가하고, 상기 테스트 빔에 의해 상기 복수의 피시험 반도체 칩에서 오류가 발생하여 과전류가 흐르는 경우 상기 퓨즈는 오픈되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 베이스 저항체, 상기 퓨즈 소켓, 및 상기 연결 소켓은, 상기 복수의 칩 장착 영역의 개수와 동일한 개수로 제공되는 것을 포함할 수 있다.
상기 기술적 과제를 해결하기 위해 본 출원은 반도체 칩 테스트 시스템을 제공한다.
일 실시 예에 따르면, 상기 반도체 립 테스트 시스템은, 복수의 피시험 반도체 칩이 장착되고, 테스트 빔이 조사되는 공간 내에 배치되는 반도체 칩 테스트용 보드, 상기 반도체 칩 테스트용 보드의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 테스트 카드, 및 상기 테스트 카드와 연결되어, 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드로부터 전달받고, 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 통합 제어부를 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 피시험 반도체 칩은, 상기 반도체 칩 테스트용 보드로 조사되는 상기 테스트 빔의 가장자리를 따라서 배치되고, 상기 복수의 피시험 반도체 칩의 적어도 일부는, 상기 테스트 빔의 내측 또는 외측으로 벤딩된 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복수의 피시험 반도체 칩은 전력 반도체 칩인 것을 포함할 수 있다.
상기 기술적 과제를 해결하기 위해 본 출원은 반도체 칩 테스트 방법을 제공한다.
일 실시 예에 따르면, 상기 반도체 칩 테스트 방법은, 복수의 피시험 반도체 칩을 반도체 칩 테스트용 보드에 장착하는 단계, 상기 반도체 칩 테스트용 보드의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 테스트 카드를 상기 반도체 칩 테스트용 보드와 연결하는 단계, 상기 복수의 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드를 테스트 빔이 조사되는 공간 내에 배치하는 단계, 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드로부터 전달받고, 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 통합 제어부를 상기 테스트 카드와 연결하는 단계, 및 상기 복수의 피시험 반도체 칩으로 상기 테스트 빔을 조사하여, 상기 복수의 피시험 반도체 칩의 오류 발생 여부를 검사하는 단계를 포함할 수 있다.
본 출원의 실시 예에 따른 반도체 칩 테스트 시스템은, 복수의 피시험 반도체 칩이 장착되고 테스트 빔이 조사되는 공간 내에 배치되는 반도체 칩 테스트용 보드, 상기 반도체 칩 테스트용 보드의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 테스트 카드, 및 상기 테스트 카드와 연결되어 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드로부터 전달받고 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 통합 제어부를 포함할 수 있다.
이에 따라, 상기 복수의 피시험 반도체 칩(예를 들어, 전력 반도체 칩)의 상기 테스트 빔에 대한 오류 발생 여부가 효율적으로 확인될 수 있고, 상기 복수의 피시험 반도체 칩에 대해서 동시에 검사가 수행되어 검사 속도가 향상되고 검사 비용이 절약될 수 있다.
도 1은 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드를 포함하는 반도체 칩 테스트 시스템을 설명하기 위한 블록도이다.
도 2는 본 출원의 실시 예에 따른 반도체 칩 테스트 시스템에서 반도체 칩 테스트용 보드의 배치 공간을 설명하기 위한 것이다.
도 3은 본 출원의 실시 예의 변형 예에 따른 반도체 칩 테스트용 보드를 포함하는 반도체 칩 테스트 시스템을 설명하기 위한 블록도이다.
도 4는 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드 및 이를 포함하는 반도체 칩 테스트 시스템을 이용한 반도체 칩의 테스트 방법을 설명하기 위한 순서도이다.
도 5는 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드를 설명하기 위한 것이다.
도 6은 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드에 조사되는 테스트 빔을 설명하기 위한 것이다.
도 7은 본 출원의 실시 예에 따른 반도체 칩 테스트 시스템에 포함된 테스트 카드를 설명하기 위한 것이다.
도 8은 본 출원의 실시 예의 변형 예에 따른 반도체 칩 테스트용 보드를 설명하기 위한 것이다.
도 9 및 도 10은 본 출원의 실시 예의 일 변형 예에 따라 반도체 칩 테스트용 보드에 장착된 피시험 반도체 칩의 형태를 설명하기 위한 것이다.
도 11은 본 출원의 실시 예의 일 변형 예에 따른 테스트 빔의 모양을 설명하기 위한 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
본 출원 명세서에서 “빔”은 방사선을 포함하는 것으로, 알파 입자, 중성자, 양성자 등의 방사선 입자를 포함하는 것으로 해석될 수 있으며, 본 출원 명세서에서 반도체 칩에 서 발생하는 오류는 주로 Single-Event Burn Out(SEBO), Single-Event Gate Rupture(SEGR), Single-Event Hard-error(SEH) 를 포함하는 것으로 해석될 수 있다.
또한, 본 출원의 명세서에 기재된 반도체 칩 테스트용 보드, 및 이를 포함하는 반도체 칩 테스트 시스템의 제조 및 판매를 실시하는 주체와 본 출원 명세서에 기재된 반도체 칩 테스트용 보드 및 이를 포함하는 반도체 칩 테스트 시스템을 이용하여 반도체 칩의 테스트를 수행하는 주체가 다를 수 있음은 자명하다.
도 1은 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드를 포함하는 반도체 칩 테스트 시스템을 설명하기 위한 블록도이고, 도 2는 본 출원의 실시 예에 따른 반도체 칩 테스트 시스템에서 반도체 칩 테스트용 보드의 배치 공간을 설명하기 위한 것이다.
도 1 및 도 2를 참조하면, 본 출원의 실시 예에 따른 반도체 칩 테스트 시스템은, 반도체 칩 테스트용 보드(100), 테스트 카드(200), 및 통합 제어부(300)를 포함할 수 있다.
상기 반도체 칩 테스트용 보드(100)에는 테스트를 수행하고자 하는 피시험 반도체 칩이 배치되되, 복수의 상기 피시험 반도체 칩이 배치될 수 있다.
상기 테스트 카드(200)는 상기 반도체 칩 테스트용 보드(100)와 연결되어, 상기 반도체 칩 테스트용 보드(100)에 필요한 전기적 신호를 전달하고, 상기 반도체 칩 테스트용 보드(100)에 장착된 상기 피시험 반도체 칩의 오류 여부를 검사할 수 있다. 구체적으로, 상기 테스트 카드(200)는 퓨즈(fuse) 또는 디텍터(detector)를 이용하여, 상기 반도체 칩 테스트용 보드(100)를 제어하여, 상기 피시험 반도체 칩의 오류 여부를 검사할 수 있다.
상기 통합 제어부(300)는 상기 테스트 카드(200)와 연결되어 상기 피시험 반도체 칩의 상태를 상기 테스트 카드(200)로부터 전달받고, 상기 테스트 카드(200)로부터 전달받은 정보를 사용자에게 일정한 형식으로 가공하여 현출할 수 있다.
일 실시 예에 따르면, 상기 반도체 칩 테스트용 보드(100)에 장착되는 상기 피시험 반도체 칩은 전력 반도체 칩일 수 있다. 또는, 다른 실시 예에 따르면, 상기 피시험 반도체 칩은, 메모리 반도체 칩, 로직 반도체 칩, 통신 회로 칩 등 다양한 반도체 칩이 상기 반도체 칩 테스트용 보드(100)에 장착될 수 있다.
또한, 일 실시 예에 따르면, 상기 복수의 피시험 반도체 칩에 테스트 빔이 조사되고, 상기 테스트 빔에 의해 상기 복수의 피시험 반도체 칩에서 발생된 오류가, 상기 테스트 카드(200)에서 감지될 수 있다. 예를 들어, 상술된 바와 같이, 상기 피시험 반도체 칩이 전력 반도체 칩인 경우, 고전압(예를 들어, 1200V 이상)이 전력 반도체 칩에 인가되는 조건 하에서, 조사되는 상기 테스트 빔에 의해 전력 반도체 칩에 래치업(latch-up)이 발생될 수 있고, 이를 상기 테스트 카드(200)에서 감지하여, 상기 테스트 빔에 의한 오류 발생 여부가 검사될 수 있다.
또한, 일 실시 예에 따르면, 도 2의 (a)에 도시된 것과 같이, 상기 테스트 빔에 의한 상기 피시험 반도체 칩의 오류 발생 여부를 검사하기 위해, 상기 반도체 칩 테스트용 보드(100)가 테스트 빔 조사 공간 내에 배치될 수 있다. 다시 말하면, 상기 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드(100)가 상기 테스트 빔 조사 공간 내에 배치되고, 상기 통합 제어부(300)는 물론 상기 테스트 카드(200)는 상기 테스트 빔 조사 공간 외부에 배치될 수 있다.
또는, 다른 실시 예에 따르면, 도 2의 (b)에 도시된 거소가 같이, 상기 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드(100) 및 상기 테스트 카드(200)가 상기 테스트 빔 조사 공간 내에 배치되고, 상기 통합 제어부(300)가 상기 테스트 빔 조사 공간 외부에 배치될 수 있다.
상기 테스트 카드(200)가 상기 테스트 빔 조사 공간 내에 배치되는지 여부는, 상기 테스트 빔 조사 공간을 포함하는 테스트 환경에 따라서, 조정될 수 있다.
도 3은 본 출원의 실시 예의 변형 예에 따른 반도체 칩 테스트용 보드를 포함하는 반도체 칩 테스트 시스템을 설명하기 위한 블록도이다.
도 3을 참조하며, 도 1 및 도 2를 참조하여 설명된 것과 달리, 상기 테스트 카드(200)가 생략될 수 있다.
다시 말하면, 상기 통합 제어부(300)가 도 1 및 도 2를 참조하여 설명된 상기 테스트 카드(200)의 기능을 더 수행할 수 있다. 즉, 상기 통합 제어부(300)가 상기 반도체 칩 테스트용 보드(100)에 필요한 전기적 신호를 직접 상기 반도체 칩 테스트용 보드(100)로 전달하고, 상기 반도체 칩 테스트용 보드(100)에 장착된 피시험 반도체 칩의 오류 여부를 검사할 수 있다.
이하, 도 4 내지 도 7을 참조하여, 본 출원의 실시 예에 따른 상기 반도체 칩 테스트 시스템이 보다 구체적으로 설명된다.
도 4는 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드 및 이를 포함하는 반도체 칩 테스트 시스템을 이용한 반도체 칩의 테스트 방법을 설명하기 위한 순서도이고, 도 5는 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드를 설명하기 위한 것이고, 도 6은 본 출원의 실시 예에 따른 반도체 칩 테스트용 보드에 조사되는 테스트 빔을 설명하기 위한 것이고, 도 7은 본 출원의 실시 예에 따른 반도체 칩 테스트 시스템에 포함된 테스트 카드를 설명하기 위한 것이다.
도 4 내지 도 7을 참조하면, 상기 복수의 피시험 반도체 칩이 상기 반도체 칩 테스트용 보드(100)에 장착될 수 있다(S110).
상기 반도체 칩 테스트용 보드(100)는, 복수의 칩 장착 영역, 전력 공급 소켓(120), 연결 소켓(130), 베이스 저항체(140), 및 퓨즈 소켓(150)을 포함할 수 있다. 상기 복수의 칩 장착 영역은, 복수의 칩 장착 소켓(110)일 수 있다.
상기 복수의 칩 장착 소켓(110)에, 상기 복수의 피시험 반도체 칩이 각각 배치될 수 있다. 상기 복수의 칩 장착 소켓(110)은 도 5에 도시된 것과 같이, 가이드 라인(guide line, 105)의 원주를 따라서 일정한 간격으로 배열될 수 있다. 다시 말하면, 상기 가이드 라인(105)의 중심으로부터 상기 복수의 칩 장착 소켓(110)은 실질적으로 동일한 위치에 배치될 수 있다. 또한, 도 6에 도시되고 후술되는 바와 같이, 상기 가이드 라인(105)의 중심을 조준하여 상기 테스트 빔(10)이 조사되어, 상기 테스트 빔(10)이 상기 복수의 칩 장착 소켓(110)에 장착된 상기 복수의 피시험 반도체 칩으로 조사될 수 있다. 이에 따라, 상기 복수의 칩 장착 소켓(110)에 장착된 상기 복수의 피시험 반도체 칩이, 동일한 플럭스를 갖는 상기 테스트 빔(10)의 조사 영역 내에 배치되어, 반도체 칩 검사의 신뢰성의 향상될 수 있다.
또한, 상기 복수의 피시험 반도체 칩이 상기 복수의 칩 장착 소켓(110)에 각각 장착되어, 상기 복수의 피시험 반도체 칩이 동시에 테스트될 수 있고, 이에 따라, 반도체 칩 검사의 효율성 및 속도가 향상될 수 있다.
상기 전력 공급 소켓(120)에는, 상기 복수의 칩 장착 소켓(110)에 장착된 상기 복수의 피시험 반도체 칩으로 전력을 공급하는 전력 공급 케이블이 연결될 수 있다. 일 실시 예에 따르면, 상기 전력 공급 케이블은 상기 전력 공급 소켓(120)을 통해, 고전압(예를 들어, 1200V)을 인가할 수 있다.
상기 연결 소켓(130)은 도 1 및 도 2를 참조하여 설명된 상기 테스트 카드(200)와 연결되는 케이블이 장착될 수 있다.
상기 베이스 저항체(140) 및 상기 퓨즈 소켓(150)에 장착되는 퓨즈는 상기 전력 공급 소켓(120) 및 상기 반도체 칩 장착 소켓(110) 사이에 병렬 연결될 수 있다. 다시 말하면, 상기 베이스 저항체(140) 및 상기 퓨즈는 상기 피시험 반도체 칩과 병렬 연결될 수 있다. 이에 따라, 상기 테스트 빔에 의해 상기 피시험 반도체 칩에 과전류가 흐르는 경우, 상기 퓨즈 소켓(150)에 장착된 상기 퓨즈가 오픈(open)될 수 있고, 상기 퓨즈가 오픈되는 경우 상기 베이스 저항체(140)에 의해 상기 반도체 칩 테스트용 보드(100)가 보호될 수 있다.
도 5에 도시된 것과 같이, 6개의 상기 칩 장착 소켓(110)이 제공되는 경우, 상기 연결 소켓(130), 상기 퓨즈 소켓(150), 및 상기 베이스 저항체(140) 역시, 상기 칩 장착 소켓(110)의 개수에 대응되도록 6개 제공될 수 있다. 다시 말하면, 상기 칩 장착 소켓(110), 상기 연결 소켓(130), 상기 퓨즈 소켓(150), 상기 베이스 저항체(140)는 1:1로 대응 및 연결되도록 구성될 수 있다.
또한, 도 5에서 상기 칩 장착 소켓(110), 상기 연결 소켓(130), 상기 퓨즈 소켓(150), 상기 베이스 저항체(140)가 각각 6개씩 제공되는 것으로 도시되었으나, 5개 이하, 또는 7개 이상 제공될 수 있음은 당업자에게 자명하다.
계속해서 도 4를 참조하면, 상기 반도체 칩 테스트용 보드(100)의 상기 복수의 반도체 칩의 상태를 감지하는 상기 테스트 카드(200)가 상기 반도체 칩 테스트용 보드(100)와 연결될 수 있다(S120).
상기 테스트 카드(200)는, 도 7에 도시된 바와 같이, 연결 소켓(210)을 포함할 수 있고, 케이블을 이용하여 상기 테스트 카드(200)의 상기 연결 소켓(210) 및 상기 반도체 칩 테스트용 보드(100)의 상기 연결 소켓(130)이 연결되어, 상기 테스트 카드(200)가 상기 반도체 칩 테스트용 보드(100)로 전기적 신호를 전달하고, 상기 복수의 반도체 칩의 상태를 감지할 수 있다.
상기 테스트 카드(200)는 상기 연결 소켓(210) 외에, 제1 저항체(220), 제2 저항체(230), 레귤레이터(240), 커플러(250), 컨버터(260), 인버터(270), 한 쌍의 LED(280), 커넥터(290)를 포함할 수 있다.
상기 제1 저항체(220) 및 상기 제2 저항체(230)는 상기 반도체 칩 테스트용 보드(100)의 상기 전력 공급 소켓(120)의 상기 전력 공급 케이블을 통해 전달되는 고전압(예를 들어, 1200V 이상)이 인가되는 경우 전압을 분배할 수 있다.
상기 레귤레이터(240)는 상기 제1 저항체(220) 및 상기 제2 저항체(230)에서 분배된 전압을 통해, 상기 피시험 반도체 칩의 상태를 확인할 수 있고, 예를 들어, 상기 레귤레이터(240)는 션트 레귤레이터(shunt regulator)일 수 있다.
상기 커플러(250)는 상기 커넥터(290)를 통해 연결되는 상기 통합 제어부(300)로 고전압 및 고전류가 인가되지 않도록 접지를 분리하는 기능을 수행할 수 있고, 예를 들어, 상기 커플러(250)는 포토 커플러(photo coupler)일 수 있다.
상기 컨버터(260)는 메인 전압을 통해 상기 피시험 반도체 칩의 상태를 파악하기 위한 용도로 사용될 수 있고, 예를 들어, 상기 컨버터(260)는 DC-DC 컨버터일 수 있다. 상기 인버터(270)는 접지에 가까운 주변 전압은 0V로 강압하고 공급 전압 주변 전압은 공급 전압으로 승압하여, 상기 통합 제어부(300)로 전달되는 신호의 신뢰성을 향상시킬 수 있고, 예를 들어, 상기 인버터(270)는 dual Schmitt-trigger 인버터일 수 있다. 상기 한 쌍의 LED(280)는 상기 피시험 반도체 칩의 상태에 따라서 점등될 수 있다.
또한, 도 5에 도시된 것과 같이, 상기 반도체 칩 테스트용 보드(100)에 6개의 상기 칩 장착 소켓(110)이 제공되는 경우, 상기 테스트 카드(200)에서 상기 연결 소켓(210), 상기 제1 저항체(220), 상기 제2 저항체(230), 상기 레귤레이터(240), 상기 커플러(250), 상기 컨버터(260), 상기 인버터(270), 상기 한 쌍의 LED(280)는, 상기 칩 장착 소켓(110)의 개수에 대응되도록 6개 제공될 수 있다. 다시 말하면, 상기 칩 장착 소켓(110), 상기 연결 소켓(210), 상기 제1 저항체(220), 상기 제2 저항체(230), 상기 레귤레이터(240), 상기 커플러(250), 상기 컨버터(260), 상기 인버터(270), 상기 한 쌍의 LED(280)는 1:1로 대응 및 연결되도록 구성될 수 있다.
또한, 도 5의 상기 반도체 칩 테스트용 보드(100)에서 상기 칩 장착 소켓(110) 5개 이하, 또는 7개 이상 제공되는 경우, 이에 맞춰 상기 연결 소켓(210), 상기 제1 저항체(220), 상기 제2 저항체(230), 상기 레귤레이터(240), 상기 커플러(250), 상기 컨버터(260), 상기 인버터(270), 상기 한 쌍의 LED(280)의 개수가 변경될 수 있음은 당업자에게 자명하다.
계속해서, 도 4를 참조하면, 상기 복수의 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드(100)가 상기 테스트 빔이 조사되는 공간 내에 배치될 수 있다(S130).
도 2를 참조하여 설명된 것과 같이, 상기 복수의 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드(100)는 상기 테스트 빔 조사 공간 내로 배치될 수 있다. 상기 테스트 빔은 본 출원 명세서의 전제부(boilerplate)에서 기재된 것과 같이, 방사선을 포함하는 것으로, 알파 입자, 중성자, 양성자 중에서 적어도 어느 하나의 방사선 입자를 포함할 수 있다.
계속해서 도 4를 참조하면, 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드(200)로부터 전달받고, 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 상기 통합 제어부(300)가 상기 테스트 카드(200)와 연결될 수 있다(S140).
상기 통합 제어부(300)는, 상기 복수의 피시험 반도체 칩의 테스트 과정을 전체적으로 제어 및 통제하며, 상기 복수의 피시험 반도체 칩의 테스트 결과 값을 수신하는 것은 물론, 상기 복수의 피시험 반도체 칩에 조사된 상기 테스트 빔의 조건 값, 예를 들어, 상기 테스트 빔의 강도, 상기 테스트 빔의 조사 범위, 상기 테스트 빔의 조사 시간 등을 조정할 수 있다.
또는, 상술된 바와 달리, 일 변형 예에 따르면, 도 3을 참조하여 설명된 것과 같이, 상기 테스트 카드(200)는 생략될 수 있고, 이 경우, 상기 통합 제어부(300)가 상기 반도체 칩 테스트용 보드(100)에 필요한 전기적 신호를 직접 상기 반도체 칩 테스트용 보드(100)로 전달하고, 상기 반도체 칩 테스트용 보드(100)에 장착된 피시험 반도체 칩의 오류 여부를 검사할 수 있다.
계속해서 도 4를 참조하면, 상기 복수의 피시험 반도체 칩으로 상기 테스트 빔을 조사하여, 상기 복수의 피시험 반도체 칩의 오류 발생 여부가 검사될 수 있다(S150).
구체적으로, 상기 전력 공급 케이블에 의해 상기 전력 공급 소켓(120)을 통해 공급되는 고전압이 상기 복수의 피시험 반도체 칩으로 각각 인가될 수 있고, 고전압이 상기 복수의 피시험 반도체 칩에 인가된 상태에서 도 6에 도시된 것과 같이, 상기 테스트 빔(10)이 상기 복수의 피시험 반도체 칩으로 조사될 수 있다.
예를 들어, 상기 복수의 피시험 반도체 칩이 상술된 것과 같이 전력 반도체 칩이고 상기 테스트 빔(10)에 의해 래치 업 현상이 발생한 경우, 상기 퓨즈 소켓(150)에 장착된 상기 퓨즈가 오픈되거나, 또는 상기 전력 반도체 칩 내부에 쇼트(short)가 발생될 수 있고, 이 경우, 상기 테스트 카드(200)의 상기 한 쌍의 LED(280)가 선별적으로 점등되어, 상기 복수의 피시험 반도체 칩의 상태가 용이하게 확인될 수 있다.
상술된 본 발명의 실시 예에서 상기 통합 제어부(200)에서 수행되는 동작은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 당업자들에게 이해될 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터, 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 본 발명의 실시 예들의 기능들을 수행하는 수단을 생성하게 된다.
이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 본 발명의 실시 예에 따른 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다.
컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능하다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
본 출원의 실시 예에 따른 반도체 칩 테스트 시스템은, 상기 복수의 피시험 반도체 칩이 장착되고 상기 테스트 빔이 조사되는 공간 내에 배치되는 상기 반도체 칩 테스트용 보드(100), 상기 반도체 칩 테스트용 보드(100)의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 상기 테스트 카드(200), 및 상기 테스트 카드(200)와 연결되어 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드(200)로부터 전달받고 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 상기 통합 제어부(300)를 포함할 수 있다.
이에 따라, 상기 복수의 피시험 반도체 칩(예를 들어, 전력 반도체 칩)의 상기 테스트 빔에 대한 오류 발생 여부가 효율적으로 확인될 수 있고, 상기 복수의 피시험 반도체 칩에 대해서 동시에 검사가 수행되어 검사 속도가 향상되고 검사 비용이 절약될 수 있다.
도 5를 참조하여 설명된 것과 달리, 일 변형 예에 따르면, 상기 복수의 피시험 반도체 칩은, 소켓을 이용하지 않고 직접 상기 반도체 칩 테스트용 보드(100)에 장착될 수 있다. 이하, 도 8을 참조하여, 본 출원의 실시 예의 변형 예에 따른 반도체 칩 테스트용 보드가 설명된다.
도 8은 본 출원의 실시 예의 변형 예에 따른 반도체 칩 테스트용 보드를 설명하기 위한 도면이다.
도 8을 참조하면, 도 5를 참조하여 설명된 상기 반도체 칩 테스트용 보드(100)에서 상기 복수의 칩 장착 소켓(110)이 생략될 수 있고, 상기 복수의 피시험 반도체 칩(115)은, 상기 반도체 칩 테스트용 보드(100)의 복수의 칩 장착 영역에 각각 직접 실장될 수 있다. 상기 복수의 피시험 반도체 칩(115)은 다양한 표면 실장 기술(surface mounter technology) 기술을 이용하여, 상기 반도체 칩 테스트용 보드(100)에 직접 실장될 수 있다.
즉, 피시험 반도체 칩의 종류에 따라서, 소켓을 이용하여, 상기 반도체 칩 테스트용 보드(100)에 장착이 용이하지 않은 경우, 상술된 바와 같이, 상기 복수의 피시험 반도체 칩(115)이 상기 반도체 칩 테스트용 보드(100)에 직접 실장될 수 있다.
또한, 일 변형 예에 따르면, 도 5를 참조하여 설명된 것과 같이 상기 복수의 피시험 반도체 칩이 상기 복수의 칩 장착 소켓(110)에 장착된 이후, 상기 복수의 피시험 반도체 칩은, 외측 또는 내측으로 벤딩(bending)될 수 있다. 이하, 도 9 및 도 10을 참조하여, 본 출원의 일 변형 예에 따른 복수의 피시험 반도체 칩의 장착 방법이 설명된다.
도 9 및 도 10은 본 출원의 실시 예의 일 변형 예에 따라 반도체 칩 테스트용 보드에 장착된 피시험 반도체 칩의 형태를 설명하기 위한 도면이다. 도 9의 (b) 및 도 10의 (b)는 각각 도 9의 (a)의 A 영역 및 도 10의 (a)의 A 영역에서, 피시험 반도체 칩의 벤딩 상태를 설명하기 위한 것이다.
도 9 및 도 10을 참조하면, 도 5를 참조하여 설명된 상기 반도체 칩 테스트용 보드(100)에서 상기 복수의 칩 장착 소켓(110)에, 상기 복수의 피시험 반도체 칩(115)이 장착된 이후, 도 9의 (a)에 도시된 것과 같이, 상기 복수의 피시험 반도체 칩(115)은 상기 가이드 라인(105) 및 상기 테스트 빔의 외측으로 벤딩(bending)되거나, 또는, 도 10의 (a)에 도시된 것과 같이, 상기 복수의 피시험 반도체 칩(115)은 상기 가이드 라인(105) 및 상기 테스트 빔의 내측으로 벤딩(bending)될 수 있다.
구체적으로, 도 9의 (b) 및 도 10의 (b)에 도시된 것과 같이, 상기 피시험 반도체 칩(115)은, 리드 와이어(112)를 통해 상기 칩 장착 소켓(110)과 연결된 상태에서, 상기 리드 와이어(112)가 벤딩되어, 상기 가이드 라인(105) 및 상기 테스트 빔의 외측 또는 내측에 제공될 수 있다.
또한, 상기 복수의 칩 장착 소켓(110)에 장착된 상기 복수의 피시험 반도체 칩(115) 중의 일부는 상기 가이드 라인(105) 및 상기 테스트 빔의 내측으로 벤딩(bending)되고, 일부는 상기 가이드 라인(105) 및 상기 테스트 빔의 외측으로 벤딩(bending)될 수 있다.
다시 말하면, 상기 반도체 칩 테스트용 보드(100)에 상기 복수의 피시험 반도체 칩(115)이 장착된 이후, 다양하게 모양이 변화될 수 있다.
상기 테스트 빔이 상기 가이드 라인(105)을 조준하여 조사되는 경우, 상기 테스트 빔의 플럭스가 위치 별로 상이할 수 있다. 예를 들어, 상기 가이드 라인(105)으로 둘러싸인 상기 테스트 빔 조사 영역의 중심부는 상대적으로 높은 플럭스를 갖고, 상기 테스트 빔 조사 영역의 가장자리는 상대적으로 낮은 플럭스를 가질 수 있다. 상술된 바와 같이, 본 출원의 실시 예에 따르면, 상기 복수의 피시험 반도체 칩(115)의 적어도 일부가 내측 또는 외측으로 벤딩되어 제공됨에 따라서, 상기 테스트 빔의 균일도 및 플럭스에 따른 오류 여부가 용이하게 간소한 방법으로 확인할 수 있다.
또한, 일 변형 예에 따르면, 상술된 실시 예들 및 변형 예들과 달리, 상기 테스트 빔(10)의 모양은 원형이 아닌 다양한 모양을 가질 수 있다. 이하, 도 11을 참조하여, 본 출원의 일 변형 예에 따른 테스트 빔의 모양이 설명된다.
도 11은 본 출원의 실시 예의 일 변형 예에 따른 테스트 빔의 모양을 설명하기 위한 도면이다.
도 11을 참조하면, 도 5, 도6, 도 8, 도 9, 및 도 10을 참조하여 설명된 것과 달리, 상기 테스트 빔(10)은 사각형 모양일 수 있다. 또한, 상기 테스트 빔(10)의 모양에 따라서, 상기 가이드 라인(105) 또한 사각형일 수 있고, 상기 복수의 칩 장착 소켓(110)이 사각형 모양인 상기 가이드 라인(105)을 따라서 배치될 수 있다.
도 11에서, 상기 테스트 빔(10)의 모양이 사각형인 것으로 도시되었으나, 이에 한정되지 않고, 상기 테스트 빔(10)의 모양이 타원형, 삼각형, 오각형 등 다양한 형태로 변경될 수 있음은 당업자에게 자명하며, 상기 테스트 빔(10)의 모양에 따라서 상기 가이드 라인(105)의 모양 및 상기 복수의 칩 장착 소켓(110)의 배치가 변경될 수 있음은 당업자에게 자명하다.
또한, 상기 테스트 빔(10)의 크기 및 플럭스 역시 다양하게 조정될 수 있음은 당업자에게 자명하다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
10: 테스트 빔
100: 반도체 칩 테스트용 보드
110: 칩 장착 소켓
120: 전력 공급 소켓
130: 연결 소켓
140: 베이스 저항체
150: 퓨즈 소켓
200: 테스트 카드
210: 연결 소켓
220: 제1 저항체
230: 제2 저항체
240: 레귤레이터
250: 커플러
260: 컨버터
270: 인버터
280: 한 쌍의 LED
290: 커넥터
300: 통합 제어부

Claims (8)

  1. 복수의 피시험 반도체 칩이 각각 장착되는 복수의 칩 장착 영역;
    상기 복수의 칩 장착 영역에 장착된 상기 복수의 피시험 반도체 칩으로 전력을 공급하는 전력 공급 케이블이 연결되는 전력 공급 소켓;
    상기 전력 공급 소켓 및 상기 칩 장착 영역 사이에 병렬 연결된 베이스 저항체 및 퓨즈(fuse)가 장착되는 퓨즈 소켓; 및
    상기 복수의 칩 장착 영역에 장착된 상기 복수의 피시험 반도체칩의 상태를 감지하는 테스트 카드와 연결되는 연결 소켓을 포함하되,
    상기 복수의 칩 장착 영역은, 가이드 라인의 가장자리를 따라서 배치되고,
    상기 복수의 칩 장착 영역에 장착된 상기 복수의 피시험 반도체 칩 각각은, 상기 가이드 라인의 중심으로부터 동일한 위치에 배치된 것을 포함하는 반도체 칩 테스트용 보드.
  2. 제1 항에 있어서,
    상기 복수의 피시험 반도체 칩에 테스트 빔이 조사되고,
    상기 테스트 카드는, 상기 복수의 피시험 반도체 칩에 조사된 상기 테스트 빔에 의해, 상기 복수의 피시험 반도체 칩에 발생된 오류를 감지하는 것을 포함하는 반도체 칩 테스트용 보드.
  3. 제2 항에 있어서,
    상기 전력 공급 케이블은 상기 전력 공급 소켓을 통해, 상기 복수의 피시험 반도체 칩으로, 각각 기준전압 이상의 전압을 인가하고,
    상기 테스트 빔에 의해 상기 복수의 피시험 반도체 칩에서 오류가 발생하여 과전류가 흐르는 경우 상기 퓨즈는 오픈되는 것을 포함하는 반도체 칩 테스트용 보드.
  4. 제1 항에 있어서,
    상기 베이스 저항체, 상기 퓨즈 소켓, 및 상기 연결 소켓은, 상기 복수의 칩 장착 영역의 개수와 동일한 개수로 제공되는 것을 포함하는 반도체 칩 테스트용 보드.
  5. 복수의 피시험 반도체 칩이 장착되고, 테스트 빔이 조사되는 공간 내에 배치되는 반도체 칩 테스트용 보드;
    상기 반도체 칩 테스트용 보드의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 테스트 카드; 및
    상기 테스트 카드와 연결되어, 상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드로부터 전달받고, 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 통합 제어부를 포함하되,
    상기 복수의 피시험 반도체 칩은, 상기 반도체 칩 테스트용 보드로 조사되는 상기 테스트 빔의 가장자리를 따라서 배치되는 반도체 칩 테스트 시스템.
  6. 제5 항에 있어서,
    상기 복수의 피시험 반도체 칩의 적어도 일부는, 상기 테스트 빔의 내측 또는 외측으로 벤딩된 것을 포함하는 반도체 칩 테스트 시스템.
  7. 제5 항에 있어서,
    상기 복수의 피시험 반도체 칩은 전력 반도체 칩인 것을 포함하는 반도체 칩 테스트 시스템.
  8. 복수의 피시험 반도체 칩을 반도체 칩 테스트용 보드에 장착하는 단계;
    상기 반도체 칩 테스트용 보드의 상기 복수의 피시험 반도체 칩의 상태를 감지하는 테스트 카드를 상기 반도체 칩 테스트용 보드와 연결하는 단계;
    상기 복수의 피시험 반도체 칩이 장착된 상기 반도체 칩 테스트용 보드를 테스트 빔이 조사되는 공간 내에 배치하는 단계;
    상기 복수의 피시험 반도체 칩의 상태를 상기 테스트 카드로부터 전달받고, 상기 복수의 피시험 반도체 칩으로 조사되는 상기 테스트 빔의 조건 값을 설정하고 제어하는 통합 제어부를 상기 테스트 카드와 연결하는 단계; 및
    상기 복수의 피시험 반도체 칩으로 상기 테스트 빔을 조사하여, 상기 복수의 피시험 반도체 칩의 오류 발생 여부를 검사하는 단계를 포함하되,
    상기 복수의 피시험 반도체 칩의 적어도 일부는, 상기 테스트 빔의 내측 또는 외측으로 벤딩된 것을 포함하는 반도체 칩 테스트 방법.

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060002161A1 (en) * 2004-06-30 2006-01-05 Dangelo Daniel J Temperature and voltage controlled integrated circuit processes
JP2006319022A (ja) * 2005-05-11 2006-11-24 Renesas Technology Corp 半導体装置の検査方法及び検査装置
JP2015141985A (ja) 2014-01-28 2015-08-03 株式会社東芝 検査装置、及び検査方法
KR101693001B1 (ko) 2016-04-22 2017-01-05 주식회사 티에프이 반도체 패키지 테스트 보드 및 그를 구비하는 반도체 패키지 테스트용 보드 어셈블리
KR101798440B1 (ko) 2011-03-08 2017-11-16 삼성전자주식회사 반도체 장치의 검사 장치 및 반도체 장치의 검사 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6077298A (ja) * 1983-10-05 1985-05-01 日本信号株式会社 交通信号機の異常表示装置
JPH02194541A (ja) * 1989-01-23 1990-08-01 Matsushita Electric Ind Co Ltd 光プローバ
US5696451A (en) * 1992-03-10 1997-12-09 Hewlett-Packard Co. Identification of pin-open faults by capacitive coupling
JPH0955411A (ja) * 1995-08-17 1997-02-25 Fujitsu Ltd 半導体ウェハの試験方法および半導体ウェハ
KR20010028918A (ko) * 1999-09-28 2001-04-06 윤종용 반도체 패키지 테스트 보드

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060002161A1 (en) * 2004-06-30 2006-01-05 Dangelo Daniel J Temperature and voltage controlled integrated circuit processes
JP2006319022A (ja) * 2005-05-11 2006-11-24 Renesas Technology Corp 半導体装置の検査方法及び検査装置
KR101798440B1 (ko) 2011-03-08 2017-11-16 삼성전자주식회사 반도체 장치의 검사 장치 및 반도체 장치의 검사 방법
JP2015141985A (ja) 2014-01-28 2015-08-03 株式会社東芝 検査装置、及び検査方法
KR101693001B1 (ko) 2016-04-22 2017-01-05 주식회사 티에프이 반도체 패키지 테스트 보드 및 그를 구비하는 반도체 패키지 테스트용 보드 어셈블리

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