KR20120102040A - 개선된 주입효율을 갖는 ｌｅｄ - Google Patents

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Abstract

발광 디바이스 및 그 제조 방법이 개시된다. 발광 디바이스는 p형 반도체층과 n형 반도체층 사이에 개재된 활성층을 포함한다. 활성층은 그 내부에서 p형 반도체층으로부터의 홀들이 n형 반도체층으로부터의 전자들과 결합할 때 광을 방출한다. 활성층은 다수의 서브층들을 포함하고, 복수의 서브층들의 측부 표면이 p형 반도체 재료와 접촉하는 복수의 피트들을 구비하여, 다른 서브층을 통과하지 않고 노출된 측부 표면을 통해 그 서브층들로 p형 반도체 재료로부터의 홀들이 주입된다. 피트들은 n형 반도체층의 변위들을 사용하고, 부분적으로 제조된 디바이스를 제거하지 않으면서 반도체층들을 성막하는데 사용된 동일한 챔버 내의 분위기로 식각함으로써 형성될 수 있다.

Description

개선된 주입효율을 갖는 ＬＥＤ{LED WITH IMPROVED INJECTION EFFICIENCY}
발광 다이오드 (LED) 는 전기 에너지를 광으로 변환하는 고체 상태 디바이스들의 중요한 부류이다. 이러한 디바이스들의 개선은 종래의 백열 광원과 형광 광원을 대체하기 위해 설계되는 조명 기구들에서의 사용을 야기하고 있다. LED는 현저하게 긴 수명을 가지며, 일부 경우에 있어서는, 전기 에너지를 광으로 변환하는데 상당히 높은 효율을 갖는다.
LED의 비용 및 변환 효율은, 이러한 새로운 기술이 종래의 광원을 대체하게 되고, 고 전력 애플리케이션들에 사용되는 레이트를 결정하는데 있어서 매우 중요한 인자들이다. 많은 고 전력 애플리케이션들은, 각각의 LED 가 수 와트 (W) 로 제한되기 때문에, 필요한 전력 레벨들을 달성하기 위해 복수의 LED를 필요로 한다. 또한, LED는 비교적 좁은 스펙트럼 대역에서 광을 생성한다. 따라서, 특정 컬러의 광원을 필요로 하는 애플리케이션에 있어서, 상이한 광학 대역들에서의 스펙트럼 방출을 갖는 다수의 LED들로부터의 광은 결합되며, 또는 LED로부터의 광의 일부는 인 (phosphor) 을 사용하여 상이한 컬러의 광으로 변환된다. 이로써, LED에 기초한 많은 광원들의 비용이 개별 LED의 비용의 다수 배이다. 이러한 광원들의 비용을 감소시키기 위해, LED 당 생성되는 광량이 각 LED의 비용을 실질적으로 증가시키지 않고 개별 LED들의 변환 효율을 실질적으로 낮추지 않으면서 증가되어야 한다.
개별 LED들의 변환 효율은 고 전력 LED 광원의 비용을 어드레싱하는데 있어서 매우 중요한 인자이다. LED의 변환 효율은 LED에 의해 방출되는 단위 광당 소비 전력이 되도록 정의된다. LED에서 광으로 변환되지 않는 전력은 LED의 온도를 상승시키는 열로 변환된다. 열 방산은 LED가 동작하는 전력 레벨에 제한을 둔다. 또한, LED는 열 방산을 제공하는 구조물들 상에 장착되어야 하며, 이는 결국 광원의 비용을 더욱 증가시킨다. 이에 따라, LED의 변환 효율이 증가될 수 있다면, 단일 LED에 의해 제공될 수 있는 최대 광량이 또한 증가될 수 있고, 이로써 주어진 광원에 대해 필요한 LED의 개수가 감소될 수 있다. 게다가, LED의 동작 비용이 변환 효율에 또한 반비례한다. 따라서, LED의 변환 효율을 개선하도록 지향되는 다량의 작업이 존재하고 있다.
이러한 논의를 위하여, LED는 p 도핑된 층과 n 도핑된 층 사이에 활성층이 개재되는, 3개의 층들을 갖는 것으로 시인될 수 있다. 이 층들은 일반적으로 사파이어와 같은 기판 상에 성막된다. 이 층들의 각각은 일반적으로 다수의 서브층들을 포함하는 것을 주시해야 한다. LED의 전체 변환 효율은 활성층에서 전기가 광으로 변환되는 효율에 의존한다. 광은 p 도핑된 층으로부터의 홀들이 n 도핑된 층으로부터의 전자들과 활성층 내에서 결합할 때 생성된다.
단위 면적당 많은 홀들 및 전자들이 활성층으로 주입되기 때문에, 특정 크기의 LED에 의해 생성되는 광량은, 대체로 디바이스를 통과하는 전류를 증가시킴으로써 증가될 수 있다. 그러나, 높은 전류 밀도들에서, 홀들이 전자들과 결합하여 광을 생성하는 효율은 감소한다. 즉, 일부 홀들은 광 증가를 야기하지 않고 결합한다. 이에 따라, 디바이스를 통해 전류가 증가됨에 따라, 효율은 감소하고 높은 동작 온도와 연관된 문제들이 증가한다.
본 발명은 발광 디바이스 및 그 제조 방법을 포함한다. 발광 디바이스는 p형 반도체층과 n형 반도체층 사이에 개재된 활성층을 포함한다. 활성층은 그 내부에서 p형 반도체층으로부터의 홀들이 n형 반도체층으로부터의 전자들과 결합할 때 광을 방출한다. 활성층은 다수의 서브층들을 포함하고 복수의 피트들을 구비하며, 이 피트들에서 복수의 서브층들의 측부 표면들이 p형 반도체 재료와 접촉하여, 다른 서브층을 통과하지 않으면서 p형 반도체 재료로부터의 홀들이 노출된 측부 표면들을 통해 복수의 서브층들로 주입된다.
본 발명의 일 양태에 있어서, 각각의 서브층은 다른 서브층들의 실질적으로 평면인 표면과 접촉하는 실질적으로 평면인 표면 및 복수의 측부 표면들을 포함하며, 각각의 측부 표면은 피트들 중 하나의 피트의 벽에 의해 경계가 지워진다. 각각의 서브층은 실질적으로 평면인 표면을 통해 그 서브층에 진입하는 제 1 홀 전류 및 서브층의 측면 표면들을 통해 그 서브층에 진입하는 제 2 홀 전류에 의해 특징화되며, 제 2 홀 전류는 서브층들 중 적어도 하나의 서브층에 대한 제 1 홀 전류의 10% 보다 크다.
본 발명의 다른 양태에 있어서, 제 1 반도체층 및 제 2 반도체층은 GaN 계 재료들을 포함하고, 피트들은 n형 반도체층의 변위들에 위치된다.
본 발명에 따른 발광 디바이스는, 기판 상에 에피택셜 n형 반도체층을 성장시키키고, 활성층에 피트들을 형성하게 하는 성장 조건들 하에서 n형 반도체층 상에 복수의 서브층들을 포함하는 활성층을 성장시킴으로써 제조될 수 있으며, 복수의 서브층들은 피트들에 의해 경계가 지워지는 측벽들을 구비한다. 피트들 내의 활성층의 일부가 식각되어 피트들 내의 서브층들의 측벽을 노출시킨다. p형 반도체층이 피트들 내로 연장하고 서브층들의 측벽들과 접촉하도록 활성층 위에 p형 반도체층이 에피택셜로 성장된다.
본 발명의 일 양태에 있어서, 복수의 서브층들이 성장된 후 피트들의 측벽들이 식각되어 서브층들의 측벽들을 노출시킨다. 본 발명의 다른 양태에 있어서, 피트들의 측벽들은 각각의 서브층이 성장된 후 식각되어 프로세싱의 그 지점에서 성막된 서브층들의 측벽들을 노출시킨다.
본 발명의 다른 양태에 있어서, 활성층을 식각하여 측벽들을 노출시키는 것은, 피트들 내에 노출된 활성층의 패시트들을 피트들 내에 노출되지 않는 활성층의 패시트들보다 더 빨리 식각하는 분위기로, 발광 디바이스가 제조되는 에피택셜 성장 챔버 내의 가스 조성을 변화시키는 것을 포함한다. GaN 계 디바이스들의 경우, NH3 및/또는 H2를 포함하는 분위기가 에피택셜 성장 챔버로부터 부분적으로 제조된 디바이스를 제거하지 않고 식각을 수행하기 위해 상승된 온도에서 사용될 수 있다.
도 1은 종래의 LED의 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 LED (30) 의 부분 단면도이다.
도 3은 사파이어 기판 상에 형성되는 일반적인 GaN LED의 n 클래딩층을 통한 GaN 층들의 부분 단면도이다.
도 4는 GaN 층의 성장 동안 GaN 층 내의 피트의 확대 단면도이다.
도 5는 n 클래딩층의 상부 표면 상에 소형 피트를 갖는 변위 위에 성장된 피트의 근방에서의 LED의 부분 단면도이다.
도 6은 서브층들의 측벽들이 식각된 후의 도 5와 동일한 단면도이다.
도 7의 (a) 내지 (d) 는 각각의 서브층이 성장된 후 식각을 사용하는 활성층 성장 방법의 일 실시형태를 도시한다.
본 발명이 그 이점들을 제공하는 방식은 종래 기술의 LED의 단면도인 도 1을 참조하여 보다 쉽게 이해될 수 있다. LED (20) 는 에피택셜 성장 챔버 내에서 기판 상에 다수의 층들을 성막함으로써 기판 (21) 상에 제조된다. 일반적으로, 기판의 격자 상수와 LED 층들을 구성하는 재료 시스템의 격자 상수 사이의 차이들을 보상하기 위해 버퍼층 (22) 이 먼저 성막된다. GaN 계 LED들에 대하여, 기판은 일반적으로 사파이어이다. 버퍼층 (22) 이 성막된 후, n형 층 (23) 이 성막되고, 그 다음 활성층 (24) 및 p형 층 (25) 이 성막된다. 일반적으로, p형 층은 GaN LED들에서 전류 확산층 (26) 에 의해 커버되어, 높은 비저항을 갖는 p형 층을 통한 전류 분산을 개선한다. 콘택들 (27 및 28) 사이에 전압을 인가함으로써 디바이스에 전력이 공급된다.
일반적으로, 활성층은 다수의 서브층들로 구성된다. 각 서브층은 일반적으로 배리어층과 양자 우물층을 포함한다. 홀들 및 전자들은 양자 우물층 내에서 결합하여 광을 생성한다. 또한, 홀들은 광을 생성하지 않는 방식으로 양자 우물층 내에서 손실될 수 있다. 이러한 비생성 재결합 이벤트들은 디바이스의 전체 효율을 감소시킨다. 광을 생성하지 않는 이벤트들에 의해 손실되는 일부 홀들은 양자 우물층 내의 홀들의 밀도에 의존하며, 보다 높은 밀도는 비생성 이벤트들의 큰 부분을 유도한다. 활성층의 특정 서브층 내에서 재결합하지 않는 홀들은 프로세스들이 반복되는 다음 최하부 층으로 진입한다. 낮은 전류 밀도들로, 마침내 대부분의 홀들이 광 생성 이벤트들에서 재결합한다. 높은 전류 밀도들로, 대부분의 홀들은 비생성 프로세스에서 제 1 양자 우물층에서 재결합하므로 활성층의 하부 서브층들의 광 생성 프로세스들에서 재결합에 유효한 바로 몇몇 홀들이 존재한다.
본 발명은 종래 기술 시스템에서의 문제들이 최상부 서브층을 통해 활성층들의 서브층으로 모든 홀들을 주입하려는 시도로부터 발생한다는 관찰에 기초한다. 본 발명은 홀들이 상부 서브층을 통과하는 것을 요구하지 않으면서 활성층의 하부 서부층들에 홀들이 주입되게 하는 층상 구조를 제공함으로써 상기 문제를 극복한다. 이러한 접근은 활성층에서 광생성 재결합 이벤트들에 유효한 홀들의 총 개수를 유지하면서 모든 서브층들에서 홀들의 밀도를 낮춘다.
이제, 도 2를 참조하는데, 도 2는 본 발명의 일 실시형태에 따른 LED (30) 의 부분 단면도이다. LED (30) 는 기판 (31) 상에 다수의 층들을 에피택셜로 성장시킴으로서 기판 (31) 상에 제조된다. 층들은 버퍼층 (32), n형 클래딩층 (33), 활성층 (34) 및 p형 클래딩층 (35) 을 포함한다. 전류 확산층 (36) 은 p 클래딩층 상에 성막된다. 활성층 (34) 은 상술한 바와 같이 다수의 서브층들 (34a-34e) 를 포함한다. 다음의 논의를 간략화하기 위해, 서브층 (34a) 은 최상부 서브층으로서 지칭될 것이지만, 이것은 단지 편리한 표시일 뿐이고 어쓰 (earth) 에 관한 임의의 특정 배향을 내포하지 않는다. 또한, 활성층 (34) 은 활성층의 서브층들을 통해 연장하는 다수의 "피트들" (37) 을 포함한다. 도면을 간략화하기 위해, 단지 하나의 이러한 피트만이 도면에 도시되어 있지만, 하기에 상세하게 설명되는 바와 같이, 활성층 (34) 에는 이러한 피트들이 많이 존재한다. 클래딩층 (35) 은 이 피트들 내부로 연장하며, 이에 따라 클래딩층 (35) 으로부터의 홀들은 피트들의 측벽들을 통해서 뿐만 아니라 서브층 (34a) 의 상부 표면을 통해서 활성층 (34) 의 서브층들에 액세스할 수 있다.
층 (34b) 을 고려한다. 종래 기술의 디바이스에서는, 층 (34b) 과 유사한 층에 진입한 홀들만이 층 (34a) 에 진입하고 층 (34a) 에서 결합하지 않는 홀들이다. LED (30) 에서, 층 (34b) 에 진입한 홀들은 층 (34a) 을 통과한 홀들이고, 피트들 내에 노출된 층 (34b) 의 측벽들을 통해 층 (34b) 에 진입한 홀들이다. LED (30) 는 일정 전류 소스로부터 전력을 공급받기 때문에, 시간당 주입되는 홀들의 총 개수는 종래 기술의 디바이스에 주입되는 홀들의 개수와 실질적으로 동일하다. 이에 따라, 상부 표면을 통해 층 (34a) 에 진입하는 홀들의 개수는 서브층들의 측벽들을 통해 여러 서브층들에 진입하는 홀들의 개수에 의해 감소된다. 피트들의 밀도가 충분히 높다면, 서브층 (34a) 내의 홀들의 밀도는 실질적으로 감소되고, 종래 기술의 구성에서 사용된 것과 같은 LED를 통해 동일한 홀 전류를 유지하면서 하부에 놓인 서브층들에서의 홀들의 밀도가 실질적으로 증가된다. 그 결과, LED (30) 의 전체 효율은 비생성 홀 재결합 이벤트들을 유도하는 전류 밀도들에서 종래 기술의 디바이스들에 비해 실질적으로 증가된다.
본 발명의 일 양태에 있어서, 활성층 내의 피트들은, LED가 구성되는 재료들과 하부에 놓인 기판 사이의 격자 상수 차이로부터 발생하는 변위에 의해 형성된다. 예를 들어, 사파이어 기판들 상에 제조되는 GaN계 LED들은, GaN계 재료들과 사파이어 기판 사이의 격자 상수 차이로부터 야기되는 변위들을 수직으로 전파하는 것을 포함한다. 이제, 도 3을 참조하는데, 도 3은 사파이어 기판 상에 형성된 일반적인 GaN LED의 n 클래딩층을 통한 GaN 층들의 부분 단면도이다. GaN 층들은, 격자 상수가 GaN 층들과 상이한 사파이어 기판 (41) 상에 성막된다. 격자 상수의 차이는 층들이 성막될 때 다양한 층들을 통해 전파하는 변위들을 유발한다. 예시적인 변위가 51로 표시된다. 이러한 변위의 밀도는 사파이어 기판 상에 성막된 GaN LED 에서 일반적으로 107 내지 1010/㎠ 이다. n 클래딩층 (43) 으로 전파하는 변위들의 개수는 버퍼층 (42) 의 특성 및 버퍼층 (42) 과 n 클래딩층 (43) 이 성막되는 성장 조건들에 의존한다. 변위들은 재료의 최상부층의 표면 상에 피트 (52) 와 같은 소형 피트들을 유발한다. 이 피트들의 크기는 층들의 에피택셜 성장 동안 GaN 재료가 성막되는 성장 조건에 의존한다.
이제, 도 4를 참조하는데, 도 4는 층의 성장 동안 GaN 층 (62) 내의 피트 (61) 의 확대 단면도이다. 성장 페이즈 동안, 화살표들 (64 및 66) 로 나타낸 바와 같이 층 (62) 의 결정 패시트들에 재료가 첨가된다. 63으로 나타낸 결정 패시트는 일반적으로 GaN 결정의 c-패시트이다. 변위들에서, 패시트 (63) 이외에 패시트들 (65) 과 같은 부가 패시트들이 노출된다. 상이한 패시트들 상에서의 성장 레이트는 성장 조건들에 의해 조절될 수 있다. 상이한 패시트들 상에서의 성장 레이트가 성장 조건들에 의해 조절될 수 있어서, 피트 내에 노출된 패시트들 (65) 의 성장 레이트가 패시트 (63) 의 성장 레이트보다 크거나 작다. 패시트 (65) 의 성장 레이트가 패시트 (63) 의 성장 레이트보다 작다면, 피트의 크기는 재료가 성막됨에 따라 증가할 것이다.
이제, 도 5를 참조하는데, 도 5는 n 클래딩층 (73) 의 상부 표면 상에 소형 피트 (71) 를 갖는 변위 (76) 위에 성장된 피트 (77) 의 근방에서의 LED의 부분 단면도이다. 성장 조건들은 결정 패시트 (74) 상에서의 성장 레이트가 결정 패시트 (75) 상의 성장 레이트보다 실질적으로 작도록 선택된다. 이것은 성막되는 재료들의 표면 이동도를 억제하는 성장 조건들을 선택함으로써 달성될 수 있어서, 재료들이 성막될 때 표면을 평활하게 하는 이 재료들의 본래의 성향이 억제된다. 예를 들어, InGaN/GaN 활성 영역에 있어서, GaN 배리어층들은, 패시트 (74) 상에서 패시트의 성장 레이트를 최소화하는 Ⅴ/Ⅲ 의 조합비, 성장 레이트 및 성장 온도를 사용하여 성장될 수 있다. 이 3개의 파라미터들의 각각은 성장 표면 상의 원자들의 표면 이동도에 강한 영향을 미치며, 이에 따라 층이 성장될 때, 피트 크기를 증가시키도록 조정될 수 있다. 활성층 (72) 의 다양한 서브층들이 성장됨에 따라 피트들의 크기가 증가한다. 그 결과, 피트 내의 서브층들의 두께가 피트 외측의 영역들 내의 서브층들의 두께보다 실질적으로 더 얇다.
본 발명의 일 양태에 있어서, 활성층의 모든 서브층들이 성장된 다음, 패시트 (75) 상의 재료보다 패시트 (74) 상의 재료를 더 빠르게 어택하는 에천트를 사용하여 활성층을 선택적으로 식각함으로써 패시트 (74) 상의 재료가 제거된다. 이것은 도 6에 나타낸 바와 같이 노출된 서브층들의 측벽들을 남기는데, 도 6은 서브층들의 측벽들이 식각된 후의 도 5와 동일한 단면도이다.
예를 들어, 식각 동작은 서브층들의 성장이 완료된 후, 성장 챔버로 H2를 도입함으로써 동일한 성장 챔버 내에서 달성될 수 있다. 성장 조건들은 NH3 및 H2를 함유하는 분위기를 사용하여 850℃ 이상의 성장 온도를 사용함으로써 원하는 패시트들의 식각을 강화시키도록 설정될 수 있다. 임의의 Ⅲ 족 재료들의 부재 시, 이 분위기는 c-평면 재료보다 훨씬 높은 레이트로 패시트들을 식각할 것이다. 시간이 경과함에 따라, 피트들은 패시트들과 c-평면 재료 사이의 식각 레이트의 차이로 인해 개방될 것이며, 이에 따라 서브층들의 측벽들을 노출시킨다.
또한, 이 재료는 c-평면 페이스에 대해 결정 패시트를 우선적으로 식각하는 용액을 사용하여 화학적으로 식각될 수 있다. 화학적 식각을 위해, 용융된 KOH가 사용되어 패시트들을 식각할 수 있다. 또한, 뜨거운 H2S04:H3P04 용액이 250℃ 보다 높은 온도에서 재료를 식각하기 위해 사용될 수 있다. 이 방법은 성장 챔버로부터 웨이퍼를 제거하는 것을 필요로 하므로 바람직하지 않다.
상기 예들에 있어서, 활성층의 모든 서브층들이 성장된 후 피트들의 측벽들이 인시튜 또는 에피택셜 성장 챔버로부터 웨이퍼를 제거하고 화학적 식각을 사용함으로써 선택적으로 식각된다. 그러나, 피트들 내의 측벽들이 각 서브층의 각각의 성막의 종료시 선택적으로 식각되는 방법들이 또한 사용될 수 있다. 이러한 방법들에 있어서, 상술한 가스성 식각은 각 서브층의 성장 후 인시튜로 사용된다.
이제, 도 7의 (a) 내지 (d) 를 참조하는데, 도 7의 (a) 내지 (d)는 각 서브층이 성장된 후 식각을 사용하는 활성층의 성장 방법의 일 실시형태를 도시한다. 도 7의 (a)를 참조하면, 활성층의 제 1 서브층 (84) 이 n형 클래딩층 (83) 상에 성막되며, n형 클래딩층 (83) 은 변위 (80) 의 결과인 피트 (81) 을 갖는다. 서브층 (84) 은 패시트 (85) 의 성장 레이트가 패시트 (86) 의 성장 레이트보다 훨씬 더 빠른 조건들 하에서 성막된다. 서브층 (85) 이 성장된 후, 성장 챔버의 분위기는 시간의 짧은 주기 동안 상술한 식각 분위기로 전환된다. 예를 들어, 식각 분위기는 NH3 및 H2 를 함유하는 분위기를 사용하여 850℃ 보다 높은 온도에서 1분 동안 휴지 단계로서 설정될 수 있다. 그 결과, 패시트 (86) 상의 서브층의 측벽 (87) 이 우선적으로 에치백되어, 도 7의 (b) 에 나타낸 바와 같이 피트 (81) 와 같은 피트들의 측벽을 노출시킨다.
그 후, 챔버는 에피택셜 성장 모드로 다시 전환되고 제 2 활성층인 서브층 (88) 이 도 7의 (c) 에 나타낸 바와 같이 서브층 (84) 을 성장하기 위해 사용되었던 동일한 성장 조건 하에서 성장된다. 서브층 (88) 의 측벽은 피트 (81) 내부로 연장하고 피트 내의 서브층 (84) 의 노출된 측벽을 커버한다. 그 후, 챔버 분위기는 다시 식각 분위기로 전환되고, 층 (88) 의 측벽 (89) 은 에치백되어 도 7의 (d) 에 나타낸 바와 같이 피트 내에 노출된 서브층들 (84 및 88) 의 양 측벽들을 남긴다. 이 프로세스는 활성층의 모든 서브층들이 성막될 때까지 반복된다. 그 후, p 클래딩층이 활성층의 서브층들의 노출된 측벽들과 직접 접촉하도록 p 클래딩층들 및 다른 층들이 성막된다.
결과의 구조는 인시튜 스택 식각 절차를 사용하여 획득된 것과 실질적으로 동일하지만, 개별 서브층 성막들에서의 식각을 제어하는 것이 제어하기에 더 쉽다. 예를 들어, 전체 스택이 일단 식각된다면, 마지막 서브층은 피트들 사이의 평면 영역들에서 두께가 현저하게 감소하게 된다. 이에 따라, 마지막 서브층 두께는 재료의 손실을 보상하기 위해 두꺼워야 한다. 이로써, 마지막 서브층은 다른 서브층들과 상이하다. 서브층들이 한번에 식각된다면, 모든 서브층들은 동일하게 된다.
본 발명은 활성 영역의 서브층들의 측벽들을 통해 활성층으로 홀들의 상당한 부분을 주입함으로써 그 이점들을 제공한다. 측벽들을 통해 활성 영역으로 주입되는 일부 홀 전류는 활성층으로 도입되는 피트들의 밀도에 의존한다. 피트들의 밀도가 매우 작다면, 홀 전류의 대부분이 활성층의 최상부 서브층의 상부 표면을 통해 활성층에 진입하게 된다. 이에 따라, 피트들의 밀도가 피트들 내에 노출되는 서브층들의 측벽들을 통해 홀 전류의 상당한 부분이 진입하는 것을 보장하기에 충분해야 한다.
그러나, 유리하게 사용될 수 있는 피트들의 밀도에 대해 상한이 존재한다. 피트들 내에서 활성층의 상당한 부분이 제거되기 때문에, 광은 피트들 내에서 최대한 감소된 강도로 생성된다는 것을 유념해야 한다.
따라서, 피트들의 밀도는 본 발명의 측벽 주입 스킴 없이 획득된 상기 광출력을 유지하면서 활성층 서브층들의 측벽들로 홀 전류의 적어도 10% 가 주입되게 하는 레벨로 조절되는 것이 바람직하다. 실제로, 107 내지 1010 피트들/㎠ 의 범위의 피트 밀도가 충분하다.
LED 층들에서 변위들을 사용하는 LED들 내의 피트들의 밀도는, 층들이 성막되는 기판을 선택함으로써 그리고 n형 층들 및 임의의 버퍼층들의 성막 동안 층들이 성막되는 성장 조건들을 변화시킴으로써 제어될 수 있다. 변위들의 밀도는, n형 층들의 격자 상수와의 큰 부정합 격자 상수를 갖는 기판을 선택함으로써 그리고/또는 n 클래딩층을 성막하기 전에 기판 상에 성막되는 버퍼층들의 성장 조건들을 조절함으로써 증가될 수 있다. 상술한 사파이어 기판 이외에, SiC 기판, AlN 기판 및 실리콘 기판이 부정합의 상이한 정도를 제공하기 위해 사용될 수 있다.
상기 주시된 바와 같이, 하나 이상의 버퍼층들의 재료는 일반적으로 n 클래딩층으로 전파하는 변위들의 개수를 감소시키는 조건들 하에서 기판 상에 성막된다. 버퍼층 및 버퍼층 상에 성막되는 다른 층들의 성장 조건들을 변경하는 것은 변위들의 밀도를 또한 변경한다. Ⅴ/Ⅲ 비율, 온도 및 성장 레이트와 같은 성장 파라미터들은, 구조의 초기 층들에서 변화된다면, 모두 변위 밀도에 상당한 영향을 미친다. 통상적으로, 이 파라미터들은 변위들의 밀도를 감소시키기 위해 선택되지만, 본 발명은 변위들의 레벨을 증가시키기 위해 이 파라미터들을 사용할 수 있다.
상술한 실시형태들은 GaN 계 재료들을 사용한다. 이러한 논의를 위하여, GaN 계 재료들은 GaN, InN 및 AlN의 모든 합금 조성물들이도록 정의된다. 그러나, 다른 재료 시스템들 및 기판들을 사용하는 실시형태들이 본 발명의 교시들에 따라 또한 구성될 수 있다.
상술한 실시형태들은 여러 층들의 "상부" 및 "저부" 표면들에 의해 설명된다. 일반적으로, 층들은 논의를 간략화하기 위해 저부 표면으로부터 상부 표면까지 성장된다. 그러나, 이것은 단지 편리한 표시들일 뿐이며 어쓰에 대해 임의의 특정 배향을 요구하는 것으로서 취급되지 않는다.
상술한 본 발명의 실시형태들은 본 발명의 다양한 양태들을 설명하기 위해 제공되었다. 그러나, 상이한 특정 실시형태들로 나타낸 본 발명의 상이한 양태들은 본 발명의 다른 실시형태들을 제공하기 위해 결합될 수 있다. 또한, 상기 상세한 설명 및 첨부 도면들로부터 본 발명에 대해 다양한 변형들이 명백해지게 된다. 따라서, 다음의 청구항들의 범위에 의해 본 발명이 한정되지 않는다.

Claims (12)

  1. 발광 디바이스로서,
    p형 반도체 재료를 포함하는 p형 반도체층;
    n형 반도체 재료를 포함하는 n형 반도체층; 및
    상기 p형 반도체층과 상기 n형 반도체층 사이에 개재된 활성층을 포함하고,
    상기 활성층은 그 내부에서 상기 p형 반도체층으로부터의 홀들이 상기 n형 반도체층으로부터의 전자들과 결합할 때 광을 방출하고,
    상기 활성층은 복수의 서브층들을 포함하며,
    상기 활성층은 복수의 피트들을 구비하며, 상기 피트들에서 상기 복수의 서브층들의 측부 표면들이 상기 p형 반도체 재료와 접촉하여, 다른 서브층을 통과하지 않으면서 상기 p형 반도체 재료로부터의 홀들이 노출된 상기 측부 표면들을 통해 상기 복수의 서브층들로 주입되는, 발광 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 서브층들은 상기 피트들에서 개구들을 갖는 실질적으로 평면인 층들의 스택을 포함하고, 각각의 서브층은 다른 서브층들의 실질적으로 평면인 표면과 접촉하는 실질적으로 평면인 표면 및 복수의 측부 표면들을 포함하며, 각각의 측부 표면은 상기 피트들 중 하나의 피트의 벽에 의해 경계가 지워지고, 각각의 서브층은 상기 실질적으로 평면인 표면을 통해 그 서브층에 진입하는 제 1 홀 전류 및 상기 서브층의 상기 측부 표면들을 통해 그 서브층에 진입하는 제 2 홀 전류에 의해 특징화되며, 상기 제 2 홀 전류는 상기 서브층들 중 적어도 하나의 서브층에 대한 상기 제 1 홀 전류의 10% 보다 큰, 발광 디바이스.
  3. 제 1 항에 있어서,
    상기 피트들은 피트 밀도에 의해 특징화되고, 상기 피트 밀도는 107㎝-2 와 1010㎝-2 사이인, 발광 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 GaN 계 재료들을 포함하는, 발광 디바이스.
  5. 제 1 항에 있어서,
    상기 피트들은 상기 n형 반도체층의 변위들에 위치되는, 발광 디바이스.
  6. 발광 디바이스의 제조 방법으로서,
    기판 상에 에피택셜 n형 반도체층을 성장시키는 단계;
    활성층에 피트들을 형성하게 하는 성장 조건들 하에서 상기 n형 반도체층 상에 복수의 서브층들을 포함하는 상기 활성층을 성장시키는 단계로서, 상기 복수의 서브층들은 상기 피트들에 의해 경계가 지워지는 측벽들을 갖는, 상기 활성층을 성장시키는 단계;
    상기 피트들 내의 상기 서브층들의 측벽들을 노출시키도록 상기 활성층을 식각하는 단계;
    에피택셜 p형 반도체층이 상기 피트들 내로 연장하고 상기 서브층들의 상기 측벽들과 접촉하도록 상기 활성층 위에 상기 에피택셜 p형 반도체층을 성장시키는 단계; 및
    상기 p형 반도체층과 상기 n형 반도체층 사이에 전위차를 인가하기 위해 콘택들을 제공하는 단계를 포함하는, 발광 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 n형 반도체층은 상기 n형 반도체층의 격자 상수와 상이한 격자 상수를 가지며, 상기 전위차는 변위들을 발생시키고, 상기 피트들은 상기 변위들을 갖는 위치들에 형성되는, 발광 디바이스의 제조 방법.
  8. 제 6 항에 있어서,
    상기 측벽들을 노출시키도록 활성층을 식각하는 단계는, 상기 피트들 내에 노출된 상기 활성층의 패시트들을 상기 피트들 내에 노출되지 않는 상기 활성층의 패시트들보다 더 빨리 식각하는 분위기로, 상기 발광 디바이스가 제조되는 에피택셜 성장 챔버 내의 가스 조성을 변화시키는 단계를 포함하는, 발광 디바이스의 제조 방법.
  9. 제 6 항에 있어서,
    상기 활성층은 GaN 계 재료들에 있어서 재료의 c-평면 패시트 상에 성장되고,
    상기 측벽들을 노출시키도록 활성층을 식각하는 단계는, 상기 피트들 내의 결정 패시트들을 상기 c-평면 패시트 상의 재료보다 더 빨리 식각하는 에천트를 사용하여 상기 활성층을 화학적으로 식각하는 단계를 포함하는, 발광 디바이스의 제조 방법.
  10. 제 8 항에 있어서,
    상기 분위기는 NH3 및/또는 H2를 포함하는, 발광 디바이스의 제조 방법.
  11. 제 7 항에 있어서,
    상기 n형 반도체층은 변위들의 밀도가 107㎝-2 와 1010㎝-2 사이가 되게 하는 조건들 하에서 성장되는, 발광 디바이스의 제조 방법.
  12. 제 6 항에 있어서,
    상기 측벽들을 노출시키도록 활성층을 식각하는 단계는, 상기 서브층들 중 하나의 서브층이 성막된 후에 상기 하나의 서브층을 식각하여, 상기 하나의 서브층 상에 다른 서브층을 성막하기 전에, 상기 피트들 내의 상기 하나의 서브층의 측벽들을 노출시키는 단계를 포함하는, 발광 디바이스의 제조 방법.
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