KR20120072465A - 게이트 구동회로 및 이를 구비한 표시 장치 - Google Patents

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Abstract

복수의 구동 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 복수의 게이트 배선들의 제1 단부들에 출력하는 신호 회로를 포함하는 게이트 구동회로는 제n(n은 자연수) 구동 스테이지를 포함한다. 제n(n은 자연수) 구동 스테이지는 풀업부, 캐리부, 제1 풀다운부, 제1 풀 업/다운 제어부 및 제2 풀 업/다운 제어부를 포함한다. 풀업부는 제1 클럭 신호의 온 전압을 제n 게이트 신호의 온 전압으로 출력한다. 캐리부는 제1 클럭 신호의 온 전압을 제n 캐리 신호의 온 전압으로 출력한다. 제1 풀다운부는 이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 제n 게이트 신호의 온 전압을 제1 오프 전압으로 풀-다운한다. 제1 풀 업/다운 제어부는 이전 스테이지 중 어느 하나의 출력 신호에 응답하여, 순방향 모드시 온 전압의 제1 전원 신호를 풀업부의 제어단에 인가하고 역방향 모드시 제2 오프 전압의 제1 전원 신호를 풀업부의 제어단에 인가한다. 제2 풀 업/다운 제어부는 다음 스테이지 중 어느 하나의 출력 신호에 응답하여, 순방향 모드시 제2 오프 전압의 제2 전원 신호를 풀업부의 제어단에 인가하고, 역방향 모드시 온 전압의 제2 전원 신호를 풀업부의 제어단에 인가한다.

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 양방향 구동을 위한 게이트 구동회로 및 이를 구비한 표시 장치를 제공하는 것이다.
표시 장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다. 상기 패널에 상기 게이트 구동회로가 직접 형성하는 경우, 상기 게이트 구동회로는 복수의 게이트 신호들을 정해진 순서대로 순차적으로 출력한다.
예를 들면, 상기 표시 패널의 상측 장변에 상기 인쇄회로기판이 배치되는 표시 패널의 경우, 상기 게이트 구동회로의 구동신호는 상기 게이트 구동회로의 상부에 인가된다. 이에 따라서, 상기 게이트 구동회로는 상기 표시 패널의 상부부터 하부로 진행하는 방향으로 게이트 신호들을 순차적으로 출력한다.
한편, 상기 표시 패널의 하측 장변에 상기 인쇄회로기판이 배치되는 표시 패널의 경우, 상기 게이트 구동회로의 구동신호는 상기 게이트 구동회로의 하부에 인가된다. 이에 따라서, 상기 게이트 구동회로는 상기 표시 패널의 하부부터 상부로 진행하는 방향으로 게이트 신호들을 순차적으로 출력한다. 이와 같은 경우, 상기 표시 패널은 정상적인 영상을 표시하지 못하는 문제점이 발생할 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 양방향 구동을 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 구동 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 복수의 게이트 배선들의 제1 단부들에 출력하는 신호 회로를 포함하는 게이트 구동회로는 제n(n은 자연수) 구동 스테이지를 포함한다. 상기 제n(n은 자연수) 구동 스테이지는 풀업부, 캐리부, 제1 풀다운부, 제1 풀 업/다운 제어부 및 제2 풀 업/다운 제어부를 포함한다. 상기 풀업부는 제1 클럭 신호의 온 전압을 제n 게이트 신호의 온 전압으로 출력한다. 상기 캐리부는 상기 제1 클럭 신호의 온 전압을 제n 캐리 신호의 온 전압으로 출력한다. 상기 제1 풀다운부는 이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 게이트 신호의 온 전압을 제1 오프 전압으로 풀-다운한다. 상기 제1 풀 업/다운 제어부는 상기 이전 스테이지 중 어느 하나의 출력 신호에 응답하여, 순방향 모드시 온 전압의 제1 전원 신호를 상기 풀업부의 제어단에 인가하고 역방향 모드시 제2 오프 전압의 상기 제1 전원 신호를 상기 풀업부의 제어단에 인가한다. 상기 제2 풀 업/다운 제어부는 상기 다음 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 상기 제2 오프 전압의 제2 전원 신호를 상기 풀업부의 제어단에 인가하고, 상기 역방향 모드시 온 전압의 상기 제2 전원 신호를 상기 풀업부의 제어단에 인가한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예 따른 표시 장치는 표시 패널, 메인 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 메인 구동회로는 순방향 모드 및 역방향 모드에 따라 다른 레벨의 제1 전원 신호 및 제2 전원 신호를 생성하다. 상기 게이트 구동회로는 상기 주변 영역에 배치되고, 상기 게이트 배선들의 제1 단부들과 연결되어 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 신호 회로를 포함하는 게이트 구동회로를 포함하고, 상기 제n(n은 자연수) 구동 스테이지는 제1 클럭 신호의 온 전압을 제n 게이트 신호의 온 전압으로 출력하는 풀업부와, 상기 제1 클럭 신호의 온 전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부와, 이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 게이트 신호의 온 전압을 제1 오프 전압으로 풀-다운하는 제1 풀다운부와, 상기 이전 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 온 전압의 제1 전원 신호를 상기 풀업부의 제어단에 인가하고 상기 역방향 모드시 제2 오프 전압의 상기 제1 전원 신호를 상기 풀업부의 제어단에 인가하는 제1 풀 업/다운 제어부 및 상기 다음 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 상기 제2 오프 전압의 제2 전원 신호를 상기 풀업부의 제어단에 인가하고, 상기 역방향 모드시 온 전압의 상기 제2 전원 신호를 상기 풀업부의 제어단에 인가하는 제2 풀 업/다운 제어부를 포함한다.
본 발명의 실시예들에 따르면, 게이트 구동회로는 순방향 또는 역방향으로 순차적으로 게이트 신호들을 생성할 수 있고, 또한, 상기 게이트 신호들의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 신호 회로의 블록도이다.
도 3은 도 2에 도시된 제n 구동 스테이지의 회로도이다.
도 4는 도 1에 도시된 방전 회로에 대한 블록도이다.
도 5는 도 2에 도시된 더미 구동 스테이지의 회로도이다.
도 6은 도 2에 도시된 쉬프트 레지스터의 순방향 모드에 대한 입출력 신호들의 파형도들이다.
도 7은 도 2에 도시된 쉬프트 레지스터의 역방향 모드에 대한 입출력 신호들의 파형도들이다.
도 8은 본 발명의 다른 실시예에 따른 신호 회로의 블록도이다.
도 9는 도 8에 도시된 제n 구동 스테이지의 회로도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 인쇄회로기판(200), 메인 구동회로(300), 데이터 구동회로(400) 및 게이트 구동회로(500)를 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 제1 주변 영역(PA1), 제2 주변 영역(PA2), 제3 주변 영역(PA3) 및 제4 주변 영역(PA4)을 포함한다. 상기 표시 영역(DA)에는 복수의 게이트 배선들(GL)과, 상기 게이트 배선들과 교차하는 복수의 데이터 배선들(DL) 및 복수의 화소들을 포함한다. 각 화소(P)는 게이트 배선(GL)과 데이터 배선(DL)에 연결된 화소 스위칭 소자(TRp)와, 상기 화소 스위칭 소자(TRp)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 인쇄회로기판(200)은 상기 메인 구동회로(300)를 포함한다. 상기 메인 구동회로(300)는 상기 데이터 구동회로(400) 및 상기 게이트 구동회로(500)를 구동하기 위한 복수의 구동 신호들을 생성한다. 상기 인쇄회로기판(200)은 상기 제1 주변 영역(PA1) 또는 상기 제1 주변 영역(PA1)과 마주하는 제2 주변 영역(PA2)에 실장될 수 있다. 예를 들면, 상기 인쇄회로기판(200)이 상기 제1 주변 영역(PA1)에 실장되는 경우를 탑-피시비(TOP-PCB) 방식이라 칭하고, 상기 제2 주변 영역(PA2)에 실장되는 경우를 바텀-피시비(BOTTOM-PCB) 방식이라고 칭한다. 상기 메인 구동회로(300)는 상기 인쇄회로기판(200)의 실장 위치에 따라서 다른 구동 신호들을 생성할 수 있다. 예를 들면, 상기 표시 패널(100)에는 프레임 영상은 상기 탑-피시비 방식의 경우 순방향(DIRf)으로 스캐닝되고, 상기 바텀-피시비 방식의 경우 역방향(DIRr)으로 스캐닝된다.
상기 데이터 구동회로(400)는 상기 데이터 배선들(DL)에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(200)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)의 주변 영역에 직접 실장될 수 있다. 또한 상기 소스 구동칩(410)을 구성하는 트랜지스터들은 상기 화소 스위칭 소자(TRp)와 동일한 제조 공정에 의해 상기 주변 영역에 직접 형성될 수 있다.
상기 게이트 구동회로(500)는 신호 회로(510) 및 방전 회로(550)를 포함한다.
상기 신호 회로(510)는 상기 게이트 배선들(GL)의 제1 단부에 대응하는 상기 제3 주변 영역(PA3)에 배치되고, 상기 게이트 배선들(GL)에 온 전압의 게이트 신호들을 순차적으로 출력한다. 상기 신호 회로(510)는 상기 인쇄회로기판(200)의 실장 위치에 따라서 상기 메인 구동회로(300)로부터 제공된 구동 신호에 기초하여 순방향(DIRf) 또는 역방향(DIRr)으로 순차적인 게이트 신호들을 생성한다. 예를 들면, 상기 인쇄회로기판(200)이 상기 탑-피시비 방식(순방향 모드)으로 실장되는 경우, 상기 신호 회로(510)는 상기 순방향(DIRf)으로 순차적으로 출력되는 게이트 신호들을 생성하고, 상기 인쇄회로기판(200)이 상기 바텀-피시비 방식(역방향 모드)으로 실장되는 경우, 상기 신호 회로(510)는 상기 역방향(DIRr)으로 순차적으로 출력하는 게이트 신호들을 생성한다. 상기 신호 회로(510)는 복수의 구동 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm)(n＜m은 자연수)을 포함한다. 각 구동 스테이지는 복수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 화소 스위칭 소자(TRp)와 동일한 제조 공정에 의해 상기 제3 주변 영역(PA3)에 형성될 수 있다.
상기 방전 회로(230)는 상기 게이트 배선들(GL)의 제2 단부에 대응하는 상기 제4 주변 영역(PA4)에 배치되고, 상기 게이트 배선들(GL)에 인가된 온 전압을 로우 전압으로 방전시키는 복수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 화소 스위칭 소자(TRp)와 동일한 제조 공정에 의해 상기 제4 주변 영역(PA4)에 형성될 수 있다. 상기 방전 회로(230)는 상기 게이트 배선들의 전압들에 응답하여 상기 게이트 배선들의 상기 온 전압을 순방향(DIRf) 또는 역방향(DIRr)으로 순차적으로 상기 로우 전압으로 방전한다.
상기 순방향 모드의 경우, 상기 메인 구동회로(300)는 상기 게이트 구동회로(500)에 수직개시신호(STV), 복수의 클럭 신호들(CK1, CK2), 적어도 하나의 오프 신호(VSS), 제1 전원 신호(VDD1) 및 제2 전원 신호(VDD2)를 포함하는 게이트 구동신호를 제공한다. 상기 제1 전원 신호(VDD1)는 제1 레벨 전압(VON)(온 전압)을 갖고, 상기 제2 전원 신호(VDD2)는 상기 온 전압(VON) 보다 낮은 제2 레벨 전압(제2 오프 전압)을 갖는다. 예를 들어, 상기 온 전압(VOV)은 약 22V 일 수 있고, 상기 제2 오프 전압(VSS2)은 약 -10V 일 수 있다. 상기 신호 회로(510)는 상기 제1 및 제2 전원 신호들(VDD1, VDD2)에 기초하여 상기 순방향(DIRf)으로 게이트 신호들을 생성하여 출력한다.
상기 역방향 모드의 경우, 상기 메인 구동회로(300)는 상기 게이트 구동회로(100)에 수직개시신호(STV), 복수의 클럭 신호들(CK1, CK2), 적어도 하나의 오프 신호(VSS), 제1 전원 신호(VDD1) 및 제2 전원 신호(VDD2)를 포함하는 게이트 구동신호를 제공한다. 상기 제1 전원 신호(VDD1)는 상기 제2 오프 전압(VSS2)을 갖고, 상기 제2 전원 신호(VDD2)는 상기 온 전압(VON)을 갖는다. 상기 신호 회로(510)는 상기 제1 및 제2 전원 신호들(VDD1, VDD2)에 기초하여 상기 역방향(DIRr)으로 게이트 신호들을 생성하여 순차적으로 출력한다.
도 2는 도 1에 도시된 신호 회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 신호 회로(510)는 복수의 신호들을 전달하는 배선부(520) 및 상기 배선부(520)와 전기적으로 연결된 쉬프트 레지스터(530)를 포함한다.
상기 배선부(520)는 수직개시배선(521), 제1 오프 배선(522), 제2 오프 배선(523), 제1 전원 배선(524), 제2 전원 배선(525), 제1 클럭 배선(526) 및 제2 클럭 배선(527)을 포함한다.
상기 수직개시배선(521)은 수직개시신호(STV)를 전달한다. 상기 수직개시신호(STV)는 1 프레임 주기를 갖는 펄스 신호이다. 상기 수직개시신호(STV)의 하이 레벨은 상기 온 전압(VON)을 갖고, 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다.
상기 제1 오프 배선(522)은 제1 오프 전압(VSS1)을 전달한다. 상기 제1 오프 전압(VSS1)은 상기 제2 오프 전압(VSS2) 보다 높고 상기 온 전압(VON) 보다 낮을 수 있다. 예를 들면, 상기 제1 오프 전압(VSS1)은 약 -7V 일 수 있다.
상기 제2 오프 배선(523)은 제2 오프 전압(VSS2)을 전달한다.
상기 제1 전원 배선(524)은 제1 전원 신호(VDD1)를 전달한다. 상기 제1 전원 신호(VDD1)는 DC 신호로서, 상기 순방향 모드에서는 상기 온 전압(VON)을 가질 수 있고 상기 역방향 모드에서는 상기 제2 오프 전압(VSS)을 가질 수 있다.
상기 제2 전원 배선(525)은 제2 전원 신호(VDD2)를 전달한다. 상기 제2 전원 신호(VDD2)는 DC 신호로서, 상기 순방향 모드에서는 상기 제2 오프 전압(VSS2)을 가질 수 있고 상기 역방향 모드에서는 상기 온 전압(VON)을 가질 수 있다.
상기 제1 클럭 배선(526)은 제1 클럭 신호(CK1)를 전달한다. 상기 제1 클럭 신호(CK1)는 2H 주기를 갖고 상기 온 전압(VON)과 제2 오프 전압(VSS2)을 반복하는 펄스 신호일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50％ 미만일 수 있다.
상기 제2 클럭 배선(527)은 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 다른 신호이다. 상기 제2 클럭 신호(CK2)는 2H 주기를 갖고 상기 온 전압(VON)과 제2 오프 전압(VSS2)을 반복하는 펄스 신호일 수 있다. 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 위상이 반전된 펄스 신호일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50 ％ 미만일 수 있다.
상기 쉬프트 레지스터(530)는 서로 종속적으로 연결된 제1 내지 제m 구동 스테이지(SC1 ~ SCm)와, 제1 더미 구동 스테이지(SCd1) 및 제2 더미 구동 스테이지(SCd2)를 포함한다.
제1 내지 제m 구동 스테이지들(SC1 ~ SCm)은 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m개의 게이트 신호들을 출력한다. 상기 제1 더미 구동 스테이지(SCd1)는 상기 제1 구동 스테이지(SC1)의 동작을 제어하고, 상기 제2 더미 구동 스테이지(SCd2)는 상기 제m 구동 스테이지(SCm)의 동작을 제어한다. 상기 제1 및 제2 더미 구동 스테이지들(SCd1, SCd2)은 게이트 배선들과 전기적으로 연결되지 않는다.
각 구동 스테이지는 클럭 단자(CT), 제1 전원 단자(VD1), 제2 전원 단자(VD2), 제1 오프 단자(VS1), 제2 오프 단자(VS2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 캐리 단자(CR) 및 출력 단자(OT)를 포함한다.
상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1) 또는 상기 제2 클럭 신호(CK2)를 수신한다. 예를 들면, 홀수 번째 구동 스테이지(SCd1, ..., SCn-1, SCn+1..., SCd2)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 구동 스테이지(SC1,..., SCn,..., SCm)의 상기 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신한다.
상기 제1 전원 단자(VD1)는 제1 전원 신호(VDD1)를 수신한다. 상기 제1 전원 신호(VDD1)는 상기 순방향 모드에서는 상기 온 전압(VON)을 갖고, 상기 역방향 모드에서는 상기 제2 오프 전압(VSS2)을 갖는다.
상기 제2 전원 단자(VD2)는 제2 전원 신호(VDD2)를 수신한다. 상기 제2 전원 신호(VDD2)는 상기 순방향 모드에서는 상기 제2 오프 전압(VSS2)을 갖고, 상기 역방향 모드에서는 상기 온 전압(VON)을 갖는다.
상기 제1 오프 단자(VS1)는 게이트 신호의 로우 레벨인 제1 오프 전압(VSS1)을 수신한다.
상기 제2 오프 단자(VS2)는 제2 오프 전압(VSS2)을 수신한다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 구동 스테이지의 캐리 신호를 수신한다. 상기 캐리 신호는 상기 이전 구동 스테이지의 출력 신호인 게이트 신호와 동기된 신호일 수 있다. 예를 들면, 첫 번째 구동 스테이지인, 제1 더미 구동 스테이지(SCd1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제1 더미 구동 스테이지(SCd1)를 제외한 나머지 구동 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm, SCd2)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호를 각각 수신한다. 예컨대, 제n 구동 스테이지(SCn)의 이전 구동 스테이지는 상기 제n 구동 스테이지(SCn)의 앞단에 위치한 구동 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다.
상기 제2 입력 단자(IN2)는 다음 구동 스테이지의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 상기 제1 더미 구동 스테이지 내지 제m 구동 스테이지(SCd1, SC1,.., SCn-1, SCn, SCn+1,..., SCm)의 상기 제2 입력 단자(IN2)는 다음 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 제n 구동 스테이지(SCn)의 다음 구동 스테이지는 제n+1 내지 제m 구동 스테이지들(SCn+1,.., SCm) 중 하나 일 수 있다. 마지막 구동 스테이지, 제2 더미 구동 스테이지(SCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다.
상기 캐리 단자(CR)는 캐리 신호를 출력한다. 상기 캐리 단자(CR)는 이전 구동 스테이지의 상기 제2 입력 단자(IN2)와 전기적으로 연결되고, 다음 구동 스테이지의 상기 제1 입력 단자(IN1)와 전기적으로 연결된다. 한편, 첫 번째 구동 스테이지, 제1 더미 구동 스테이지(SCd1)의 캐리 단자(CR)는 다음 구동 스테이지의 상기 제1 입력 단자(IN1)와만 전기적으로 연결되고, 마지막 구동 스테이지, 제2 더미 구동 스테이지(SCd2)의 캐리 단자(CR)는 이전 구동 스테이지의 상기 제2 입력 단자(IN3)와만 전기적으로 연결된다. 예컨대, 제n 구동 스테이지(SCn)의 이전 구동 스테이지는 제n 구동 스테이지(SCn)의 앞단에 위치한 구동 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다. 제n 구동 스테이지(SCn)의 다음 구동 스테이지는 제n 구동 스테이지(SCn)의 다음에 위치한 구동 스테이지들(SCn+1,.., SCm, SCd2) 중 하나 일 수 있다.
상기 출력 단자(OT)는 게이트 신호를 출력한다. 상기 제1 내지 제m 구동 스테이지들(SC1,..., SCm)의 출력 단자들 각각은 게이트 배선과 전기적으로 연결된다. 첫 번째 구동 스테이지, 제1 더미 구동 스테이지(SCd1)의 출력 단자(OT) 및 제2 더미 구동 스테이지(SCd2)의 출력 단자(OT)는 전기적으로 플로팅 될 수 있다.
도 3은 도 2에 도시된 제n 구동 스테이지의 회로도이다.
도 2 및 도 3을 참조하면, 상기 제n 구동 스테이지(SCn)는 제1 풀 업/다운 제어부(531), 제2 풀 업/다운 제어부(532), 충전부(533), 풀업부(534), 캐리부(535), 제1 풀다운부(536), 제2 풀다운부(537), 인버팅부(538), 제1 유지부(541) 및 제2 유지부(542)를 포함한다.
상기 제1 풀 업/다운 제어부(531)는 제4 트랜지스터(TR4)를 포함한다. 상기 제4 트랜지스터(TR4)는 제n-1 캐리 신호(Cr(n-1))를 수신하는 제1 입력 단자(IN)와 연결된 제어 전극과, 상기 제1 전원 신호(VDD1)를 수신하는 제1 전원 단자(VD1)와 연결된 입력 전극 및 제1 노드(Q)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q)는 상기 풀업부(534)의 제어단에 대응한다. 상기 제1 풀 업/다운 제어부(531)는 상기 제n-1 캐리 신호(Cr(n-1))의 온 전압(VON)에 응답하여 상기 제1 전원 신호(VDD1)를 제1 노드(Q)에 인가한다. 상기 제1 풀 업/다운 제어부(531)는 순방향 모드에서는 상기 제1 노드(Q)에 상기 온 전압(VON)을 인가되고, 역방향 모드에서는 상기 제1 노드(Q)에 상기 제2 오프 전압(VSS2)을 인가한다.
상기 제2 풀 업/다운 제어부(532)는 제9 트랜지스터(TR9)를 포함한다. 상기 제9 트랜지스터(TR9)는 제n+1 캐리 신호(Cr(n+1))를 수신하는 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제2 전원 신호(VDD2)를 수신하는 제2 전원 단자(VS2)와 연결된 입력 전극 및 제1 노드(Q)에 연결된 출력 전극을 포함한다. 상기 제2 풀 업/다운 제어부(532)는 상기 제n+1 캐리 신호(Cr(n+1))의 온 전압(VON)에 응답하여 상기 제2 전원 신호(VDD2)를 제1 노드(Q)에 인가한다. 상기 제2 풀 업/다운 제어부(532)는 순방향 모드에서는 상기 제1 노드(Q)에 상기 제2 오프 전압(VSS2)을 인가하고, 역방향 모드에서는 상기 제1 노드(Q)에 상기 온 전압(VON)을 인가한다.
상기 충전부(533)는 충전 커패시터(C1)를 포함한다. 상기 충전 커패시터(C1)는 상기 풀업부(534)의 제어 전극과 제1 전극과, 제2 노드(O)에 연결된 제2 전극을 포함한다. 상기 제2 노드(O)는 상기 풀업부(534)의 출력단에 대응한다.
상기 풀업부(534)는 제1 트랜지스터(TR1)를 포함한다. 상기 제1 트랜지스터(TR1)는 상기 제1 노드(Q)에 연결된 제어 전극, 제1 클럭 신호(CK1)를 수신하는 클럭 단자(CT)와 연결된 입력 전극 및 제2 노드(O)에 연결된 출력 전극을 포함한다. 상기 풀업부(534)의 제어 전극에는 상기 충전부(533)에 충전된 충전 전압이 인가된 상태에서 상기 클럭 단자(CT)에 상기 제1 클럭 신호(CK1)의 온 전압(VON)이 수신되면 상기 풀업부(534)는 부트스트랩(Bootstrap) 된다. 이때 상기 제1 노드(Q)에 인가된 상기 온 전압(VON)은 부스팅된다. 상기 제1 노드(Q)의 신호가 부스팅되면 상기 풀업부(534)는 상기 제1 클럭 신호(CK1)의 온 전압(VON)을 제n 게이트 신호(Gn)로 출력한다.
상기 캐리부(535)는 제15 트랜지스터(TR15)를 포함한다. 상기 제15 트랜지스터(TR15)는 상기 제1 노드(Q)에 연결된 제어 전극과, 상기 클럭 단자(CT)에 연결된 입력 전극 및 제4 노드(R)에 연결된 출력 전극을 포함한다. 상기 제4 노드(R)는 상기 캐리부(535)의 출력단에 대응한다. 상기 캐리부(535)는 상기 제1 노드(Q)의 신호가 부스팅되면 상기 클럭 단자(CT)에 수신된 상기 제1 클럭 신호(CK1)의 온 전압(VON)을 제n 캐리 신호(Crn)로 출력한다.
상기 제1 풀다운부(536)는 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 포함한다. 상기 제2 트랜지스터(TR2)는 상기 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제2 노드(O)와 연결된 입력 전극 및 상기 제1 오프 전압(VSS1)을 수신하는 제1 오프 단자(VS1)와 연결된 출력 전극을 포함한다. 상기 제3 트랜지스터(TR3)는 상기 제1 입력 단자(IN1)와 연결된 제어 전극과, 상기 제2 노드(O)와 연결된 입력 전극 및 상기 제1 오프 단자(VS1)와 연결된 출력 전극을 포함한다. 상기 제1 풀다운부(536)는 이전 구동 스테이지의 캐리 신호인, 제n-1 캐리 신호(Cr(n-1)) 및 다음 구동 스테이지의 캐리 신호인, 제n+1 캐리 신호(Cr(n+1))에 응답하여 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)으로 풀-다운시킨다. 즉, 상기 제n 게이트 신호(Gn)의 상기 온 전압(VON)을 상기 제1 오프 전압(VSS1)으로 풀-다운시킨다.
상기 제2 풀다운부(537)는 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)를 포함한다. 상기 제5 트랜지스터(TR5)는 상기 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제4 노드(R)와 연결된 입력 전극 및 상기 제2 오프 전압(VSS2)을 수신하는 제2 오프 단자(VS2)와 연결된 출력 전극을 포함한다. 상기 제6 트랜지스터(TR6)는 상기 제1 입력 단자(IN1)와 연결된 제어 전극과, 상기 제4 노드(R)와 연결된 입력 전극 및 상기 제2 오프 단자(VS2)와 연결된 출력 전극을 포함한다. 상기 제2 풀다운부(537)는 이전 구동 스테이지의 캐리 신호인, 제n-1 캐리 신호(Cr(n-1)) 및 다음 구동 스테이지의 캐리 신호인, 제n+1 캐리 신호(Cr(n+1))에 응답하여 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 풀-다운 시킨다. 즉, 상기 제n 캐리 신호(Crn)의 상기 온 전압(VON)을 상기 제2 오프 전압(VSS2)으로 풀-다운시킨다.
상기 인버팅부(538)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)를 포함한다. 상기 제12 트랜지스터(TR12)는 제어 전극과 입력 전극이 상기 클럭 단자(CT)에 연결되고, 출력 전극이 상기 제13 트랜지스터(TR13)의 입력 전극 및 상기 제7 트랜지스터(TR7)의 제어 전극과 연결된다. 상기 제7 트랜지스터(TR7)는 입력 전극이 상기 클럭 단자(CT)에 연결되고, 출력 전극이 상기 제8 트랜지스터(TR8)의 입력 전극과 연결된다. 상기 제7 트랜지스터(TR7)의 출력 전극은 제3 노드(N)에 연결된다. 상기 제3 노드(N)는 상기 인버팅부(538)의 출력단에 대응한다. 상기 인버팅부(538)는 상기 제3 노드(N)에 인가되는 전압을 제어한다. 상기 인버팅부(538)는 상기 클럭 단자(CT)에 수신된 상기 제1 클럭 신호(CK1)에 동기된 신호를 상기 제3 노드(N)에 인가하고, 상기 제4 노드(R)에 온 전압(VON)이 인가되면 상기 제8 및 제13 트랜지스터들(TR8, TR13)이 턴-온 되어 상기 제3 노드(N)의 전압을 상기 제1 오프 전압(VSS1)으로 방전한다.
상기 제1 유지부(541)는 제10 트랜지스터(TR10)를 포함한다. 상기 제10 트랜지스터(TR10)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 제1 노드(Q)에 연결된 입력 전극 및 상기 제2 오프 단자(VS2)에 연결된 출력 전극을 포함한다. 상기 제1 유지부(541)는 상기 제3 노드(N)의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 방전한다.
상기 제2 유지부(542)는 제11 트랜지스터(TR11)를 포함한다. 상기 제11 트랜지스터(TR11)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 제4 노드(R)에 연결된 입력 전극 및 상기 제2 오프 단자(VS2)에 연결된 출력 전극을 포함한다. 상기 제2 유지부(542)는 상기 제3 노드(N)의 온 전압(VON)에 응답하여 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 방전한다.
도 4는 도 2에 도시된 방전 회로에 대한 회로도이다.
도 2 및 도 4를 참조하면, 상기 방전 회로(550)는 제3 오프 배선(561) 및 상기 제1 내지 제m 게이트 배선들에 연결된 제1 내지 제m 방전 구동 스테이지들을 포함한다.
상기 제3 오프 배선(561)은 상기 제1 오프 전압(VSS1)을 전달한다.
상기 제1 내지 제m 방전 스테이지들 각각은 해당하는 게이트 배선에 연결되어, 상기 게이트 배선에 인가된 전압을 이전 게이트 배선 또는 다음 게이트 배선에 인가된 상기 온 전압(VON)에 응답하여 상기 제1 오프 전압(VSS1)으로 방전시킨다. 예를 들면, 제n 방전 스테이지(DCn)는 제1 방전부(571)와 제2 방전부(572)를 포함한다. 상기 제1 방전부(571)는 제14 트랜지스터(TR14)를 포함하고, 상기 제2 방전부(572)는 제16 트랜지스터(TR16)를 포함한다. 상기 제14 트랜지스터(TR14)는 제n+1 게이트 배선(GLn+1)에 연결된 제어 전극과, 상기 제3 오프 배선(561)에 연결된 입력 전극 및 상기 제n 게이트 배선(GLn)에 연결된 출력 전극을 포함한다. 상기 제16 트랜지스터(TR16)는 제n-1 게이트 배선(GLn-1)에 연결된 제어 전극과, 상기 제3 오프 배선(561)에 연결된 입력 전극 및 상기 제n 게이트 배선(GLn)에 연결된 출력 전극을 포함한다.
상기 제14 트랜지스터(TR14)는 상기 제n+1 게이트 배선(GLn+1)의 상기 온 전압(VON)에 응답하여 상기 제n 게이트 배선(GLn)의 상기 온 전압(VON)을 상기 제1 오프 전압(VSS1)으로 방전한다. 상기 제16 트랜지스터(TR14)는 상기 제n-1 게이트 배선(GLn-1)의 상기 온 전압(VON)에 응답하여 상기 제n 게이트 배선(GLn)의 온 전압(VON)을 상기 제1 오프 전압(VSS1)으로 방전한다.
예를 들면, 상기 순방향 모드인 경우, 상기 제n-1, 제n 및 제n+1 게이트 배선들(GLn-1, GLn, GLn+1)에 1 수평 주기로 지연되어 상기 온 전압(VON)이 순차적으로 인가된다. 이에 따라서, 상기 제14 트랜지스터(TR14)는 상기 제n+1 게이트 배선(GLn+1)의 상기 온 전압(VON)에 응답하여 상기 제n 게이트 배선(GLn)의 상기 온 전압(VON)을 상기 제1 오프 전압(VSS1)으로 방전시킨다. 이에 따라, 상기 제n 게이트 배선(GLn)의 상기 온 전압(VON)은 상기 제1 오프 전압(VSS1)으로 폴링(falling)된다. 한편, 상기 제n-1 게이트 배선(GLn-1)에 온 전압(VON)이 인가되는 1 수평 주기 동안 상기 제n 게이트 배선(GLn)에는 상기 제1 오프 전압(VSS1)이 인가됨에 따라서 상기 제16 트랜지스터(TR16)는 턴-온 되나, 상기 제n 게이트 배선(GLn)에 인가된 전압을 폴링시키는 기능은 수행하지 않는다.
상기 역방향 모드인 경우, 상기 제n+1, 제n 및 제n-1 게이트 배선들(GLn+1, GLn, GLn-1)에 1 수평 주기로 지연된 상기 온 전압(VON)에 순차적으로 인가된다. 이에 따라서, 상기 제16 트랜지스터(TR16)는 상기 제n-1 게이트 배선(GLn-1)의 온 전압(VON)에 응답하여 상기 제n 게이트 배선(GLn)의 온 전압(VON)을 상기 제1 오프 전압(VSS1)으로 방전시킨다. 이에 따라, 상기 제n 게이트 배선(GLn)의 상기 온 전압(VON)은 상기 제1 오프 전압(VSS1)으로 폴링된다. 한편, 상기 제n+1 게이트 배선(GLn+1)에 온 전압(VON)이 인가되는 1 수평 주기 동안 상기 제n 게이트 배선(GLn)에는 상기 제1 오프 전압(VSS1)이 인가됨에 따라서 상기 제14 트랜지스터(TR14)는 턴-온 되나, 상기 제n 게이트 배선(GLn)에 인가된 전압을 폴링시키는 기능은 수행하지 않는다.
이와 같이, 상기 방전 회로(550)에 의해 상기 순방향 모드 및 역방향 모드에서 상기 게이트 배선들 각각의 상기 온 전압(VON)을 제1 오프 전압(VSS1)으로 방전시킬 수 있다.
도 5는 도 2에 도시된 더미 구동 스테이지의 회로도이다.
도 2, 도 3 및 도 5를 참조하면, 상기 더미 구동 스테이지(SCd)는 도 2에 도시된 제1 더미 구동 스테이지(SCd1) 및 제2 더미 구동 스테이지(SCd2)에 대한 회로도이다. 상기 더미 구동 스테이지(SCd)는 도 3에 도시된 제n 구동 스테이지(SCn)와 비교할 때, 자기 리셋부(543)를 더 포함한다.
도 3 및 도 5를 참조하면, 상기 자기 리셋부(543)는 제17 트랜지스터(TR17)를 포함한다. 상기 제17 트랜지스터(TR17)는 제4 노드(R)에 연결된 제어 전극과, 상기 제1 노드(Q)에 연결된 입력 전극 및 상기 제2 오프 단자(VS2)에 연결된 출력 전극을 포함한다. 상기 제17 트랜지스터(TR17)는 상기 제4 노드(R)의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 방전시킨다. 이에 따라서, 상기 더미 구동 스테이지(SCd)는 리셋 될 수 있다.
도 6은 도 2에 도시된 쉬프트 레지스터의 순방향 모드에 대한 입출력 신호들의 파형도들이다.
도 3 및 도 6을 참조하면, 상기 쉬프트 레지스터(530)는 수직개시신호(STV), 제1 전원 신호(VDD1), 제2 전원 신호(VDD2), 제1 오프 전압(VSS1), 제2 오프 전압(VSS2), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)를 수신한다. 상기 순방향 모드시 상기 제1 전원 신호(VDD1)는 상기 온 전압(VON)이고, 상기 제2 전원 신호(VDD2)는 상기 제2 오프 전압(VSS2)이다.
K 번째 프레임 구간에서 상기 온 전압(VON)의 수직개시신호(STV)가 첫 번째 구동 스테이지인, 제1 더미 구동 스테이지(SCd1)에 인가된다. 상기 제1 더미 구동 스테이지(SCd1)는 상기 수직개시신호(STV)에 응답하여 제1 클럭 신호(CK1)에 동기된 제1 더미 캐리 신호(Crd1)를 생성한다. 상기 수직개시신호(STV)의 펄스는 도 6에 도시된 바와 같이, 중첩되지 않게 설계될 수 있다. 또는, 상기 수직개시신호(STV)의 펄스는 상기 제1 클럭 신호(CK1)의 펄스와 부분적으로 중첩되게 설계될 수 있다.
제1 구동 스테이지(SC1)의 제1 입력 단자(IN1)에 상기 제1 더미 게이트 신호(Gd1)가 인가되면서부터 상기 쉬프트 레지스터(530)는 순방향(DIRf)으로 구동되어, 순차적으로 제1 내지 제m 게이트 신호들(G1,..., Gm)을 생성하여 출력한다. 제2 더미 구동 스테이지(SCd2)는 상기 제m 게이트 신호(Gm)에 응답하여 상기 제2 클럭 신호(CK2)에 동기된 제2 더미 캐리 신호(Crd2)를 생성한다.
K+1 번째 프레임 구간에서, 상기 온 전압(VON)의 수직개시신호(STV)가 상기 제2 더미 구동 스테이지(SCd2)의 제2 입력 단자(IN2)에 인가되면, 상기 제2 더미 구동 스테이지(SCd2)는 상기 온 전압(VON)의 상기 제2 더미 캐리 신호(Crd2)를 제2 오프 전압(VSS2)으로 풀-다운시킨다.
이하에서는 제n 구동 스테이지(SCn)의 동작 설명으로 상기 쉬프트 레지스터(530)의 순방향 구동방법을 설명한다. 도 6에 도시된 Qn 은 제n 구동 스테이지(SCn)의 제1 노드(Q)의 신호이고, Nn 은 제n 구동 스테이지(SCn)의 제3 노드(N)의 신호이고, Rn 은 제n 구동 스테이지(SCn)의 제4 노드(R)의 신호이다.
상기 제n 구동 스테이지(SCn)는 K 번째 프레임 중 제n-1 구간(Tn-1)에, 제n-1 캐리 신호(Cr(n-1))의 상기 온 전압(VON)은 제4 트랜지스터(TR4)의 제어 전극에 수신된다. 이에 따라, 상기 제4 트랜지스터(TR4)가 턴-온 되고, 상기 온 전압(VON)의 제1 전원 신호(VDD1)는 상기 제1 노드(Q)에 인가된다. 상기 제1 노드(Q)에 인가된 상기 온 전압(VON)의 상기 제1 전원 신호(VDD1)는 충전부(533)에 충전된다. 상기 제3 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 제2 오프 전압(VSS2)이 인가된다. 또한, 상기 제n-1 캐리 신호(Cr(n-1))의 상기 온 전압(VON)은 제3 트랜지스터(TR3)의 제어 전극 및 제6 트랜지스터(TR6)의 제어 전극에 수신된다. 상기 제3 트랜지스터(TR3)는 턴-온 되어 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)의 방전시킨다. 상기 제6 트랜지스터(TR6)는 턴-온 되어 상기 제4 노드(R)의 전압을 제2 오프 전압(VSS2)으로 방전시킨다. 이에 따라서, 제n-1 구간(Tn-1)에, 상기 제2 노드(O)의 신호인 상기 제n 게이트 신호(Gn)는 상기 제1 오프 전압(VSS1)을 유지하고, 상기 제4 노드(R)의 신호(Rn)는 상기 제2 오프 전압(VSS2)을 유지한다.
제n 구간(Tn)에, 온 전압(VON)의 상기 제1 클럭 신호(CK1)가 제1 트랜지스터(TR1)의 입력 전극에 수신되면, 상기 제1 트랜지스터(TR1)는 부트스트랩(Bootstrap) 된다. 상기 제1 트랜지스터(TR1)의 제어 전극과 연결된 상기 제1 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 제1 노드(Q)는 제n-1 구간(Tn-1)에 상기 온 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 제1 트랜지스터(TR1)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)을 제n 게이트 신호(Gn)의 상기 온 전압(VON)으로 출력한다. 한편, 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 제15 트랜지스터(TR15)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)을 제n 캐리 신호(Crn)의 온 전압(OVN)으로 출력한다. 상기 온 전압(VON)의 제n 캐리 신호(Crn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 캐리 신호(Crn)의 상기 온 전압(VON)에 응답하여 턴-온 되고, 이에 따라 상기 제3 노드(N)는 제1 오프 전압(VSS1)으로 방전된다.
제n+1 구간(Tn+1)에, 제n+1 캐리 신호(Cr(n+1))가 제9 트랜지스터(TR9)의 제어 전극에 수신된다. 상기 제9 트랜지스터(TR9)는 상기 제n+1 캐리 신호(Cr(n+1))의 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 전원 신호(VDD2), 즉, 상기 제2 오프 전압(VSS2)으로 방전시킨다. 또한, 상기 제n+1 캐리 신호(Cr(n+1))의 상기 온 전압(VON)은 제2 트랜지스터(TR2)의 제어 전극 및 제5 트랜지스터(TR5)의 제어 전극에 수신된다. 상기 제2 트랜지스터(TR2)는 턴-온 되어 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)의 방전시킨다. 상기 제5 트랜지스터(TR5)는 턴-온 되어 상기 제4 노드(R)의 전압을 제2 오프 전압(VSS2)으로 방전시킨다. 이에 따라서, 제n+1 구간(Tn+1)에, 상기 제2 노드(O)의 신호인 상기 제n 게이트 신호(Gn)는 상기 제1 오프 전압(VSS1)을 유지하고, 상기 제4 노드(R)의 신호(Rn)는 상기 제2 오프 전압(VSS2)을 유지한다.
제n+1 구간(Tn+1) 이후, K 번째 프레임의 나머지 구간에서, 제10 및 제11 트랜지스터들(TR10, TR11)은 상기 제3 노드(N)의 전압에 따라서 상기 제1 노드(Q) 및 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다. 즉, 상기 제10 트랜지스터(TR10)는 상기 제1 클럭 신호(CK1)에 동기된 상기 제3 노드(N)의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다. 상기 제11 트랜지스터(TR11)는 상기 제3 노드(N)의 상기 온 전압(VON)에 응답하여 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다.
상기 제n 구동 스테이지의 구동 방법과 같은 방식으로, 순방향(DIRf)으로 제1 내지 제m 구동 스테이지들(SC1,..., SCm)이 순차적으로 구동하여 제1 내지 제m 게이트 신호들(G1, G2, ..., Gm)을 출력한다.
도 7은 도 2에 도시된 쉬프트 레지스터의 역방향 모드에 대한 입출력 신호들의 파형도들이다.
도 3 및 도 7을 참조하면, 상기 쉬프트 레지스터(530)는 수직개시신호(STV), 제1 전원 신호(VDD1), 제2 전원 신호(VDD2), 제1 오프 전압(VSS1), 제2 오프 전압(VSS2), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)를 수신한다. 상기 역방향 모드시 상기 제1 전원 신호(VDD1)는 상기 제2 오프 전압(VSS2)이고, 상기 제2 전원 신호(VDD2)는 상기 온 전압(VON)이다.
K 번째 프레임 구간에서, 상기 온 전압(VON)의 수직개시신호(STV)가 첫 번째 구동 스테이지인, 제2 더미 구동 스테이지(SCd2)에 인가된다. 상기 제2 더미 구동 스테이지(SCd2)는 상기 수직개시신호(STV)에 응답하여 제2 클럭 신호(CK2)에 동기된 제2 더미 캐리 신호(Crd2)를 생성한다. 상기 수직개시신호(STV)의 펄스는 도 7에 도시된 바와 같이, 중첩되지 않게 설계될 수 있다. 또는, 상기 수직개시신호(STV)의 펄스는 상기 제2 클럭 신호(CK2)의 펄스와 부분적으로 중첩되게 설계될 수 있다.
상기 제m 구동 스테이지(SCm)의 제1 입력 단자(IN1)에 상기 제1 더미 캐리 신호(Crd1)가 인가되면서부터 상기 쉬프트 레지스터(530)는 역방향(DIRr)으로 구동되어, 순차적으로 제m 내지 제1 게이트 신호들(Gm,..., G1)을 생성하여 출력한다. 제1 더미 구동 스테이지(SCd1)는 상기 제1 게이트 신호(G1)에 응답하여 상기 제1 클럭 신호(CK1)에 동기된 제1 더미 캐리 신호(Crd2)를 생성한다.
K+1 번째 프레임 구간에서, 상기 온 전압(VON)의 수직개시신호(STV)가 상기 제1 더미 구동 스테이지(SCd1)의 제2 입력 단자(IN2)에 인가되면, 상기 제1 더미 구동 스테이지(SCd1)는 온 전압(VON)의 상기 제1 더미 캐리 신호(Crd2)를 제2 오프 전압(VSS2)으로 풀-다운시킨다.
이하에서는 제n 구동 스테이지(SCn)의 동작 설명으로 상기 쉬프트 레지스터(530)의 순방향 구동방법을 설명한다. 도 7에 도시된 Qn 은 제n 구동 스테이지(SCn)의 제1 노드(Q)의 신호이고, Nn 은 제n 구동 스테이지(SCn)의 제3 노드(N)의 신호이고, Rn 은 제n 구동 스테이지(SCn)의 제4 노드(R)의 신호이다.
상기 제n 구동 스테이지(SCn)는 K 번째 프레임 중 제n+1 구간(Tn+1)에, 제n+1 캐리 신호(Cr(n+1))의 상기 온 전압(VON)은 제9 트랜지스터(TR9)의 제어 전극에 수신된다. 이에 따라, 상기 제9 트랜지스터(TR9)가 턴-온 되고, 상기 온 전압(VON)의 제2 전원 신호(VDD2)는 상기 제1 노드(Q)에 인가된다. 상기 제1 노드(Q)에 인가된 상기 온 전압(VON)의 상기 제2 전원 신호(VDD2)는 충전부(533)에 충전된다. 상기 제3 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 제2 오프 전압(VSS2)이 인가된다. 또한, 상기 제n+1 캐리 신호(Cr(n+1))의 상기 온 전압(VON)은 제2 트랜지스터(TR2)의 제어 전극 및 제5 트랜지스터(TR5)의 제어 전극에 수신된다. 상기 제2 트랜지스터(TR2)는 턴-온 되어 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)의 방전시킨다. 상기 제5 트랜지스터(TR5)는 턴-온 되어 상기 제4 노드(R)의 전압을 제2 오프 전압(VSS2)으로 방전시킨다. 이에 따라서, 제n+1 구간(Tn+1)에, 상기 제2 노드(O)의 신호인 상기 제n 게이트 신호(Gn)는 상기 제1 오프 전압(VSS1)을 유지하고, 상기 제4 노드(R)의 신호(Rn)는 상기 제2 오프 전압(VSS2)을 유지한다.
제n 구간(Tn)에, 상기 온 전압(VON)의 상기 제1 클럭 신호(CK1)가 제1 트랜지스터(TR1)의 입력 전극에 수신되면, 상기 제1 트랜지스터(TR1)는 부트스트랩(Bootstrap) 된다. 상기 제1 트랜지스터(TR1)의 제어 전극과 연결된 상기 제1 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 제1 노드(Q)는 제n+1 구간(Tn+1)에 상기 온 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 제1 트랜지스터(TR1)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)을 제n 게이트 신호(Gn)의 상기 온 전압(VON)으로 출력한다. 한편, 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 제15 트랜지스터(TR15)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)을 제n 캐리 신호(Crn)의 상기 온 전압(VON)으로 출력한다. 상기 온 전압(VON)의 제n 캐리 신호(Crn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 캐리 신호(Crn)의 상기 온 전압(VON)에 응답하여 턴-온 되고, 이에 따라 상기 제3 노드(N)는 제1 오프 전압(VSS1)으로 방전된다.
제n-1 구간(Tn-1)에, 제n-1 캐리 신호(Cr(n-1))가 제4 트랜지스터(TR4)의 제어 전극에 수신된다. 상기 제4 트랜지스터(TR4)는 상기 제n-1 캐리 신호(Cr(n-1))의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제1 전원 신호(VDD1), 즉, 상기 제2 오프 전압(VSS2)으로 방전시킨다. 또한, 상기 제n-1 캐리 신호(Cr(n-1))의 상기 온 전압(VON)은 제3 트랜지스터(TR3)의 제어 전극 및 제6 트랜지스터(TR6)의 제어 전극에 수신된다. 상기 제3 트랜지스터(TR3)는 턴-온 되어 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)의 방전시킨다. 상기 제6 트랜지스터(TR6)는 턴-온 되어 상기 제4 노드(R)의 전압을 제2 오프 전압(VSS2)으로 방전시킨다. 이에 따라서, 제n-1 구간(Tn-1)에, 상기 제2 노드(O)의 신호인 상기 제n 게이트 신호(Gn)는 상기 제1 오프 전압(VSS1)을 유지하고, 상기 제4 노드(R)의 신호(Rn)는 상기 제2 오프 전압(VSS2)을 유지한다.
제n-1 구간(Tn-1) 이후, K 번째 프레임의 나머지 구간에서, 제10 및 제11 트랜지스터들(TR10, TR11)은 상기 제3 노드(N)의 전압에 따라서 상기 제1 노드(Q) 및 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다. 즉, 상기 제10 트랜지스터(TR10)는 상기 제1 클럭 신호(CK1)에 동기된 상기 제3 노드(N)의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다. 상기 제11 트랜지스터(TR11)는 상기 제3 노드(N)의 상기 온 전압(VON)에 응답하여 상기 제4 노드(R)의 전압을 상기 제2 오프 전압(VSS2)으로 유지시킨다.
상기 제n 구동 스테이지의 구동 방법과 같은 방식으로, 역방향(DIRr)으로 제m 내지 제1 구동 스테이지들(SCm,..., SC1)이 순차적으로 구동하여 제m 내지 제1 게이트 신호들(Gm, Gm-1, ..., G1)을 출력한다.
도 8은 본 발명의 다른 실시예에 따른 신호 회로의 블록도이다.
도 8을 참조하면, 상기 신호 회로(610)는 복수의 신호들을 전달하는 배선부(620) 및 상기 배선부(620)와 전기적으로 연결된 쉬프트 레지스터(630)를 포함한다.
상기 배선부(620)는 수직개시배선(621), 오프 배선(622), 제1 전원 배선(624), 제2 전원 배선(625), 제1 클럭 배선(626) 및 제2 클럭 배선(627)을 포함한다.
상기 수직개시배선(621)은 수직개시신호(STV)를 전달한다. 상기 수직개시신호(STV)는 1 프레임 주기를 갖는 펄스 신호이다. 상기 수직개시신호(STV)의 하이 레벨은 온 전압(VON)을 갖고, 로우 레벨은 오프 전압(VSS)을 가질 수 있다.
상기 오프 배선(622)은 상기 오프 전압(VSS)을 전달한다. 상기 오프 전압(VOFF)은 약 -5V 내지 -15V 일 수 있다.
상기 제1 전원 배선(624)은 제1 전원 신호(VDD1)를 전달한다. 상기 제1 전원 신호(VDD1)는 상기 순방향 모드에서는 상기 온 전압(VON)을 갖고, 상기 역방향 모드에서는 상기 오프 전압(VSS)을 갖는다.
상기 제2 전원 배선(625)은 제2 전원 신호(VDD2)를 전달한다. 상기 제2 전원 신호(VDD2)는 상기 순방향 모드에서는 상기 오프 전압(VSS)을 갖고, 상기 역방향 모드에서는 상기 온 전압(VON)을 갖는다.
상기 제1 클럭 배선(626)은 제1 클럭 신호(CK1)를 전달한다. 상기 제1 클럭 신호(CK1)는 2H 주기를 갖고 온 전압(VON)과 오프 전압(VSS)을 반복하는 펄스 신호일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50％ 미만일 수 있다.
상기 제2 클럭 배선(627)은 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 다른 신호이다. 상기 제2 클럭 신호(CK2)는 2H 주기를 갖고 온 전압(VON)과 오프 전압(VSS)을 반복하는 펄스 신호일 수 있다. 예를 들면, 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 위상이 반전된 펄스 신호일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50 ％ 미만일 수 있다.
상기 쉬프트 레지스터(630)는 서로 종속적으로 연결된 제1 내지 제m 구동 스테이지(SC1 ~ SCm)와, 제1 더미 구동 스테이지(SCd1) 및 제2 더미 구동 스테이지(SCd2)를 포함한다.
제1 내지 제m 구동 스테이지(SC1 ~ SCm)는 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m개의 게이트 신호들을 출력한다. 상기 제1 더미 구동 스테이지(SCd1)는 상기 제1 구동 스테이지(SC1)의 동작을 제어하고, 상기 제2 더미 구동 스테이지(SCd2)는 상기 제m 구동 스테이지(SCm)의 동작을 제어한다. 상기 제1 및 제2 더미 구동 스테이지들(SCd1, SCd2)은 게이트 배선들과 전기적으로 연결되지 않는다.
각 구동 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VD1), 제2 전원 단자(VD2), 오프 단자(VS), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 캐리 단자(CR) 및 출력 단자(OT)를 포함한다.
상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1) 또는 상기 제2 클럭 신호(CK2)를 수신한다. 예를 들면, 홀수 번째 구동 스테이지(SCd1, ..., SCn-1, SCn+1..., SCd2)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 구동 스테이지(SC1,..., SCn,..., SCm)의 상기 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신한다.
상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK1) 또는 상기 제2 클럭 신호(CK2)를 수신한다. 예를 들면, 홀수 번째 구동 스테이지(SCd1, ..., SCn-1, SCn+1..., SCd2)의 상기 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신하고, 짝수 번째 구동 스테이지(SC1,..., SCn,..., SCm)의 상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK1)를 수신한다.
상기 제1 전원 단자(VD1)는 제1 전원 신호(VDD1)를 수신한다. 상기 제1 전원 신호(VDD1)는 상기 순방향 모드에서는 상기 온 전압(VON)을 갖고, 상기 역방향 모드에서는 상기 오프 전압(VSS)을 갖는다.
상기 제2 전원 단자(VD2)는 제2 전원 신호(VDD2)를 수신한다. 상기 제2 전원 신호(VDD2)는 상기 순방향 모드에서는 상기 오프 전압(VSS)을 갖고, 상기 역방향 모드에서는 상기 온 전압(VON)을 갖는다.
상기 오프 단자(VS)는 상기 오프 전압(VSS)을 수신한다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 구동 스테이지의 캐리 신호를 수신한다. 상기 캐리 신호는 상기 이전 구동 스테이지의 출력 신호인 게이트 신호와 동기된 신호일 수 있다. 예컨대, 제n 구동 스테이지(SCn)의 이전 구동 스테이지는 상기 제n 구동 스테이지(SCn)의 앞단에 위치한 구동 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다.
상기 제2 입력 단자(IN2)는 다음 구동 스테이지의 게이트 신호 또는 수직개시신호(STV)를 수신한다. 예컨대, 제n 구동 스테이지(SCn)의 다음 구동 스테이지는 제n+1 내지 제m 구동 스테이지들(SCn+1,.., SCm) 중 하나 일 수 있다. 마지막 구동 스테이지, 제2 더미 구동 스테이지(SCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다.
상기 캐리 단자(CR)는 게이트 신호에 동기된 캐리 신호를 출력한다.
상기 출력 단자(OT)는 게이트 신호를 출력한다. 상기 제1 내지 제m 구동 스테이지들(SC1,..., SCm)의 출력 단자들 각각은 게이트 배선과 전기적으로 연결된다. 상기 출력 단자(OT)는 다음 구동 스테이지의 제2 입력 단자(IN2)와 전기적으로 연결된다.
도 9는 도 8에 도시된 제n 구동 스테이지의 회로도이다.
도 9를 참조하면, 상기 제n 구동 스테이지(SCn)는 제1 풀 업/다운 제어부(631), 제2 풀 업/다운 제어부(632), 충전부(633), 풀업부(634), 캐리부(635), 풀다운부(636), 인버팅부(638), 제1 유지부(641), 제2 유지부(642) 및 제3 유지부(643)를 포함한다.
상기 제1 풀 업/다운 제어부(631)는 제4 트랜지스터(TR4)를 포함한다. 상기 제4 트랜지스터(TR4)는 제n-1 캐리 신호(Cr(n-1))를 수신하는 제1 입력 단자(IN)와 연결된 제어 전극과, 상기 제1 전원 신호(VDD1)를 수신하는 제1 전원 단자(VD1)와 연결된 입력 전극 및 제1 노드(Q)에 연결된 출력 전극을 포함한다. 상기 제1 풀 업/다운 제어부(531)는 상기 제n-1 캐리 신호(Cr(n-1))의 온 전압(VON)에 응답하여 상기 제1 전원 신호(VDD1)를 제1 노드(Q)에 인가한다. 상기 제1 풀 업/다운 제어부(531)는 순방향 모드에서는 상기 제1 노드(Q)에 상기 온 전압(VON)을 인가되고, 역방향 모드에서는 상기 제1 노드(Q)에 상기 오프 전압(VSS)을 인가한다.
상기 제2 풀 업/다운 제어부(632)는 제9 트랜지스터(TR9)를 포함한다. 상기 제9 트랜지스터(TR9)는 제n+1 게이트 신호(G(n+1))를 수신하는 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제2 전원 신호(VDD2)를 수신하는 제2 전원 단자(VS2)와 연결된 입력 전극 및 제1 노드(Q)에 연결된 출력 전극을 포함한다. 상기 제2 풀 업/다운 제어부(532)는 상기 제n+1 게이트 신호(G(n+1))의 온 전압(VON)에 응답하여 상기 제2 전원 신호(VDD2)를 제1 노드(Q)에 인가한다. 상기 제2 풀 업/다운 제어부(532)는 순방향 모드에서는 상기 제1 노드(Q)에 상기 제2 오프 전압(VSS2)을 인가하고, 역방향 모드에서는 상기 제1 노드(Q)에 상기 온 전압(VON)을 인가한다.
상기 충전부(633)는 충전 커패시터(C1)를 포함한다. 상기 충전 커패시터(C1)는 상기 풀업부(634)의 제어 전극과 제1 전극과, 제2 노드(O)에 연결된 제2 전극을 포함한다.
상기 풀업부(634)는 제1 트랜지스터(TR1)를 포함한다. 상기 제1 트랜지스터(TR1)는 상기 제1 노드(Q)에 연결된 제어 전극, 제1 클럭 단자(CT1)와 연결된 입력 전극 및 제2 노드(O)에 연결된 출력 전극을 포함한다. 상기 풀업부(634)의 제어 전극에는 상기 충전부(633)에 충전된 충전 전압(VC)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)이 수신되면 상기 풀업부(634)는 부트스트랩(Bootstrap) 된다. 이때 상기 제1 노드(Q)에 인가된 상기 온 전압(VON)은 부스팅된다. 상기 제1 노드(Q)의 신호가 부스팅되면 상기 풀업부(634)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)을 제n 게이트 신호(Gn)로 출력한다.
상기 캐리부(635)는 제15 트랜지스터(TR15)를 포함한다. 상기 제15 트랜지스터(TR15)는 상기 제1 노드(Q)에 연결된 제어 전극과 상기 클럭 단자(CT)에 연결된 입력 전극과, 제4 노드(R)에 연결된 출력 전극을 포함한다. 상기 캐리부(635)는 상기 제1 노드(Q)에 상기 온 전압(VON)이 인가되면 상기 제1 클럭 신호(CK1)의 온 전압(VON)을 제n 캐리 신호(Crn)로 출력한다. 상기 캐리부(635)는 상기 제15 트랜지스터(TR15)의 제어 전극과 상기 출력 전극 사이에 연결된 커패시터(C2)를 더 포함할 수 있다.
상기 풀다운부(636)는 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 포함한다. 상기 제2 트랜지스터(TR2)는 상기 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제2 노드(O)와 연결된 입력 전극 및 오프 단자(VS)와 연결된 출력 전극을 포함한다. 상기 제3 트랜지스터(TR3)는 상기 제1 입력 단자(IN1)와 연결된 제어 전극과, 상기 제2 노드(O)와 연결된 입력 전극 및 상기 오프 단자(VS)와 연결된 출력 전극을 포함한다. 상기 풀다운부(636)는 이전 구동 스테이지의 캐리 신호인, 제n-1 캐리 신호(Cr(n-1)) 및 다음 구동 스테이지의 게이트 신호인, 제n+1 게이트 신호(G(n+1))에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VSS)으로 풀-다운 시킨다. 즉, 상기 제n 게이트 신호(Gn)의 상기 온 전압(VON)을 상기 오프 전압(VSS)으로 풀-다운시킨다.
상기 인버팅부(638)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)를 포함한다. 상기 제12 트랜지스터(TR12)는 제어 전극과 입력 전극이 상기 제1 클럭 단자(CT1)에 연결되고, 출력 전극이 상기 제13 트랜지스터(TR13)의 입력 전극 및 상기 제7 트랜지스터(TR7)의 제어 전극과 연결된다. 상기 제7 트랜지스터(TR7)는 입력 전극이 상기 제1 클럭 단자(CT1)에 연결되고, 출력 전극이 상기 제8 트랜지스터(TR8)의 입력 전극과 연결된다. 상기 제7 트랜지스터(TR7)의 출력 전극은 제3 노드(N)에 연결된다. 상기 인버팅부(638)는 상기 제3 노드(N)에 인가되는 전압을 제어한다. 상기 인버팅부(638)는 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)에 동기된 신호를 상기 제3 노드(N)에 인가하고, 상기 제2 노드(O)에 상기 온 전압(VON)이 인가되면 상기 제8 및 제13 트랜지스터들(TR8, TR13)이 턴-온 되어 상기 제3 노드(N)의 전압을 상기 오프 전압(VSS)으로 방전시킨다.
상기 제1 유지부(641)는 제10 트랜지스터(TR10)를 포함한다. 상기 제10 트랜지스터(TR10)는 상기 제1 클럭 단자(CT1)에 연결된 제어 전극과, 상기 제1 노드(Q)에 연결된 입력 전극 및 상기 제2 노드(O)에 연결된 출력 전극을 포함한다. 상기 제1 유지부(641)는 상기 제1 클럭 신호(CK1)의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 노드(O)의 전압으로 유지시킨다.
상기 제2 유지부(642)는 제5 트랜지스터(TR5)를 포함한다. 상기 제5 트랜지스터(TR5)는 제2 클럭 단자(CT2)에 연결된 제어 전극과, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 전원 단자(VS)에 연결된 출력 전극을 포함한다. 상기 제2 유지부(642)는 상기 제2 클럭 단자(CT2)에 수신된 제2 클럭 신호(CK2)의 상기 온 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VSS)으로 유지시킨다.
상기 제3 유지부(643)는 제11 트랜지스터(TR11)를 포함한다. 상기 제11 트랜지스터(TR11)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 전원 단자(VS)에 연결된 출력 전극을 포함한다. 상기 제3 유지부(643)는 상기 제1 클럭 신호(CK)에 동기된 상기 제3 노드(N)의 온 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VSS)으로 유지시킨다.
도시되지 않았으나, 본 실시예에 따른 제1 및 제2 더미 구동 스테이지는 도 5에서 설명된 자기 리셋부를 더 포함할 수 있다. 본 실시예에 따른 상기 자기 리셋부는 제17 트랜지스터를 포함하고, 상기 제17 트랜지스터는 상기 캐리 단자와 연결된 제어 전극과, 상기 제1 노드(Q)와 연결된 입력 전극 및 상기 전원 단자(VS)와 연결된 출력 전극을 포함한다. 상기 자기 리셋부는 캐리 신호의 상기 온 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 오프 전압(VSS)으로 방전시킴으로써 자기 구동 스테이지의 동작을 리셋할 수 있다.
또한, 본 실시예에 따른 게이트 구동회로는 도 4에 도시된 방전 회로를 더 포함할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 인쇄회로기판
300 : 메인 구동회로 400 : 데이터 구동회로
500 : 게이트 구동회로 510 : 신호 회로
520 : 배선부 530 : 쉬프트 레지스터
531 : 제1 풀 업/다운 제어부 532 : 제2 풀 업/다운 제어부
533 : 충전부 534 : 풀업부
535 : 캐리부 536 : 제1 풀다운부
537 : 제2 풀다운부 538 : 인버팅부
541 : 제1 유지부 542 : 제2 유지부
550 : 방전 회로

Claims (20)

  1. 복수의 구동 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 복수의 게이트 배선들의 제1 단부들에 출력하는 신호 회로를 포함하는 게이트 구동회로에서,
    제n(n은 자연수) 구동 스테이지는
    제1 클럭 신호의 온 전압을 제n 게이트 신호의 온 전압으로 출력하는 풀업부;
    상기 제1 클럭 신호의 온 전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부;
    이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 게이트 신호의 온 전압을 제1 오프 전압으로 풀-다운하는 제1 풀다운부;
    상기 이전 스테이지 중 어느 하나의 출력 신호에 응답하여, 순방향 모드시 온 전압의 제1 전원 신호를 상기 풀업부의 제어단에 인가하고 역방향 모드시 제2 오프 전압의 상기 제1 전원 신호를 상기 풀업부의 제어단에 인가하는 제1 풀 업/다운 제어부; 및
    상기 다음 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 상기 제2 오프 전압의 제2 전원 신호를 상기 풀업부의 제어단에 인가하고, 상기 역방향 모드시 온 전압의 상기 제2 전원 신호를 상기 풀업부의 제어단에 인가하는 제2 풀 업/다운 제어부를 포함하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제2 오프 전압은 상기 제1 오프 전압 보다 낮은 레벨을 갖는 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 제n 구동 스테이지는
    상기 이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 캐리 신호의 온 전압을 상기 제2 오프 전압으로 풀-다운하는 제2 풀다운부를 더 포함하는 게이트 구동회로.
  4. 제3항에 있어서, 상기 이전 스테이지의 상기 출력 신호는 캐리 신호의 온 전압이고, 상기 다음 스테이지의 상기 출력 신호는 캐리 신호의 온 전압인 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 상기 제n 구동 스테이지는
    상기 캐리부가 온 전압을 출력하면 상기 제1 오프 전압을 출력하고, 상기 캐리부가 상기 제2 오프 전압을 출력하면 상기 제1 클럭 신호와 동기된 신호를 출력하는 인버팅부를 더 포함하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 제n 구동 스테이지는
    상기 인버팅부의 출력 신호에 응답하여 상기 풀업부의 제어단에 인가된 전압을 상기 제2 오프 전압으로 유지하는 제1 유지부; 및
    상기 인버팅부의 출력 신호에 응답하여 상기 캐리부의 출력단에 인가된 전압을 상기 제2 오프 전압으로 유지시키는 제2 유지부를 더 포함하는 게이트 구동회로.
  7. 제1항에 있어서, 상기 제2 오프 전압은 상기 제1 오프 전압과 동일한 레벨을 갖는 것을 특징으로 하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 이전 스테이지의 상기 출력 신호는 캐리 신호의 온 전압이고, 상기 다음 스테이지의 상기 출력 신호는 게이트 신호의 온 전압인 것을 특징으로 하는 게이트 구동회로.
  9. 제8항에 있어서, 상기 제n 구동 스테이지는
    상기 풀업부가 온 전압을 출력하면 상기 제1 오프 전압을 출력하고, 상기 풀업부가 상기 제1 오프 전압을 출력하면 상기 제1 클럭 신호와 동기된 신호를 출력하는 인버팅부를 더 포함하는 게이트 구동회로.
  10. 제9항에 있어서, 상기 제n 구동 스테이지는
    상기 제1 클럭 신호에 응답하여 상기 풀업부의 제어단에 인가된 전압을 상기 풀업부의 출력단에 인가된 전압으로 유지하는 제1 유지부;
    상기 제1 클럭 신호와 다른 제2 클럭 신호에 응답하여 상기 풀업부의 출력단에 인가된 전압을 상기 제1 오프 전압으로 유지하는 제2 유지부; 및
    상기 인버팅부의 출력 신호에 응답하여 상기 풀업부의 출력단에 인가된 전압을 상기 제1 오프 전압으로 유지하는 제3 유지부를 더 포함하는 게이트 구동회로.
  11. 제1항에 있어서, 상기 복수의 구동 스테이지들 중 첫 번째 및 마지막 구동 스테이지들 각각은,
    상기 제n 캐리 신호의 온 전압에 응답하여 상기 캐리부의 제어단에 인가된 전압을 상기 제2 오프 전압으로 방전하는 자기 리셋부를 더 포함하는 게이트 구동회로.
  12. 제1항에 있어서, 상기 게이트 배선들의 제2 단부들에 연결된 복수의 방전 스테이지들을 포함하는 방전 회로를 더 포함하고, 제n 방전 스테이지는
    제n+1 게이트 배선의 온 전압에 응답하여 제n 게이트 배선의 온 전압을 상기 제1 오프 전압으로 방전하는 제1 방전부; 및
    제n-1 게이트 배선의 온 전압에 응답하여 제n 게이트 배선의 온 전압을 상기 제1 오프 전압으로 방전하는 제2 방전부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  13. 서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    순방향 모드 및 역방향 모드에 따라 다른 레벨의 제1 전원 신호 및 제2 전원 신호를 생성하는 메인 구동회로; 및
    상기 주변 영역에 배치되고, 상기 게이트 배선들의 제1 단부들과 연결되어 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 신호 회로를 포함하는 게이트 구동회로를 포함하며, 상기 제n(n은 자연수) 구동 스테이지는
    제1 클럭 신호의 온 전압을 제n 게이트 신호의 온 전압으로 출력하는 풀업부;
    상기 제1 클럭 신호의 온 전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부;
    이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 게이트 신호의 온 전압을 제1 오프 전압으로 풀-다운하는 제1 풀다운부;
    상기 이전 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 온 전압의 제1 전원 신호를 상기 풀업부의 제어단에 인가하고 상기 역방향 모드시 제2 오프 전압의 상기 제1 전원 신호를 상기 풀업부의 제어단에 인가하는 제1 풀 업/다운 제어부; 및
    상기 다음 스테이지 중 어느 하나의 출력 신호에 응답하여, 상기 순방향 모드시 상기 제2 오프 전압의 제2 전원 신호를 상기 풀업부의 제어단에 인가하고, 상기 역방향 모드시 온 전압의 상기 제2 전원 신호를 상기 풀업부의 제어단에 인가하는 제2 풀 업/다운 제어부를 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 제2 오프 전압은 상기 제1 오프 전압 보다 낮은 레벨을 갖는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제n 구동 스테이지는
    상기 이전 스테이지 중 어느 하나의 출력 신호 및 다음 스테이지의 어느 하나의 출력 신호에 응답하여 상기 제n 캐리 신호의 온 전압을 상기 제2 오프 전압으로 풀-다운하는 제2 풀다운부를 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 제n 구동 스테이지는
    상기 캐리부가 온 전압을 출력하면 상기 제1 오프 전압을 출력하고, 상기 캐리부가 상기 제2 오프 전압을 출력하면 상기 제1 클럭 신호와 동기된 신호를 출력하는 인버팅부;
    상기 인버팅부의 출력 신호에 응답하여 상기 풀업부의 제어단에 인가된 전압을 상기 제2 오프 전압으로 유지하는 제1 유지부; 및
    상기 인버팅부의 출력 신호에 응답하여 상기 캐리부의 출력단에 인가된 전압을 상기 제2 오프 전압으로 유지시키는 제2 유지부를 더 포함하는 표시 장치.
  17. 제13항에 있어서, 상기 제2 오프 전압은 상기 제1 오프 전압과 동일한 레벨을 갖는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제n 구동 스테이지는
    상기 풀업부가 온 전압을 출력하면 상기 제1 오프 전압을 출력하고, 상기 풀업부가 상기 제1 오프 전압을 출력하면 상기 제1 클럭 신호와 동기된 신호를 출력하는 인버팅부;
    상기 제1 클럭 신호에 응답하여 상기 풀업부의 제어단에 인가된 전압을 상기 풀업부의 출력단에 인가된 전압으로 유지하는 제1 유지부;
    상기 제1 클럭 신호와 다른 제2 클럭 신호에 응답하여 상기 풀업부의 출력단에 인가된 전압을 상기 제1 오프 전압으로 유지하는 제2 유지부; 및
    상기 인버팅부의 출력 신호에 응답하여 상기 풀업부의 출력단에 인가된 전압을 상기 제1 오프 전압으로 유지하는 제3 유지부를 더 포함하는 게표시 장치.
  19. 제13항에 있어서, 상기 복수의 구동 스테이지들 중 첫 번째 및 마지막 구동 스테이지들 각각은,
    상기 제n 캐리 신호의 온 전압에 응답하여 상기 캐리부의 제어단에 인가된 전압을 상기 제2 오프 전압으로 방전하는 자기 리셋부를 더 포함하는 표시 장치.
  20. 제13항에 있어서, 상기 게이트 구동회로는 상기 게이트 배선들의 제2 단부들에 연결된 복수의 방전 스테이지들을 포함하는 방전 회로를 더 포함하고,
    제n 방전 스테이지는
    제n+1 게이트 배선의 온 전압에 응답하여 제n 게이트 배선의 온 전압을 상기 제1 오프 전압으로 방전하는 제1 방전부; 및
    제n-1 게이트 배선의 온 전압에 응답하여 제n 게이트 배선의 온 전압을 상기 제1 오프 전압으로 방전하는 제2 방전부를 포함하는 것을 특징으로 하는 표시 장치.
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