KR20120066754A - 반도체 집적 회로 장치 - Google Patents

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Abstract

본 실시예의 반도체 집적 회로 장치는 비트 라인 및 비트 라인 바, 상기 비트 라인 및 상기 비트 라인 바의 전위차를 감지 증폭하도록 구성되며 서로 다른 타입의 복수의 트랜지스터들을 포함하도록 구성되는 센스 앰프를 포함하며, 상기 센스 앰프를 구성하는 트랜지스터들 중 동일한 신호를 인가받는 동일한 타입의 MOS 트랜지스터들은 하나의 통합 액티브 영역내에 형성된다.

Description

반도체 집적 회로 장치{Semiconductor Integrated Circuit Device}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 반도체 집적 회로 장치의 센스 앰프 구조에 관한 것이다.
반도체 메모리 장치 중 대표적인 DRAM(dynamic random access memory)은 센스 앰프를 이용하여 메모리 셀에 저장된 데이터를 증폭한다. 센스 앰프는 메모리 셀과 연결된 비트 라인쌍(비트 라인 및 비트 라인 바)과 연결되어, 비트 라인쌍으로 차지 쉐어링(charge sharing)되는 전압 레벨과 비트 라인 프리차지 전압을 비교하여 메모리 셀 데이터를 판별하도록 구성된다.
일반적인 센스 앰프는 래치 블록, 등화 블록 및 컬럼 선택 블록을 포함한다.
래치 블록은 비트 라인 및 비트 라인 바 사이에 위치되며, NMOS 트랜지스터들 및 PMOS 트랜지스터들을 래치 형태로 연결하여 구성될 수 있다. 등화 블록은 비트 라인 및 비트 라인 바 사이에 연결되며, 등화 신호에 응답하여, 비트 라인 및 비트 라인 바를 등전위로 만드는 역할을 한다. 컬럼 선택 블록은 컬럼 선택 신호에 응답하여 비트 라인 및 비트 라인 바의 신호를 데이터 전달 라인으로 스위칭시키도록 구성될 수 있다.
래치 블록, 등화/프리차지 블록 및 컬럼 선택 블록은 모두 MOS 트랜지스터들로 구성될 수 있고, 상기 MOS 트랜지스터들의 게이트, 소스, 및 드레인은 상기한 센스 앰프의 구조를 갖도록 금속 배선에 의해 적절히 연결된다.
그런데, 반도체 메모리 장치의 집적 밀도가 증대됨에 따라, 액티브 영역간의 간격이 매우 감소되고 있는 추세이며, 금속 배선의 선폭 및 간격 역시 급격히 감소되고 있다.
이로 인해, 금속 배선의 RC 지연값이 증대되고, 인접하는 금속 배선과 커플링이 발생되어, 정확한 신호 전달에 어려움이 있다.
따라서, 본 발명은 RC 지연 및 커플링 문제를 개선할 수 있는 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 제 1 신호 라인 및 제 2 신호 라인, 및 복수의 제 1 도전 타입 MOS 트랜지스터 및 복수의 제 2 도전 타입 MOS 트랜지스터를 포함하며, 상기 제 1 신호 라인 및 상기 제 2 신호 라인의 전위차를 감지 증폭하도록 구성되는 센스 앰프를 포함하며, 상기 제 1 및 제 2 도전 타입 트랜지스터 중 동일한 신호를 인가받는 동일 타입 MOS 트랜지스터들의 접합 영역은 하나의 액티브 영역의 일부를 공유하도록 집적된다.
센스 앰프와 같은 반도체 메모리 장치, 나아가 반도체 집적 회로 장치에서, 동일 도전 라인, 혹은 동일 신호를 입력받는 동일 타입의 접합 영역을 하나의 통합 액티브 영역으로 구성한다. 이에 따라, 액티브 영역간의 간격을 줄일 수 있고, 통합된 영역에 하나의 콘택만으로 신호를 전달할 수 있어 복수의 콘택을 형성하지 않아도 되므로 콘택 마진을 확보할 수 있다.
또한, 동일 신호를 제공받는 액티브 영역간에 배선을 형성할 필요가 없으므로, 배선의 수를 감소시킬 수 있어, 배선 마진을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 센스 앰프를 보여주는 평면도,
도 2는 도 1의 N 래치 블록을 나타낸 회로도,
도 3은 본 발명의 일 실시예에 따른 N 래치 블록의 레이아웃을 보여주는 도면,
도 4는 도 3의 N 래치 블록의 사시도,
도 5는 도 3의 V-V'선을 따라 절단한 단면도,
도 6은 본 발명의 다른 실시예에 따른 N 래치 블록의 레이아웃을 보여주는 도면,
도 7은 도 6의 N 래치 블록의 사시도,
도 8은 도 1의 P 래치 블록을 나타낸 회로도,
도 9는 본 발명의 일 실시예에 따른 P 래치 블록의 사시도,
도 10은 본 발명의 다른 실시예에 따른 P 래치 블록의 사시도,
도 11은 도 1의 N 래치 블록 및 등화 블록을 나타낸 회로도,
도 12는 본 발명의 일 실시예에 따른 도 11의 N 래치 블록 및 등화 블록의 레이아웃을 보여주는 도면,
도 13은 본 발명의 다른 실시예에 따른 도 11의 N 래치 블록 및 등화 블록의 레이아웃을 보여주는 도면,
도 14는 도 1의 N 래치 블록 및 프리차지 회로부를 구비한 등화 블록의 회로도,
도 15는 본 발명의 일 실시예에 따른 도 14의 N 래치 블록 및 프리차지 회로부를 구비한 등화 블록의 레이아웃을 보여주는 도면, 및
도 16은 본 발명의 다른 실시예에 따른 도 14의 N 래치 블록 및 프리차지 회로부를 구비한 등화 블록의 레이아웃을 보여주는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
본 실시예에서는 동일 신호를 제공받는 동일한 타입의 적어도 2개의 액티브 영역을 단절 없이 하나의 영역으로 통합하고, 이를 공통 접합 영역으로 이용할 것이다. 이에 따라, 별도의 배선 연결 없이 액티브 영역을 통해 신호 전달을 수행할 수 있을 것이다. 따라서, 영역 간 신호 전달을 위한 배선의 수를 감소시킬 수 있을 것이며, 이것으로 부터, 배선 여유도 및 콘택 마진등을 확보할 수 있을 것이다.
본 실시예에서는 반도체 집적 회로 장치의 센스 앰프를 예를 들어 설명할 것이다. 하지만, 여기에 한정됨이 없이, 모든 반도체 집적회로 장치에 모두 적용될 수 있음은 물론이다.
도 1은 본 발명의 실시예에 따른 센스 앰프의 개략적인 블록도이다.
센스 앰프(10)는 비트 라인(BL) 및 비트 라인 바(BLB)의 연장 방향을 따라, P 래치 블록(20), N 래치 블록(30) 및 등화 블록(40)이 순차적으로 배치되어 구성될 수 있다. 여기서, 비트 라인 바(BLB)라 함은 비트 라인(BL)과 쌍을 이루며, 상기 비트 라인(BL)과 반대 레벨의 신호를 전달하는 라인이다.
상기 P 래치 블록(20)은 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 연결된 한 쌍의 PMOS 트랜지스터들로 구성되고, N 래치 블록(30)은 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 연결된 한 쌍의 NMOS 트랜지스터들로 구성된다. P 래치 블록(20)을 구성하는 PMOS 트랜지스터들과 N 래치 블록(30)을 구성하는 NMOS 트랜지스터들은 CMOS 인버터 래치 구조를 이룰 수 있도록 전기적으로 적절히 연결된다.
등화 블록(40)은 등화 신호에 응답하여 비트 라인(BL) 및 비트 라인 바(BLB)의 신호 레벨을 동일하게 만든다. 이러한 등화 블록(40)은 비트 라인(BL) 및 비트 라인 바(BLB) 사이를 연결하는 NMOS 트랜지스터로 구성될 수 있다. 추가로, 등화 블록(40)은 비트 라인(BL) 및 비트 라인 바(BLB)에 일정 전압을 프리차지하기 위한 프리차지 회로부를 더 포함할 수 있다.
그 밖에, 센스 앰프(10)는 도면에 도시되지 않았지만, 컬럼 선택 신호에 응답하여, 비트 라인(BL) 및 비트 라인 바(BLB)의 신호를 입출력 라인에 전달하는 컬럼 선택 블록을 더 포함할 수 있다.
상기 N 래치 블록(30)은 도 2에 도시된 바와 같이, 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 직렬로 연결된 제 1 NMOS 트랜지스터(L_N1) 및 제 2 NMOS 트랜지스터(L_N2)로 구성될 수 있다.
제 1 NMOS 트랜지스터(L_N1)는 비트 라인(BL)과 연결된 제 1 드레인(L_D1), 제 1 게이트 라인(L_G1)과 연결되는 게이트, 및 공통 소스(L_C_S)를 포함한다. 제 2 NMOS 트랜지스터(L_N2)는 비트 라인 바(BLB)와 연결된 제 2 드레인(L_D2), 제 2 게이트 라인(L_G2)과 연결되는 게이트 및 공통 소스(L_C_S)를 포함한다.
여기서, 도면에는 상세히 도시되지는 않았으나, 상기 제 1 게이트 라인(L_G1)은 P 래치 블록(20)의 PMOS 트랜지스터의 게이트와 전기적으로 연결됨과 더불어 상기 비트 라인 바(BLB)와 전기적으로 연결될 것이다. 또한, 제 2 게이트 라인(L_G2)은 상기 P 래치 블록(30)의 다른 PMOS 트랜지스터의 게이트와 전기적으로 연결되면서 상기 비트 라인(BL)과 전기적으로 연결될 것이다.
본 실시예에 따른 N 래치 블록(30)은 도 3에 도시된 바와 같이 제 1 NMOS 트랜지스터(L_M1) 및 제 2 NMOS 트랜지스터(L_N2)는 하나의 통합 액티브 영역(115) 상에 집적된다. 여기서, 액티브 영역이라 함은 소자 분리막에 둘러싸여지는 웰(well) 영역으로, 이후, 게이트 라인 형성 후, 소스 및 드레인이 형성되는 접합 영역으로 해석될 수 있다.
통합 액티브 영역(115)은 실질적인 라인 형태를 갖는 바디부(115a), 및 상기 바디부(115a)의 양측 가장자리 부분으로부터 연장되는 한 쌍의 분기부(115b,115c)로 구성될 수 있다. 한 쌍의 분기부(115b,115c)는 상기 바디부(115a)와 실질적으로 수직을 이루는 방향으로 연장되지만, 여기에 한정됨이 없이, 분기부(115b,115c)는 바디부(115a)와 단절됨이 없이 소정 방향으로 연장될 수 있다.
본 실시예의 통합 액티브 영역(115)은 사각의 액티브 영역을 기준으로 할 때, 측벽면에 분리 영역(소자 분리막)이 삽입되는 요(凹)자형 구조를 가질 수 있다. 이에 따라, 통합 액티브 영역(115)은 적어도 한 개, 예를 들어 2개의 굴곡부를 가질 수 있다.
통합 액티브 영역(115)의 바디부(115a)와 제 1 분기부(115b)의 경계 부분을을 지나도록 제 1 게이트 라인(L_G1)이 상기 바디부(115a)의 연장 방향을 따라 형성되고, 바디부(115a)와 제 2 분기부(115c)의 경계 부분을 지나도록 제 2 게이트 라인(L_G2)이 배치된다. 상기 제 1 게이트 라인(L_G1) 및 제 2 게이트 라인(L_G2)은 전기적으로 서로 단절되면서 예를 들어, 일직선 형태에 놓이도록 배치될 수 있다.
제 1 및 제 2 게이트 라인(L_G1,L_G2)을 중심으로 통합 액티브 영역(115)의 일측, 예를 들어, 바디부(115a)에 공통 소스(L_C_S)가 형성되고, 타측의 제 1 및 제 2 분기부(115b,115c)에 각각 제 1 및 제 2 드레인(L_D1,L_D2)이 형성된다.
도 4는 본 실시예에 따른 N 래치 블록의 사시도이고, 도 5는 본 실시예에 따른 N 래치 블록의 단면도로서, 도 5는 도 3의 Ⅴ-Ⅴ'을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하여, 반도체 기판(100)의 소정 부분에 바디부(115a), 제 1 및 제 2 분기부(115b,115c)로 구성되는 통합 액티브 영역(115)이 구축되도록 공지의 방식으로 소자 분리막(110)이 형성된다. 통합 액티브 영역(115)에 공지의 방식으로 P웰(120)이 형성된다.
바디부(115a) 및 제 1 분기부(115b)의 경계 부분에 해당하는 통합 액티브 영역(115)상에 소정 선폭을 갖는 제 1 게이트 라인(140_1,LG_1)이 형성되고, 상기 바디부(115a) 및 제 2 분기부(115c)의 경계에 해당하는 통합 액티브 영역(115) 상에 소정 선폭을 갖는 제 2 게이트 라인(140_2,LG_2)이 형성된다. 상기 제 1 및 제 2 게이트 라인(140_1,140_2)은 도 5에 상세히 도시된 바와 같이, 반도체 기판(100) 상부 표면에 형성되는 게이트 절연막(142), 상기 게이트 절연막(142) 상부에 형성되는 게이트 도전층(144) 및 상기 게이트 도전층(144) 측벽에 형성되는 절연 스페이서(146)를 포함할 수 있다.
제 1 및 제 2 게이트 라인(140_1,140_2) 양측의 통합 액티브 영역(115)에 n형 불순물이 주입되어, 공통 소스(L_C_S), 제 1 및 제 2 드레인(L_D1,L_D2)이 형성된다.
제 1 드레인(L_D1) 상에 비트 라인(BL)과 콘택되는 콘택 플러그(도시되지 않음)가 형성되고, 제 2 드레인(L_D2)상에 비트 라인 바(BLB)와 콘택되는 콘택 플러그(도시되지 않음)가 형성된다. 또한, 공통 소스(L_C_S) 상에 SB 라인과 콘택되는 하나의 콘택 플러그(150)가 형성된다(도 5 참조).
종래에는 제 1 NMOS 트랜지스터의 소스 및 제 2 NMOS 트랜지스터의 소스가 각각의 액티브 영역이 분리됨에 따라 서로 일정 거리를 두고 형성되었고, 분리된 소스 영역 각각에 SB 라인과 콘택을 위한 콘택 플러그가 배치되었다. 그러므로, 제 1 및 제 2 NMOS 트랜지스터를 구성하는 액티브 영역간의 간격도 확보하여야 했고, 콘택 플러그의 면적 및 간격 역시 확보하여야 했다. 하지만, 본 실시예에서는 동일 전압을 인가받는 MOS 트랜지스터의 소스를 단절 없이 공통으로 형성하고 하나의 콘택(콘택 플로그)으로 배선한다. 이에 따라, 1차적으로 불필요한 액티브 영역간의 간격(접합 영역 간의 간격)을 줄일 수 있고, 다수의 콘택부를 형성하지 않아도 되므로, 배선의 간격 및 선폭에 있어 여유도를 확보할 수 있다.
또한, N 래치 블록(30)은 도 6 및 도 7에 도시된 바와 같이, 판 형태, 예를 들어, 실질적인 사각형 형태로 통합 액티브 영역(215)을 구성할 수 있다. 이와 같이, 판 형태로 통합 액티브 영역(215)을 구성하는 경우, 서로 다른 비트 라인(BL,BLB)과 연결되는 제 1 및 제 2 드레인(L_D1,L_D2)을 전기적으로 구분하기 위하여, 제 1 및 제 2 게이트 라인(140_1(L_G1),140_2(L_G2))은 상기 통합 액티브 영역(215)의 일측 모서리들을 구획하도록 배치될 수 있다. 본 실시예에서는 제 1 및 제 2 게이트 라인(140_1(L_G1),140_2(L_G2))은 대각선 방향으로 마주하는 통합 액티브 영역(215)의 일측 모서리 부분을 각각 감싸도록 꺾여진 구조로 형성될 수 있다. 즉, 본 실시예에서 제 1 및 제 2 게이트 라인(140_1(L_G1),140_2(L_G2))은 대칭된 형태로 구성될 수 있으며, 예를 들어, 문자 "L"자 형태를 가질 수 있다.
제 1 및 제 2 게이트 라인((140_1(L_G1),140_2(L_G2)) 양측에 n형의 불순물을 주입하여, NMOS 트랜지스터들을 형성하여, N 래치 블록(30)을 구성할 수 있다.
본 실시예들에 따르면, 각각의 트랜지스터들을 구분하기 위해, 통합 액티브영역(115)이 굴곡진 형태로 구성되는 경우, 제 1 및 제 2 게이트 라인(L_G1,L_G2)을 직선 형태로 배치시킬 수 있다. 한편, 통합 액티브 영역(215)을 트랜지스터 구분없이 판 형태로 구성하면, 제 1 및 제 2 게이트 라인(L_G1,L_G2)을 절곡시켜 트랜지스터간을 구분할 수 있다.
도 8은 본 발명의 일 실시예에 따른 P 래치 블록을 보여주는 회로도이다.
상기 P 래치 블록(20)은 도 8에 도시된 바와 같이, 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 직렬로 연결된 제 1 PMOS 트랜지스터(L_P1) 및 제 2 NMOS 트랜지스터(L_P2)로 구성될 수 있다.
제 1 PMOS 트랜지스터(L_P1)는 비트 라인(BL)과 연결된 제 1 드레인(L_D1'), 제 1 게이트 라인(L_G1)과 연결되는 게이트, 및 공통 소스(C_S')를 포함한다. 제 2 PMOS 트랜지스터(L_P2)는 비트 라인 바(BLB)와 연결된 제 2 드레인(L_D2'), 제 2 게이트 라인(L_G2)과 연결되는 게이트 및 공통 소스(L_C_S')를 포함한다.
여기서, 제 1 PMOS 트랜지스터(L_P1)는 상기 제 1 NMOS 트랜지스터(L_N1)와 인버터 형태로 연결되면서, 상기 제 1 게이트 라인(L_G1)은 비트 라인 바(BLB)와 연결된다. 제 2 PMOS 트랜지스터(L_P2)는 상기 제 2 NMOS 트랜지스터(L_N2)와 인버터 형태로 연결되면서 상기 제 2 게이트 라인(L_G2)은 비트 라인(BL)과 연결되어 인버터 래치를 구성하게 된다.
여기서, P 래치 블록(20) 역시 도 9에 도시된 바와 같이, 요(凹)자 형태의 통합 액티브 영역(115)내에 배치되거나, 도 10에 도시된 바와 같이, 판 형태의 통합 액티브 영역(215)에 N 래치 블록(30)의 구조와 유사하게 형성될 수 있다.
이때, P 래치 블록(20)을 형성하는 방식은 상기 통합 액티브 영역(115', 215')내에 P웰(120)을 형성하는 대신 N웰(121)을 형성하고, 제 1 및 제 2 게이트 라인(140_1,140_2) 양측의 통합 액티브 영역(115',215')에 P형의 불순물을 주입하는 것만이 상이할 뿐, 그 외의 구조 및 제조 방법이 대부분 동일하므로, 중복 설명은 배제하도록 한다.
도 11을 참조하면, 등화 블록(40)은 N 래치 블록(30)으로부터 연장되는 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 연결되며 등화 신호 라인(BLEQ)에 응답하여 구동되는 NMOS 트랜지스터(EQN)로 구성될 수 있다. 이와 같은 N 래치 블록(30) 및 등화 블록(40) 역시 하나의 통합 액티브 영역내에 구비할 수도 있다.
즉, 도 12에 도시된 바와 같이, 통합 액티브 영역(315)은 적어도 하나의 굴곡진 부분을 갖도록, 제 1 바디부(315a), 제 2 바디부(315b), 제 1 분기부(315c) 및 제 2 분기부(315d)로 구성될 수 있다. 제 1 및 제 2 바디부(315a,315b)는 일측 부분이 접하면서 서로 평행하게 배치된다. 예를 들어, 제 1 바디부(315a)의 일측부와 제 2 바디부(315b)의 타측부가 소정 부분 접하도록 배치된다. 제 1 분기부(315c)는 제 1 바디부(315a)의 타측부로부터 제 1 바디부(315a)의 장축 방향에 대해 수직인 방향으로 연장되고, 제 2 분기부(315d)는 제 2 바디부(315b)의 일측부로 부터 제 2 바디부(315b)의 장축 방향에 대해 수직인 방향으로 연장된다. 여기서, 제 1 분기부(315c)와 제 2 바디부(315b)는 소정 간격 이격되어 있고, 제 2 분기부(315d)와 제 1 바디부(315a) 역시 소정 간격 이격되어 있다. 이에 따라, N 래치 블록(30) 및 등화 블록(40)을 설치할 수 있는 통합 액티브 영역(315)는 예를 들어 문자 "S" 자 형태를 가질 수 있다.
제 1 게이트 라인(L_G1)은 제 1 바디부(315a) 및 제 1 분기부(315c)의 경계부분에 직선 형태로 배치되고, 제 2 게이트 라인(L_G2)은 제 2 바디부(315b) 및 제 2 분기부(315d)의 경계 부분 상에 직선 형태로 배치되며, 등화 신호 라인(BLEQ)는 제 1 바디부(315a) 및 제 2 바디부(315b)의 경계 부분 상에 직선 형태로 배치될 수 있다. 상기 제 1 게이트 라인(L_G1), 제 2 게이트 라인(L_G2) 및 등화 신호 라인(BLEQ)은 일직선상에 배치되되, 각각 전기적으로 분리된다.
제 1 게이트 라인(L_G1), 제 2 게이트 라인(L_G2) 및 등화 신호 라인(BLEQ) 양측의 통합 액티브 영역(315)에 n형의 불순물이 주입되어, 제 1 바디부(315a)는 비트 라인(BL)과 콘택되는 제 1 드레인(L_D1)이 되고, 제 1 분기부(315c)는 제 1 소스(L_S1)가 되고, 제 2 바디부(315b)는 비트 라인 바(BLB)와 콘택되는 제 2 드레인(L_D2)이 되고, 제 2 분기부(315d)는 제 2 소스(L_S2)가 된다. 여기서, 미설명 부호 CT는 콘택부, 혹은 콘택 플러그를 지시한다.
이에 따라, 제 1 게이트 라인(L_G1), 제 1 드레인(L_D1) 및 제 1 소스(L_S1) 사이에서 N 래치 블록(30)의 제 1 NMOS 트랜지스터(L_N1)가 형성되고, 제 2 게이트 라인(L_G2), 제 2 드레인(L_D2) 및 제 2 소스(L_S2) 사이에서 N 래치 블록의 제 2 NMOS 트랜지스터(L_N2)가 형성되며, 등화 신호 라인(BLEQ), 제 1 드레인(L_D1) 및 제 2 드레인(L_D2) 사이에서 등화 트랜지스터(EQN)가 형성된다.
한편, 도 13에 도시된 바와 같이, N 래치 블록(30) 및 등화 블록(40)은 사각형 형태의 통합 액티브 영역(415)에 집적될 수도 있다. 이러한 경우, 제 1 및 제 2 NMOS 트랜지스터(L_N1, L_N2)와 등화 트랜지스터(EQN)를 구분하기 위하여, 제 1 및 제 2 게이트 라인(L_G1,L_G2)은 상기 통합 액티브 영역(415)의 일측 모서리 부분들을 각각 감싸도록 꺾여진 형태로 구성되고, 등화 트랜지스터(EQN)의 게이트 라인, 즉 등화 신호 라인(BLEQ)은 상기 제 1 및 제 2 게이트 라인(L_G1,L_G2) 사이에 상기 통합 액티브 영역(415)를 횡단할 수 있도록 형성하되, 예를 들어, 절곡된 형태로 통합 액티브 영역(415)을 이분하도록 배치될 수 있다. 제 1 및 제 2 게이트 라인(L_G1,L_G2)과 등화 신호 라인(BLEQ) 양측의 통합 액티브 영역(415)에 N형의 불순물을 주입하여, 제 1 및 제 2 NMOS 트랜지스터(L_N1,L_N2) 및 등화 트랜지스터(EQN)가 형성된다.
본 실시예에 따르면, N 래치 블록(30) 및 등화 블록(40)을 통합 액티브 영역(315,415)에 집적하는 경우, 제 1 및 제 2 드레인 영역(L_D1,L_D2)을 각각 공통으로 형성하므로써, 액티브 영역간의 간격 및 비트 라인 콘택(비트 라인 바 콘택)간의 면적을 줄일 수 있다.
도 14에 도시된 바와 같이, 등화 블록(40')은 등화 트랜지스터(EQN) 뿐만 아니라 프리차지 회로부(45)를 더 포함할 수 있다. 프리차지 회로부(45)는 비트 라인(BL) 및 비트 라인 바(BLB) 사이에 연결되는 제 1 프리차지 NMOS 트랜지스터(Pre_N1) 및 제 2 프리차지 NMOS 트랜지스터(Pre_N2)를 포함할 수 있다. 제 1 프리차지 NMOS 트랜지스터(Pre_N1)는 등화 신호 라인(BLEQ)에 응답하여 구동되며, 비트 라인(BL) 및 제 2 프리차지 NMOS 트랜지스터(Pre_N2) 사이에 연결된다. 제 2 프리차치 NMOS 트랜지스터(Pre_N2) 역시 등화 신호 라인(BLEQ)에 응답하여 구동되며, 제 1 프리차지 NMOS 트랜지스터(Pre_N1)와 비트 라인 바(BLB) 사이에 연결된다.
프리차지 회로부(45)를 포함하는 등화 블록(40') 및 N 래치 블록(30) 역시 도 15에 도시된 바와 같이, 하나의 통합 액티브 영역(315)내에 집적될 수 있다. 이때, 상기 통합 액티브 영역(315)은 앞서 설명한 도 12의 통합 액티브 영역(315)과 동일한 구조를 가질 수 있으며, 이에 대한 중복 설명은 배제하도록 한다.
도 15를 참조하면, 복수 개의 굴곡부를 포함하는 통합 액티브 영역(315) 상에 등화 신호 라인(BLEQ)이 배치된다. 등화 신호 라인(BLEQ)은 제 1 바디부(315a) 및 제 1 분기부(315c)의 경계부분에 배치되는 제 1 신호 라인(eq1), 상기 제 1 신호 라인(eq1)의 일측단으로부터 상기 제 1 분기부(315c)로 연장되는 제 2 신호 라인(eq2), 상기 제 1 신호 라인(eq1)의 일측단으로부터 상기 제 1 바디부(315a)로 연장되는 제 3 신호 라인(eq3)로 구성될 수 있다. 여기서, 상기 제 1 신호 라인(eq1)는 등화 트랜지스터(EQN)의 게이트가 되고, 제 2 신호 라인(eq2)는 제 1 프리차지 NMOS 트랜지스터(Pre_N1)의 게이트가 되고, 제 3 신호 라인(eq3)는 제 2 프리차지 NMOS 트랜지스터(Pre_N2)의 게이트가 된다. 아울러, 상기 제 1 내지 제 3 신호 라인(eq1-e13)으로 구성되는 등화 신호 라인(BLEQ)는 실질적으로 "T"자 형태를 가질 수 있다.
N 래치 블록(30)의 제 1 NMOS 트랜지스터(L_N1)의 제 1 게이트 라인(L_G1)은 제 1 바디부(315a) 및 제 2 바디부(315b)의 경계 부분에 배치되고, N 래치 블록(30)의 제 2 NMOS 트랜지스터(L_N2)의 제 2 게이트 라인(L_G2)은 제 2 바디부(315b) 및 제 2 분기부(315d)의 경계 부분에 배치된다.
상기 등화 신호 라인(BLEQ)의 제 1 신호 라인(eq1), 제 1 게이트 라인(L_G1) 및 제 2 게이트 라인(L_G2)은 상기 통합 액티브 영역(315) 상에서 일직선상에 배치될 수 있지만, 전기적으로는 분리되어 있다.
제 1 게이트 라인(L_G1), 제 2 게이트 라인(L_G2) 및 등화 신호 라인(BLEQ) 양측의 통합 액티브 영역(315)에 n형의 불순물이 주입된다. 이때, 제 2 및 제 3 신호 라인(eq2,eq3)의 일측의 제 1 바디부(315a) 및 제 1 분기부(315c)에는 공통 프리차지 소스 영역(Pre_C_S)이 되고, 제 2 신호 라인(eq2)의 타측에 해당하는 제 1 분기부(315c)에는 비트 라인(BL)과 콘택될 드레인 영역(LD_1)이 된다. 한편, 제 3 신호 라인(eq3)의 타측, 제 1 신호 라인(eq1)의 일측, 및 제 2 게이트 라인(L_G2)의 일측에 해당하는 제 1 바디부(315)에는 비트 라인 바(BLB)와 콘택될 공통 드레인(L_D2)이 구축된다. 제 2 게이트 라인(L_G2) 및 제 1 게이트 라인(L_G1)의 타측에 해당하는 제 2 바디부(315b)는 N 래치 블록(30)의 제 1 및 제 2 NMOS 트랜지스터(L_N1,L_N2)의 공통 소스(C_S)가 구축되고, 제 1 게이트 라인(L_G1)의 일측의 제 2 분기부(315d)에 상기 비트 라인(BL)과 콘택될 드레인 영역(L_D1)이 형성된다. 이에 따라, 프리차지 회로부(45)를 구비한 등화 블록(40') 및 N 래치 블록(30)을 단절 없는 통합 액티브 영역(315)내에 구축할 수 있다.
마찬가지로, 도 16 도시된 바와 같이, 프리차지 회로부(45)를 구비한 등화 블록(40') 및 N 래치 블록(30)은 사각형 형태의 통합 액티브 영역(415)에 집적될 수 있다. 이러한 경우, 등화 라인(BLEQ)은 도 15와 동일하게 "T"자 형태로 구성하고, 제 1 게이트 라인(L_G1)은 등화 라인(BLEQ)의 제 1 신호 라인(eq1)과 평행하게 상기 통합 액티브 영역(415)의 중심에 배치되고, 제 2 게이트 라인(L_G2)은 등화 라인(BLEQ)의 제 3 신호 라인(eq3)과 실질적으로 일직선을 이룰 수 있는 위치에 배치된다. 이에 따라, 등화 라인(BLEQ)의 제 1 신호 라인(eq1)을 중심으로 제 1 프리차지 트랜지스터(Pre_N1)가 형성되고, 등화 라인(BLEQ)의 제 2 신호 라인(eq2)을 중심으로 제 2 프리차지 트랜지스터(Pre_N2)가 형성되고, 등화 라인(BLEQ)의 제 3 신호 라인(eq3)을 중심으로 등화 트랜지스터가 형성된다. 또한, 제 1 게이트 라인(L_G1)을 중심으로 그 양측에 N 래치 블록의 제 1 NMOS 트랜지스터(L_N1)가 형성되고, 제 2 게이트 라인(L_G2)을 중심으로 그 양측에 N 래치 블록의 제 2 NMOS 트랜지스터(L_N2)가 형성된다.
본 실시예에 따르면, N 래치 블록(30) 및 프리차지 회로부를 포함하는 등화 블록(40') 역시 적어도 하나 이상의 접합 영역을 공통으로 설계하여, 통합 액티브 영역(315,415)에 집적시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예들에 따르면, 반도체 집적 회로 장치의 센스 앰프에서, 동일 라인, 혹은 동일 신호를 입력받는 동일 타입의 접합 영역을 하나의 통합 액티브 영역으로 구성한다. 이에 따라, 액티브 영역간의 간격을 줄일 수 있고, 통합된 영역에 하나의 콘택만으로 신호를 전달할 수 있어 복수의 콘택을 형성하지 않아도 되므로 콘택 마진을 확보할 수 있다.
20 : P 래치 블록 30 : N 래치 블록
40 : 등화 블록 115,215,315,415 : 통합 액티브 영역

Claims (32)

  1. 제 1 신호 라인 및 제 2 신호 라인; 및
    복수의 제 1 도전 타입 MOS 트랜지스터 및 복수의 제 2 도전 타입 MOS 트랜지스터를 포함하며, 상기 제 1 신호 라인 및 상기 제 2 신호 라인의 전위차를 감지 증폭하도록 구성되는 센스 앰프를 포함하며,
    상기 제 1 및 제 2 도전 타입 트랜지스터 중 동일한 신호를 인가받는 동일 타입 MOS 트랜지스터들의 접합 영역은 하나의 액티브 영역의 일부를 공유하도록 집적되는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 센스 앰프는,
    상기 제 1 신호 라인 및 상기 제 2 신호 라인 사이에 연결되며 소스간이 상호 연결되는 한 쌍의 NMOS 트랜지스터를 포함하는 N 래치 블록;
    상기 제 1 신호 라인 및 상기 제 2 신호 라인 사이에 연결되며 소스 간이 상호 연결되며, 상기 N 래치 블록을 구성하는 한 쌍의 NMOS 트랜지스터과 인버터 래치를 구성하는 한 쌍의 PMOS 트랜지스터로 구성되는 P 래치 블록; 및
    상기 제 1 신호 라인 및 상기 제 2 신호 라인 사이에 연결되는 등화 블록을 포함하는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 N 래치 블록을 구성하는 한 쌍의 NMOS 트랜지스터는 단절이 없는 하나의 통합 액티브 영역내에 각각의 소스를 공유하도록 집적되는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 N 래치 블록은,
    적어도 하나의 굴곡 부분을 갖도록 형성되는 통합 액티브 영역; 및
    상기 통합 액티브 영역의 굴곡부를 지나는 부분에 실질적인 일직선 상태로 배열되면서 상호 전기적으로 분리되도록 배치되는 제 1 게이트 라인, 및 제 2 게이트 라인을 포함하며,
    상기 굴곡 부분에 의해 상기 각각 NMOS 트랜지스터 영역이 구분되는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 N 래치 블록이 집적되는 상기 통합 액티브 영역은,
    라인 형태로 연장되며, 공통 소스 영역이 구축되는 바디부;
    상기 바디부 일측단부로부터 상기 바디부와 실질적으로 수직을 이루는 방향으로 연장되며 상기 제 1 신호 라인과 연결되는 제 1 드레인이 형성되는 제 1 분기부; 및
    상기 바디부의 타측단부로 부터 상기 바디부와 실질적으로 수직을 이루는 방향으로 연장되며 상기 제 2 신호 라인과 연결되는 제 2 드레인이 형성되는 제 2 분기부를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 제 1 게이트 라인은 상기 바디부와 상기 제 1 분기부의 경계 부분에 배치되고,
    상기 제 2 게이트 라인은 상기 바디부와 상기 제 2 분기부의 경계 부분에 배치되는 반도체 집적 회로 장치.
  7. 제 3 항에 있어서,
    상기 N 래치 블록은,
    판 형태로 구성되는 통합 액티브 영역;
    상기 통합 액티브 영역의 일측 부분을 구획하도록 배치되는 제 1 게이트 라인; 및
    상기 통합 액티브 영역의 타측 부분을 구획하도록 배치되는 제 2 게이트 라인을 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 통합 액티브 영역은 사각형 형태로 구성되는 반도체 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 제 1 게이트 라인은 상기 사각판의 일측 모서리를 구획하도록 꺾인 구조이고,
    상기 제 2 게이트 라인은 상기 일측 모서리 외 다른 모서리 중 하나를 구획하도록 꺾인 구조인 반도체 집적 회로 장치.
  10. 제 9 에 있어서,
    상기 제 1 게이트 라인에 의해 구획된 상기 통합 액티브 영역의 일측 모서리 영역에 제 1 드레인이 형성되고,
    상기 제 2 게이트 라인에 의해 구획된 상기 통합 액티브 영역의 다른 모서리 영역에 제 2 드레인이 형성되고,
    그 밖의 상기 통합 액티브 영역에 공통 소스가 형성되는 반도체 집적 회로 장치.
  11. 제 12 항에 있어서,
    상기 P 래치 블록을 구성하는 상기 한 쌍의 PMOS 트랜지스터는 단절이 없는 하나의 통합 액티브 영역내에 각각의 소스를 공유하도록 배치되는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 P 래치 블록은,
    적어도 하나의 굴곡 부분을 갖도록 형성되는 통합 액티브 영역; 및
    상기 통합 액티브 영역의 굴곡부를 지나는 부분에 실질적인 일직선 상태로 배열되면서 상호 전기적으로 분리되도록 배치되는 제 1 게이트 라인, 및 제 2 게이트 라인을 포함하며,
    상기 굴곡 부분에 의해 상기 PMOS 트랜지스터들이 구분되는 반도체 집적 회로 장치.
  13. 제 12 항에 있어서,
    상기 P 래치 블록이 집적되는 상기 통합 액티브 영역은,
    라인 형태로 연장되며, 공통 소스 영역이 구축되는 바디부;
    상기 바디부 일측단부로부터 상기 바디부와 실질적으로 수직을 이루는 방향으로 연장되며 상기 제 1 신호 라인과 콘택될 제 1 드레인이 형성되는 제 1 분기부; 및
    상기 바디부의 타측단부로 부터 상기 바디부와 실질적으로 수직을 이루는 방향으로 연장되며 상기 제 2 신호 라인과 콘택될 제 2 드레인이 형성되는 제 2 분기부를 포함하는 반도체 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 제 1 게이트 라인은 상기 바디부와 상기 제 1 분기부의 경계 부분에 배치되고,
    상기 제 2 게이트 라인은 상기 바디부와 상기 제 2 분기부의 경계 부분에 배치되는 반도체 집적 회로 장치.
  15. 제 11 항에 있어서,
    상기 P 래치 블록은,
    판 형태로 구성되는 통합 액티브 영역;
    상기 통합 액티브 영역의 일측 부분을 구획하도록 배치되는 제 1 게이트 라인; 및
    상기 통합 액티브 영역의 타측 부분을 구획하도록 배치되는 제 2 게이트 라인을 포함하는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 통합 액티브 영역은 사각형 형태로 구성되는 반도체 집적 회로 장치.
  17. 제 16 항에 있어서,
    상기 제 1 게이트 라인은 상기 사각형의 일측 모서리를 구획하도록 꺾인 구조이고,
    상기 제 2 게이트 라인은 상기 일측 모서리 외 다른 모서리 중 하나를 구획하도록 꺾인 구조인 반도체 집적 회로 장치.
  18. 제 17 항에 있어서,
    상기 제 1 게이트 라인에 의해 구획된 상기 통합 액티브 영역의 일측 모서리 영역에 제 1 드레인이 되고,
    상기 제 2 게이트 라인에 의해 구획된 상기 통합 액티브 영역의 다른 모서리 영역에 제 2 드레인이 되고,
    그 밖의 상기 통합 액티브 영역은 공통 소스인 반도체 집적 회로 장치.
  19. 제 2 항에 있어서,
    상기 등화 블록은 등화 신호 라인에 응답하여 상기 제 1 및 제 2 신호 라인을 연결하는 등화 NMOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
  20. 제 19 항에 있어서,
    상기 N 래치 블록 및 상기 등화 블록은 단절이 없는 하나의 통합 액티브 영역내에 집적되는 반도체 집적 회로 장치.
  21. 제 23 항에 있어서,
    상기 N 래치 블록을 구성하는 NMOS 트랜지스터들 중 상기 제 1 신호 라인과 콘택되는 부분과 상기 등화 NMOS 트랜지스터의 드레인이 연결되고,
    상기 N 래치 블록을 구성하는 NMOS 트랜지스터들 중 상기 제 2 신호 라인과 콘택되는 부분과 상기 등화 NMOS 트랜지스터의 소스가 연결되는 반도체 집적 회로 장치.
  22. 제 21 항에 있어서,
    상기 N 래치 블록 및 상기 등화 블록이 집적되는 통합 액티브 영역은,
    라인 형태로 배열되는 제 1 바디부;
    상기 제 1 바디부의 일측면과 접하면서 상기 제 1 바디부와 평행하게 배열되는 제 2 바디부;
    상기 제 1 바디부의 일측면의 타측부로 부터 상기 제 1 바디부와 실질적인 수직인 방향으로 연장되는 제 1 분기부; 및
    상기 제 1 바디부와 접촉하는 제 2 바디부의 타측면의 일측부로 부터 상기 제 2 바디부와 실질적인 방향으로 연장되는 제 2 분기부를 포함하는 반도체 집적 회로 장치.
  23. 제 22 항에 있어서,
    상기 제 1 바디부와 상기 제 1 분기부의 경계 부분에 배치되는 제 1 게이트 라인;
    상기 제 1 게이트 라인과 일직선상에 배치되고, 상기 제 2 바디부 및 상기 제 2 분기부의 경계 부분에 배치되는 제 2 게이트 라인; 및
    상기 제 1 및 제 2 게이트 라인과 일직선상에 배치되되 각각과 전기적으로 분리되고, 상기 제 1 바디부 및 상기 제 2 바디부의 경계 부분에 배치되는 등화 신호 라인을 더 포함하는 반도체 집적 회로 장치.
  24. 제 23 항에 있어서,
    상기 제 1 게이트 라인 및 상기 등화 신호 라인의 일측 상기 통합 액티브 영역에는 상기 제 1 신호 라인과 콘택되는 접합 영역이 형성되고,
    상기 등화 신호 라인 및 상기 제 2 게이트 라인의 타측 상기 통합 액티브 영역에는 상기 제 2 신호 라인과 콘택되는 접합 영역이 형성되는 반도체 집적 회로 장치.
  25. 제 24 항에 있어서,
    상기 N 래치 블록 및 상기 등화 블록은,
    판 형태로 구성되는 통합 액티브 영역;
    상기 통합 액티브 영역의 일측 부분을 구획하도록 배치되는 제 1 게이트 라인;
    상기 통합 액티브 영역의 타측 부분을 구획하도록 배치되는 제 2 게이트 라인; 및
    상기 제 1 및 제 2 게이트 라인과 전기적으로 분리되면서, 상기 제 1 및 제 2 게이트 라인 사이의 상기 통합 액티브 영역 상에 형성되는 등화 신호 라인을 포함하는 반도체 집적 회로 장치.
  26. 제 25 항에 있어서,
    상기 통합 액티브 영역은 사각 판 형태로 구성되는 반도체 집적 회로 장치.
  27. 제 26 항에 있어서,
    상기 제 1 게이트 라인은 상기 사각판의 일측 모서리를 구획하도록 꺾인 구조이고,
    상기 제 2 게이트 라인은 상기 일측 모서리 외 다른 모서리 중 하나를 구획하도록 꺾인 구조이며,
    상기 등화 신호 라인은 상기 제 1 및 제 2 게이트 라인 사이에 상기 통합 액티브 영역을 실질적으로 횡단하도록 구성되는 반도체 집적 회로 장치.
  28. 제 27 항에 있어서,
    상기 제 1 및 제 2 게이트 라인에 의해 각각 구획된 상기 통합 액티브 영역은 N 래치 블록을 구성하는 상기 한 쌍의 NMOS 트랜지스터의 소스가 되는 반도체 집적 회로 장치.
  29. 제 2 항에 있어서,
    상기 센스 앰프는,
    상기 제 1 및 제 2 신호 라인 사이에 등화 신호 라인에 응답하여 구동되며 상기 제 1 및 제 2 신호 라인 사이에 직렬로 연결되는 한 쌍의 NMOS 트랜지스터로 구성되는 프리차지부를 더 포함하는 반도체 집적 회로 장치.
  30. 제 29 항에 있어서,
    상기 N 래치 블록, 상기 등화 블록 및 상기 프리차지 회로부는 단절이 없는 하나의 통합 액티브 영역내에 집적되는 반도체 집적 회로 장치.
  31. 제 30 항에 있어서,
    상기 N 래치 블록, 상기 등화 블록 및 상기 프리차지 회로부는,
    상기 N 래치 블록을 구성하는 한 쌍의 NMOS 트랜지스터들은 소스가 단절 없이 하나의 액티브 영역내에 형성되고,
    상기 프리차지 회로부를 구성하는 한 쌍의 NMOS 트랜지스터들의 소스도 단절 없이 하나의 액티브 영역내에 형성되며,
    상기 N 래치 블록, 상기 등화 블록 및 상기 프리차지 회로부들 중 상기 바와 콘택되는 부분은 각각 공통으로 형성되는 반도체 집적 회로 장치.
  32. 제 1 항에 있어서,
    상기 제 1 신호 라인은 비트 라인이고,
    상기 제 2 신호 라인은 비트 라인 바인 것을 특징으로 하는 반도체 집적 회로 장치.
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* Cited by examiner, † Cited by third party
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US9385716B2 (en) 2014-08-14 2016-07-05 SK Hynix Inc. Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102070623B1 (ko) * 2013-07-09 2020-01-29 삼성전자 주식회사 비트 라인 등화 회로
KR20150018095A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 반도체 장치
EP3059559A1 (en) * 2015-02-23 2016-08-24 Siemens Aktiengesellschaft FMCW radar system
US11961551B2 (en) 2021-04-09 2024-04-16 Samsung Electronics Co., Ltd. Bitline sense amplifier and a memory device with an equalizer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413065B1 (ko) * 2001-01-04 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조
KR100535124B1 (ko) * 2004-03-24 2005-12-07 주식회사 하이닉스반도체 오프셋 전압의 증가를 억제시키기 위한 비트라인 센스앰프및 그 비트라인 센스앰프 형성 방법
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
JP5400259B2 (ja) * 2004-11-19 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
JP4901211B2 (ja) * 2005-12-26 2012-03-21 株式会社東芝 センスアンプ及び半導体記憶装置
KR100911187B1 (ko) * 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR100895512B1 (ko) * 2007-06-01 2009-04-30 삼성전자주식회사 반도체 메모리 장치
US7782656B2 (en) * 2008-07-23 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with improved read/write stability
US7852661B2 (en) * 2008-10-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Write-assist SRAM cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385716B2 (en) 2014-08-14 2016-07-05 SK Hynix Inc. Semiconductor device

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