KR20090043941A - 비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리장치 - Google Patents

비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리장치 Download PDF

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KR20090043941A
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Abstract

본 발명은 비트라인 쌍의 전위차를 감지 증폭하는 비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 제 1 및 제 2 메모리 셀 어레이 사이 영역에 크로스 커플드 구조로 연결되어 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나에 연결되는 비트라인 쌍의 전위차를 감지 증폭하는 트랜지스터들을 포함하며, 상기 각 트랜지스터의 게이트는 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나를 기준으로 동일 방향으로 배치되는 게이트 컨택 영역들을 통하여 상기 비트라인 쌍에 전기적으로 연결됨을 특징으로 한다.

Description

비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리 장치{BITLINE SENSING AMPLIFIER AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비트라인 쌍의 전위차를 감지 증폭하는 비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 비트 라인 쌍의 전위차를 감지 증폭하는 비트라인 감지 증폭기를 포함하며, 상기 비트라인 감지 증폭기는 도 1에 도시된 바와 같이, 비트 라인 쌍(BLT,BLB) 사이에 크로스 커플드(Cross Coupled) 구조로 연결된 PMOS 트랜지스터들(P1,P2)과 NMOS 트랜지스터들(N1,N2)로 구성될 수 있다.
이러한 구성을 갖는 비트라인 감지 증폭기는 각 비트라인 쌍(BLT,BLB)에 대응하여 하나씩 배치되는데, 비트라인 쌍(BLT,BLB) 사이의 폭이 매우 작아 한 쌍의 PMOS 트랜지스터(P1,P2) 또는 한 쌍의 NMOS 트랜지스터(N1,N2)가 두 메모리 셀 어레이 사이에 비트라인 쌍(BLT,BLB)과 교차되게 일렬로 나란히 형성되지 못하고 비트라인 쌍(BLT,BLB)의 길이 방향으로 엇갈리게 형성된다.
이를 도 2를 참조하여 살펴보면, 두 메모리 셀 어레이(10,20) 사이에는 다수 의 비트라인 감지 증폭기를 형성하기 위한 N-타입 웰 영역(NW)과 P-타입 웰 영역(PW)이 서로 인접 배치된다.
그리고, N-타입 웰 영역(NW)에는 각 비트라인 감지 증폭기에 구비되는 PMOS 트랜지스터들(P1,P2)이 형성되고, P-타입 웰 영역(PW)에는 각 비트라인 감지 증폭기에 구비되는 NMOS 트랜지스터들(N1,N2)이 PMOS 트랜지스터들(P1,P2)에 대응되게 형성된다.
여기서, 하나의 비트라인 감지 증폭기에 구비되는 한 쌍의 PMOS 트랜지스터(P1,P2)는 N-타입 웰 영역(NW)의 상하에 엇갈리게 형성되고, 이에 대응되는 한 쌍의 NMOS 트랜지스터(N1,N2)도 P-타입 웰 영역(PW)의 상하에 엇갈리게 형성된다.
이때, 각 PMOS 트랜지스터(예컨대, P1)는 인접한 비트라인(BL1T)을 구동하기 위한 하나의 PMOS 트랜지스터와 액티브 영역을 공유하며, 각 NMOS 트랜지스터(예컨대, N1)는 인접한 비트라인(BL1T)을 구동하기 위한 하나의 NMOS 트랜지스터와 액티브 영역을 공유한다.
그리고, 각 PMOS 트랜지스터(P1,P2)의 게이트(P1G,P2G)는 게이트 컨택 영역(P1GC,P2GC)에 형성되는 컨택들을 통하여 비트라인(BLOB,BL0T)과 전기적으로 연결되고, 각 NMOS 트랜지스터(N1,N2)의 게이트(N1G,N2G)는 게이트 컨택 영역(N1GC,N2GC)에 형성되는 컨택들을 통하여 비트라인(BL0B,BL0T)과 전기적으로 연결된다.
이때, 게이트 컨택 영역들(P1GC,P2GC)은 각 게이트(P1G,P2G)에서 서로 반대되는 방향에 형성되고, 게이트 컨택 영역들(N1GC,N2GC)은 각 게이트(N1G,N2G)에서 서로 반대되는 방향에 형성된다.
예를 들어, 게이트 컨택 영역(P1GC)은 PMOS 트랜지스터의 게이트(PIG)의 양 끝단 중 메모리 셀 어레이(10)와 인접한 끝단에 형성되고, 게이트 컨택 영역(P2GC)은 PMOS 트랜지스터의 게이트(P2G)의 양 끝단 중 P-타입 웰 영역(PW)과 인접한 끝단에 형성된다.
하지만, 이러한 게이트 컨택 영역들(P1GC,P2GC,N1GC,N2GC)이 서로 반대되는 방향으로 형성됨에 따라, 메모리 셀 어레이(예컨대, 10)와 각 게이트 컨택 영역(예컨대, P1GC,P2GC) 간의 거리가 서로 달라 감지 증폭 오프셋(Offset)이 발생할 수 있는 문제점이 있다.
즉, 한 쌍의 PMOS 트랜지스터(P1,P2) 또는 한 쌍의 NMOS 트랜지스터(N1,N2)는 턴 온 시점이 동일해야 오프셋이 발생되지 않으나, 메모리 셀 어레이(10)에서 게이트 컨택 영역(예컨대, P1GC)까지의 비트라인(BL0B)의 길이와 메모리 셀 어레이(10)에서 게이트 컨택 영역(예컨대, P2GC)까지의 비트라인(BL0T)의 길이가 서로 다름에 따라, 각각의 RC 지연 차이로 인하여 오프셋이 발생할 수 있는 문제점이 있다.
본 발명은 메모리 셀 어레이와 각 트랜지스터의 게이트 간의 신호 지연 차를 줄여 오프셋이 줄어든 비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 비트라인 감지 증폭기는, 제 1 및 제 2 메모리 셀 어레이 사이 영역에 크로스 커플드 구조로 연결되어 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나에 연결되는 비트라인 쌍의 전위차를 감지 증폭하는 트랜지스터들을 포함하며, 상기 각 트랜지스터의 게이트는 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나를 기준으로 동일 방향으로 배치되는 게이트 컨택 영역들을 통하여 상기 비트라인 쌍에 전기적으로 연결됨을 특징으로 한다.
여기서, 상기 각 게이트 컨택 영역은 상기 각 트랜지스터의 게이트의 양 끝단 중 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 한 방향의 끝단에 배치됨이 바람직하다.
그리고, 상기 트랜지스터들은 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치됨이 바람직하다.
또한, 상기 트랜지스터들은, 제 1 액티브 영역과, 상기 제 1 액티브 영역 상에 상기 비트라인 쌍 중 제 1 비트라인과 전기적으로 연결되는 제 1 게이트 컨택 영역을 포함하는 제 1 게이트를 갖는 제 1 PMOS 트랜지스터; 제 2 액티브 영역과, 상기 제 2 액티브 영역 상에 상기 비트라인 쌍 중 제 2 비트라인과 전기적으로 연결되는 제 2 게이트 컨택 영역을 포함하는 제 2 게이트를 갖는 제 2 PMOS 트랜지스터; 제 3 액티브 영역과, 상기 제 3 액티브 영역 상에 상기 제 1 비트라인과 전기적으로 연결되는 제 3 게이트 컨택 영역을 포함하는 제 3 게이트를 갖는 제 1 NMOS 트랜지스터; 및 제 4 액티브 영역과, 상기 제 4 액티브 영역 상에 상기 제 2 비트라인과 전기적으로 연결되는 제 4 게이트 컨택 영역을 포함하는 제 4 게이트를 갖는 제 2 NMOS 트랜지스터;를 포함함이 바람직하다.
본 발명의 다른 실시 예에 따른 비트라인 감지 증폭기는, 제 1 및 제 2 메모리 셀 어레이 사이 영역에 크로스 커플드 구조로 연결되어 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나에 연결되는 비트라인 쌍의 전위차를 감지 증폭하는 다수의 PMOS 및 NMOS 트랜지스터를 포함하며, 상기 PMOS 및 NMOS 트랜지스터들은 상기 제 1 및 제 2 메모리 셀 어레이 사이에서 수직 방향으로 배치되며, 상기 PMOS 트랜지스터들의 게이트는 상기 각 PMOS 트랜지스터 사이에 배치되는 제 1 게이트 컨택 영역들을 통하여 상기 비트라인 쌍과 각각 전기적으로 연결되고, 상기 NMOS 트랜지스터들의 게이트는 상기 각 NMOS 트랜지스터 사이에 배치되는 제 2 게이트 컨택 영역들을 통하여 상기 비트라인 쌍과 각각 전기적으로 연결됨을 특징으로 한다.
여기서, 상기 각 제 1 게이트 컨택 영역은 상기 각 PMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 PMOS 트랜지스터 방향의 끝단에 배치되고, 상기 각 제 2 게이트 컨택 영역은 상기 각 NMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 NMOS 트랜지스터 방향의 끝단에 배치됨이 바람직하다.
그리고, 상기 PMOS 및 NMOS 트랜지스터들은 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치됨이 바람직하다.
또한, 상기 PMOS 트랜지스터들은 상기 제 1 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 PMOS 트랜지스터로 이루어지고, 상기 NMOS 트랜지스터들은 상기 제 2 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 NMOS 트랜지스터로 이루어짐이 바람직하다.
아울러, 상기 제 1 게이트 컨택 영역들은 상기 제 1 및 제 2 PMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬되고, 상기 제 2 게이트 컨택 영역들은 상기 제 1 및 제 2 NMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬됨이 바람직하다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 소정 간격을 두고 이격 배치되는 제 1 및 제 2 메모리 셀 어레이; 상기 제 1 및 제 2 메모리 셀 어레이에 각각 전기적으로 연결되고, 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나로 각각 연장되게 배치되는 다수의 비트라인 쌍; 및 상기 제 1 및 제 2 메모리 셀 어레이 사이에 크로스 커플드 구조를 갖는 트랜지스터 그룹을 다수 포함하며, 상기 트랜지스터 그룹들은 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나를 기준으로 동일 방향으로 배치되는 게이트 컨택 영역을 통해 상기 다수의 비트라인 쌍과 전기적으로 연결되어 상기 다수의 비트라인 쌍의 전위차를 감지 증폭하는 다수의 비트라인 감지 증폭기;를 포함함을 특징으로 한다.
여기서, 상기 각 게이트 컨택 영역은 상기 각 트랜지스터의 게이트의 양 끝단 중 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 한 방향의 끝단에 배치됨이 바람직하다.
그리고, 상기 각 트랜지스터 그룹은 제 1 및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터를 포함함이 바람직하다.
또한, 상기 각 제 1 및 제 2 PMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 PMOS 트랜지스터와 각각 액티브 영역을 공유하고, 상기 각 제 1 및 제 2 NMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 NMOS 트랜지스터와 각각 액티브 영역을 공유함이 바람직하다.
아울러, 상기 각 제 1 및 제 2 PMOS 트랜지스터와 상기 각 제 1 및 제 2 NMOS 트랜지스터는 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치됨이 바람직하다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 소정 간격 이격되게 배치되는 제 1 및 제 2 메모리 셀 어레이; 상기 제 1 및 제 2 메모리 셀 어레이에 각각 전기적으로 연결되고, 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나로 각각 연장되게 배치되는 다수의 비트라인 쌍; 및 상기 제 1 및 제 2 메모리 셀 어레이 사이에 크로스 커플드 구조를 갖고 상기 제 1 및 제 2 메모리 셀 어레이 사이에서 수직으로 배치되는 PMOS 및 NMOS 트랜지스터 그룹을 다수 포함하며, 상기 PMOS 트랜지스터 그룹들의 게이트는 상기 각 PMOS 트랜지스터 사이에 배치되는 제 1 게이트 컨택 영역들을 통하여 상기 비트라인 쌍들과 각각 전기적으로 연결되고, 상기 NMOS 트랜지스터 그룹들의 게이트는 상기 각 NMOS 트랜지스터 사이에 배치되는 제 2 게이트 컨택 영역들을 통하여 상기 비트라인 쌍들과 각각 전기적으로 연결되어 상기 다수의 비트라인 쌍의 전위차를 감지 증폭하는 다수의 비트라인 감지 증폭기;를 포함함을 특징으로 한다.
여기서, 상기 각 제 1 게이트 컨택 영역은 상기 각 PMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 PMOS 트랜지스터 방향의 끝단에 배치되고, 상기 각 제 2 게이트 컨택 영역은 상기 각 NMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 NMOS 트랜지스터 방향의 끝단에 배치됨이 바람직하다.
그리고, 상기 각 PMOS 및 NMOS 트랜지스터 그룹은 상기 제 1 메모리 셀 어레이에서 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치됨이 바람직하다.
그리고, 상기 각 PMOS 트랜지스터 그룹은 상기 제 1 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 PMOS 트랜지스터로 이루어지고, 상기 각 NMOS 트랜지스터 그룹은 상기 제 2 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 NMOS 트랜지스터로 이루어짐이 바람직하다.
또한, 상기 각 제 1 및 제 2 PMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 PMOS 트랜지스터와 각각 액티브 영역을 공유하고, 상 기 각 제 1 및 제 2 NMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 NMOS 트랜지스터와 각각 액티브 영역을 공유함이 바람직하다.
아울러, 상기 제 1 게이트 컨택 영역들은 상기 제 1 및 제 2 PMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬되고, 상기 제 2 게이트 컨택 영역들은 상기 제 1 및 제 2 NMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬됨이 바람직하다.
본 발명은 비트라인 감지 증폭기에 구비되는 트랜지스터들의 게이트 컨택 영역을 메모리 셀 어레이에서 최대한 동일한 간격으로 배치함으로써, 상기 각 트랜지스터의 게이트와 상기 메모리 셀 어레이 간의 신호 지연 차를 줄여 감지 증폭 오프셋을 줄일 수 있는 효과가 있다.
본 발명은 두 메모리 셀 어레이 사이에 크로스 커플 구조로 연결된 트랜지스터들을 포함하며, 비트라인 쌍과 상기 트랜지스터들을 전기적으로 연결하기 위한 게이트 컨택 영역이 메모리 셀 어레이를 기준으로 동일한 방향으로 배치되는 비트라인 감지 증폭기 및 그를 포함하는 반도체 메모리 장치를 개시한다.
구체적으로, 본 발명에 따른 반도체 메모리 장치는, 일 실시 예로서, 도 3에 도시된 바와 같이, 다수의 메모리 셀 어레이(10,20), 각 메모리 셀 어레이(10,20)에 연결되는 다수의 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B), 및 두 메모리 셀 어레이(10,20) 사이에 배치되어 각 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)의 전위차를 감지 증폭하는 다수의 비트라인 감지 증폭기(30)를 포함한다. 참고로, 도 3에 도시된 각 비트라인 감지 증폭기(30)에 구비되는 트랜지스터들(P3,P4,N3,N4)은 도 1과 같이 구조로 연결되며, 설명의 편의상 트랜지스터들(P3,P4,N3,N4)의 드레인 및 소오스의 연결은 생략되었음을 미리 밝혀둔다.
각 메모리 셀 어레이(10,20)는 다수의 메모리 셀(도시되지 않음)을 포함하며, 각 메모리 셀 어레이(예컨대, 10)에 비트라인 쌍(BL0T,BL0B,BL2T,BL2B)이 전기적으로 연결된다. 여기서, 비트라인 쌍(예컨대, BL0T,BL0B)은 해당 메모리 셀 어레이(10)에서 이에 대향되는 메모리 셀 어레이(20) 방향으로 연장되게 배치되며, 이러한 비트라인 쌍들(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)은 모두 동일 간격을 두고 배치됨이 바람직하다.
그리고, 두 메모리 셀 어레이(10,20) 사이에는 각 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)에 대응되는 다수의 비트라인 감지 증폭기(30)가 배치되며, 각 비트라인 감지 증폭기(30)를 통해 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)의 전위차가 감지 증폭된다. 여기서, 각 비트라인 감지 증폭기(30)는 크로스 커플 구조의 트랜지스터들(P3,P4,N3,N4)을 포함한다.
이러한 구성을 갖는 비트라인 감지 증폭기들(30)의 레이아웃 구조를 상세히 살펴보면, 우선, 두 메모리 셀 어레이(10,20) 사이에 N-타입의 웰 영역(NW)과 P-타입의 웰 영역(PW)이 소정 간격 이격되어 상하에 형성된다.
그리고, N-타입의 웰 영역(NW)에는 액티브 영역(PA)과, 액티브 영역(PA) 상의 게이트(P3GC,P4GC)로 각각 이루어진 PMOS 트랜지스터들(P3,P4)이 형성된다.
여기서, 하나의 감지 증폭기(30)에 구비되는 한 쌍의 PMOS 트랜지스터(P3,P4)는 비트라인 쌍(예컨대, BL0T,BL0B)의 길이 방향, 즉, 메모리 셀 어레이(10)에서 메모리 셀 어레이(20) 방향의 수직선을 기준으로 서로 엇갈리게 형성되며, 하나의 액티브 영역(PA)은 인접한 두 감지 증폭기(30)의 두 PMOS 트랜지스터에 공유된다.
또한, PMOS 트랜지스터들(P3,P4)의 게이트(P3G,P4G)의 일단에는 게이트 컨택 영역(P3GC,P4GC)이 각각 배치되며, 각 게이트 컨택 영역(P3GC,P4GC)에 형성된 컨택들을 통하여 PMOS 트랜지스터들(P3,P4)의 게이트(P3G,P4G)가 다수의 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)과 전기적으로 연결된다. 이때, 게이트 컨택 영역들(P3GC,P4GC)은 두 메모리 셀 어레이(10,20) 중 어느 하나를 기준으로 동일 방향에 배치됨이 바람직하며, 특히, 각 게이트(P3G,P4G)의 양 끝단 중 메모리 셀 어레이(10) 또는 메모리 셀 어레이(20)의 방향의 끝단에 배치됨이 바람직하다.
마찬가지로, 하나의 감지 증폭기(30)에 구비되는 한 쌍의 NMOS 트랜지스터(N3,N4)는 비트라인 쌍(예컨대, BL0T,BL0B)의 길이 방향, 즉, 메모리 셀 어레이(10)에서 메모리 셀 어레이(20) 방향의 수직선을 기준으로 서로 엇갈리게 형성되며, 하나의 액티브 영역(NA)은 인접한 두 감지 증폭기(30)의 두 NMOS 트랜지스터에 공유된다.
또한, NMOS 트랜지스터들(N3,N4)의 게이트(N3G,N4G)의 일단에는 게이트 컨택 영역(N3GC,N4GC)이 각각 배치되며, 각 게이트 컨택 영역(N3GC,N4GC)에 형성된 컨택들을 통하여 NMOS 트랜지스터들(N3,N4)의 게이트(N3G,N4G)가 다수의 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)과 전기적으로 연결된다. 이때, 게이트 컨택 영역들(N3GC,N4GC)은 두 메모리 셀 어레이(10,20) 중 어느 하나를 기준으로 동일 방향에 배치됨이 바람직하며, 특히, 각 게이트(N3G,N4G)의 양 끝단 중 메모리 셀 어레이(10) 또는 메모리 셀 어레이(20)의 방향의 끝단에 배치됨이 바람직하다.
이러한 구조를 갖는 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 게이트 컨택 영역들(P3GC,P4GC,N3GC,N4GC)이 각 게이트(P3G,P4G,N3G,N4G)에서 모두 동일 방향에 배치됨에 따라 각 트랜지스터(P3,P4,N3,N4)와 메모리 셀 어레이(10,20) 간에 연결되는 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)의 길이 차이가 종래보다 줄어들 수 있다.
즉, 하나의 비트라인 감지 증폭기(30)에서 한 쌍의 PMOS 트랜지스터(P3,P4)를 일 예로 들어 살펴보면, PMOS 트랜지스터(P3)의 게이트 컨택 영역(P3GC)이 게이트(P3G)의 양 끝단 중 메모리 셀 어레이(10) 방향의 끝단에 배치되고, PMOS 트랜지스터(P4)의 게이트 컨택 영역(P4GC)이 게이트(P4G)의 양 끝단 중 메모리 셀 어레이(10) 방향의 끝단에 배치된다.
그에 따라, 소정 데이터가 메모리 셀 어레이(10)에서 비트라인 쌍(BL0T,BL0B)을 거쳐 비트라인 감지 증폭기(30)로 전달될 때, 두 게이트 컨택 영 역(P3GC,P4GC) 간의 거리 차이가 종래보다 줄어들어, PMOS 트랜지스터(P3)의 게이트(P3G)로 전달되기까지의 RC 지연과, PMOS 트랜지스터(P4)의 게이트(P4G)로 전달되기까지의 RC 지연 간의 차이가 줄어들 수 있다.
따라서, 한 쌍의 PMOS 트랜지스터(P3,P4) 또는 한 쌍의 NMOS 트랜지스터(N3,N4) 간의 턴 온 시점 차이가 개선됨에 따라, 비트라인 감지 증폭기(30)의 감지 증폭 오프셋이 줄어들 수 있는 효과가 있다.
또한, 비트라인 쌍(BL0T,BL0B,BL1T,BL1B,BL2T,BL2B,BL3T,BL3B)의 길이 차이로 인한 RC 지연 차이가 줄어듦으로써, 비트라인 감지 증폭기(30)의 감지 증폭 특성이 개선되며, 그에 따라, 반도체 메모리 칩의 수율이 크게 향상될 수 있는 효과가 있다.
본 발명에 따른 반도체 메모리 장치는, 다른 실시 예로서, 도 4와 같은 레이아웃 구조가 개시될 수 있다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치는 도 3과 동일한 구성에서, 각 비트라인 감지 증폭기(40)에 구비되는 PMOS 및 NMOS 트랜지스터들(P5,P6,N5,N6)의 게이트 컨택 영역(P5G,P6G,N5G,N6G)이 각각 메모리 셀 어레이(10,20)에서 동일한 간격을 두고 배치된다.
구체적으로, 하나의 감지 증폭기(40)에 구비되는 한 쌍의 PMOS 트랜지스터(P5,P6)와 한 쌍의 NMOS 트랜지스터(N5,N6)를 일 예로 들어 살펴보면, PMOS 트랜지스터(P5)의 게이트 컨택 영역(P5GC)은 PMOS 트랜지스터(P5)와 PMOS 트랜지스터(P6) 사이, 즉, 두 액티브 영역(PA) 사이에 배치되고, PMOS 트랜지스터(P6)의 게 이트 컨택 영역(P6GC)도 PMOS 트랜지스터(P5)와 PMOS 트랜지스터(P6) 사이에 배치된다. 이때, 게이트 컨택 영역들(P5GC,P6GC)은 비트라인 쌍(예컨대, BL0T,BL0B)과 교차되는 방향으로 일렬로 배치됨이 바람직하다.
마찬가지로, NMOS 트랜지스터(N5)의 게이트 컨택 영역(N5GC)은 NMOS 트랜지스터(N5)와 NMOS 트랜지스터(N6) 사이, 즉, 두 액티브 영역(NA) 사이에 배치되고, NMOS 트랜지스터(N6)의 게이트 컨택 영역(N6GC)도 NMOS 트랜지스터(N5)와 NMOS 트랜지스터(N6) 사이에 배치된다. 이때, 게이트 컨택 영역들(N5GC,N6GC)은 비트라인 쌍(예컨대, BL0T,BL0B)과 교차되는 방향으로 일렬로 배치됨이 바람직하다.
이와 같이 게이트 컨택 영역들(예컨대, P5GC,P6GC)이 메모리 셀 어레이(예컨대, 10)에서 동일한 간격을 두고 배치되면, 메모리 셀 어레이(10)와 PMOS 트랜지스터들(P5,P6)의 게이트(P5G,P6G) 간에 연결되는 비트라인 쌍(예컨대, BL0T,BL0B)의 거리 차이가 거의 없어진다.
따라서, 한 쌍의 PMOS 트랜지스터(P5,P6) 또는 한 쌍의 NMOS 트랜지스터(N5,N6) 간의 턴 온 시점이 거의 동일해져서, 비트라인 감지 증폭기(40)의 감지 증폭 오프셋이 더욱 줄어들고, 감지 증폭 특성도 더욱 향상될 수 있는 효과가 있다.
도 1은 일반적인 비트라인 감지 증폭기의 구조를 나타내는 회로도.
도 2는 종래의 반도체 메모리 장치에 구비되는 비트라인 감지 증폭기의 개략적인 레이아웃 구조를 나타내는 도면.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 구비되는 비트라인 감지 증폭기의 개략적인 레이아웃 구조를 나타내는 도면.
도 4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치에 구비되는 비트라인 감지 증폭기의 개략적인 레이아웃 구조를 나타내는 도면.

Claims (20)

  1. 제 1 및 제 2 메모리 셀 어레이 사이 영역에 크로스 커플드 구조로 연결되어 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나에 연결되는 비트라인 쌍의 전위차를 감지 증폭하는 트랜지스터들을 포함하며,
    상기 각 트랜지스터의 게이트는 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나를 기준으로 동일 방향으로 배치되는 게이트 컨택 영역들을 통하여 상기 비트라인 쌍에 전기적으로 연결됨을 특징으로 하는 비트라인 감지 증폭기.
  2. 제 1 항에 있어서,
    상기 각 게이트 컨택 영역은 상기 각 트랜지스터의 게이트의 양 끝단 중 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 한 방향의 끝단에 배치되는 비트라인 감지 증폭기.
  3. 제 1 항에 있어서,
    상기 트랜지스터들은 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치되는 비트라인 감지 증폭기.
  4. 제 1 항에 있어서,
    상기 트랜지스터들은,
    제 1 액티브 영역과, 상기 제 1 액티브 영역 상에 상기 비트라인 쌍 중 제 1 비트라인과 전기적으로 연결되는 제 1 게이트 컨택 영역을 포함하는 제 1 게이트를 갖는 제 1 PMOS 트랜지스터;
    제 2 액티브 영역과, 상기 제 2 액티브 영역 상에 상기 비트라인 쌍 중 제 2 비트라인과 전기적으로 연결되는 제 2 게이트 컨택 영역을 포함하는 제 2 게이트를 갖는 제 2 PMOS 트랜지스터;
    제 3 액티브 영역과, 상기 제 3 액티브 영역 상에 상기 제 1 비트라인과 전기적으로 연결되는 제 3 게이트 컨택 영역을 포함하는 제 3 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    제 4 액티브 영역과, 상기 제 4 액티브 영역 상에 상기 제 2 비트라인과 전기적으로 연결되는 제 4 게이트 컨택 영역을 포함하는 제 4 게이트를 갖는 제 2 NMOS 트랜지스터;를 포함하는 비트라인 감지 증폭기.
  5. 제 1 및 제 2 메모리 셀 어레이 사이 영역에 크로스 커플드 구조로 연결되어 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나에 연결되는 비트라인 쌍의 전위차를 감지 증폭하는 다수의 PMOS 및 NMOS 트랜지스터를 포함하며,
    상기 PMOS 및 NMOS 트랜지스터들은 상기 제 1 및 제 2 메모리 셀 어레이 사이에서 수직 방향으로 배치되며, 상기 PMOS 트랜지스터들의 게이트는 상기 각 PMOS 트랜지스터 사이에 배치되는 제 1 게이트 컨택 영역들을 통하여 상기 비트라인 쌍과 각각 전기적으로 연결되고, 상기 NMOS 트랜지스터들의 게이트는 상기 각 NMOS 트랜지스터 사이에 배치되는 제 2 게이트 컨택 영역들을 통하여 상기 비트라인 쌍과 각각 전기적으로 연결됨을 특징으로 하는 비트라인 감지 증폭기.
  6. 제 5 항에 있어서,
    상기 각 제 1 게이트 컨택 영역은 상기 각 PMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 PMOS 트랜지스터 방향의 끝단에 배치되고, 상기 각 제 2 게이트 컨택 영역은 상기 각 NMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 NMOS 트랜지스터 방향의 끝단에 배치되는 비트라인 감지 증폭기.
  7. 제 5 항에 있어서,
    상기 PMOS 및 NMOS 트랜지스터들은 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치되는 비트라인 감지 증폭기.
  8. 제 5 항에 있어서,
    상기 PMOS 트랜지스터들은 상기 제 1 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 PMOS 트랜지스터로 이루어지고, 상기 NMOS 트랜지스터들은 상기 제 2 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 NMOS 트랜지스터로 이루어지는 비트라인 감지 증폭기.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 게이트 컨택 영역들은 상기 제 1 및 제 2 PMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬되고, 상기 제 2 게이트 컨택 영역들은 상기 제 1 및 제 2 NMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬되는 비트라인 감지 증폭기.
  10. 소정 간격을 두고 이격 배치되는 제 1 및 제 2 메모리 셀 어레이;
    상기 제 1 및 제 2 메모리 셀 어레이에 각각 전기적으로 연결되고, 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나로 각각 연장되게 배치되는 다수의 비트라인 쌍; 및
    상기 제 1 및 제 2 메모리 셀 어레이 사이에 크로스 커플드 구조를 갖는 트랜지스터 그룹을 다수 포함하며, 상기 트랜지스터 그룹들은 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나를 기준으로 동일 방향으로 배치되는 게이트 컨택 영역을 통해 상기 다수의 비트라인 쌍과 전기적으로 연결되어 상기 다수의 비트라인 쌍의 전위차를 감지 증폭하는 다수의 비트라인 감지 증폭기;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 각 게이트 컨택 영역은 상기 각 트랜지스터의 게이트의 양 끝단 중 상 기 제 1 및 제 2 메모리 셀 어레이 중 어느 한 방향의 끝단에 배치되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 각 트랜지스터 그룹은 제 1 및 제 2 PMOS 트랜지스터와 제 1 및 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 각 제 1 및 제 2 PMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 PMOS 트랜지스터와 각각 액티브 영역을 공유하고, 상기 각 제 1 및 제 2 NMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 NMOS 트랜지스터와 각각 액티브 영역을 공유하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 각 제 1 및 제 2 PMOS 트랜지스터와 상기 각 제 1 및 제 2 NMOS 트랜지스터는 상기 제 1 메모리 셀 어레이에서 상기 제 2 메모리 셀 어레이 방향으로 서로 엇갈리게 배치되는 반도체 메모리 장치.
  15. 소정 간격 이격되게 배치되는 제 1 및 제 2 메모리 셀 어레이;
    상기 제 1 및 제 2 메모리 셀 어레이에 각각 전기적으로 연결되고, 상기 제 1 및 제 2 메모리 셀 어레이 중 어느 하나로 각각 연장되게 배치되는 다수의 비트라인 쌍; 및
    상기 제 1 및 제 2 메모리 셀 어레이 사이에 크로스 커플드 구조를 갖고 상기 제 1 및 제 2 메모리 셀 어레이 사이에서 수직 방향으로 배치되는 PMOS 및 NMOS 트랜지스터 그룹을 다수 포함하며, 상기 PMOS 트랜지스터 그룹들의 게이트는 상기 각 PMOS 트랜지스터 사이에 배치되는 제 1 게이트 컨택 영역들을 통하여 상기 비트라인 쌍들과 각각 전기적으로 연결되고, 상기 NMOS 트랜지스터 그룹들의 게이트는 상기 각 NMOS 트랜지스터 사이에 배치되는 제 2 게이트 컨택 영역들을 통하여 상기 비트라인 쌍들과 각각 전기적으로 연결되어 상기 다수의 비트라인 쌍의 전위차를 감지 증폭하는 다수의 비트라인 감지 증폭기;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 각 제 1 게이트 컨택 영역은 상기 각 PMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 PMOS 트랜지스터 방향의 끝단에 배치되고, 상기 각 제 2 게이트 컨택 영역은 상기 각 NMOS 트랜지스터의 게이트의 양 끝단 중 인접한 상기 NMOS 트랜지스터 방향의 끝단에 배치되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 각 PMOS 및 NMOS 트랜지스터 그룹은 상기 제 1 메모리 셀 어레이에서 제 2 메모리 셀 어레이 방향의 수직선을 기준으로 서로 엇갈리게 배치되는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 각 PMOS 트랜지스터 그룹은 상기 제 1 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 PMOS 트랜지스터로 이루어지고, 상기 각 NMOS 트랜지스터 그룹은 상기 제 2 게이트 컨택 영역을 통하여 상기 비트라인 쌍과 게이트가 전기적으로 연결되는 제 1 및 제 2 NMOS 트랜지스터로 이루어지는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 각 제 1 및 제 2 PMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 PMOS 트랜지스터와 각각 액티브 영역을 공유하고, 상기 각 제 1 및 제 2 NMOS 트랜지스터는 인접한 비트라인 감지 증폭기에 구비되는 제 1 및 제 2 NMOS 트랜지스터와 각각 액티브 영역을 공유하는 반도체 메모리 장치.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 게이트 컨택 영역들은 상기 제 1 및 제 2 PMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차되게 일렬로 정렬되고, 상기 제 2 게이트 컨택 영역들은 상기 제 1 및 제 2 NMOS 트랜지스터 사이 영역에 상기 비트라인 쌍과 교차 되게 일렬로 정렬되는 반도체 메모리 장치.
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