KR20090121473A - 반도체 장치 - Google Patents

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KR20090121473A
KR20090121473A KR1020080047394A KR20080047394A KR20090121473A KR 20090121473 A KR20090121473 A KR 20090121473A KR 1020080047394 A KR1020080047394 A KR 1020080047394A KR 20080047394 A KR20080047394 A KR 20080047394A KR 20090121473 A KR20090121473 A KR 20090121473A
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천덕수
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주식회사 하이닉스반도체
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Abstract

본 발명의 반도체 장치는 제 1 셀 어레이와 제 2 셀 어레이 사이에 연결된 제 1 비트라인쌍과 상기 제 2 셀어레이와 제 3 셀어레이 사이에 연결된 제 2 비트라인 쌍과 상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이의 N형 웰 영역에 형성되고, 상기 제 1 비트라인 쌍에 연결되는 제 1 풀업부와 상기 N형 웰 영역에 상기 제 1 풀업부와 이웃하여 형성되고, 상기 제 2 비트라인 쌍에 연결되는 제 2 풀업부와 상기 제 2 셀 어레이와 상기 제 3 셀 어레이 사이의 P형 웰 영역에 형성되고, 상기 제 1 풀업부와 연결되어 제 1 센스앰프를 형성하는 제 1 풀다운부 및 상기 P형 웰 영역에 상기 제 1 풀다운부와 이웃하여 형성되고, 상기 제 2 풀업부와 연결되어 제 2 센스앰프를 형성하는 제 2 풀다운부를 포함함을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 센스앰프의 배치를 개선시키는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 비트라인에 실린 미약한 데이터 신호를 감지하기 위해 비트라인 센스앰프(Bit line sense amplifier)를 사용한다.
반도체 장치는 다수의 비트라인 센스앰프로 구성된 센스앰프 어레이와, 상기 센스앰프 어레이의 상부 및 하부에 배치되어 상기 센스앰프 어레이를 공유하는 다수의 메모리 셀로 구성된 셀 어레이를 포함한다.
비트라인 센스앰프는 풀업 소자인 피모스(PMOS) 트랜지스터와 풀다운 소자인엔모스(NMOS) 트랜지스터를 이용하여 비트라인쌍에 실리는 데이터 신호를 증폭하여 데이터 버스로 출력시킨다.
종래 기술에 따른 비트라인 센스앰프를 갖는 반도체 장치의 회로도를 도 1을 참조하여 살펴보면, 셀 어레이들(10,11)과 비트라인 센스앰프(13)는 비트라인 분리신호 BISH, BISL에 의해 비트라인 BL, /BL과의 연결이 제어되고, 비트라인 센스앰프(13)는 셀 어레이들(10,11)에 공유된다.
비트라인 센스앰프(13)는 비트라인 BL, /BL을 통하여 셀 어레이들(10,11)과 공유되며, 각 셀 어레이들(10,11)은 비트라인 분리신호 BISL, BISH에 의해 스위칭되는 비트라인 분리부(12,14)를 통하여 비트라인 센스앰프(13)와의 연결이 제어된다.
비트라인 센스앰프(13)는 셀 어레이들(10,11) 중 어느 하나에서 비트라인 BL, /BL으로 전달되는 데이터의 전위차를 감지하고, 센스앰프 제어신호 RTO, SB에 의해 구동되어 비트라인 BL, /BL의 전위를 코어전압 VCORE과 접지전압 VSS 레벨로 각각 증폭시킨다.
비트라인 센스앰프(13)는 피모스 트랜지스터들(P1,P2)과 엔모스 트랜지스터들(N1,N2)로 이루어진 래치형 구조를 포함하고, 이들 피모스 트랜지스터들(P1,P2) 및 엔모스 트랜지스터들(N1,N2)은 서로 다른 웰 영역에 형성된다.
피모스 트랜지스터들(P1, P2)과 엔모스 트랜지스터들(N1,N2)로 구성되는 P-N래치는 도 2에 도시된 바와 같이, 셀 어레이들(10,11) 사이의 N웰 영역(N-WELL,15)과 P웰 영역(P-WELL,18)으로 이루어진 영역에 각각 형성되며, 상기 서로 다른 웰 영역(15,18) 사이에는 소정의 이격 공간(space,17)이 존재한다.
즉, 하나의 비트라인 센스앰프를 구성하는 피모스 트랜지스터들(16) 및 엔모스 트랜지스터들(19)은 각각 N웰 영역(15)과 P웰 영역(18)에 형성되고, 상기 N웰 영역(15)과 P웰 영역(18)의 서로 다른 웰 바이어스(Well bias) 특성으로 인하여 이들 사이에 소정의 이격 공간(space,17)이 형성되어야 한다.
이처럼 서로 다른 웰 영역을 분리하기 위한 소정의 상기 이격 공간은 반도체 메모리 장치의 비트라인 센스앰프의 레이아웃 측면에서 많은 공간을 차지하기 때문에 반도체 장치의 면적 효율 측면에서 단점으로 작용한다.
본 발명은 비트라인 센스앰프의 배치를 개선시켜서 레이아웃 면적 효율을 높이는 반도체 장치의 센스앰프 배치방법을 제공한다.
본 발명의 반도체 장치는 제 1 셀 어레이와 제 2 셀 어레이 사이에 연결된 제 1 비트라인 쌍; 상기 제 2 셀어레이와 제 3 셀어레이 사이에 연결된 제 2 비트라인 쌍; 상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이의 N형 웰 영역에 형성되고, 상기 제 1 비트라인 쌍에 연결되는 제 1 풀업부; 상기 N형 웰 영역에 상기 제 1 풀업부와 이웃하여 형성되고, 상기 제 2 비트라인 쌍에 연결되는 제 2 풀업부; 상기 제 2 셀 어레이와 상기 제 3 셀 어레이 사이의 P형 웰 영역에 형성되고, 상기 제 1 풀업부와 연결되어 제 1 센스앰프를 형성하는 제 1 풀다운부; 및 상기 P형 웰 영역에 상기 제 1 풀다운부와 이웃하여 형성되고, 상기 제 2 풀업부와 연결되어 제 2 센스앰프를 형성하는 제 2 풀다운부;를 포함함을 특징으로 한다.
이중, 상기 제 1 센스앰프는 상기 제 1 셀 어레이와 상기 제 2 셀 어레이에 공유됨이 바람직하다.
또한, 상기 제 2 센스앰프는 상기 제 2 셀 어레이와 상기 제 3 셀 어레이에 공유됨이 바람직하다.
본 발명의 반도체 장치는 제 1 셀 어레이와 제 2 셀 어레이 사이에 연결된 제 1 비트라인 쌍; 상기 제 2 셀 어레이와 제 3 셀 어레이 사이에 연결된 제 2 비트라인 쌍; 상기 제 3 셀 어레이와 제 4 셀 어레이 사이에 연결된 제 3 비트라인 쌍; 상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이의 N형 웰 영역에 형성되는 제 1 풀업부; 상기 제 2 셀 어레이와 상기 제 3 셀 어레이 사이의 P형 웰 영역에 형성되고 상기 제 1 풀업부와 상기 제 1 비트라인 쌍에 연결되어 제 1 센스앰프를 형성하는 제 1 풀다운부; 상기 P형 웰 영역에 상기 제 1 풀다운부와 이웃하여 형성되고, 상기 제 2 비트라인 쌍에 연결되는 제 2 풀다운부; 상기 제 3 셀 어레이와 상기 제 4 셀 어레이 사이의 N형 웰 영역에 형성되고, 상기 제 2 비트라인 쌍에 연결되며, 상기 제 2 풀다운부와 제 2 센스앰프를 형성하는 제 2 풀업부;를 포함함을 특징으로 한다.
이중, 상기 제 1 센스앰프는 상기 제 1 셀 어레이와 상기 제 2 셀 어레이에 공유됨이 바람직하다.
또한, 상기 제 2 센스앰프는 상기 제 2 셀 어레이와 상기 제 3 셀 어레이에 공유됨이 바람직하다.
본 발명에 의하면, 비트라인 센스앰프를 구성하는 트랜지스터들을 동일한 웰 영역 상에 형성되는 트랜지스터별로 분리하여 배치함으로써, 비트라인 센스앰프가 반도체 칩에서 차지하는 레이아웃 면적을 줄일 수 있다.
본 발명은 비트라인 센스앰프를 공유하는 셀 어레이들을 중심으로 두 쌍의 래치를 동일한 웰 영역 상에 형성되는 트랜지스터별로 분리 배치하여, 서로 다른 웰 영역 사이를 분리하기 위한 이격 공간을 줄임으로써, 비트라인 센스앰프가 차지하는 레이아웃 면적을 줄일 수 있는 반도체 장치의 센스앰프 배치 방법을 개시한다.
도 3은 본 발명의 실시예에 따라 풀업부와 풀다운부가 분리 배선된 비트라인 센스앰프가 도시된 블럭도이다.
본 발명에 따른 반도체 장치는 두 비트라인쌍, 예컨대, BL0, /BL0 및 BL1, /BL1을 각각 공유하는 복수의 셀 어레이(20,21,22), 각 셀 어레이(20,21,22)와 비트라인 쌍 BL0, /BL0 및 BL1, /BL1 간의 연결을 스위칭하는 복수의 비트라인 분리부(115,120,125,130) 및 각 셀 어레이(100,105)를 사이에 두고 양측의 서로 다른 웰 영역에 분리 배치되는 제 1 및 제 2 풀업부(135,240)와 제 1 및 제 2 풀다운부(145,150)를 포함한다.
여기서, 셀 어레이(105)의 양측에 분리 배치되는 제 1 풀업부(135)와 제 1 풀다운부(145) 한 쌍은 비트라인 쌍 BL0, /BL0에 연결되는 하나의 비트라인 센스앰프를 구성하고, 셀 어레이(105)의 양측에 분리 배치되는 제 2 풀업부(140)와 제 2 풀다운부(150) 한 쌍은 비트라인 쌍 BL1, /BL1에 연결되는 하나의 비트라인 센스앰프를 구성한다.
참고로, 도면에 도시되지는 않았지만 각 셀 어레이들(100,105,110) 사이에는 비트라인들을 프리차지시키는 프리차지부 및 비트라인 센스앰프들과 분리된 셀 어 레이들(100,105,110)을 이퀄라이즈시키는 이퀄라이즈부 및 컬럼 선택 신호에 의해 비트라인과 세그먼트 입출력 라인 간의 데이터 전송을 수행하는 컬럼 선택부 등이 더 포함될 수 있다.
셀 어레이(105)의 양측에는 N형 웰 영역과 P형 웰 영역이 형성되며, N형 웰 영역에는 제 1 및 제 2 풀업부(135,140)가 형성되고, P형 웰 영역에는 제 1 및 제 2 풀다운부(145,150)가 형성된다. 여기서, N형 웰 영역은 두 비트라인 분리부(115,120) 사이에 형성되고, P형 웰 영역은 두 비트라인 분리부(125,130) 사이에 형성될 수 있다.
이와 같이, 본 발명에 따른 반도체 메모리 장치에는 셀 어레이의 양측에 서로 다른 타입의 웰 영역이 형성되고, 복수의 비트라인 센스앰프에 구비되는 풀업부들이 셀 어레이의 일측 웰 영역에 모여 형성되며, 복수의 비트라인 센스앰프에 구비되는 풀다운부들이 셀 어레이의 타측 웰 영역에 모여 형성된다.
즉, 두 셀 어레이 사이에 한 타입의 웰 영역이 형성되므로, 종래의 서로 다른 타입의 웰 영역들을 분리하기 위한 이격 공간이 제거되어 전체적으로 비트라인 센스앰프가 차지하는 면적이 줄어들 수 있다.
이하에서는 도 3 및 도 4를 참조하여 본 발명에 따른 비트라인 센스앰프의 구성에 관해 구체적으로 설명하기로 한다.
제 1 풀업부(135)를 구성하는 피모스 트랜지스터들(P21,P22)의 게이트와 제 1 풀다운부(145)를 구성하는 엔모스 트랜지스터들(N21,N22)의 게이트가 서로 공통접속되고, 각 엔모스 트랜지스터들(N21,N22)의 양단은 비트라인 BL0, /BL0에 연결 된다.
제 2 풀업부(140)를 구성하는 피모스 트랜지스터들(P23,P24)의 게이트와 제 2 풀다운부(150)를 구성하는 엔모스 트랜지스터들(N23,N24)의 게이트가 서로 공통접속되고, 피모스 트랜지스터들(P23,P24)의 양단은 비트라인 BL1, /BL1에 연결된다.
이러한 방식으로 제 1 풀업부(135) 및 제 1 풀다운부(145)가 비트라인 BL0, /BL0에 연결된 하나의 센스앰프를 구성하고, 제 2 풀업부(140) 및 제 2 풀다운부(150)가 비트라인 BL1, /BL1에 연결된 또 다른 센스앰프를 구성한다.
여기서, 제 1 풀업부(135)를 구성하는 피모스 트랜지스터들(P21,P22) 및 제 2 풀업부(140)를 구성하는 피모스 트랜지스터들(P23,P24)은 셀 어레이(105)의 일측에 형성된 N형 웰 영역(160)에 모여 형성되고, 제 1 풀다운부(145)를 구성하는 엔모스 트랜지스터들(N21,N22) 및 제 2 풀다운부(150)를 구성하는 엔모스 트랜지스터들(N23,N24)은 셀 어레이(105)의 타측에 형성된 P형 웰 영역(170)에 모여 형성된다.
본 발명의 다른 실시예로서, 도 5의 구조를 갖는 반도체 장치가 개시될 수 있다.
본 발명에 따른 반도체 장치는 복수의 셀 어레이(200,205,210,215)를 포함하고, 각 셀 어레이들(200,205,210,215) 사이에 공유되는 복수의 비트라인 쌍(BL2,/BL2,BL3,/BL3,BL4,/BL4), 각 셀 어레이(200,205,210,215)와 비트라인 쌍(BL2,/BL2,BL3,/BL3,BL4,/BL4) 간의 연결을 스위칭하는 복수의 비트라인 분리 부(220,225,230,235,240,245) 및 각 셀 어레이(200,205,210,215)를 사이에 두고 양측의 서로 다른 웰 영역에 분리 배치되는 복수의 풀업부(250,255,270,275)와 복수의 풀다운부(260,265)를 포함한다.
여기서, 예를 들어, 하나의 셀 어레이(205)의 양측에 분리 배치되는 제 2 풀업부(255)와 제 2 풀다운부(260)는 셀 어레이들(200,205)에 공유되는 제 2 비트라인 센스앰프를 구성하고, 셀 어레이(210)의 양측에 분리 배치되는 제 3 풀다운부(265)와 제 3 풀업부(270)는 셀 어레이들(205,210)에 공유되는 제 3 비트라인 센스앰프를 구성한다. 상기 제 2 비트라인 센스앰프는 비트라인 쌍 BL2, /BL2에 연결되고, 상기 제 3 비트라인 센스앰프는 비트라인 쌍 BL3, /BL3에 연결된다.
참고로, 도면에 도시되지는 않았지만, 한 쌍의 상기 셀 어레이들 사이에는 상기 비트라인 센스앰프들에 연결된 비트라인 쌍들을 프리차지시키는 프리차지부, 비트라인 센스앰프들과 분리된 셀 어레이들을 이퀄라이즈시키는 이퀄라이즈부 및 컬럼 선택 신호에 의해 비트라인과 세그먼트 입출력 라인 간의 데이터 전송을 수행하는 컬럼 선택부 등이 더 구비될 수 있다.
셀 어레이(205)의 양측에는 N형 웰 영역과 P형 웰 영역이 형성되며, N형 웰 영역에는 풀업부들(250,255)이 형성되며, P형 웰 영역에는 풀다운부들(260,265)이 형성된다. 여기서, N형 웰 영역은 두 비트라인 분리부(220,225) 사이에 형성되고, P형 웰 영역은 두 비트라인 분리부(230,235) 사이에 형성될 수 있다.
이와 같이, 본 발명에 따른 반도체 메모리 장치에는 셀 어레이의 양측에 서로 다른 타입의 웰 영역들이 형성되고, 복수의 비트라인 센스앰프에 구비되는 풀업 부들이 셀 어레이의 일측 웰 영역에 모여 형성되고, 복수의 비트라인 센스앰프에 구비되는 풀다운부들이 셀 어레이의 타측 웰 영역에 모여 형성된다.
즉, 두 셀 어레이 사이에 한 타입의 웰 영역이 형성되므로, 종래의 서로 다른 타입의 웰 영역들을 분리하기 위한 이격 공간이 제거되어 전체적으로 비트라인 센스앰프가 차지하는 면적이 줄어들 수 있다.
한편, 본 발명의 다른 실시예에 따른 반도체 장치는 예를 들어, 하나의 셀 어레이(210)의 일측에 형성된 제 2 및 제 3 풀다운부(260,265) 중 제 3 풀다운부(265)는 셀 어레이(210)의 타측에 형성된 제 3 풀업부(270)에 연결되고, 제 2 풀다운부(260)는 셀 어레이(205)를 기준으로 제 2 풀다운부(260)의 타측에 형성된 제 2 풀업부(255)와 연결된다.
앞서 설명한 실시예(도 4 참조)는 배선상으로 셀 어레이(210)의 일측에 형성된 제 2 풀다운부(260)가 셀 어레이(210)의 타측에 형성된 제 4 풀업부(275)와 연결되는 구조인데 비해서, 본 발명의 실시예에서는 제 2 풀다운부(260)가 셀 어레이(205)를 기준으로 타측의 제 2 풀업부(255)와 연결되고, 제 4 풀업부(275)가 셀 어레이(215)를 기준으로 타측의 제 4 풀다운부(미도시)와 연결되는 구조이다.
이하에서는 도 5 및 도 6을 참조하여 본 발명의 다른 실시예에 따른 비트라인 센스앰프의 구성에 관해 구체적으로 설명하기로 한다.
제 2 풀다운부(260)를 구성하는 엔모스 트랜지스터들(N41,N42)의 게이트와 제 2 풀업부(255)를 구성하는 피모스 트랜지스터들(P43,P44)의 게이트가 서로 공통접속되고, 엔모스 트랜지스터들(N41,N42)의 양단은 비트라인 BL2,/BL2에 연결됨으 로써, 제 2 비트라인 센스앰프가 형성된다.
제 3 풀다운부(265)를 구성하는 엔모스 트랜지스터들(N43,N44)의 게이트와 제 3 풀업부(270)를 구성하는 피모스 트랜지스터들(P45,P46)의 게이트가 서로 공통접속되고, 피모스 트랜지스터들(P45,P46)의 양단은 비트라인 BL3,/BL3에 연결됨으로써, 제 3 비트라인 센스앰프가 형성된다.
상기 제 2 비트라인 센스앰프는 비트라인 쌍 BL2,/BL2에 연결되어 셀 어레이들(200,205)에 공유되고, 상기 제 3 비트라인 센스앰프는 비트라인 쌍 BL3,/BL3에 연결되어 셀 어레이들(205,210)에 공유된다.
이와 같이, 이웃하는 비트라인 센스앰프의 동일한 형의 트랜지스터들을 모아서 배치하면, 서로 다른 웰 영역의 특성으로 인하여 소정의 간격만큼 필요했던 이격 공간을 생략할 수 있기 때문에 전체적으로 비트라인 센스앰프가 차지하는 면적을 줄일 수 있다.
도 1은 종래 기술의 반도체 메모리 장치 회로도.
도 2는 종래 기술의 반도체 메모리 장치의 블록도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도.

Claims (6)

  1. 제 1 셀 어레이와 제 2 셀 어레이 사이에 연결된 제 1 비트라인쌍;
    상기 제 2 셀어레이와 제 3 셀어레이 사이에 연결된 제 2 비트라인 쌍;
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이의 N형 웰 영역에 형성되고, 상기 제 1 비트라인 쌍에 연결되는 제 1 풀업부;
    상기 N형 웰 영역에 상기 제 1 풀업부와 이웃하여 형성되고, 상기 제 2 비트라인 쌍에 연결되는 제 2 풀업부;
    상기 제 2 셀 어레이와 상기 제 3 셀 어레이 사이의 P형 웰 영역에 형성되고, 상기 제 1 풀업부와 연결되어 제 1 비트라인 센스앰프를 형성하는 제 1 풀다운부; 및
    상기 P형 웰 영역에 상기 제 1 풀다운부와 이웃하여 형성되고, 상기 제 2 풀업부와 연결되어 제 2 센스앰프를 형성하는 제 2 풀다운부;
    를 포함함을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 센스앰프는
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이에 공유됨을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 센스앰프는
    상기 제 2 셀 어레이와 상기 제 3 셀 어레이에 공유됨을 특징으로 하는 반도체 장치.
  4. 제 1 셀 어레이와 제 2 셀 어레이 사이에 연결된 제 1 비트라인쌍;
    상기 제 2 셀 어레이와 제 3 셀 어레이 사이에 연결된 제 2 비트라인쌍;
    상기 제 3 셀 어레이와 제 4 셀 어레이 사이에 연결된 제 3 비트라인쌍;
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이의 N형 웰 영역에 형성되는 제 1 풀업부;
    상기 제 2 셀 어레이와 상기 제 3 셀 어레이 사이의 P형 웰 영역에 형성되고 상기 제 1 풀업부와 상기 제 1 비트라인쌍에 연결되어 제 1 센스앰프를 형성하는 제 1 풀다운부;
    상기 P형 웰 영역에 상기 제 1 풀다운부와 이웃하여 형성되고, 상기 제 2 비트라인쌍에 연결되는 제 2 풀다운부;
    상기 제 3 셀 어레이와 상기 제 4 셀 어레이 사이의 N형 웰 영역에 형성되고, 상기 제 2 비트라인쌍에 연결되며, 상기 제 2 풀다운부와 제 2 센스앰프를 형성하는 제 2 풀업부;
    를 포함함을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 센스앰프는
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이에 공유됨을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 2 센스앰프는
    상기 제 2 셀 어레이와 상기 제 3 셀 어레이에 공유됨을 특징으로 하는 반도체 장치.
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