KR20150018095A - 반도체 장치 - Google Patents

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KR20150018095A KR1020130094571A KR20130094571A KR20150018095A KR 20150018095 A KR20150018095 A KR 20150018095A KR 1020130094571 A KR1020130094571 A KR 1020130094571A KR 20130094571 A KR20130094571 A KR 20130094571A KR 20150018095 A KR20150018095 A KR 20150018095A
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Abstract

액티브 영역 상에 형성된 제 1 접합 영역, 상기 액티브 영역 상에 상기 제 1 접합 영역을 둘러싸도록 형성된 게이트 영역, 상기 제 1 접합 영역의 일측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 2 접합 영역, 및 상기 제 1 접합 영역의 타측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 3 접합 영역을 포함하며, 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에도 상기 게이트 영역이 존재하도록 상기 제 2 접합 영역과 상기 제 3 접합 영역을 배치한다.

Description

반도체 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 반도체 장치는 데이터를 저장하는 방식에 따라 여러 타입(type)으로 분류된다.
데이터를 출력하는 동작시, 저장된 데이터의 데이터 값에 따라 비트라인과 비트라인 바에 전압 차를 발생시키고, 발생된 전압 차를 센싱 및 증폭하여, 데이터로서 출력하는 반도체 장치가 있다.
이러한 반도체 장치는 데이터를 출력하기 위해 비트라인과 비트라인 바의 전압 차를 발생시키고, 이후 다시 비트라인과 비트라인 바를 동일한 전압 레벨로 변환시키는 비트라인 프리차지 동작을 수행하도록 구성된다.
비트라인 프리차지 동작을 수행하는 반도체 장치는 도 1의 (A)와 같이, 제 1 내지 제 3 트랜지스터(N1, N2, N3)를 포함한다.
상기 제 1 트랜지스터(N1)는 이퀄라이져 신호(EQ_s)에 응답하여 비트라인(BL)과 비트라인 바(BLb)를 단락시킨다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력 받고 드레인에 상기 비트라인(BL)이 연결되고, 소오스에 상기 비트라인 바(BLb)가 연결된다.
상기 제 2 트랜지스터(N2)는 상기 이퀄라이져 신호(EQ_s)에 응답하여 비트라인 프리차지 전압(VBLP)을 상기 비트라인(BL)에 제공한다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력 받고 드레인에 상기 비트라인 프리차지 전압(VBLP)을 인가 받으며 소오스에 상기 비트라인(BL)이 연결된다.
상기 제 3 트랜지스터(N3)는 상기 이퀄라이져 신호(EQ_s)에 응답하여 상기 비트라인 프리차지 전압(VBLP)을 상기 비트라인 바(BLb)에 제공한다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력 받고 드레인에 상기 비트라인 프리차지 전압(VBLP)을 인가 받으며 소오스에 상기 비트라인 바(BLb)가 연결된다.
반도체 장치가 고 집적화되면서, (A)와 같은 구조가 (B)와 같은 구조로 변하였다.
상기 제 1 트랜지스터(N1)는 게이트에 이퀄라이져 신호(EQ_s)를 입력 받으며, 드레인에 제 1 노드(Node_A)가 연결되고, 소오스에 제 2 노드(Node_B)가 연결된다. 이때, 상기 제 1 노드(Node_A)에 비트라인(BL)이 연결되고, 상기 제 2 노드(Node_B)에 비트라인 바(BLb)가 연결된다.
상기 제 1 트랜지스터(N1)는 상기 이퀄라이져 신호(EQ_s)에 응답하여 상기 비트라인(BL)과 상기 비트라인 바(BLb)를 단락시킨다.
상기 제 2 트랜지스터(N2)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력 받으며, 드레인에 제 3 노드(Node_C)가 연결되고, 소오스에 상기 제 1 노드(Node_A) 즉, 상기 비트라인(BL)이 연결된다. 이때, 상기 제 3 노드(Node_C)에 비트라인 프리차지 전압(VBLP)이 인가된다.
상기 제2 트랜지스터(N2)는 상기 이퀄라이져 신호(EQ_s)에 응답하여 상기 비트라인(BL)에 상기 비트라인 프리차지 전압(VBLP)을 인가시킨다.
상기 제 3 트랜지스터(N3)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력 받으며, 드레인에 제 4 노드(Node_D)가 연결되고, 소오스에 상기 제 2 노드(Node_B) 즉, 상기 비트라인 바(BLb)가 연결된다. 이때, 상기 제 4 노드(Node_D)에 상기 비트라인 프리차지 전압(VBLP)이 인가된다.
상기 제 3 트랜지스터(N3)는 상기 이퀄라이져 신호(EQ_s)에 응답하여 상기 비트라인 바(BLb)에 상기 비트라인 프리차지 전압(VBLP)을 인가시킨다.
도 1의 (C)는 (B)의 레이아웃(layout)을 설명한 도면이다.
액티브 영역(10) 위에 제 1 내지 제 3 게이트 영역(21, 22, 23)이 평행하게 배치된다. 상기 액티브 영역(10) 중 상기 제 1 내지 제 3 게이트 영역(21, 22, 23)을 제외한 상기 액티브 영역(10) 위에 제 1 내지 제 4 콘택(31, 32, 33, 34)이 배치된다.
상기 제 1 콘택(31)은 상기 제 3 노드(Node_C), 즉 상기 제 2 트랜지스터(N2)의 드레인이고, 상기 제 1 게이트 영역(21)은 상기 제 2 트랜지스터(N2)의 게이트이며, 상기 제 2 콘택(32)은 상기 제 1 노드(Node_A), 즉 상기 제 2 트랜지스터(N2)의 소오스이다.
상기 제 2 콘택(32)은 상기 제 1 노드(Node_A) 즉, 상기 제 1 트랜지스터(N1)의 드레인이고, 상기 제 2 게이트 영역(22)는 상기 제 1 트랜지스터(N1)의 게이트이며, 상기 제 3 콘택(33)은 상기 제 2 노드(Node_B) 즉, 상기 제 1 트랜지스터(N1)의 소오스이다.
상기 제 3 콘택(33)은 상기 제 2 노드(Node_B) 즉, 상기 제 3 트랜지스터(N3)의 소오스이고, 상기 제 3 게이트 영역(23)은 상기 제 3 트랜지스터(N3)의 게이트이며, 상기 제 4 콘택(34)은 상기 제 4 노드(Node_D) 즉, 상기 제 3 트랜지스터(N3)의 드레인이다.
반도체 장치의 고 집적화에 대한 추세에 따라 이와 같이 구성된 반도체 장치의 면적 효율을 높이는 연구가 계속되고 있다.
본 발명은 반도체 장치의 면적 효율을 높일 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 액티브 영역 상에 형성된 제 1 접합 영역; 상기 액티브 영역 상에 상기 제 1 접합 영역을 둘러싸도록 형성된 게이트 영역; 상기 제 1 접합 영역의 일측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 2 접합 영역; 및 상기 제 1 접합 영역의 타측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 3 접합 영역을 포함하며, 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에도 상기 게이트 영역이 존재하도록 상기 제 2 접합 영역과 상기 제 3 접합 영역이 배치된다.
본 발명의 실시예에 따른 반도체 장치는 액티브 영역 상에 형성된 제 1 접합 영역; 상기 액티브 영역 상에 형성된 제 2 접합 영역; 상기 액티브 영역 상에 형성된 제 3 접합 영역; 및 상기 제 1 접합 영역과 상기 제 2 접합 영역 사이, 상기 제 1 접합 영역과 상기 제 3 접합 영역 사이, 및 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에 형성된 게이트 영역을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 액티브 영역 상에 형성된 제 1 접합 영역, 상기 액티브 영역 상에 상기 제 1 접합 영역의 일측 방향으로 형성된 제 2 접합 영역, 및 제 3 접합 영역을 포함하고, 상기 제 1 내지 제 3 접합 영역은 삼각형 형태로 배치되며, 상기 제 1 접합 영역의 타측 방향으로 형성된 제 4 접합 영역, 및 제 5 접합 영역을 포함하고, 상기 제 1 접합 영역 및 상기 제 4 및 제 5 접합 영역은 삼각형 형태로 배치된다.
본 발명에 따른 반도체 장치는 면적 효율을 높여 고 집적화할 수 있다.
도 1은 일반적인 반도체 장치를 설명하기 위한 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면이다.
본 발명의 실시예에 따른 반도체 장치는 도 2에 도시된 바와 같이, 액티브 영역(100), 게이트 영역(200), 및 제 1 내지 제 3 접합 영역(301, 302, 303)을 포함한다.
상기 액티브 영역(100)이 형성된다.
상기 액티브 영역(100) 상에 상기 제 1 접합 영역(301)이 형성된다.
상기 게이트 영역(200)은 상기 제 1 접합 영역(301)을 실질적으로 둘러싸도록 형성된다.
상기 제 2 접합 영역(302)은 상기 제 1 접합 영역(301)의 일측 방향으로 상기 게이트 영역(200)을 지나 상기 액티브 영역(100) 상에 형성된다.
상기 제 3 접합 영역(303)은 상기 제 1 접합 영역(301)의 타측 방향으로 상기 게이트 영역(200)을 지나 상기 액티브 영역(100) 상에 형성된다. 이때, 상기 제 2 접합 영역(302)과 상기 제3 접합 영역(303) 사이에도 상기 게이트 영역(200)이 형성된다. 즉, 상기 제 2 접합 영역(302)과 상기 제3 접합 영역(303) 사이에도 상기 게이트 영역(200)이 존재하도록 상기 제 2 및 제 3 접합 영역(302, 303)을 배치할 수 있다. 결국, 상기 게이트 영역(200)은 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이, 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이, 및 상기 제 2 접합 영역(302) 및 상기 제 3 접합 영역(303) 사이에 형성된다. 상기 게이트 영역(200)은 상기 제 1 접합 영역(301)을 기준으로 상기 일측 방향 및 상기 타측 방향을 제외한 다른 한쪽 방향이 개방되도록 구성될 수도 있다. 또한 상기 제 1 내지 제 3 접합 영역(301, 302, 303) 상에 각각 콘택이 배치되며, 각 콘택은 메탈 라인등의 신호 및 전압을 전달하는 매개체와 연결된다. 상기 제 1 내지 제 3 접합 영역(301, 302, 303)은 삼각형 형태로 배치될 수 있다.
이와 같이 구성된 반도체 장치를 회로적으로 설명하면 다음과 같다.
상기 제 1 접합 영역(301), 상기 제 2 접합 영역(302) 및 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이에 형성된 상기 게이트 영역(200)으로 제 1 트랜지스터(N2)가 형성된다. 상기 제 1 트랜지스터(N2)의 게이트에는 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉 드레인에는 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 접합 영역(302) 즉, 소오스에는 비트라인(BL)이 연결된다.
상기 제 1 접합 영역(301), 상기 제 3 접합 영역(303) 및 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 2 트랜지스터(N3)가 형성된다. 상기 제 2 트랜지스터(N3)의 게이트에는 상기 이퀄 라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉, 드레인에는 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 3 접합 영역(303) 즉, 소오스에는 비트라인 바(BLb)가 연결된다.
상기 제 2 접합 영역(302), 및 상기 제 3 접합 영역(303) 및 상기 제 2 접합 영역(302)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 3 트랜지스터(N1)가 형성된다. 상기 제 3 트랜지스터(N1)의 게이트에는 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 2 접합 영역(302) 즉, 드레인에는 상기 비트라인(BL)이 연결되고 상기 제 3 접합 영역(303) 즉, 소오스에는 상기 비트라인 바(BLb)가 연결된다.
상기 이퀄라지져 신호(EQ_s)가 인에이블되면 상기 제 1 트랜지스터(N2)를 통해 상기 비트라인(BL)에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 트랜지스터(N3)를 통해 상기 비트라인 바(BLb)에 상기 비트라인 프리차지 전압(VBLP)이 인가되며, 상기 제 3 트랜지스터(N1)를 통해 상기 비트라인(BL)과 상기 비트라인 바(BLb)를 연결시킨다. 상기 제 2 접합 영역(302)은 제 1 노드(Node_A)에 대응되며, 상기 제 3 접합 영역(303)은 제 2 노드(Node_B)에 대응되고, 상기 제 1 접합 영역(301)은 제 3 노드(Node_C) 및 제 4 노드(Node_D)에 대응된다.
도 1의 (C)에 개시된 일반적인 반도체 장치와 도 2의 본 발명의 실시예에 따른 반도체 장치를 비교해보면, 도 1의 (C)는 3개의 게이트 영역(21,22,23)과 4개의 콘택 즉 4개의 접합 영역(31, 32, 33, 34)으로 구성된 반면, 본 발명의 실시예에 따른 반도체 장치는 3개의 접합 영역(301, 302, 303)과 2개의 게이트 영역의 높이에 해당하는 1개의 게이트 영역(200)을 포함한다. 본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 반도체 장치와 동일한 동작을 수행하면서도 일반적인 반도체 장치보다 면적 효율이 높다.
본 발명의 실시예에 따른 반도체 장치는 도 3에 도시된 바와 같이, 액티브 영역(100), 게이트 영역(200) 및 제 1 내지 제 5 접합 영역(301, 302, 303, 304, 305)을 포함한다.
도 3에 도시된 본 발명의 실시예에 따른 반도체 장치는 2개의 비트라인 쌍 즉, 제 1 비트라인 쌍(제 1 비트라인(BL1), 제 1 비트라인 바(BL1b)), 제 2 비트라인 쌍(제 2 비트라인(BL2), 제 2 비트라인 바(BL2b))를 프리차지할 수 있다.
상기 제 1 내지 제 5접합 영역(301, 302, 303, 304, 305)은 상기 액티브 영역(100) 상에 형성된다.
상기 제 2 접합 영역(302)은 상기 제 1 접합 영역(301)의 일측 방향에 형성된다.
상기 제 3 접합 영역(303)은 상기 제 1 접합 영역(301)의 일측 방향에 형성된다. 이때, 상기 제 1 내지 제 3 접합 영역(301, 302, 303)은 삼각형 형태로 배치된다.
상기 제 4 접합 영역(304)은 상기 제 1 접합 영역(301)의 타측 방향에 형성된다.
상기 제 5 접합 영역(305)은 상기 제 1 접합 영역(301)의 타측 방향에 형성된다. 이때, 상기 제 1 접합 영역(301), 상기 제 4 접합 영역(304), 및 상기 제 5 접합 영역(305)는 삼각형 형태로 배치된다. 상기 제 1 내지 제 5 접합 영역(301, 302, 303, 304, 305) 상에 각각 콘택이 배치되며, 각 콘택은 메탈 라인등의 신호 및 전압을 전달하는 매개체와 연결된다.
상기 게이트 영역(200)은 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이, 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이, 상기 제 2 접합 영역(302)과 상기 제 3 접합 영역(303) 사이, 상기 제 1 접합 영역(301)과 상기 제 4 접합 영역(304) 사이, 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이, 및 상기 제 4 접합 영역(304)과 상기 제 5 접합 영역(305) 사이에 형성된다. 예를 들어, 상기 게이트 영역(200)은 상기 제 1 접합 영역(301)을 둘러싸도록 형성될 수 있으며, 그 형태는 상기 제 1 접합 영역(301)이 중심인 도너츠 형태 일 수 있다. 상기 게이트 영역(200)은 도너츠 형태 이외에 다른 형태로도 형성이 가능하다.
이와 같이 구성된 반도체 장치를 회로적으로 설명하면 다음과 같다.
상기 제 1 접합 영역(301), 상기 제 2 접합 영역(302) 및 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이에 형성된 상기 게이트 영역(200)으로 제 1 트랜지스터(N2)가 형성된다. 상기 제 1 트랜지스터(N2)는 게이트에 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉 드레인에 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 접합 영역(302) 즉 소오스에 제 1 비트라인(BL1)이 연결된다.
상기 제 1 접합 영역(301), 상기 제 3 접합 영역(303) 및 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 2 트랜지스터(N3)가 형성된다. 상기 제 2 트랜지스터(N3)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 3 접합 영역(303) 즉, 소오스에 제 1 비트라인 바(BL1b)가 연결된다.
상기 제 2 접합 영역(302), 및 상기 제 3 접합 영역(303) 및 상기 제 2 접합 영역(302)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 3 트랜지스터(N1)가 형성된다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력받으며 상기 제 2 접합 영역(302) 즉, 드레인에 상기 제 1비트라인(BL1)이 연결되고 상기 제 3 접합 영역(303) 즉 소오스에 상기 제 1 비트라인 바(BL1b)가 연결된다.
상기 이퀄라지져 신호(EQ_s)가 인에이블되면 상기 제 1 트랜지스터(N2)를 통해 상기 제 1 비트라인(BL1)에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 트랜지스터(N3)를 통해 상기 제 1 비트라인 바(BL1b)에 상기 비트라인 프리차지 전압(VBLP)이 인가되며, 상기 제 3 트랜지스터(N1)를 통해 상기 제 1비트라인(BL1)과 상기 제 1 비트라인 바(BL1b)가 연결된다.
상기 제 1 접합 영역(301), 상기 제 4 접합 영역(304) 및 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 4 트랜지스터(N5)가 형성된다. 상기 제 4 트랜지스터(N5)는 게이트에 상기 이퀄라이져 신호(EQ_s)를 입력받으며 상기 제 1 접합 영역(301) 즉, 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 4 접합 영역(304) 즉 소오스에 제 2 비트라인(BL2)이 연결된다.
상기 제 1 접합 영역(301), 상기 제 5 접합 영역(305) 및 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 5 트랜지스터(N6)가 형성된다. 상기 제 5 트랜지스터(N6)은 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 5 접합 영역(305) 즉 소오스에는 제 2 비트라인 바(BL2b)가 연결된다.
상기 제 4 접합 영역(304), 및 상기 제 5 접합 영역(305) 및 상기 제 4 접합 영역(304)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 6 트랜지스터(N4)가 형성된다. 상기 제 6 트랜지스터(N4)의 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 4 접합 영역(304) 즉, 드레인에 상기 제 2비트라인(BL2)이 연결되고 상기 제 5 접합 영역(305) 즉, 소오스에 상기 제 2 비트라인 바(BL2b)가 연결된다.
상기 이퀄라지져 신호(EQ_s)가 인에이블되면 상기 제 4 트랜지스터(N5)를 통해 상기 제 2 비트라인(BL2)에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 5 트랜지스터(N6)를 통해 상기 제 2 비트라인 바(BL2b)에 상기 비트라인 프리차지 전압(VBLP)이 인가되며, 상기 제 6 트랜지스터(N4)를 통해 상기 제 2비트라인(BL2)과 상기 제 2 비트라인 바(BL2b)가 연결된다.
상기 이퀄라이져 신호(EQ_s)가 인에이블되면 상기 제 1 비트라인(BL1), 상기 제 1 비트라인 바(BL1b), 상기 제2 비트라인(BL2), 및 상기 제 2 비트라인 바(BL2b)가 모두 비트라인 프리차지 전압(VBLP)으로 프리차지된다. 이때, 상기 제 1 접합 영역(301)은 노드(Node_C, Node_D, Node_G, Node_H)에 대응되고, 상기 제 2 접합 영역(302)은 노드(Node_A)에 대응되고, 상기 제 3 접합 영역(303)은 노드(Node_B)에 대응되며, 상기 제 4 접합 영역(304)은 노드(Node_E)에 대응되고, 상기 제 5 접합 영역(305)은 노드(Node_F)에 대응된다.
본 발명의 실시예에 따른 반도체 장치는 도4에 도시된 바와 같이, 액티브 영역(100), 제 1 게이트 영역(201), 제 2 게이트 영역(202) 및 제 1 내지 제 5 접합 영역(301, 302, 303, 304, 305)을 포함한다.
도 4에 도시된 본 발명의 실시예에 따른 반도체 장치는 2개의 비트라인 쌍 즉, 제 1 비트라인 쌍(제 1 비트라인, 제 1 비트라인 바), 제 2 비트라인 쌍(제 2 비트라인, 제 2 비트라인 바)를 프리차지할 수 있다.
상기 제 1 내지 제 5접합 영역(301, 302, 303, 304, 305)은 상기 액티브 영역(100) 상에 형성된다.
상기 제 2 접합 영역(302)은 상기 제 1 접합 영역(301)의 일측 방향에 형성된다.
상기 제 3 접합 영역(303)은 상기 제 1 접합 영역(301)의 일측 방향에 형성된다. 이때, 상기 제 1 내지 제 3 접합 영역(301, 302, 303)은 삼각형 형태로 배치된다.
상기 제 4 접합 영역(304)은 상기 제 1 접합 영역(301)의 타측 방향에 형성된다.
상기 제 5 접합 영역(305)은 상기 제 1 접합 영역(301)의 타측 방향에 형성된다. 이때, 상기 제 1 접합 영역(301), 상기 제 4 접합 영역(304), 및 상기 제 5 접합 영역(305)는 삼각형 형태로 배치된다. 상기 제 1 내지 제 5 접합 영역(301, 302, 303, 304, 305) 상에 각각 콘택이 배치되며, 각 콘택은 메탈 라인등의 신호 및 전압을 전달하는 매개체와 연결된다.
상기 제 1게이트 영역(201)은 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이, 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이, 및 상기 제 2 접합 영역(302)과 상기 제 3 접합 영역(303) 사이에 형성된다,
상기 제 2 게이트 영역(202)은 상기 제 1 접합 영역(301)과 상기 제 4 접합 영역(304) 사이, 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이, 및 상기 제 4 접합 영역(304)과 상기 제 5 접합 영역(305) 사이에 형성된다. 예를 들어, 상기 제 1 게이트 영역(201)은 상기 제 2 접합 영역(302)을 둘러싸도록 형성될 수 있으며, 그 형태는 상기 제 2접합 영역(302)이 중심인 도너츠 형태일 수 있고, 또는 일부가 개방된 도너츠 형태일 수 있다. 상기 제 2 게이트 영역(202)은 상기 제 4 접합 영역(304)을 둘러싸도록 형성될 수 있으며, 그 형태는 상기 제 4 접합 영역(304)이 중심인 도너츠 형태 일 수 있고, 또는 일부가 개방된 도너츠 형태일 수 있다. 게다가 상기 제 1 및 제 2 게이트 영역(201, 202) 각각은 도너츠 형태 이외에 다른 형태로도 형성이 가능하다.
이와 같이 구성된 반도체 장치를 회로적으로 설명하면 다음과 같다.
상기 제 1 접합 영역(301), 상기 제 2 접합 영역(302) 및 상기 제 1 접합 영역(301)과 상기 제 2 접합 영역(302) 사이에 형성된 상기 게이트 영역(200)으로 제 1 트랜지스터(N2)가 형성된다. 상기 제 1 트랜지스터(N2)는 게이트에 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉, 드레인에 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 접합 영역(302) 즉, 소오스에 제 1 비트라인(BL1)이 연결된다.
상기 제 1 접합 영역(301), 상기 제 3 접합 영역(303) 및 상기 제 1 접합 영역(301)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 2 트랜지스터(N3)가 형성된다. 상기 제 2 트랜지스터(N3)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉, 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 3 접합 영역(303) 즉, 소오스에 제 1 비트라인 바(BL1b)가 연결된다.
상기 제 2 접합 영역(302), 및 상기 제 3 접합 영역(303) 및 상기 제 2 접합 영역(302)과 상기 제 3 접합 영역(303) 사이에 형성된 상기 게이트 영역(200)으로 제 3 트랜지스터(N1)가 형성된다. 상기 제 3 트랜지스터(N1)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 2 접합 영역(302) 즉, 드레인에 상기 제 1비트라인(BL1)이 연결되고 상기 제 3 접합 영역(303) 즉 소오스에 상기 제 1 비트라인 바(BL1b)가 연결된다.
상기 이퀄라지져 신호(EQ_s)가 인에이블되면 상기 제 1 트랜지스터(N2)를 통해 상기 제 1 비트라인(BL1)에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 2 트랜지스터(N3)를 통해 상기 제 1 비트라인 바(BL1b)에 상기 비트라인 프리차지 전압(VBLP)이 인가되며, 상기 제 3 트랜지스터(N1)를 통해 상기 제 1비트라인(BL1)과 상기 제 1 비트라인 바(BL1b)가 연결된다.
상기 제 1 접합 영역(301), 상기 제 4 접합 영역(304) 및 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 4 트랜지스터(N5)가 형성된다. 상기 제 4 트랜지스터(N5)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 4 접합 영역(304) 즉, 소오스에 제 2 비트라인(BL2)이 연결된다.
상기 제 1 접합 영역(301), 상기 제 5 접합 영역(305) 및 상기 제 1 접합 영역(301)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 5 트랜지스터(N6)가 형성된다. 상기 제 5 트랜지스터(N6)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 1 접합 영역(301) 즉, 드레인에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 5 접합 영역(305) 즉, 소오스에 제 2 비트라인 바(BL2b)가 연결된다.
상기 제 4 접합 영역(304), 및 상기 제 5 접합 영역(305) 및 상기 제 4 접합 영역(304)과 상기 제 5 접합 영역(305) 사이에 형성된 상기 게이트 영역(200)으로 제 6 트랜지스터(N4)가 형성된다. 상기 제 6 트랜지스터(N4)는 게이트에 상기 이퀄라이져 신호(EQ_s)가 입력되며 상기 제 4 접합 영역(304) 즉, 드레인에 상기 제 2비트라인(BL2)이 연결되고 상기 제 5 접합 영역(305) 즉, 소오스에 상기 제 2 비트라인 바(BL2b)가 연결된다.
상기 이퀄라지져 신호(EQ_s)가 인에이블되면 상기 제 4 트랜지스터(N5)를 통해 상기 제 2 비트라인(BL2)에 상기 비트라인 프리차지 전압(VBLP)이 인가되고, 상기 제 5 트랜지스터(N6)를 통해 상기 제 2 비트라인 바(BL2b)에 상기 비트라인 프리차지 전압(VBLP)이 인가되며, 상기 제 6 트랜지스터(N4)를 통해 상기 제 2비트라인(BL2)과 상기 제 2 비트라인 바(BL2b)가 연결된다.
상기 이퀄라이져 신호(EQ_s)가 인에이블되면 상기 제 1 비트라인(BL1), 상기 제 1 비트라인 바(BL1b), 상기 제2 비트라인(BL2), 및 상기 제 2 비트라인 바(BL2b)가 모두 비트라인 프리차지 전압(VBLP)으로 프리차지된다. 이때, 상기 제 1 접합 영역(301)은 노드(Node_C, Node_D, Node_G, Node_H)에 대응되고, 상기 제 2 접합 영역(302)은 노드(Node_A)에 대응되고, 상기 제 3 접합 영역(303)은 노드(Node_B)에 대응되며, 상기 제 4 접합 영역(304)은 노드(Node_E)에 대응되고, 상기 제 5 접합 영역(305)은 노드(Node_F)에 대응된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 액티브 영역 상에 형성된 제 1 접합 영역;
    상기 액티브 영역 상에 상기 제 1 접합 영역을 실질적으로 둘러싸도록 형성된 게이트 영역;
    상기 제 1 접합 영역의 일측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 2 접합 영역; 및
    상기 제 1 접합 영역의 타측 방향으로 상기 게이트 영역을 지나 상기 액티브 영역 상에 형성된 제 3 접합 영역을 포함하며,
    상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에도 상기 게이트 영역이 존재하도록 상기 제 2 접합 영역과 상기 제 3 접합 영역을 배치하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 영역은 상기 제 1 접합 영역을 기준으로 상기 일측 방향과 상기 타측 방향을 제외한 다른 한쪽 방향이 개방되도록 구성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 접합 영역, 상기 제 2 접합 영역, 및 상기 제 1 접합 영역과 상기 제 2 접합 영역 사이에 형성된 상기 게이트 영역으로 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 접합 영역, 상기 제 3 접합 영역, 및 상기 제 1 접합 영역과 상기 제 3 접합 영역 사이에 형성된 상기 게이트 영역으로 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 접합 영역, 상기 제 3 접합 영역, 및 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에 형성된 상기 게이트 영역으로 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 접합 영역은
    비트라인 프리차지 전압을 인가 받는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 접합 영역은
    비트라인이 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 3 접합 영역은
    비트라인 바가 연결되는 것을 특징으로 하는 반도체 장치.
  9. 액티브 영역 상에 형성된 제 1 접합 영역;
    상기 액티브 영역 상에 형성된 제 2 접합 영역;
    상기 액티브 영역 상에 형성된 제 3 접합 영역; 및
    상기 제 1 접합 영역과 상기 제 2 접합 영역 사이, 상기 제 1 접합 영역과 상기 제 3 접합 영역 사이, 및 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에 형성된 게이트 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 접합 영역은
    비트라인 프리차지 전압을 인가 받고,
    상기 제 2 접합 영역은
    비트라인과 연결되며,
    상기 제 3 접합 영역은
    비트라인 바와 연결된 것을 특징으로 하는 반도체 장치.
  11. 액티브 영역 상에 형성된 제 1 접합 영역, 상기 액티브 영역 상에 상기 제 1 접합 영역의 일측 방향으로 형성된 제 2 접합 영역, 및 제 3 접합 영역을 포함하고, 상기 제 1 내지 제 3 접합 영역은 삼각형 형태로 배치되며,
    상기 제 1 접합 영역의 타측 방향으로 형성된 제 4 접합 영역, 및 제 5 접합 영역을 포함하고, 상기 제 1 접합 영역 및 상기 제 4 및 제 5 접합 영역은 삼각형 형태로 배치되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 접합 영역과 상기 제 2 접합 영역 사이, 상기 제 1 접합 영역과 제 3 접합 영역 사이, 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이, 상기 제 1 접합 영역과 상기 제 4 접합 영역 사이, 상기 제 1 접합 영역과 제 5 접합 영역 사이, 및 상기 제 4 접합 영역과 상기 제 5 접합 영역 사이에 게이트 영역을 형성하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 게이트 영역은 상기 제 1 접합 영역을 중심으로 하는 도너츠 형태로 형성되는 것을 특징으로 하는 반도체 장치
  14. 제 13 항에 있어서,
    상기 제 1 접합 영역은 비트라인 프리차지 전압을 인가 받고,
    상기 제 2 접합 영역은 제 1 비트라인이 연결되며,
    상기 제 3 접합 영역은 제 1 비트라인 바가 연결되고,
    상기 제 4 접합 영역은 제 2 비트라인이 연결되며,
    상기 제 5 접합 영역은 제 2 비트라인 바가 연결되는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 1 접합 영역과 상기 제 2 접합 영역 사이, 상기 제 1 접합 영역과 상기 제 3 접합 영역 사이, 및 상기 제 2 접합 영역과 상기 제 3 접합 영역 사이에 형성되는 제 1 게이트 영역 및
    상기 제 1 접합 영역과 상기 제 4 접합 영역 사이, 상기 제 1 접합 영역과 제 5 접합 영역 사이, 및 상기 제 4 접합 영역과 상기 제 5 접합 영역 사이에 형성되는 제 2 게이트 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 게이트 영역은
    상기 제 2 접합 영역 및 상기 제 3 접합 영역 중 어느 하나의 접합 영역을 중심으로, 도너츠 형태로 형성되거나, 상기 도너츠 형태에서 일부가 개방된 형태로 형성되며,
    상기 제 2 게이트 영역은
    상기 제 4 접합 영역 및 상기 제 5 접합 영역 중 어느 하나의 접합 영역을 중심으로, 상기 도너츠 형태로 형성되거나 상기 도너츠 형태에서 일부가 개방된 형태로 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 접합 영역은 비트라인 프리차지 전압을 인가 받고,
    상기 제 2 접합 영역은 제 1 비트라인이 연결되며,
    상기 제 3 접합 영역은 제 1 비트라인 바가 연결되고,
    상기 제 4 접합 영역은 제 2 비트라인이 연결되며,
    상기 제 5 접합 영역은 제 2 비트라인 바가 연결되는 것을 특징으로 하는 반도체 장치.
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