KR20090060620A - 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 - Google Patents

메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20090060620A
KR20090060620A KR1020070127502A KR20070127502A KR20090060620A KR 20090060620 A KR20090060620 A KR 20090060620A KR 1020070127502 A KR1020070127502 A KR 1020070127502A KR 20070127502 A KR20070127502 A KR 20070127502A KR 20090060620 A KR20090060620 A KR 20090060620A
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
word line
enable signal
capacitors
Prior art date
Application number
KR1020070127502A
Other languages
English (en)
Other versions
KR101338384B1 (ko
Inventor
이윤상
선우정
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070127502A priority Critical patent/KR101338384B1/ko
Priority to US12/326,940 priority patent/US7894241B2/en
Publication of KR20090060620A publication Critical patent/KR20090060620A/ko
Application granted granted Critical
Publication of KR101338384B1 publication Critical patent/KR101338384B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 셀의 데이터를 정확하게 감지할 수 있는 오픈 비트라인 구조를 갖는 메모리 셀 어레이가 개시된다. 메모리 셀 어레이는 제 1 서브 메모리 셀 어레이, 제 2 서브 메모리 셀 어레이, 센스 앰프 및 비트라인 프리차지 회로, 제 1 커패시터들 및 제 2 커패시터들을 포함한다. 제 1 서브 메모리 셀 어레이는 제 1 워드라인 인에이블 신호에 응답하여 활성화되고, 제 2 서브 메모리 셀 어레이는 제 2 워드라인 인에이블 신호에 응답하여 활성화된다. 센스 앰프 및 비트라인 프리차지 회로는 상기 제 1 비트라인들 및 상기 제 2 비트라인들을 프리차지하고, 상기 제 1 서브 메모리 셀 어레이 및 상기 제 2 서브 메모리 셀 어레이로부터 출력되는 데이터를 증폭한다. 제 1 커패시터들은 제 1 워드라인 인에이블 신호에 응답하여 제 2 비트라인을 부스팅한다. 제 2 커패시터들은 제 2 워드라인 인에이블 신호에 응답하여 제 1 비트라인을 부스팅한다. 따라서, 메모리 셀 어레이는 메모리 셀의 데이터 "0"을 정확하게 감지할 수 있다.

Description

메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치{MEMORY CELL ARRAY AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 오픈 비트라인 구조를 갖는 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 복수의 메모리 셀을 갖는 메모리 셀 어레이들을 포함한다. 각각의 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이들로 구성되며, 각각의 메모리 셀들은 랜덤하게 액세스되어 데이터를 저장할 수 있고 저장된 데이터를 출력할 수 있다.
일반적으로 반도체 메모리 장치의 메모리 셀 어레이는 센스 앰프(sense amplifier)와 비트라인의 연결 형태에 따라 오픈(open) 비트라인 구조의 메모리 셀 어레이와 폴디드(folded) 비트라인 구조의 메모리 셀 어레이로 구분된다.
폴디드 비트라인 구조의 메모리 셀 어레이는 하나의 서브 메모리 어레이 내에 복수의 비트라인쌍을 포함하며, 비트라인쌍들 각각은 하나의 센스 앰프에 전기적으로 연결되어 있다. 오픈 비트라인 구조의 메모리 셀 어레이는 센스 앰프의 왼쪽에 있는 제 1 서브 메모리 어레이와 센스 앰프의 오른쪽에 있는 제 2 서브 메모 리 어레이를 포함한다. 제 1 및 제 2 서브 메모리 어레이 내에는 복수의 비트라인이 존재하며, 제 1 서브 메모리 어레이의 비트라인들 각각은 제 2 서브 메모리 어레이의 대응하는 비트라인들 각각과 함께 하나의 센스앰프에 연결된다.
최근에는 회로의 고집적화에 적합한 오픈 비트라인 구조의 메모리 셀 어레이를 구비한 반도체 메모리 장치가 널리 사용된다.
반도체 메모리 장치에 기입되어 있는 데이터를 독출하는 경우, 로우 디코더에 의해 특정 워드라인이 활성화된 이후 활성화된 워드라인에 연결된 모든 메모리 셀들의 데이터가 각각 해당 비트라인에 전달되고 비트라인 센스 앰프에 의해 증폭된다. 복수의 비트라인들 중 하나의 비트라인의 데이터가 칼럼 선택신호(CSL)에 의해 선택된다. 칼럼 선택신호(CSL)에 의해 선택된 데이터는 입출력 센스 앰프에 의해 증폭되고 출력된다.
메모리 셀 어레이 내에 있는 메모리 셀의 데이터가 독출될 때에는 워드라인이 활성화되기 전에 비트라인쌍이 일정한 전압 레벨로 프리차지된 후, 메모리 셀의 커패시터에 저장된 전하와 비트라인 사이에 전하 공유(charge sharing)가 일어난다.
비트라인을 프리차지하는 방법에는 하프(half) VDD 프리차지, 풀(full) VDD 프리차지 및 GND 프리차지(ground precharge)가 있다. 하프 VDD 프리차지 방식은 전원전압(VDD)의 1/2인 전압 레벨로 비트라인을 프리차지하는 방식이고, 풀 VDD 프리차지 방식은 전원전압(VDD)의 전압 레벨로 비트라인을 프리차지하는 방식이고, GND 프리차지 방식은 접지전압(GND)으로 비트라인을 프리차지하는 방식이다.
하프 VDD 프리차지 방식은 센싱하기 위한 비트라인쌍 사이의 전압(dV)이 크지 않아서 센스 앰프가 이 전압을 정확하게 감지하여 증폭하는 데 어려움이 있었다. 특히, 하프 VDD 프리차지 방식은 전원전압(VDD)이 낮아질수록 비트라인쌍 사이의 전압(dV) 마진(margin)이 적고 노이즈 면역성(noise immunity)이 취약하다는 단점이 있었다.
도 1은 독출 데이터가 "1"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이고, 도 2는 독출 데이터가 "0"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 1에 도시된 바와 같이, 하프 VDD 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "1"인 경우 비트라인(BL)은 1/2VDD에서 dV만큼 증가하고, 상보 비트라인(BLB)은 1/2VDD를 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 비트라인(BL)은 전원전압(VDD)의 전압 레벨을 갖고, 상보 비트라인(BLB)은 접지 전압(GND)의 전압 레벨을 갖는다.
도 2에 도시된 바와 같이, 하프 VDD 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 상보 비트라인(BLB)은 1/2VDD를 유지하고, 비트라인(BL)은 1/2VDD에서 dV만큼 감소한다. 센스 앰프에 의해 증폭동작이 종료되면, 상보 비트라인(BLB)은 전원전압(VDD)의 전압 레벨을 갖고, 비트라인(BL)은 접지 전압(GND)의 전압 레벨을 갖는다.
도 3은 독출 데이터가 "1"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이고, 도 4는 독출 데이터가 "0"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 3에 도시된 바와 같이, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "1"인 경우 비트라인(BL)은 접지 전압(GND)에서 dV만큼 증가하고, 상보 비트라인(BLB)은 접지 전압(GND)을 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 비트라인(BL)은 전원전압(VDD)의 전압 레벨을 갖고, 상보 비트라인(BLB)은 접지 전압(GND)의 전압 레벨을 갖는다.
도 4에 도시된 바와 같이, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 비트라인(BL)과 상보 비트라인(BLB)은 모두 접지 전압(GND)을 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 상보 비트라인(BLB)은 전원전압(VDD)의 전압 레벨을 갖고, 비트라인(BL)은 접지 전압(GND)의 전압 레벨을 갖는다. 독출 데이터가 "0"인 경우, 센스 앰프가 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨을 감지하기 위해서 비트라인(BL)의 접지 전압 세기와 상보 비트라인(BLB)의 접지 전압 세기의 차이를 이용한다.
그런데, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 단지 비트라인(BL)의 접지 전압 세기와 상보 비트라인(BLB)의 접지 전압 세기의 차이를 이용하여 비트라인(BL)과 상보 비트라인(BLB)의 전압을 감지하는 것은 감지 에러를 발생할 수 있으며, 결국 데이터의 독출 에러를 발생시킬 수 있다.
본 발명의 목적은 전원전압 또는 접지전압 레벨로 프리차지하는 스킴을 갖는 반도체 메모리 장치에서 데이터를 정확하게 감지할 수 있는 메모리 셀 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 셀 어레이를 구비한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 오픈 비트라인 구조의 메모리 셀 어레이는 제 1 서브 메모리 셀 어레이, 제 2 서브 메모리 셀 어레이, 센스 앰프 및 비트라인 프리차지 회로, 제 1 커패시터들 및 제 2 커패시터들을 포함한다.
제 1 서브 메모리 셀 어레이는 제 1 워드라인 인에이블 신호에 응답하여 활성화되고, 제 2 서브 메모리 셀 어레이는 제 2 워드라인 인에이블 신호에 응답하여 활성화된다. 센스 앰프 및 비트라인 프리차지 회로는 제 1 비트라인들을 통해 상기 제 1 서브 메모리 셀 어레이와 결합되어 있고, 제 2 비트라인들을 통해 상기 제 2 서브 메모리 셀 어레이와 결합되어 있고, 상기 제 1 비트라인들 및 상기 제 2 비트라인들을 프리차지하고, 상기 제 1 서브 메모리 셀 어레이 및 상기 제 2 서브 메모리 셀 어레이로부터 출력되는 데이터를 증폭한다. 제 1 커패시터들은 제 1 더미 워드라인과 상기 제 2 비트라인들 각각의 사이에 결합되어 있고, 상기 제 1 워드라인 인에이블 신호에 응답하여 상기 제 2 비트라인들을 부스팅한다. 제 2 커패시터들은 제 2 더미 워드라인과 상기 제 1 비트라인들 각각의 사이에 결합되어 있고, 상기 제 2 워드라인 인에이블 신호에 응답하여 상기 제 1 비트라인들을 부스팅한다.
본 발명의 하나의 실시예에 의하면, 상기 오픈 비트라인 구조의 메모리 셀 어레이는 접지전압(GND) 프리차지 스킴을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 비트라인들은 상기 제 2 워드라인 인에이블 신호가 인에이블되었을 때 부스팅되고, 상기 제 2 비트라인들은 상기 제 1 워드라인 인에이블 신호가 인에이블되었을 때 부스팅될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 가질 수 있고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 가질 수 있고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 비트라인들은 상기 제 1 비트라인에 결합된 제 1 메모리 셀의 데이터가 독출될 때 부스팅되며, 상기 제 1 비트라인들은 상기 제 2 비트라인에 결합된 제 2 메모리 셀의 데이터가 독출될 때 부스 팅될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호의 전압 레벨이 감소된 제 1 부스팅 전압신호에 의해 활성화되고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호의 전압 레벨이 감소된 제 2 부스팅 전압신호에 의해 활성화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 오픈 비트라인 구조의 메모리 셀 어레이는 제 1 레벨 쉬프터 및 제 2 레벨 쉬프터를 더 포함할 수 있다.
제 1 레벨 쉬프터는 상기 제 1 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 1 부스팅 전압신호를 발생시킨다. 제 2 레벨 쉬프터는 상기 제 2 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 2 부스팅 전압신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 선택 회로, 입출력 센스 앰프 및 입출력 버퍼를 포함한다.
메모리 셀 어레이는 비트라인에 결합된 트루(true) 셀의 제 1 데이터가 독출될 때 상보 셀에 결합된 상보 비트라인의 전압 레벨을 높인 후 상기 제 1 데이터를 센싱하고 증폭한다. 선택 회로는 칼럼 선택신호에 응답하여 상기 메모리 셀 어레이의 출력신호를 선택적으로 출력한다. 입출력 센스 앰프는 상기 선택 회로의 출력신호를 증폭하고, 입출력 버퍼는 상기 입출력 센스 앰프의 출력신호를 버퍼링하고 출력 데이터를 발생시킨다.
본 발명에 따른 메모리 셀 어레이는 전원전압 또는 접지전압 레벨로 프리차지하는 스킴을 갖는 반도체 메모리 장치에서, 부스팅 커패시터를 사용하여 비트라인쌍 중 센싱하지 않는 메모리 셀에 결합된 비트라인의 전압 레벨을 조절함으로써, 데이터 "0"을 정확하게 감지할 수 있다. 부스팅 커패시터는 MOS 트랜지스터를 사용하여 구현된다. 또한, 비트라인들 각각에 결합된 커패시터의 커패시턴스는 부스팅 전압신호가 입력되는 노드에서부터의 거리에 따라 다른 값을 할당하여 각 비트라인을 일정한 전압으로 부스팅할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 5는 본 발명의 제 1 실시예에 따른 DRAM 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 제 1 서브 메모리 셀 어레이(110), 제 2 서브 메모리 셀 어레이(120), 센스 앰프 및 비트라인 프리차지 회로(130), 제 1 부스팅 커패시터들(C21~C2n), 제 2 부스팅 커패시터들(C11~C1n), 제 1 레벨 쉬프터(140) 및 제 2 레벨 쉬프터(150)를 포함한다.
제 1 서브 메모리 셀 어레이(110) 내에 있는 제 1 워드라인(WL1)은 제 1 워드라인 인에이블 신호(WLE1)에 응답하여 활성화되고, 제 2 서브 메모리 셀 어레이(120) 내에 있는 제 2 워드라인(WL2)은 제 2 워드라인 인에이블 신호(WLE2)에 응답하여 활성화된다.
센스 앰프 및 비트라인 프리차지 회로(130)는 제 1 비트라인들(BL1~BLn)을 통해 제 1 서브 메모리 셀 어레이(110)와 결합되고, 제 2 비트라인들(BL1B~BLnB)을 통해 상기 제 2 서브 메모리 셀 어레이와 결합된다. 센스 앰프 및 비트라인 프리차지 회로(130)는 제 1 비트라인들(BL1~BLn) 및 상기 제 2 비트라인들(BL1b~BLnb)을 프리차지하고, 제 1 서브 메모리 셀 어레이(110) 및 제 2 서브 메모리 셀 어레이(120)로부터 출력되는 데이터를 증폭한다.
제 1 레벨 쉬프터(140)는 제 1 워드라인 인에이블 신호(WLE1)에 응답해서 제 1 부스팅 전압신호(CBS1)를 발생시킨다. 제 2 레벨 쉬프터(150)는 제 2 워드라인 인에이블 신호(WLE2)에 응답해서 제 2 부스팅 전압신호(CBS2)를 발생시킨다. 제 1 레벨 쉬프터(140)는 제 1 부스팅 전압신호(CBS1)를 제 1 더미 워드라인(DWL1)에 제공하고, 제 2 레벨 쉬프터(150)는 제 2 부스팅 전압신호(CBS2)를 제 2 더미 워드라인(DWL2)에 제공한다. 비트라인의 프리차지 전압이 접지전압(GND)인 경우에는 제 1 부스팅 전압신호(CBS1) 및 제 2 부스팅 전압신호(CBS2)의 활성화 전압은 각각 제 1 워드라인 인에이블 신호(WLE1) 및 제 2 워드라인 인에이블 신호(WLE2)의 활성화 전압과 동일하거나 작은 것이 바람직하다. 이와 반대로, 비트라인의 프리차지 전압이 전원전압(VDD)인 경우에는 제 1 부스팅 전압신호(CBS1) 및 제 2 부스팅 전압신호(CBS2)의 활성화 전압은 음의 전압인 것이 바람직하다.
제 1 부스팅 커패시터들(C21~C2n)은 각각 제 1 더미 워드라인(DWL2)과 제 2 비트라인들(BL1B~BLnB) 각각의 사이에 결합되고, 제 1 부스팅 전압신호(CBS1)의 활성화에 응답하여 제 2 비트라인들(BL1B~BLnB)의 전압을 부스팅한다. 제 2 부스팅 커패시터들(C11~C1n)은 각각 제 2 더미 워드라인(DWL1)과 제 1 비트라인들(BL1~BLn) 각각의 사이에 결합되어 있고, 제 2 부스팅 전압신호(CBS2)의 활성화 에 응답하여 제 1 비트라인들(BL1~BLn)의 전압을 부스팅한다.
도 6은 도 5의 메모리 셀 어레이를 구성하는 제 1 서브 메모리 셀 어레이를 나타내는 회로도이고, 도 7은 도 5의 메모리 셀 어레이를 구성하는 제 2 서브 메모리 셀 어레이(120)를 나타내는 회로도이다.
도 6 및 도 7을 참조하면, 제 1 서브 메모리 셀 어레이(110) 및 제 2 서브 메모리 셀 어레이(120)는 각각 비트라인들과 워드라인의 교차점에 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀을 구비한다.
도 8은 도 5의 메모리 셀 어레이를 구성하는 센스 앰프 및 비트라인 프리차지 회로(130)를 나타내는 회로도이다.
도 8을 참조하면, 센스 앰프 및 비트라인 프리차지 회로(130)는 각 비트라인쌍 사이에 결합된 복수의 센스 앰프 및 비트라인 프리차지부(132, 134, 136)를 포함한다. 제 1 센스 앰프 및 비트라인 프리차지부(132)는 P형 센스 앰프(132a), N형 센스 앰프(132b) 및 프리차지 회로(132c)를 포함한다.
P형 센스 앰프(132a)는 제 1 비트라인쌍(BL1, BL1B) 사이에 직렬 연결된 제 1 PMOS 트랜지스터(MP11) 및 제 2 PMOS 트랜지스터(MP12)를 포함한다. 제 1 PMOS 트랜지스터(MP11)는 제 1 상보 비트라인(BL1B)에 연결된 게이트 및 제 1 비트라인(BL1)에 연결된 소스를 가진다. 제 2 PMOS 트랜지스터(MP12)는 제 1 비트라인(BL1)에 연결된 게이트, 제 1 PMOS 트랜지스터(MP11)의 드레인에 연결된 소스, 및 제 1 상보 비트라인(BL1B)에 연결된 소스를 가진다.
N형 센스 앰프(132b)는 제 1 비트라인쌍(BL1, BL1B) 사이에 직렬 연결된 제 1 NMOS 트랜지스터(MN11) 및 제 2 NMOS 트랜지스터(MN12)를 포함한다. 제 1 NMOS 트랜지스터(MN11)는 제 1 상보 비트라인(BL1B)에 연결된 게이트 및 제 1 비트라인(BL1)에 연결된 드레인을 가진다. 제 2 NMOS 트랜지스터(MN12)는 제 1 비트라인(BL1)에 연결된 게이트, 제 1 NMOS 트랜지스터(MN11)의 소스에 연결된 드레인, 및 제 1 상보 비트라인(BL1B)에 연결된 소스를 가진다.
제 1 PMOS 트랜지스터(MP11)의 드레인 단자로 고 전원전압(LAH)이 인가되고, 제 1 NMOS 트랜지스터(MN11)의 드레인으로 저 전원전압(LAL)이 인가된다. 고 전원전압(LAH)은 전원전압(VDD)일 수 있으며, 저 전원전압(LAL)은 접지전압(GND)일 수 있다.
프리차지 회로(132c)는 제 1 비트라인쌍(BL1, BL1B) 사이에 결합된 제 3 NMOS 트랜지스터(MN13), 제 4 NMOS 트랜지스터(MN14) 및 제 5 NMOS 트랜지스터(MN15)를 포함한다. 제 3 NMOS 트랜지스터(MN13)의 드레인은 제 1 비트라인(BL1)에 연결되어 있다. 제 4 NMOS 트랜지스터(MN14)는 제 1 상보 비트라인(BL1B)에 연결된 소스, 제 3 NMOS 트랜지스터(MN13)의 소스에 연결된 드레인, 및 제 3 NMOS 트랜지스터(MN13)의 게이트에 연결된 게이트를 가진다. 제 5 NMOS 트랜지스터(MN15)는 제 1 비트라인(BL1)에 연결된 드레인, 제 1 상보 비트라인(BL1B)에 연결된 소스 및 제 3 NMOS 트랜지스터(MN13)의 게이트에 연결된 게이트를 가진다. 제 3 NMOS 트랜지스터(MN13)의 소스 단자로 프리차지 전압(VBL)이 인가되고, 제 3 NMOS 트랜지스터(MN13), 제 4 NMOS 트랜지스터(MN14) 및 제 5 NMOS 트랜지스터(MN15)의 접합점에 프리차지 제어신호(EQ)가 인가된다.
제 2 센스 앰프 및 비트라인 프리차지부(134) 및 제 3 센스 앰프 및 비트라인 프리차지부(136)도 제 1 센스 앰프 및 비트라인 프리차지부(132)와 동일한 구성을 가진다.
프리차지 전압(VBL)이 접지전압(GND)인 경우에는 P형 센스 앰프(132a)가 주로 비트라인들의 전압차를 증폭한다. 반대로, 프리차지 전압(VBL)이 전원전압(VDD)인 경우에는 N형 센스 앰프(132b)가 주로 비트라인들의 전압차를 증폭한다.
도 9는 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인(DWL2) 사이에 결합되어 있는 부스팅 커패시터들의 배열을 나타내는 회로도이다. 도 9는 제 1 서브 메모리 셀 어레이(110)가 10 개의 비트라인들을 포함하는 경우의 부스팅 커패시터들의 배열을 예를 들어 설명하고 있다.
도 9를 참조하면, 제 1 부스팅 커패시터(CB10)는 제 1 비트라인(BL1)과 제 2 더미 워드라인(DWL1) 사이에 결합되어 있고, 제 2 부스팅 커패시터(CB9)는 제 2 비트라인(BL2)과 제 2 더미 워드라인(DWL1) 사이에 결합되어 있다. 같은 식으로, 제 9 부스팅 커패시터(CB2)는 제 9 비트라인(BL9)과 제 2 더미 워드라인(DWL1) 사이에 결합되어 있고, 제 10 부스팅 커패시터(CB1)는 제 10 비트라인(BL10)과 제 2 더미 워드라인(DWL1) 사이에 결합되어 있다. 제 2 더미 워드라인(DWL1)을 통해 제 2 부스팅 전압신호(CBS2)가 인가된다.
도 9에 도시된 바와 같이, 부스팅 커패시터들(CB1~CB10)은 제 2 더미 워드라인(DWL2)의 시작 포인트, 즉 제 2 레벨 쉬프터(도 5의 150)로부터의 거리에 따라 각각 다른 커패시턴스를 갖는 것이 바람직하다. 예를 들면, 도 9에 도시되어 있듯 이, 제 2 레벨 쉬프터(도 5의 150)에 가장 가까이 위치한 제 10 부스팅 커패시터(CB1)가 C의 커패시턴스를 가질 때, 제 9 부스팅 커패시터(CB2)는 1.1C, 제 8 부스팅 커패시터(CB3)는 1.2C, 제 7 부스팅 커패시터(CB4)는 1.3C, 제 6 부스팅 커패시터(CB5)는 1.4C, 제 5 부스팅 커패시터(CB6)는 1.5C, 제 4 부스팅 커패시터(CB7)는 1.6C, 제 3 부스팅 커패시터(CB8)는 1.7C, 제 2 부스팅 커패시터(CB9)는 1.8C, 그리고 제 1 부스팅 커패시터(CB10)는 1.9C의 커패시턴스를 가질 수 있다.
이와 같이, 비트라인들(BL1~BL10)에 결합된 부스팅 커패시터들의 커패시턴스가 서로 다른 이유는 부스팅 커패시터들의 위치에 따라 제 2 더미 워드라인(DWL1)의 저항에 기인하는 전압 강하에 무관하게 비트라인들(BL1~BL10)을 동일한 전압으로 부스팅하기 위함이다.
도 10은 도 5의 메모리 셀 어레이에 있는 상보 비트라인들과 제 1 더미 워드라인(DWL1) 사이에 결합되어 있는 부스팅 커패시터들의 배열을 나타내는 회로도이다. 도 10은 제 2 서브 메모리 셀 어레이(120)가 10 개의 상보 비트라인들을 포함하는 경우의 부스팅 커패시터들의 배열을 예를 들어 설명하고 있다.
도 10에 도시된 바와 같이 부스팅 커패시터들(CB1B~CB10B)은 제 1 더미 워드라인(DWL1)의 시작 포인트, 즉 제 1 레벨 쉬프터(도 5의 140)로부터의 거리에 따라 각각 다른 커패시턴스를 갖는 것이 바람직하다. 예를 들면, 도 10에 도시되어 있듯이, 제 1 레벨 쉬프터(도 5의 140)에 가장 가까이 위치한 제 20 부스팅 커패시터(CB1B)가 C의 커패시턴스를 가질 때, 제 19 부스팅 커패시터(CB2B)는 1.1C, 제 18 부스팅 커패시터(CB3B)는 1.2C, 제 17 부스팅 커패시터(CB4B)는 1.3C, 제 16 부 스팅 커패시터(CB5B)는 1.4C, 제 15 부스팅 커패시터(CB6B)는 1.5C, 제 14 부스팅 커패시터(CB7B)는 1.6C, 제 13 부스팅 커패시터(CB8B)는 1.7C, 제 12 부스팅 커패시터(CB9B)는 1.8C, 그리고 제 11 부스팅 커패시터(CB10B)는 1.9C의 커패시턴스를 가질 수 있다.
이와 같이, 상보 비트라인들(BL1B~BL10B)에 결합된 부스팅 커패시터들의 커패시턴스가 서로 다른 이유는 부스팅 커패시터들의 위치에 따라 제 1 더미 워드라인(DWL1)의 저항에 기인하는 전압 강하에 무관하게 상보 비트라인들(BL1B~BL10B)을 동일한 전압으로 부스팅하기 위함이다.
도 11은 도 5의 메모리 셀 어레이를 구성하는 레벨 쉬프터의 하나의 예를 나타내는 회로도이다. 도 11에 도시된 제 1 레벨 쉬프터는 2 단(two stage)의 인버터 구조를 가진다.
제 1 레벨 쉬프터(140)는 제 1 워드라인 인에이블 신호(WLE1)의 활성화 전압 레벨을 감소시켜 제 1 부스팅 전압신호(CBS1)를 발생시킨다. 제 1 워드라인 인에이블 신호(WLE1)의 활성화 전압은 전원전압(VDD)보다 높은 레벨을 갖는 부스트 전압(VPP) 레벨을 갖고, 제 1 부스팅 전압신호(CBS1)는 전원전압(VDD)의 레벨을 갖는다.
제 1 레벨 쉬프터(140)는 제 3 PMOS 트랜지스터(141) 및 제 6 NMOS 트랜지스터(142)로 구성된 제 1 인버터와 제 4 PMOS 트랜지스터(143) 및 제 7 NMOS 트랜지스터(144)로 구성된 제 2 인버터를 포함한다. 제 1 워드라인 인에이블 신호(WLE1)가 부스트 전압(VPP) 레벨의 로직 "하이" 상태이면 제 1 부스팅 전압신호(CBS1)는 전원전압(VDD)의 레벨의 로직 "하이" 상태를 갖는다. 제 1 워드라인 인에이블 신호(WLE1)가 접지전압(GND) 레벨의 로직 "로우" 상태이면 제 1 부스팅 전압신호(CBS1)는 접지전압(GND) 레벨의 로직 "로우" 상태를 갖는다.
제 1 부스팅 전압신호(CBS1)의 위상을 제 1 워드라인 인에이블 신호(WLE1)의 위상과 동일하게 하려면, 레벨 쉬프터(140)는 도 11에 도시된 인버터를 2개 직렬 연결하여 사용하면 된다.
도 5의 메모리 셀 어레이를 구성하는 제 2 레벨 쉬프터(150)는 도 11에 도시되어 있는 레벨 쉬프터와 동일한 구성을 가질 수 있다.
도 12는 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인(DWL1) 사이에 결합되어 있는 부스팅 커패시터(C11)의 제 1 구현 예를 나타내는 회로도이다. 도 12를 참조하면, 부스팅 커패시터(C11)는 제 8 NMOS 트랜지스터(MN22)의 게이트로 이루어진 제 1 단자와 제 8 NMOS 트랜지스터(MN22)의 소스와 드레인의 접합점으로 이루어진 제 2 단자를 갖는다. 부스팅 커패시터(C11)의 제 1 단자는 제 2 더미 워드라인(DWL2)에 연결되고 부스팅 커패시터(C11)의 제 2 단자는 제 1 비트라인(BL1)에 연결된다.
도 13은 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인 사이에 결합되어 있는 부스팅 커패시터의 제 2 구현 예를 나타내는 회로도이다. 도 13을 참조하면, 부스팅 커패시터(C11)는 제 9 NMOS 트랜지스터(MN23)의 게이트로 이루어진 제 1 단자와 제 9 NMOS 트랜지스터(MN23)의 드레인으로 이루어진 제 2 단자를 갖는다. 제 9 NMOS 트랜지스터(MN23)의 소스는 플로팅(floating)된다. 부스팅 커패시터(C11)의 제 1 단자는 제 2 더미 워드라인(DWL2)에 연결되고 부스팅 커패시터(C11)의 제 2 단자는 제 1 비트라인(BL1)에 연결된다.
도 12 및 도 13에서 부스팅 커패시터(C11)의 커패시턴스는 MOS 트랜지스터의 사이즈(W/L)를 조절함으로써 원하는 값을 얻을 수 있다. 도 12에 도시된 부스팅 커패시터(C11)는 MOS 트랜지스터의 게이트 커패시턴스를 이용하고, 도 13에 도시된 부스팅 커패시터(C11)는 MOS 트랜지스터의 오버랩 커패시턴스를 이용한다.
도 5에 도시되어 있는 모든 부스팅 커패시터들(C11~C1n, C21~C2n)은 도 12 또는 도 13에 도시된 커패시터와 동일한 구성을 가질 수 있다.
도 14 및 도 15는 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치에서 독출 데이터가 각각 "1"과 "0"인 경우 비트라인쌍의 파형을 나타내는 도면이다. 독출 모드에서, 활성화된 워드라인(WL)은 부스트 전압(VPP)의 전압 레벨을 가지며, 활성화된 더미 워드라인(DWL)은 전원전압(DWL)의 전압 레벨을 가진다.
이하, 도 5 내지 도 14를 참조하여 본 발명의 실시예에 따른 메모리 셀 어레이(100)를 포함하는 DRAM 장치의 동작을 설명한다.
도 5를 참조하면, 메모리 셀에 있는 로직 "1"의 데이터를 독출할 때 메모리 셀 어레이(100)의 동작은 다음과 같다.
워드라인이 활성화되기 전인 프리차지 상태에서, 센스 앰프 및 비트라인 프리차지 회로(130)에 의해 제 1 비트라인들(BL1~BLn) 및 제 2 비트라인들(BL1B~BLnB)은 접지전압(GND)으로 프리차지된다. 제 1 워드라인 인에이블 신호(WLE1)가 활성화되면, 제 1 워드라인(WL1)이 활성화되고 제 1 워드라인(WL1)에 연결된 메모리 셀들 각각은 제 1 비트라인들(BL1~BLn) 중 대응하는 비트라인과 전하공유(charge sharing)가 일어난다. 따라서, 제 1 비트라인들(BL1~BLn) 각각은 프리차지 전압보다 높은 전압(VA)을 갖는다.
제 1 레벨 쉬프터(140)는 제 1 워드라인 인에이블 신호(WLE1)의 활성화에 응답해서 제 1 부스팅 전압신호(CBS1)를 발생한다. 제 1 부스팅 커패시터들(C21~C2n)은 제 1 부스팅 전압신호(CBS1)에 응답하여 제 2 비트라인들(BL1B~BLnB)의 전압을 소정의 전압(VB)으로 부스팅한다.
제 1 워드라인 인에이블 신호(WLE1)가 활성화되었을 때, 제 2 워드라인 인에이블 신호(WLE2)는 비활성화된다. 따라서, 제 2 부스팅 커패시터들(C11~C1n)은 비활성화되고, 제 1 비트라인들(BL1~BLn)은 부스팅되지 않는다.
센스 앰프 및 비트라인 프리차지 회로(130)는 상기 VA와 VB의 전압 차이를 감지하여 제 1 비트라인들(BL1~BLn)을 전원전압(VDD)의 전압 레벨로, 제 2 비트라인들(BL1B~BLnB)을 접지전압(GND)의 전압 레벨로 증폭한다. 이후 제 1 비트라인들(BL1~BLn) 중 칼럼 선택신호에 의해 선택된 비트라인 상의 증폭된 전압은 입출력 경로(미도시)를 거쳐 DRAM 장치의 외부로 출력된다.
도 14를 참조하면, 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치가 데이터 "1"을 출력할 때, 비트라인(BL)은 프리차지 전압인 접지전압(GND)의 레벨에서 시작하여 제 1 전압(VA)으로 상승하고 센스 앰프에 의해 증폭 동작이 완료된 후에는 전원전압(VDD)의 전압 레벨을 가진다. 상보 비트라인(BLB)은 프리차지 전압인 접지전압(GND)의 레벨에서 시작하여 제 2 전압(VB)으로 상승하고 센스 앰프에 의해 증폭 동작이 완료된 후에는 접지전압(GND)의 전압 레벨을 가진다.
제 1 전압(VA)은 비트라인에 결합된 메모리 셀의 데이터를 독출할 때, 메모리 셀을 구성하는 셀 커패시터와 비트라인과의 전하공유(charge sharing)를 통해 비트라인에 실리는 전압이다. 제 2 전압(VB)은 비트라인에 결합된 메모리 셀의 데이터를 독출할 때, 제 1 부스팅 커패시터들(C21~C2n)에 의해 발생된 전압이다. 제 1 부스팅 커패시터들(C21~C2n)은 더미 워드라인(DWL1)을 통해 입력되는 제 1 부스팅 전압신호(CBS1)에 응답하여 활성화된다. 제 1 부스팅 전압신호(CBS1)는 제 1 워드라인 인에이블 신호(WLE1)의 전압 레벨이 제 1 레벨 쉬프터(140)에 의해 감소된 신호이다.
제 1 전압(VA)과 제 2 전압(VB)의 차이는 센싱하기 위한 비트라인쌍 사이의 전압(dV)이며, 제 1 부스팅 커패시터들(C21~C2n)의 사이즈를 작게 설계하면 dV는 센스 앰프가 안정적으로 센싱할 수 있는 값을 가질 수 있다.
도 15를 참조하면, 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치가 데이터 "0"을 출력할 때, 비트라인(BL)의 전압은 프리차지 전압인 접지전압(GND)을 유지한다. 상보 비트라인(BLB)은 프리차지 전압인 접지전압(GND)의 레벨에서 시작하여 제 2 전압(VB)으로 상승하고 센스 앰프에 의해 증폭 동작이 완료된 후에는 전원전압(VDD)의 전압 레벨을 가진다.
제 2 전압(VB)은 비트라인에 결합된 메모리 셀의 데이터를 독출할 때, 제 1 부스팅 커패시터들(C21~C2n)에 의해 발생된 전압이다. 제 1 부스팅 커패시터들(C21~C2n)은 더미 워드라인(DWL1)을 통해 입력되는 제 1 부스팅 전압신호(CBS1) 에 응답하여 활성화된다.
상기와 같이 제 1 부스팅 전압신호(CBS1)는 제 1 워드라인 인에이블 신호(WLE1)의 전압 레벨이 제 1 레벨 쉬프터(140)에 의해 감소된 신호이다. 제 2 전압(VB)과 접지전압(GND)의 차이는 센싱하기 위한 비트라인쌍 사이의 전압(dV)이다. 제 1 부스팅 커패시터들(C21~C2n)의 사이즈를 적당한 값을 갖도록 설계하면 dV는 센스 앰프가 안정적으로 센싱할 수 있는 값을 가질 수 있다.
도 14 및 도 15에는 비트라인에 결합된 메모리 셀, 즉 트루(true) 셀의 데이터를 독출할 때 비트라인의 전압 파형과 상보 셀(complementary cell)에 결합된 상보 비트라인의 전압 파형이 도시되어 있다. 상보 비트라인에 결합된 상보 셀의 데이터를 독출할 때 비트라인의 전압 파형과 상보 비트라인의 전압 파형은 도 14 및 도 15에 있는 파형과 반대의 파형을 가진다.
도 16은 독출 데이터가 "0"인 경우 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다. 도 16에서 VBL은 비트라인(BL)의 전압을 나타내고, VBLB는 상보 비트라인(BLB)의 전압을 나타낸다. 프리차지 레벨은 접지전압(GND) 레벨이고, P형 센스 앰프(도 8의 132a)의 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋은 50mV이다.
도 16a는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/5인 경우의 시뮬레이션도이고, 도 16b는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/10인 경우의 시뮬레이션도이다. 도 16c는 부스팅 커패시 터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/15인 경우의 시뮬레이션도이고, 도 16d는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/20인 경우의 시뮬레이션도이다.
도 16에서 알 수 있듯이, 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 감소할수록 센싱하기 위한 비트라인쌍 사이의 전압(dV)은 감소한다. 센스 앰프에 의한 증폭 동작이 완료되면, 비트라인의 전압(VBL)은 접지전압(GND)의 레벨을 갖고, 상보 비트라인의 전압(VBLB)은 전원전압(VDD)의 레벨을 갖는다.
도 17은 독출 데이터가 "1"인 경우 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다. 도 17에서 VBL은 비트라인(BL)의 전압을 나타내고, VBLB는 상보 비트라인(BLB)의 전압을 나타낸다. 프리차지 레벨은 접지전압(GND) 레벨이고, P형 센스 앰프(도 8의 132a)의 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋은 50mV이다.
도 17a는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/5인 경우의 시뮬레이션도이고, 도 17b는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/10인 경우의 시뮬레이션도이다. 도 17c는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/15인 경우의 시뮬레이션도이고, 도 17d는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/20 인 경우의 시뮬레이션도이다.
도 17에서 알 수 있듯이, 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 감소할수록 센싱하기 위한 비트라인쌍 사이의 전압(dV)은 증가한다. 센스 앰프에 의한 증폭 동작이 완료되면, 비트라인의 전압(VBL)은 전원전압(GND)의 레벨을 갖고, 상보 비트라인의 전압(VBLB)은 접지전압(VDD)의 레벨을 갖는다.
도 16과 도 17을 참조하면, 데이터 "0"을 독출하는 경우에는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 감소할수록 센싱하기 위한 비트라인쌍 사이의 전압(dV)은 감소하고, 데이터 "1"을 독출하는 경우에는 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 감소할수록 센싱하기 위한 비트라인쌍 사이의 전압(dV)은 증가한다. 따라서, 데이터 "0"과 데이터 "1"을 독출할 때, 안전하게 센싱할 수 있는 비트라인쌍 사이의 전압(dV)을 확보할 수 있도록 부스팅 커패시터들(C11~C1n, C21~C2n)을 설계해야 한다.
도 18은 P형 센스 앰프를 구성하는 트랜지스터의 문턱전압이 오프셋을 갖는 경우, 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다. 도 18a, 도 18b 및 도 18c는 모두 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/10이고, 독출 데이터가 로직 "0"인 경우의 시뮬레이션도이다. 도 18d, 도 18e 및 도 18f는 모두 부스팅 커패시터들(C11~C1n, C21~C2n)의 커패시턴스가 메모리 셀을 구성하는 셀 커패시터의 커패시턴스의 1/10이고, 독출 데이터가 로직 "1"인 경우의 시뮬레이션도이다.
도 18a 및 도 18d는 P형 센스 앰프(도 8의 132a)의 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋이 0V인 경우의 시뮬레이션도이다. 도 18b 및 도 18e는 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋이 25mV인 경우의 시뮬레이션도이다. 도 18c 및 도 18f는 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋이 50mV인 경우의 시뮬레이션도이다.
도 18a 내지 도 18f에서 알 수 있듯이, P형 센스 앰프(도 8의 132a)의 PMOS 트랜지스터들(MP11, MP12) 사이의 문턱전압 옵셋이 50mV인 경우에도 메모리 셀의 데이터는 정확하게 센싱되고 증폭되고 있다.
도 19는 본 발명의 제 2 실시예에 따른 DRAM 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 19를 참조하면, 메모리 셀 어레이(100)는 제 1 서브 메모리 셀 어레이(110), 제 2 서브 메모리 셀 어레이(120), 센스 앰프 및 비트라인 프리차지 회로(130), 제 1 부스팅 커패시터들(C21~C2n) 및 제 2 부스팅 커패시터들(C11~C1n)을 포함한다.
도 19에 도시된 본 발명의 제 2 실시예에 따른 DRAM 장치의 메모리 셀 어레이(200)는 레벨 쉬프터들(도 5의 140 및 150)을 포함하지 않는다. 제 2 비트라인들(BL1B~BLnB)에 결합된 제 1 부스팅 커패시터들(C21~C2n)에 제공되는 제 1 부스팅 전압신호(CBS1)는 제 1 워드라인 인에이블 신호(WLE1)와 동일한 레벨을 갖는 신호이다. 또한, 제 1 비트라인들(BL1~BLn)에 결합된 제 2 부스팅 커패시터들(C11~C1n)에 제공되는 제 2 부스팅 전압신호(CBS2)는 제 2 워드라인 인에이블 신호(WLE2)와 동일한 레벨을 갖는 신호이다.
따라서, 도 19의 메모리 셀 어레이(200)에서 제 1 부스팅 커패시터들(C21~C2n) 및 제 2 부스팅 커패시터들(C11~C1n)은 도 5에 도시된 메모리 셀 어레이(200)에 포함된 제 1 부스팅 커패시터들(C21~C2n) 및 제 2 부스팅 커패시터들(C11~C1n)의 커패시턴스보다 작은 커패시턴스를 갖도록 설계한다.
도 19에 도시된 메모리 셀 어레이(200)는 도 5에 도시된 본 발명의 제 1 실시예에 따른 메모리 셀 어레이(100)와 동작이 유사하므로 도 19의 메모리 셀 어레이(200)의 동작에 대한 설명을 생략한다.
도 20은 본 발명의 실시예에 따른 메모리 셀 어레이를 포함하는 DRAM 장치(1000)를 나타내는 블록도이다.
도 20을 참조하면, DRAM 장치(1000)는 메모리 셀 어레이(1100), 선택 회로(1200), 로컬 센스 앰프(1300), 입출력 센스 앰프(1400) 및 입출력 버퍼(1500)를 포함한다.
메모리 셀 어레이(1100)는 도 5 또는 도 19에 도시된 본 발명의 실시예에 따른 메모리 셀 어레이의 구성을 갖는다. 선택 회로(1200)는 칼럼 선택신호(CSL)에 응답하여 메모리 셀 어레이(1100)의 출력신호를 선택적으로 로컬 입출력 라인쌍(LIO, LIOB)에 출력한다. 로컬 센스 앰프(1300)는 로컬 입출력 라인쌍(LIO, LIOB)의 신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 출력한다. 입출력 센스 앰프(1400)는 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭한다. 입출력 버퍼(1500)는 입출력 센스 앰프(1400)의 출력신호를 버퍼링하고 출력 데이터(DOUT)를 발생시키고, 입력 데이터(DIN)를 수신하여 버퍼링하고 입출력 센스 앰프(1400)에 제공한다.
상기에서는 주로 접지전압 레벨로 프리차지하는 스킴을 갖는 DRAM 장치에서, 부스팅 커패시터를 사용하여 비트라인쌍 중 센싱하지 않는 메모리 셀에 결합된 비트라인의 전압 레벨을 조절하여 데이터를 감지하는 기술에 대해 설명하였다. 그러나, 본 발명은 전원전압 레벨로 프리차지하는 스킴을 갖는 DRAM 장치에도 적용된다.
전원전압 레벨로 프리차지하는 스킴을 갖는 DRAM 장치의 경우에는 더미 워드라인에 인가되는 부스팅 전압신호는 음의 값을 가지며, 비트라인들은 주로 N형 센스 앰프(132b)에 의해 전압차가 증폭된다.
상기에서는 DRAM 장치의 메모리 셀 어레이의 데이터 독출 방법에 대해 기술했지만, 본 발명은 DRAM 장치뿐만 아니라 일반적인 반도체 메모리 장치에서 메모리 셀 어레이의 데이터 독출에 적용할 수 있다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 접지전압 또는 전원전압으로 프리차지하는 스킴을 갖는 오픈 비트라인 구조의 DRAM 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 독출 데이터가 "1"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 2는 독출 데이터가 "0"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 3은 독출 데이터가 "1"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 4는 독출 데이터가 "0"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다.
도 5는 본 발명의 제 1 실시예에 따른 DRAM 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 6은 도 5의 메모리 셀 어레이를 구성하는 제 1 서브 메모리 셀 어레이를 나타내는 회로도이다.
도 7은 도 5의 메모리 셀 어레이를 구성하는 제 2 서브 메모리 셀 어레이를 나타내는 회로도이다.
도 8은 도 5의 메모리 셀 어레이를 구성하는 센스 앰프 및 비트라인 프리차지 회로를 나타내는 회로도이다.
도 9는 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인 사이에 결합되어 있는 부스팅 커패시터들의 배열을 나타내는 회로도이다.
도 10은 도 5의 메모리 셀 어레이에 있는 상보 비트라인들과 제 1 더미 워드 라인 사이에 결합되어 있는 부스팅 커패시터들의 배열을 나타내는 회로도이다.
도 11은 도 5의 메모리 셀 어레이를 구성하는 레벨 쉬프터의 하나의 예를 나타내는 회로도이다.
도 12는 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인 사이에 결합되어 있는 부스팅 커패시터의 제 1 구현 예를 나타내는 회로도이다.
도 13은 도 5의 메모리 셀 어레이에 있는 비트라인들과 제 2 더미 워드라인 사이에 결합되어 있는 부스팅 커패시터의 제 2 구현 예를 나타내는 회로도이다.
도 14 및 도 15는 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치에서 독출 데이터가 각각 "1"과 "0"인 경우 비트라인쌍의 파형을 나타내는 도면이다.
도 16은 독출 데이터가 "0"인 경우 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다.
도 17은 독출 데이터가 "1"인 경우 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다.
도 18은 P형 센스 앰프를 구성하는 트랜지스터의 문턱전압이 오프셋을 갖는 경우, 도 5의 메모리 셀 어레이를 포함하는 DRAM 장치의 동작을 나타내는 시뮬레이션도이다.
도 19는 본 발명의 제 2 실시예에 따른 DRAM 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 20은 본 발명의 실시예에 따른 메모리 셀 어레이를 포함하는 DRAM 장치를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 메모리 셀 어레이
110, 120 : 서브 메모리 셀 어레이
130 : 센스 앰프 및 비트라인 프리차지 회로
140, 150 : 레벨 쉬프터
1000 : DRAM 장치

Claims (20)

  1. 제 1 워드라인 인에이블 신호에 응답하여 활성화되는 제 1 서브 메모리 셀 어레이;
    제 2 워드라인 인에이블 신호에 응답하여 활성화되는 제 2 서브 메모리 셀 어레이;
    제 1 비트라인들을 통해 상기 제 1 서브 메모리 셀 어레이와 결합되어 있고, 제 2 비트라인들을 통해 상기 제 2 서브 메모리 셀 어레이와 결합되어 있고, 상기 제 1 비트라인들 및 상기 제 2 비트라인들을 프리차지하고, 상기 제 1 서브 메모리 셀 어레이 및 상기 제 2 서브 메모리 셀 어레이로부터 출력되는 데이터를 증폭하는 센스 앰프 및 비트라인 프리차지 회로;
    제 1 더미 워드라인과 상기 제 2 비트라인들 각각의 사이에 결합되어 있고, 상기 제 1 워드라인 인에이블 신호에 응답하여 상기 제 2 비트라인들을 부스팅하는 제 1 커패시터들; 및
    제 2 더미 워드라인과 상기 제 1 비트라인들 각각의 사이에 결합되어 있고, 상기 제 2 워드라인 인에이블 신호에 응답하여 상기 제 1 비트라인들을 부스팅하는 제 2 커패시터들을 포함하는 오픈 비트라인 구조의 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 오픈 비트라인 구조의 메모리 셀 어레이는 접지전압(GND) 프리차지 스 킴을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 비트라인들은 상기 제 2 워드라인 인에이블 신호가 인에이블되었을 때 부스팅되고, 상기 제 2 비트라인들은 상기 제 1 워드라인 인에이블 신호가 인에이블되었을 때 부스팅되는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  4. 제 1 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  5. 제 1 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 갖고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 갖는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  6. 제 1 항에 있어서,
    상기 제 2 비트라인들은 상기 제 1 비트라인에 결합된 제 1 메모리 셀의 데이터가 독출될 때 부스팅되며, 상기 제 1 비트라인들은 상기 제 2 비트라인에 결합된 제 2 메모리 셀의 데이터가 독출될 때 부스팅되는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  7. 제 1 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호의 전압 레벨이 감소된 제 1 부스팅 전압신호에 의해 활성화되고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호의 전압 레벨이 감소된 제 2 부스팅 전압신호에 의해 활성화되는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  8. 제 7 항에 있어서, 상기 메모리 셀 어레이는
    상기 제 1 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 1 부스팅 전압신호를 발생시키는 제 1 레벨 쉬프터; 및
    상기 제 2 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 2 부스팅 전압신호를 발생시키는 제 2 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  9. 제 7 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 부스팅 전압신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖고, 상기 제 2 커패시터들은 상기 제 2 부스팅 전압신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  10. 제 1 항에 있어서,
    상기 제 1 커패시터들 및 상기 제 2 커패시터들은 각각 MOS 트랜지스터의 게이트 커패시턴스 또는 상기 MOS 트랜지스터의 오버랩 커패시턴스를 이용하는 것을 특징으로 하는 오픈 비트라인 구조의 메모리 셀 어레이.
  11. 비트라인에 결합된 트루(true) 셀의 제 1 데이터가 독출될 때 상보 셀에 결합된 상보 비트라인의 전압 레벨을 높인 후 상기 제 1 데이터를 센싱하고 증폭하는 메모리 셀 어레이;
    칼럼 선택신호에 응답하여 상기 메모리 셀 어레이의 출력신호를 선택적으로 출력하는 선택 회로;
    상기 선택 회로의 출력신호를 증폭하는 입출력 센스 앰프; 및
    상기 입출력 센스 앰프의 출력신호를 버퍼링하고 출력 데이터를 발생시키는 입출력 버퍼를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 메모리 셀 어레이는 오픈 비트라인 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 메모리 셀 어레이는 접지전압(GND) 프리차지 스킴을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    상기 상보 비트라인에 결합된 상기 상보 셀의 제 2 데이터가 독출될 때 상기 트루 셀에 결합된 상기 비트라인의 전압 레벨을 높인 후 상기 제 2 데이터를 센싱하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리에 따라 다른 값의 커패시턴스를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 갖고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호가 입력되는 노드에서부터의 거리가 멀어질수록 큰 값의 커패시턴스를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11 항에 있어서, 상기 메모리 셀 어레이는
    제 1 워드라인 인에이블 신호에 응답하여 활성화되는 제 1 서브 메모리 셀 어레이;
    제 2 워드라인 인에이블 신호에 응답하여 활성화되는 제 2 서브 메모리 셀 어레이;
    제 1 비트라인들을 통해 상기 제 1 서브 메모리 셀 어레이와 결합되어 있고, 제 2 비트라인들을 통해 상기 제 2 서브 메모리 셀 어레이와 결합되어 있고, 상기 제 1 비트라인들 및 상기 제 2 비트라인들을 프리차지하고, 상기 제 1 서브 메모리 셀 어레이 및 상기 제 2 서브 메모리 셀 어레이로부터 출력되는 데이터를 증폭하는 센스 앰프 및 비트라인 프리차지 회로;
    제 1 더미 워드라인과 상기 제 2 비트라인들 각각의 사이에 결합되어 있고, 상기 제 1 워드라인 인에이블 신호에 응답하여 상기 제 2 비트라인들을 부스팅하는 제 1 커패시터들; 및
    제 2 더미 워드라인과 상기 제 1 비트라인들 각각의 사이에 결합되어 있고, 상기 제 2 워드라인 인에이블 신호에 응답하여 상기 제 1 비트라인들을 부스팅하는 제 2 커패시터들을 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 비트라인들은 상기 제 2 워드라인 인에이블 신호가 인에이블되었을 때 부스팅되고, 상기 제 2 비트라인들은 상기 제 1 워드라인 인에이블 신호가 인에이블되었을 때 부스팅되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제 1 커패시터들은 상기 제 1 워드라인 인에이블 신호의 전압 레벨이 감소된 제 1 부스팅 전압신호에 의해 활성화되고, 상기 제 2 커패시터들은 상기 제 2 워드라인 인에이블 신호의 전압 레벨이 감소된 제 2 부스팅 전압신호에 의해 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 메모리 셀 어레이는
    상기 제 1 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 1 부스팅 전압신호를 발생시키는 제 1 레벨 쉬프터; 및
    상기 제 2 워드라인 인에이블 신호의 전압 레벨을 감소시켜 상기 제 2 부스팅 전압신호를 발생시키는 제 2 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020070127502A 2007-12-10 2007-12-10 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 KR101338384B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070127502A KR101338384B1 (ko) 2007-12-10 2007-12-10 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치
US12/326,940 US7894241B2 (en) 2007-12-10 2008-12-03 Memory cell array and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070127502A KR101338384B1 (ko) 2007-12-10 2007-12-10 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090060620A true KR20090060620A (ko) 2009-06-15
KR101338384B1 KR101338384B1 (ko) 2013-12-06

Family

ID=40721496

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070127502A KR101338384B1 (ko) 2007-12-10 2007-12-10 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7894241B2 (ko)
KR (1) KR101338384B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159398B2 (en) 2013-01-11 2015-10-13 Samsung Electronics Co., Ltd. Memory core and semiconductor memory device including the same
KR20150126177A (ko) * 2014-05-02 2015-11-11 삼성전자주식회사 동작 전류가 감소된 메모리 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582380B2 (en) 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US8861285B2 (en) 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
KR102172869B1 (ko) 2014-08-11 2020-11-03 삼성전자주식회사 기준 전압 발생기를 포함하는 메모리 장치
KR20220035703A (ko) * 2020-09-14 2022-03-22 삼성전자주식회사 데이터 기입을 위한 저항성 메모리 장치 및 이의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287882B1 (ko) * 1998-11-03 2001-05-02 김영환 비휘발성 강유전체 메모리장치
JP3135890B2 (ja) 1999-02-22 2001-02-19 株式会社日立製作所 半導体集積回路
JP2002050181A (ja) 2000-02-07 2002-02-15 Toshiba Corp 半導体記憶装置
JP2001307479A (ja) 2000-04-24 2001-11-02 Toshiba Corp 半導体集積回路装置
KR100379513B1 (ko) * 2000-10-24 2003-04-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
KR100413065B1 (ko) 2001-01-04 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조
JP4629249B2 (ja) * 2001-02-27 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその情報読み出し方法
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4084149B2 (ja) * 2002-09-13 2008-04-30 富士通株式会社 半導体記憶装置
JP4583703B2 (ja) * 2002-10-30 2010-11-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2004265533A (ja) * 2003-03-03 2004-09-24 Matsushita Electric Ind Co Ltd 半導体記憶回路
JP4646106B2 (ja) * 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
JP4064951B2 (ja) * 2004-07-28 2008-03-19 株式会社東芝 強誘電体半導体記憶装置
US6950353B1 (en) * 2005-02-01 2005-09-27 International Business Machines Corporation Cell data margin test with dummy cell
JP4746390B2 (ja) * 2005-09-15 2011-08-10 株式会社東芝 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159398B2 (en) 2013-01-11 2015-10-13 Samsung Electronics Co., Ltd. Memory core and semiconductor memory device including the same
KR20150126177A (ko) * 2014-05-02 2015-11-11 삼성전자주식회사 동작 전류가 감소된 메모리 장치

Also Published As

Publication number Publication date
KR101338384B1 (ko) 2013-12-06
US20090147559A1 (en) 2009-06-11
US7894241B2 (en) 2011-02-22

Similar Documents

Publication Publication Date Title
US10074408B2 (en) Bit line sense amplifier
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US8223568B2 (en) Semiconductor memory device adopting improved local input/output line precharging scheme
CN111863052B (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
US8644101B2 (en) Local sense amplifier circuit and semiconductor memory device including the same
EP1739682B1 (en) Voltage supply circuit and semiconductor memory
KR100279058B1 (ko) 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
JP3241280B2 (ja) ダイナミック型半導体記憶装置
KR101783873B1 (ko) 데이터 감지를 위한 반도체 메모리 장치
US5220527A (en) Dynamic type semiconductor memory device
KR101338384B1 (ko) 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치
KR100718898B1 (ko) 반도체 기억 장치 및 그 정보 독출 방법
JP2006324007A (ja) Ｄｒａｍアレイ用ビット線プリチャージ手法
CN111863050A (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
US20110069570A1 (en) Memory circuits and method for accessing data of the memory circuits
KR102375030B1 (ko) 입력 버퍼 회로
KR102471418B1 (ko) 센싱 회로 및 이를 포함하는 반도체 장치
US20100008129A1 (en) Semiconductor memory device and method of controlling the same
JP5530268B2 (ja) 不揮発性記憶装置
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치
KR100484255B1 (ko) 감지증폭기의 동작시 노이즈가 감소된 반도체 메모리 장치
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
JPH01185896A (ja) 半導体記億装置
JP4147865B2 (ja) 半導体集積回路
KR100546316B1 (ko) 전하 전송 프리센싱 구조를 이용하는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee