CN102543163B - 用于半导体集成电路器件的感测放大器结构 - Google Patents

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Abstract

提供一种用于半导体集成电路器件的感测放大器结构。所述半导体集成电路器件包括第一信号线和第二信号线以及感测放大器，所述感测放大器包括多个PMOS晶体管和多个NMOS晶体管。感测放大器被配置为感测放大第一信号线与第二信号线之间的电势差。NMOS晶体管和PMOS晶体管的被施加相同信号并具有相同导电类型的结区被形成在一个集成有源区中。

Description

用于半导体集成电路器件的感测放大器结构
相关申请的交叉引用本申请要求2010年12月15日向韩国专利局提交的申请号为10-2010-0128006的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及半导体集成电路器件，更具体而言，涉及半导体集成电路器件的感测放大器结构。
背景技术
动态随机存取存储器(dynamicrandomaccessmemory，DRAM)是使用感测放大器来放大存储在存储器单元中数据的典型的半导体存储器。感测放大器被配置为与和存储器单元连接的位线对(位线和反相位线)(bitlineandbitlinebar)连接，并且比较位线对中的电荷共享电压电平与位线预充电电压以区分存储器单元的数据。
现有的感测放大器包括锁存模块、平衡块和列选择块。
锁存块可以被设置在位线与反相位线之间，并且被配置为连接锁存电路中的PMOS晶体管和NMOS晶体管。平衡块被设置在位线与反相位线之间，并且用于响应于平衡信号使位线和反相位线等电位。列选择块可以被配置为响应于列选择信号使位线和反相位线切换至数据传递线。
锁存块、平衡/预充电块和列选择块都可以由MOS晶体管和门构成，其中MOS晶体管的源和漏被适当地通过金属互连耦接从而具有感测放大器结构。
但是，随着半导体存储器件中集成密度增加，有源区之间的距离极大地被降低，并且金属互连的线宽度以及金属互连之间的距离被快速降低。
因此，金属互连的RC延迟增加，并且相邻金属互连之间的耦接使得难以准确地传递信号。
发明内容
根据本发明示例性实施例的一个方面，一种半导体集成电路器件包括第一信号线和第二信号线以及感测放大器，所述感测放大器包括多个NMOS晶体管和多个PMOS晶体管。感测放大器被配置为感测放大第一信号线与第二信号线之间的电势差。多个NMOS晶体管和多个PMOS晶体管的被施加相同信号并具有相同导电类型的MOS晶体管结区被集成起来，以共享一个有源区的一部分。
下面在“具体实施方式”部分中描述这些即其他特征、方面和实施例。
附图说明
结合附图通过以下的详细描述，可以更清楚地理解本说明书主题的以上以及其他方面、特征和其他优点，其中：
图1是表示根据本发明构思的一个示例性实施例的半导体集成电路的感测放大器的俯视图；
图2是表示图1中的N锁存块的电路；
图3是表示根据本发明构思的一个示例性实施例的N锁存块的布局的图；
图4是图3的N锁存块的立体图；
图5是沿着图3中线V-V’截取的截面图；
图6是表示根据本发明构思的另一个示例性实施例的N锁存块的布局的图；
图7是图6的N锁存块的立体图；
图8是表示图1中的P锁存块的电路图；
图9是根据本发明构思的一个示例性实施例的P锁存块的立体图；
图10是根据本发明构思的另一个示例性实施例的P锁存块的立体图；
图11是表示图1中的N锁存块和平衡块的电路图；
图12是表示根据本发明构思的一个示例性实施例的图11中的N锁存块和平衡块的图；
图13是表示根据本发明构思的另一个示例性实施例的图11中的N锁存块和平衡块的图；
图14是包括图1的预充电电路单元的平衡块和N锁存块的电路图；
图15是表示根据本发明构思的一个示例性实施例的N锁存块和包括图14的预充电电路单元的平衡块的布局的图；以及
图16是表示根据本发明构思的另一个示例性实施例的N锁存块和包括图14的预充电电路单元的平衡块的布局的图。
具体实施方式
参照截面图描述示例性实施例，所述截面图是各种示例性实施例(以及中间结构)的示意图。因此，应当预期到例如由制造技术和/或偏差引起的图的形状变化。因此，示例性实施例不应当被解释为受到所示出的区域的具体形状的限制，而是可以理解为可以存在例如由制造引起的形状的偏差。在附图中，为了清楚的目的，可能对层和区域的长度和尺寸做夸大处理。相似的附图标记在附图中表示相似的元件。还应当理解，当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者还可以存在中间层。
在示例性实施例中，可以将施加相同信号并具有相同导电类型的至少两个有源区集成为不存在不连续性的一个有源区，并且集成的有源区可以用作公共结区。据此，可以通过没有单独互连连接的有源区执行信号传输。因此，可以减少有源区之间用于传输信号的互连的数量，从而能够保证互连冗余和接触余量。
示例性实施例将描述存储器件的感测放大器。但是，示例性实施例不限于此，并且可以被应用于所有半导体集成电路器件。
图1是根据本发明构思的一个示例性实施例的感测放大器的示意性模块图。
读取放大器10可以包括沿着位线BL和反相位线BLB的方向顺序布置的P锁存块20、N锁存块30和平衡块40。反相位线BLB是用于传输具有与位线BL相反电平的信号的线。
P锁存块20包括连接在位线BL与反相位线BLB之间的一对PMOS晶体管，N锁存块30包括连接在位线BL与反相位线BLB之间的一对NMOS晶体管。组成P锁存块20的PMOS晶体管和组成N锁存块30的NMOS晶体管被适当地电连接以形成CMOS反相锁存器结构。
平衡块40可以用于为位线BL和反相位线BLB提供相同的偏置电平。平衡块40可以包括位线BL与反相位线BLB之间的NMOS晶体管。平衡块40可以包括预充电电路单元，所述预充电电路单元将位线BL和反相位线BLB预充电为恒定的电压。
另外，感测放大器10可以包括列选择块(未示出)，所述列选择块响应于列选择信号将位线BL和反相位线BLB的信号传递至输入/输出(I/O)线。
如图2中所示，N锁存块30可以包括串联连接在位线BL与反相位线BLB之间的第一NMOS晶体管L_N1和第二NMOS晶体管L_N2。
第一NMOS晶体管L_N1包括与位线BL连接的第一漏L_D1、与第一栅线L_G1连接的栅以及公共源L_C_S。第二NMOS晶体管L_N2包括与反相位线BLB连接的第二漏L_D2、与第二栅线L_G2连接的栅以及公共源L_C_S。
虽然未在图中示出，但是第一栅线L_G1可以与P锁存块20中的PMOS晶体管之一的栅电连接并且也可以与反相位线BLB电连接。类似地，第二栅线L_G2可以与P锁存块20中的另一个PMOS晶体管的栅电连接并且可以与位线BL电连接。
在图3中所示的根据一个示例性实施例的N锁存块30中，在一个集成有源区115上集成有第一NMOS晶体管L_N1和第二晶体管L_N2。在这个实例中，有源区是被器件隔离层围绕的阱区，并且被解释为结区，在所述结区中在形成栅线之后形成源和漏。
集成有源区115可以包括基本上具有线形的体单元115a和一对分支单元115b和115c，每个分支单元自体单元115a的各个边沿延伸。虽然分支单元115b和分支单元115c被示出为沿着基本垂直于体单元115a的方向延伸，但是分支单元115b和分支单元115c可以沿着其他预定方向延伸。
在一个示例性实施例中，集成有源区115可以具有包括凹面部分的第一结构，所述凹面部分在矩形有源区的侧壁中的一个中构成器件隔离层。因此，集成有源区115可以具有例如至少两个弯曲部分。
第一栅线L_G1沿着跨过集成有源区115的体单元115a与第一分支单元115b的界面的方向形成。类似地，第二栅线L_G2沿着跨过体单元115a与第二分支单元115c的界面的方向布置。第一栅线L_G1与第二栅线L_G2彼此电隔离，例如可以被布置为基本上彼此平行。
在第一栅线L_G1与第二栅线L_G2之间的集成有源区115的一侧上可以例如沿着体单元115a形成公共源L_C_S；在集成有源区115的另一侧上可以例如分别沿着第一分支单元115b和第二分支单元115e形成第一漏L_D1和第二漏L_D2。
图4是根据一个示例性实施例的N锁存块的立体图，图5是沿着图3的线V-V’截取的N锁存块的截面图。
参照图4和图5，通过常规方法形成器件隔离层110，以使包括体单元115a和第一分支单元115b以及第二分支单元115c的集成有源区115被构建在半导体衬底100的预定部分中。通过常规方法在集成有源区115中形成p阱120。
在与体单元115a与第一分支单元115b之间的界面对应的集成有源区115上形成具有预定线宽的第一栅线140_1(L_G1)，在与体单元115a与第二分支单元115c之间的界面对应的集成有源区115上形成具有预定线宽的第二栅线140_2(L_G2)。如在图5中详细示出的，第一栅线140_1(L_G1)和第二栅线140_2(L_G2)中的每个都可以包括形成在半导体衬底100上表面上的栅绝缘层142、形成在栅绝缘层142上的栅导电层144和形成在栅导电层144的侧壁上的绝缘间隔件146。
通过在第一栅线140_1(L_G1)和第二栅线140_2(L_G2)两侧的集成有源区115中注入n型杂质来形成公共源L_C_S和第一漏L_D1以及第二漏L_D2。
在第一漏L_D1上形成与位线BL接触的接触插塞(未示出)，在第二漏L_D2上形成与反相位线BLB接触的接触插塞(未示出)。另外，在公共源L_C_S上形成与SB线接触的一个接触插塞150(参见图5)。
在相关技术中，第一NMOS晶体管的源和第二NMOS晶体管的源被形成为彼此分隔开，因为第一NMOS晶体管和第二NMOS晶体管的各个有源区被形成为独立的，并且在各个独立的源中布置有与SB线接触的接触插塞。因此，必须确保构成第一NMOS晶体管与第二NMOS晶体管的有源区之间的距离和接触插塞的面积，以及接触插塞之间的距离。但是，在一个示例性实施例中，被施加相同电压的NMOS晶体管的源被共同地形成而没有不连续并且通过一个接触(一个接触插塞)布线。据此，能够降低有源区之间不期望的距离(结区之间的距离)，并且不必形成多个接触，从而能够保证互连之间的余量和互连的线宽。
另外，如图6和图7中所示，N锁存块30的集成有源区215例如可以基本上是矩形。第一栅线240_1(L_G1)和第二栅线240_2(L_G2)中的每个可以布置在集成有源区215的不同部分上，以使分别与位线BL和反相位线BLB连接的第一漏L_D1和第二漏L_D2电分离。在图7中所示的示例性实施例中，第一栅线240-1(L_G1)和第二栅线240-2(L_G2)被形成为使得第一栅线240-1(L_G1)和第二栅线240-2(L_G2)的每个边沿e1面对有源区120的对应边沿e2。即，在一个示例性实施例中，第一栅线240-1(L_G1)和第二栅线240-2(L_G2)可以具有对称的形状，例如具有L形结构。
通过在第一栅线240-1(L_G1)和第二栅线240-2(L_G2)两侧的集成有源区215中注入n型杂质来形成NMOS晶体管，据此构成N锁存块30。
在图4中所示的示例性实施例中，当以弯曲的形状构建集成有源区115时，第一栅线140_1(L_G1)和第二栅线140_2(L_G2)被沿着一条线布置以划分各个NMOS晶体管。作为替代的方案，如图6和图7中所示，第一栅线240_1(L_G1)和第二栅线240_2(L_G2)被弯曲以划分NMOS晶体管。
图8是表示根据本发明构思的一个示例性实施例的P锁存块的电路图。
如图8中所示，P锁存块20可以包括串联连接在位线BL与反相位线BLB之间的第一PMOS晶体管L_P1和第二PMOS晶体管L_P2。
第一PMOS晶体管L_P1包括与位线BL连接的第一漏L_D1’、与第一栅线L_G1连接的栅和公共源L_C_S’。第二PMOS晶体管L_P2包括与反相位线BLB连接的第二漏L_D2’、与第二栅线L_G2连接的栅和公共源L_C_S’。
第一PMOS晶体管L_P1与第一NMOS晶体管L_N1以反相器结构连接，使得第一栅线L_G1与反相位线BLB连接。第二PMOS晶体管L_P2与第二NMOS晶体管L_N2以反相器结构连接，使得第二栅线L_G2与位线BL连接。据此，可以由晶体管L_P1、晶体管L_P2、晶体管L_N1和晶体管L_N2形成反相锁存器。
P锁存块可以被布置在具有如图9所示形状的集成有源区115’中。作为替代的方案，P锁存块可以被形成在具有与图10所示的N锁存块30相似形状的集成有源区215’中。
通过在集成有源区115’或集成有源区215’中形成N阱121，并且在第一栅线140_1(L_G1)和第二栅线140_2(L_G2)或第一栅线240_1(L_G1)和第二栅线240_2(L_G2)两侧的集成有源区115’或集成有源区215’中注入p型杂质来形成PMOS晶体管。由于形成N锁存块30和P锁存块20的方法几乎相同，所以对于形成P锁存块20的剩余处理将省略重复的描述。
参照图11，平衡块40可以包括NMOS晶体管EQN，所述NMOS晶体管EQN连接在位线BL与反相位线BLB之间，并且通过NMOS晶体管EQN的栅处的平衡信号线BLEQ驱动。N锁存块30和平衡块40可以在一个集成有源区中。
因此，如图12所示，集成有源区315可以包括第一体单元315a、第二体单元315b、第一分支单元315c和第二分支单元315d，使得集成有源区315具有至少一个弯曲部分。第一体单元315a和第二体单元315b被布置为相互平行，并且第一体单元315a和第二体单元315b的部分相互接触。例如，第一体单元315a和第二体单元315b被布置为使得第一体单元315a的一个侧部与第二体单元315b的侧部接触。第一分支单元315c沿着垂直于第一体单元315a长度方向的方向自第一体单元315a的另一个侧部延伸，第二分支单元315d沿着垂直于第二体单元315b长度方向的方向自第二体单元315b的一个侧部延伸。第一分支单元315c与第二体单元315b被以预定的距离间隔开，第二分支单元315d与第一体单元315a被以预定的距离间隔开。据此，其中可以形成N锁存块30和平衡块40的集成有源区315可以具有例如S形结构。
第一栅线L_G1可以以线形布置在第一体单元315a与第一分支单元315c之间的界面上，第二栅线L_G2可以以线形布置在第二体单元315b与第二分支单元315d之间的界面上。平衡信号线BLEQ可以以直线的形式布置在第一体单元315a与第二体单元315b之间的界面上。第一栅线L_G1、第二栅线L_G2以及平衡信号线BLEQ可以被布置为排成一行，并且可以彼此电隔离。
在第一栅线L_G1、第二栅线L_G2和平衡信号线BLEQ两侧的集成有源区315中注入N型杂质，使得第一体单元315a成为与位线BL接触的第一漏L_D1，第一分支单元315c成为第一源L_S1，第二体单元315b成为与反相位线BLB接触的第二漏L_D2，以及第二分支单元315d成为第二源L_S2。标记CT表示接触单元或接触插塞。
N锁存块30的第一NMOS晶体管L_N1形成在第一栅线L_G1、第一分支单元315c和第一体单元315a之间。N锁存块30的第二NMOS晶体管L_N2形成在第二栅线L_G2、第一体单元315a和第二体单元315b之间。平衡块40的平衡晶体管EQN形成在平衡信号线BLEQ、第二体单元315b和第二分支单元315d之间。
如图13所示，N锁存块30和平衡块40也可以被集成到具有矩形形状的集成有源区415中。在这种情况下，为了形成第一NMOS晶体管L_N1和第二NMOS晶体管L_N2以及平衡晶体管EQN，可以将第一栅线L_G1和第二栅线L_G2构建在集成有源区415的对角线上相对置的角上。平衡信号线BLEQ可以被形成为跨过第一栅线L_G1与第二栅线L_G2之间的集成有源区415，例如被以所示出的方式布置，从而将集成有源区415划分为两个部分。在第一栅线L_G1、第二栅线L_G2和平衡信号线BLEQ两侧的集成有源区415中注入N型杂质以合适地形成N锁存块30的第一NMOS晶体管L_N1和第二NMOS晶体管L_N2以及平衡块的平衡晶体管EQN。
在一个示例性实施例中，当N锁存块30和平衡块40被集成到集成有源区315或集成有源区415中时，第一漏L_D1和第二漏L_D2被共同地形成在各个集成有源区315或集成有源区415中，从而能够降低有源区之间的距离和位线接触与反相位线接触之间的面积。
如图14所示，平衡块40’除了平衡晶体管EQN之外还可以包括预充电电路单元45。预充电电路单元45可以包括在位线BL与反相位线BLB之间串联连接的第一NMOS预充电晶体管Pre_N1和第二NMOS预充电晶体管Pre_N2。第一NMOS预充电晶体管Pre_N1通过平衡信号线BLEQ驱动并且连接在位线BL与第二NMOS预充电晶体管Pre_N2之间。第二NMOS预充电晶体管Pre_N2也通过平衡信号线BLEQ驱动并且连接在第一NMOS预充电晶体管Pre_N1与反相位线BLB之间。
如图15所示，包括图14的预充电电路单元45的平衡块40’和N锁存块30也可以被集成到一个集成有源区315中。集成有源区315可以具有与上述图12的集成有源区315相同的结构，因此省略重复的描述。
参照图15，在包括多个弯曲部分的集成有源区315上布置有平衡信号线BLEQ。平衡信号线BLEQ可以包括：第一信号线eq1，所述第一信号线eq1布置在第一体单元315a与第一分支单元315c之间；第二信号线eq2，所述第二信号线eq2从第一信号线eq1的一个侧边部延伸至第一分支单元315c；以及第三信号线eq3，所述第三信号线eq3从第一信号线eq1的一个侧边部延伸至第一体单元315a。第一信号线eq1可以是平衡晶体管EQN的栅，第二信号线eq2可以是第一NMOS预充电晶体管Pre_N1的栅，以及第三信号线eq3可以是第二NMOS预充电晶体管Pre_N2的栅。可以看出，包括第一信号线eq1至第三信号线eq3的平衡信号线BLEQ可以基本上具有T形结构。
N锁存块30的第一NMOS晶体管L_N1的第一栅线L_G1被布置在第一体单元315a与第二体单元315b之间的界面中，N锁存块30的第二NMOS晶体管L_N2的第二栅线L_G2被布置在第二体单元315b与第二分支单元315d之间的界面中。
将平衡信号线BLEQ的信号线eq1、第一栅线L_G1和第二栅线L_G2在集成有源区315上布置为排列成一行并且彼此电隔离。
在第一栅线L_G1、第二栅线L_G2和平衡信号线BLEQ两侧的集成有源区315中注入N型杂质。在第二信号线eq2和第三信号线eq3一侧的第一体单元315a和第一分支单元315c中形成公共预充电源区Pre_C_S，在对应于第二信号线eq2另一侧的第一分支单元315c中形成与位线BL接触的漏区L_D1。在由第三信号线eq3、第一信号线eq1和第二栅线L_G2包围的第一体单元315a的一部分中构建与反相位线BLB接触的公共漏L_D2。在由第二栅线L_G2和第一栅线L_G1包围的第二体单元315b的一部分中构建有N锁存块30的第一NMOS晶体管L_N1和第二NMOS晶体管L_N2的公共源L_C_S。在第一栅线L_G1一侧的第二分支单元315d中形成将要与位线BL接触的漏L_D1。据此，包括预充电电路单元45和N锁存块30的平衡块40’可以被构建在集成有源区315内而不存在不连续。
类似地，如图16所示，包括预充电电路单元45和N锁存块30的平衡块40’可以被集成到具有矩形形状的集成有源区415中。在这种情况下，平衡信号线BLEQ被形成在与如图15中T形结构相同的结构中，第一栅线L_G1以平行于平衡信号线BLEQ的第一信号线eq1和第二信号线eq2的方式被布置在集成有源区415的中央，第二栅线L_G2被布置为基本上与平衡信号线BLEQ的第三信号线eq3对齐。据此，第一NMOS预充电晶体管Pre_N1被形成在平衡信号线BLEQ的第二信号线eq2附近，第二NMOS预充电晶体管Pre_N2被形成在平衡信号线BLEQ的第一信号线eq1附近，并且平衡晶体管EQN被形成在平衡信号线BLEQ的第三信号线eq3附近。另外，N锁存块30的第一NMOS晶体管L_N1被形成在第一栅线L_G1的两侧，N锁存块30的第二NMOS晶体管L_N2被形成在第二栅线L_G2的两侧。
根据一个示例性的实施例，N锁存块30和包括预充电电路单元的平衡块40’也可以被设计并集成到集成有源区315或集成有源区415中，从而至少一个结区是公共的。
如上所述，根据一个示例性实施例，在半导体集成电路器件的感测放大器中的集成有源区上构建有被施加相同线或相同信号的具有相同导电类型的结区。因此可以降低有源区之间的距离，并且可以通过一个接触将信号传输至集成有源区，从而可以在不使用多个接触的情况下保证接触余量。
虽然上文已经描述了特定的实施例，但是应当理解，所描述的实施例仅是示例性的。因此，不应当根据所描述的实施例限定本文描述的器件和方法。而是，在结合以上说明书和附图的情况下仅通过所附权利要求书来限定本文所描述的系统和方法。

Claims (16)

1.一种半导体集成电路器件，包括：
第一信号线和第二信号线；以及
感测放大器，所述感测放大器包括多个NMOS晶体管和多个PMOS晶体管，并且被配置为感测放大所述第一信号线与所述第二信号线之间的电势差，
其中，PMOS晶体管和NMOS晶体管的被施加相同信号并具有相同导电类型的结区被集成在一起以共享一个有源区的一部分，以及
所述感测放大器包括锁存块，
其中所述锁存块包括：
集成有源区，所述集成有源区被形成为具有至少一个弯曲部分；以及
第一栅线和第二栅线，所述第一栅线和第二栅线中的每个跨过所述集成有源区的所述弯曲部分的至少一部分，并且基本上排列成一行且彼此电隔离。
2.如权利要求1所述的半导体集成电路器件，其中，所述锁存块包括：
N锁存块，所述N锁存块包括一对NMOS晶体管，所述一对NMOS晶体管通过它们的源串联连接在所述第一信号线和所述第二信号线之间；以及
P锁存块，所述P锁存块包括一对PMOS晶体管，所述一对PMOS晶体管通过它们的源串联连接在所述第一信号线与所述第二信号线之间，其中，所述一对PMOS晶体管和所述一对NMOS晶体管以反相锁存器的方式配置；
其中所述感测放大器还包括平衡块，所述平衡块连接在所述第一信号线与所述第二信号线之间。
3.如权利要求2所述的半导体集成电路器件，其中，构成所述N锁存块的所述一对NMOS晶体管被集成在一起以共享第一集成有源区中的公共源而不存在不连续。
4.如权利要求3所述的半导体集成电路器件，其中，集成有所述N锁存块的所述第一集成有源区包括：
体单元，所述体单元以线形延伸，并具有公共源区；
第一分支单元，所述第一分支单元沿着基本上垂直于所述体单元的方向自所述体单元的一个侧边延伸，并具有与所述第一信号线连接的第一漏；以及
第二分支单元，所述第二分支单元沿着基本上垂直于所述体单元的方向自所述体单元的另一个侧边延伸，并具有与所述第二信号线连接的第二漏。
5.如权利要求4所述的半导体集成电路器件，其中，所述第一栅线被布置在所述体单元与所述第一分支单元之间的界面上，所述第二栅线被布置在所述体单元与所述第二分支单元之间的界面上。
6.如权利要求2所述的半导体集成电路器件，其中，构成所述P锁存块的所述一对PMOS晶体管被布置为在第二集成有源区中共享公共源而不存在不连续。
7.如权利要求6所述的半导体集成电路器件，其中，集成有所述P锁存块的所述第二集成有源区包括：
体单元，所述体单元以线形延伸，并具有公共源区；
第一分支单元，所述第一分支单元沿着基本上垂直于所述体单元的方向自所述体单元的一个侧边延伸，并具有与所述第一信号线连接的第一漏；以及
第二分支单元，所述第二分支单元沿着基本上垂直于所述体单元的方向自所述体单元的另一个侧边延伸，并具有与所述第二信号线连接的第二漏。
8.如权利要求7所述的半导体集成电路器件，其中，所述第一栅线被布置在所述体单元与所述第一分支单元之间的界面上，且所述第二栅线被布置在所述体单元与所述第二分支单元之间的界面上。
9.如权利要求2所述的半导体集成电路器件，其中，所述平衡块包括与所述第一信号线和所述第二信号线连接的NMOS平衡晶体管，其中所述NMOS平衡晶体管由平衡信号线上的信号驱动。
10.如权利要求9所述的半导体集成电路器件，其中，所述N锁存块和所述平衡块被形成在一个集成有源区中而不存在不连续。
11.如权利要求10所述的半导体集成电路器件，其中，与所述第一信号线接触的NMOS晶体管的一部分与所述NMOS平衡晶体管的漏连接，其中所述NMOS晶体管构成所述N锁存块，并且
与所述第二信号线接触的NMOS晶体管的一部分与所述NMOS平衡晶体管的源连接，其中所述NMOS晶体管构成所述N锁存块。
12.如权利要求11所述的半导体集成电路器件，其中，集成有所述N锁存块和所述平衡块的集成有源区包括：
第一体单元，所述第一体单元被布置成线形；
第二体单元，所述第二体单元与所述第一体单元的第一侧表面的一个侧部接触，并且被布置为平行于所述第一体单元；
第一分支单元，所述第一分支单元沿着基本上垂直于所述体单元的方向自所述第一体单元的所述第一侧表面的另一个侧部延伸；以及
第二分支单元，所述第二分支单元沿着基本上垂直于所述第二体单元的方向自所述第二体单元的第二侧表面的一个侧部延伸，所述第二体单元的第二侧表面与所述第一体单元接触并且面对所述第一侧表面。
13.如权利要求2所述的半导体集成电路器件，其中，所述感测放大器还包括预充电电路单元，所述预充电电路单元包括串联连接的一对NMOS晶体管，所述一对NMOS晶体管由所述第一信号线和所述第二信号线之间的平衡信号驱动。
14.如权利要求13所述的半导体集成电路器件，其中，所述N锁存块、所述平衡块和所述预充电电路单元被集成在一个集成有源区中而不存在不连续。
15.如权利要求14所述的半导体集成电路器件，其中，在所述N锁存块、所述平衡块和所述预充电单元中：
构成所述N锁存块的所述一对NMOS晶体管的源被形成在一个集成有源区中而不存在不连续；
构成所述预充电电路单元的所述一对NMOS晶体管的源被形成在一个集成有源区中而不存在不连续；并且
所述N锁存块、所述平衡块和所述预充电电路单元的与所述第二信号线接触的部分被共同地形成。
16.如权利要求1所述的半导体集成电路器件，其中，所述第一信号线是位线，所述第二信号线是反相位线。
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