JP2008159962A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2008159962A
JP2008159962A JP2006348870A JP2006348870A JP2008159962A JP 2008159962 A JP2008159962 A JP 2008159962A JP 2006348870 A JP2006348870 A JP 2006348870A JP 2006348870 A JP2006348870 A JP 2006348870A JP 2008159962 A JP2008159962 A JP 2008159962A
Authority
JP
Japan
Prior art keywords
electrode
transistor
serving
data holding
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006348870A
Other languages
English (en)
Other versions
JP4901459B2 (ja
Inventor
Makoto Fukuda
良 福田
Daizaburo Takashima
大三郎 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006348870A priority Critical patent/JP4901459B2/ja
Priority to US11/964,260 priority patent/US7697318B2/en
Publication of JP2008159962A publication Critical patent/JP2008159962A/ja
Priority to US12/620,822 priority patent/US8036021B2/en
Application granted granted Critical
Publication of JP4901459B2 publication Critical patent/JP4901459B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Abstract

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。
【選択図】図１

Description

本発明は、半導体記憶装置に関するものであり、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
市販されている半導体記憶装置は様々なものがある。比較的大容量で低消費電力のメモリとしては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられているが、ＳＲＡＭは、閾値のばらつきにより動作が不安定となることや、ＯＦＦ状態のトランジスタに流れるリーク電流により、消費電力が増大し問題視されている。
一方、ＤＲＡＭでは高集積化には有利であり、更なる高集積化のために特許文献１に開示されているような、多層配線によりＤＲＡＭを形成する方法が開示されている。このように形成されるＤＲＡＭは、コンデンサーとなるキャパシタを通常独自のプロセスで形成する必要があることから、通常のＣＭＯＳプロセスにおいて、そのまま製造することは困難であった。
特開２００２−１３３８９２号公報
本発明は、半導体記憶装置において、通常のＣＭＯＳプロセスによりＤＲＡＭを形成することができ、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供するものである。
本発明の一態様に係る半導体記憶装置は、半導体基板上に形成された第１のトランジスタと及び第２のトランジスタと、少なくとも１つの配線層において対向して形成されたセルデータ電荷を保持するための２つのノードと、前記２つのノードを取り巻くように周囲に形成されたシールド電極と、により構成される１ビットのメモリセル領域であって、前記２つのノードのうち、一方のノードは前記第１のトランジスタのドレインに接続され、他方のノードは前記第２のトランジスタのドレインに接続されており、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートはともに同一のワード線に接続されており、前記第１のトランジスタのソースは第１のビット線に接続され、前記第２のトランジスタのソースは第２のビット線に接続されており、前記第１のビット線と前記第２のビット線は、同一のセンスアンプに接続され、前記１ビットのメモリセル領域が２次元的にアレイ状に形成されていることを特徴とする。
また、本発明の一態様に係る半導体記憶装置は、半導体基板上に形成された１つのトランジスタと、少なくとも１つの配線層において形成されたセルデータ電荷を保持するためのノードと、前記ノードを取り巻くように周囲に形成されたシールド電極と、により構成される１ビットのメモリセル領域であって、前記ノードは前記トランジスタのドレインに接続されており、前記トランジスタのゲートはワード線に接続されており、前記トランジスタのソースはビット線に接続されており、前記１ビットのメモリセル領域が２次元的にアレイ状に形成されていることを特徴とする。
尚、ここに記載されている「シールド電極」とは、電源線等であり、対象ノード（シールド電極で囲まれている前記ノード）との容量結合成分に比べ、その他の容量結合成分が格段に多いため対象ノードの電位変動に対して殆んど電位変動を受けない配線を意味するものである。具体的には、後述する電源を供給するための電極ＶＭ２、ＶＭ４、ＶＭ５及びワード線ＷＬとなる電極が、シールド電極に相当する。
本発明によれば、ＤＲＡＭを低いコストで製造することができるため、ＤＲＡＭを混載する場合において、製造コストを低減させることができる。
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
図１に本実施の形態におけるメモリセルの回路図を示す。本実施の形態におけるメモリセルアレイには、相補関係にある２種類のビット線が、各々（Ｎ＋１）本設けられている。具体的には、ビット線ＢＬｔｋ、ＢＬｃｋ（ｋ＝０〜Ｎ）を有している。また、ワード線は、（Ｍ＋１）本設けられている。具体的には、ワード線ＷＬｊ（ｊ＝０〜Ｍ）を有している。本実施の形態におけるメモリセルは、相補のビット線ＢＬｔｋ、ＢＬｃｋ（ｋ＝０〜Ｎ）と、ワード線ＷＬｊ（ｊ＝０〜Ｍ）の交差する領域に形成される。即ち、図１に示すように、相補のビット線ＢＬｔ０、ＢＬｃ０とワード線ＷＬ０との交差する領域にメモリセル１１が形成される。
メモリセル１１は、２つのＮ型トランジスタＴ１、Ｔ２及び３つのコンデンサーＣ１、Ｃ２、Ｃ３から構成されている。Ｎ型トランジスタＴ１のソースは、ビット線ＢＬｔ０と接続されており、Ｎ型トランジスタＴ２のソースは、ビット線ＢＬｃ０と接続されている。Ｎ型トランジスタＴ１のゲート及びＮ型トランジスタＴ２のゲートは、ともに、ワード線ＷＬ０と接続されている。
Ｎ型トランジスタＴ１のドレインとＮ型トランジスタＴ２のドレインとの間には、コンデンサーＣ１の両極が各々接続されるとともに、Ｎ型トランジスタＴ１のドレインには、コンデンサーＣ２が接続され、Ｎ型トランジスタＴ２のドレインには、コンデンサーＣ３が接続されている。これにより、Ｎ型トランジスタＴ１のドレインとコンデンサーＣ２との接続領域においては、データ保持ノードＳＮｔが形成され、Ｎ型トランジスタＴ２のドレインとコンデンサーＣ３との接続領域においては、データ保持ノードＳＮｃが形成される。相補のビット線ＢＬｔ０、ＢＬｃ０は、センスアンプ（ＳＡ）１２に接続されており、記憶された情報の読み出しを行なうことができる。
次に、図１に示す１ビットのメモリセル１１について具体的な構造を図２から図９に示す。図２、図３は基板に対し垂直方向の断面図であり、線３Ａ−３Ｂを軸に相互に垂直に切断した断面図である。図４から図９は、基板に対し平行方向の断面図等、即ち、図２、図３に対して垂直方向の断面図等である。本実施の形態は、多層構造の半導体記憶装置であり、半導体基板２１表面上に層間絶縁膜を形成することにより、電極となる配線パターンが３次元的に形成される。この構成について図２、図３を中心に、形成される層ごとに図４から図９に基づき説明する。尚、図面において一点鎖線により囲まれた領域が１ビットのメモリセル領域となる。
本実施の形態では、半導体基板２１上に、図４に示すようにアクティブ領域２４、２５が形成されている。アクティブ領域２４においては、トランジスタＴ１のソース、ドレイン、ゲート領域が形成されている。アクティブ領域２５においては、トランジスタＴ２のソース、ドレイン、ゲート領域が形成されている。これらの領域上には電極が形成されている。半導体基板２１には、素子分離絶縁層（ＳＴＩ）２２が形成されており、各々のメモリセル１１ごとに素子分離されるとともに、トランジスタＴ１、Ｔ２の間においても素子分離されている。更に、半導体基板２１及びその表面に形成された素子分離絶縁層（ＳＴＩ）２２上には、ワード線ＷＬ０が形成されている。具体的には、アクティブ領域２４におけるトランジスタＴ１のゲート領域上及び、アクティブ領域２５におけるトランジスタＴ２のゲート領域上に、ワード線ＷＬ０が形成される。
後述するように、この上に層間絶縁膜が形成され、この層間絶縁膜を介して、ビット線ＢＬｔとトランジスタＴ１のアクティブ領域２４に形成されるソース領域とは層間コンタクト電極２６により接続され、データ保持ノードＢＬｔとトランジスタＴ１のアクティブ領域２４に形成されるドレイン領域とは層間コンタクト電極２７により接続されている。同様に、層間絶縁膜を介して、ビット線ＢＬｃとトランジスタＴ２のアクティブ領域２５に形成されるソース領域とは層間コンタクト電極２８により接続され、データ保持ノードＢＬｃとトランジスタＴ２のアクティブ領域２５に形成されるドレイン領域とは層間コンタクト電極２９により接続されている。
図５は、図２における線５Ａ−５Ｂ、図３における線５Ｃ−５Ｄにおいて切断した断面図である。この層では、ビット線ＢＬｔとなる電極ＢＬｔＭ１、ビット線ＢＬｃとなる電極ＢＬｃＭ１、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１が形成される。
前述のとおり、ビット線ＢＬｔとなる電極ＢＬｔＭ１は、層間絶縁膜を介しトランジスタＴ１のアクティブ領域２４におけるソース領域と層間コンタクト電極２６により接続されており、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１は、層間絶縁膜を介しトランジスタＴ１のアクティブ領域２４におけるドレイン領域と層間コンタクト電極２７により接続されている。また、ビット線ＢＬｃとなる電極ＢＬｃＭ１は、層間絶縁膜を介しトランジスタＴ３のアクティブ領域２５におけるソース領域と層間コンタクト電極２８により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１は、層間絶縁膜を介しトランジスタＴ２のアクティブ領域２５におけるドレイン領域と層間コンタクト電極２９により接続されている。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ１により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１とビット線ＢＬｔとなる電極ＢＬｔＭ１により挟まれた領域、及び、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１とビット線ＢＬｃとなる電極ＢＬｃＭ１により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１とビット線ＢＬｔとなる電極ＢＬｔＭ１により挟まれた領域、及び、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１とビット線ＢＬｃとなる電極ＢＬｃＭ１により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図６は、図２における線６Ａ−６Ｂ、図３における線６Ｃ−６Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ２、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２、データ保持ノードＳＮｃとなる電極ＳＮｃＭ２が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ２は、層間絶縁膜を介し電極ＳＮｔＭ１と層間コンタクト電極３０により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ２は、層間絶縁膜を介し電極ＳＮｃＭ１と層間コンタクト電極３１により接続されている。尚、２つのノードＳＮｔＭ２、ＳＮｃＭ２を取り巻くように電極ＶＭ２が形成される。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ２により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２と、電源を供給するための電極ＶＭ２により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ２と、電源を供給するための電極ＶＭ２により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図７は、図２における線７Ａ−７Ｂ、図３における線７Ｃ−７Ｄにおいて切断した断面図である。この層では、ワード線ＷＬ０となる電極ＷＬ０Ｍ３、これに隣接するワード線ＷＬ１となる電極ＷＬ１Ｍ３、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ３は、層間絶縁膜を介し電極ＳＮｔＭ２と層間コンタクト電極３２により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３は、層間絶縁膜を介し電極ＳＮｃＭ２と層間コンタクト電極３３により接続されている。尚、２つのノードＳＮｔＭ３、ＳＮｃＭ３を取り巻くようにワード線ＷＬ０となる電極ＷＬ０Ｍ３、及びワード線ＷＬ１となる電極ＷＬ１Ｍ３が形成される。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とワード線ＷＬ０となる電極ＷＬ０Ｍ３により挟まれた領域、及び、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とワード線ＷＬ１となる電極ＷＬ１Ｍ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３とワード線ＷＬ０となる電極ＷＬ０Ｍ３により挟まれた領域、及び、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３とワード線ＷＬ１となる電極ＷＬ１Ｍ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成されている。
図８は、図２における線８Ａ−８Ｂ、図３における線８Ｃ−８Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ４、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ４は、層間絶縁膜を介し電極ＳＮｔＭ３と層間コンタクト電極３４により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４は、層間絶縁膜を介し電極ＳＮｃＭ３と層間コンタクト電極３５により接続されている。本実施の形態では、層間コンタクト電極３４、３５は２つ形成されているが１つであってもよい。尚、層間コンタクト電極３４、３５を複数形成することにより、層間コンタクト電極間において形成される容量成分がコンデンサーＣ１、Ｃ２、Ｃ３の容量として寄与するため、より一層コンデンサーＣ１、Ｃ２、Ｃ３の容量を増加させることができる。尚、２つのノードＳＮｔＭ４、ＳＮｃＭ４を取り巻くように電極ＶＭ４が形成される。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４と、電源を供給するための電極ＶＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４と、電源を供給するための電極ＶＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図９は、図２における線９Ａ−９Ｂ、図３における線９Ｃ−９Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ５、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ５は、層間絶縁膜を介し電極ＳＮｔＭ４と層間コンタクト電極３６により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５は、層間絶縁膜を介し電極ＳＮｃＭ４と層間コンタクト電極３７により接続されている。電源を供給するための電極ＶＭ５は、層間絶縁膜を介し電極ＶＭ４と層間コンタクト電極３９により接続されている。尚、２つのノードＳＮｔＭ５、ＳＮｃＭ５を取り巻くように電極ＶＭ５が形成される。
本実施の形態では、層間コンタクト電極３６、３７、３８は複数形成されているが、１つであってもよい。層間コンタクト電極３６、３７、３８を複数形成することにより、層間コンタクト電極間において形成される容量成分がコンデンサーＣ１、Ｃ２、Ｃ３の容量として寄与するため、より一層コンデンサーＣ１、Ｃ２、Ｃ３の容量を増加させることができる。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５と、電源を供給するための電極ＶＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５と、電源を供給するための電極ＶＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。尚、不図示であるが、この上に層間絶縁膜を形成した後、金属膜を形成することにより一層の容量増加を行なうことが可能である。また、ビット線ＢＬｔｋ（ｋ＝０〜Ｎ）とＢＬｃｋ（ｋ＝０〜Ｎ）について、対になっているビット線同士を交差させつつ形成することにより、ビット線間のノイズを押さえるとともに、製造時の露光の際のアライメント等に起因するビット線容量が不均一になるという現象を防ぐことができる。本実施の形態では、電源を形成するための電極ＶＭ２、ＶＭ４、ＶＭ５によりメモリセル１１は囲まれているが、コンデンサーＣ２、Ｃ３の容量を増やすことができるものであれば、電源以外の電極であってもよい。
図１０は、本実施の形態において複数のメモリセル１１が形成されたメモリセルアレイについて、図４及び図５を重ね合わせたものの構成を示す。メモリセル１１は、２次元的に形成されており、各々のメモリセル１１において、それぞれ、アクティブ領域２４、２５により形成されるトランジスタＴ１、Ｔ２、及び、電極ＢＬｔＭ１、ＢＬｃＭ１、ＳＮｔＭ１、ＳＮｃＭ１に挟まれた層間絶縁膜によりコンデンサーＣ１、Ｃ２、Ｃ３が形成される。３次元的に配線パターンを形成することにより、その配線パターンの電極により挟まれた領域における層間絶縁膜によりコンデンサーＣ１、Ｃ２、Ｃ３が形成されるため容量を増やすことができるため、ＤＲＡＭ動作に十分な容量となる。通常のＣＯＭＳプロセスでは、寄生容量削減のためＳｉＯ２等の層間絶縁膜の比誘電率は５以下に抑えられるが、このような場合においても、本実施の形態に示すように、層数を増やすことによりＤＲＡＭ動作に十分な容量を確保することができる。
本実施の形態においては、層間絶縁膜を用いてＤＲＡＭのコンデンサーを形成することにより、通常のＣＭＯＳプロセスにおいてＳＲＡＭの６０％以下のセル面積で機能するＤＲＡＭを容易に得ることができる。
〔第２の実施の形態〕
第２の実施の形態は、図１に示す第１の実施の形態と同様の回路構成のメモリセル１１について、より省スペース化した構成のものである。
本実施の形態における図１に示す１ビットのメモリセル１１における具体的な構造を図１１から図１８に示す。図１１、図１２は基板に対し垂直方向の断面図であり、線１２Ａ−１２Ｂを軸に垂直に切断した断面図である。図１３から図１８は、基板に対し平行方向の断面図等、即ち、図１１、図１２に対して垂直方向の断面図等である。本実施の形態は、多層構造の半導体記憶装置であり、半導体基板２１表面上に層間絶縁膜を形成することにより、電極となる配線パターンが３次元的に形成されている。この構成について図１１、図１２を中心に、形成される層ごとに図１３から図１８に基づき説明する。尚、図面において一点鎖線により囲まれた領域が１ビットのメモリセル領域となる。
本実施の形態では、半導体基板１２１上に、図１３に示すようにアクティブ領域１２４、１２５が形成されている。アクティブ領域１２４においては、トランジスタＴ１のソース、ドレイン、ゲート領域が形成されている。アクティブ領域１２５においては、トランジスタＴ２のソース、ドレイン、ゲート領域が形成されている。これらの領域上には電極が形成されている。半導体基板１２１には、素子分離絶縁層（ＳＴＩ）１２２が形成されており、各々のメモリセル１１ごとに素子分離されるとともに、トランジスタＴ１、Ｔ２の間においても素子分離されている。更に、半導体基板１２１及びその表面に形成された素子分離絶縁層（ＳＴＩ）１２２上にワード線ＷＬ０が形成されている。具体的には、アクティブ領域１２４におけるトランジスタＴ１のゲート領域上及び、アクティブ領域１２５におけるトランジスタＴ２のゲート領域上に、ワード線ＷＬ０が形成される。
後述するように、この上に層間絶縁膜が形成され、この層間絶縁膜を介して、ビット線ＢＬｔとトランジスタＴ１のアクティブ領域１２４に形成されるソース領域とは層間コンタクト電極１２６により接続され、データ保持ノードＢＬｔとトランジスタＴ１のアクティブ領域１２４に形成されるドレイン領域とは層間コンタクト電極１２７により接続されている。同様に、層間絶縁膜を介して、ビット線ＢＬｃとトランジスタＴ２のアクティブ領域１２５に形成されるソース領域とは層間コンタクト電極１２８により接続され、データ保持ノードＢＬｃとトランジスタＴ２のアクティブ領域１２５に形成されるドレイン領域とは層間コンタクト電極１２９により接続されている。
図１４は、図１１における線１４Ａ−１４Ｂ、図１２における線１４Ｃ−１４Ｄにおいて切断した断面図である。この層では、ビット線ＢＬｔとなる電極ＢＬｔＭ１、ビット線ＢＬｃとなる電極ＢＬｃＭ１、データ保持ノードＳＮｔとなる電極ＳＮｔＭ１、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１が形成される。
前述のとおり、ビット線ＢＬｔとなる電極ＢＬｔＭ１は、層間絶縁膜を介しトランジスタＴ１のアクティブ領域１２４におけるソース領域と層間コンタクト電極１２６により接続されており、ビット線ＢＬｃとなる電極ＢＬｃＭ１は、層間絶縁膜を介しトランジスタＴ２のアクティブ領域１２５におけるソース領域と層間コンタクト電極１２８により接続されている。データ保持ノードＳＮｔとなる電極ＳＮｔＭ１は、層間絶縁膜を介しトランジスタＴ１のアクティブ領域１２４におけるドレイン領域と層間コンタクト電極１２７により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ１は、層間絶縁膜を介しトランジスタＴ２のアクティブ領域１２５におけるドレイン領域と層間コンタクト電極１２９により接続されている。この上に層間絶縁膜を介し、次の層の電極パターンが形成される。
図１５は、図１１における線１５Ａ−１５Ｂ、図１２における線１５Ｃ−１５Ｄにおいて切断した断面図である。この層では、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２、データ保持ノードＳＮｃとなる電極ＳＮｃＭ２が形成される。前述のとおり、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２は、層間絶縁膜を介しデータ保持ノードＳＮｔとなる電極ＳＮｔＭ１と層間コンタクト電極１３０により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ２は、層間絶縁膜を介しデータ保持ノードＳＮｃとなる電極ＳＮｃＭ１と層間コンタクト電極１３１により接続されている。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ２とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ２により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。
図１６は、図１１における線１６Ａ−１６Ｂ、図１２における線１６Ｃ−１６Ｄにおいて切断した断面図である。この層では、ワード線ＷＬ０となる電極ＷＬ０Ｍ３、これに隣接するワード線ＷＬ１となる電極ＷＬ１Ｍ３、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ３は、層間絶縁膜を介し電極ＳＮｔＭ２と層間コンタクト電極１３２により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３は、層間絶縁膜を介し電極ＳＮｃＭ２と層間コンタクト電極１３３により接続されている。尚、２つのノードＳＮｔＭ３、ＳＮｃＭ３を取り巻くようにワード線ＷＬ０となる電極ＷＬ０Ｍ３、及びワード線ＷＬ１となる電極ＷＬ１Ｍ３が形成される。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とワード線ＷＬ０となる電極ＷＬ０Ｍ３により挟まれた領域、及び、データ保持ノードＳＮｔとなる電極ＳＮｔＭ３とワード線ＷＬ１となる電極ＷＬ１Ｍ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３とワード線ＷＬ０となる電極ＷＬ０Ｍ３により挟まれた領域、及び、データ保持ノードＳＮｃとなる電極ＳＮｃＭ３とワード線ＷＬ１となる電極ＷＬ１Ｍ３により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図１７は、図１１における線１７Ａ−１７Ｂ、図１２における線１７Ｃ−１７Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ４、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ４は、層間絶縁膜を介し電極ＳＮｔＭ３と層間コンタクト電極１３４により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４は、層間絶縁膜を介し電極ＳＮｃＭ３と層間コンタクト電極１３５により接続されている。尚、２つのノードＳＮｔＭ４、ＳＮｃＭ４を取り巻くように電極ＶＭ４が形成される。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ４と、電源を供給するための電極ＶＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ４と、電源を供給するための電極ＶＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図１８は、図１１における線１８Ａ−１８Ｂ、図１２における線１８Ｃ−１８Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ５、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５が形成される。データ保持ノードＳＮｔとなる電極ＳＮｔＭ５は、層間絶縁膜を介し電極ＳＮｔＭ４と層間コンタクト電極１３６により接続されており、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５は、層間絶縁膜を介し電極ＳＮｃＭ４と層間コンタクト電極１３７により接続されている。電源を供給するための電極ＶＭ５は、層間絶縁膜を介し電極ＶＭ４と層間コンタクト電極１３８により接続されている。尚、２つのノードＳＮｔＭ５、ＳＮｃＭ５を取り巻くように電極ＶＭ５が形成される。
本実施の形態では、層間コンタクト電極１３８は複数形成されているが１つであってもよい。層間コンタクト電極１３８を複数形成することにより、層間コンタクト電極間において形成される容量成分がコンデンサーＣ２、Ｃ３の容量として寄与するため、より一層コンデンサーＣ２、Ｃ３の容量を増加させることができる。
この層においては、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５とデータ保持ノードＳＮｃとなる電極ＳＮｃＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ１が形成される。また、データ保持ノードＳＮｔとなる電極ＳＮｔＭ５と、電源を供給するための電極ＶＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ２が形成される。更に、データ保持ノードＳＮｃとなる電極ＳＮｃＭ５と、電源を供給するための電極ＶＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣ３が形成される。
図１９は、本実施の形態における複数のメモリセル１１が形成されたメモリセルアレイについて、図１３及び図１４を重ね合わせたものの構成を示す。メモリセル１１は、２次元的に形成されており、各々のメモリセル１１において、それぞれ、アクティブ領域１２４、１２５により形成されるトランジスタＴ１、Ｔ２が形成されており、この上に、３次元的に配線パターンが形成されることにより、その配線パターンの電極により挟まれた領域における層間絶縁膜によりコンデンサーＣ１、Ｃ２、Ｃ３が形成される。これにより、ＤＲＡＭ動作に十分な容量成分を確保することが可能である。通常のＣＯＭＳプロセスでは、寄生容量削減のためＳｉＯ２等の層間絶縁膜の比誘電率は５以下に抑えられるが、このような場合においても、本実施の形態に示すように、層数を増やすことによりＤＲＡＭ動作に十分な容量を確保することができる。
本実施の形態においては、層間絶縁膜を用いてＤＲＡＭのコンデンサーを形成することにより、通常のＣＭＯＳプロセスによりＳＲＡＭの４０から６０％のセル面積で機能するＤＲＡＭを容易に得ることができる。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、１のメモリセルが、１つのトランジスタと１つのコンデンサーからなるＤＲＡＭに関するものである。図２０に本実施の形態におけるメモリセルの回路図を示す。メモリセルアレイには、相補関係にある２種類のビット線が設けられている。具体的には、ビット線ＢＬｔｋ、ＢＬｃｋ（ｋ＝０〜Ｎ）を有している。また、ワード線ＷＬｊ（ｊ＝０〜Ｍ）及び、ダミーセルのワード線ＤＷＬ０、ＤＷＬ１を有している。
本実施の形態におけるメモリセルは、相補のビット線ＢＬｔｋ又はＢＬｃｋ（ｋ＝０〜Ｎ）と、ワード線ＷＬｊ（ｊ＝０〜Ｍ）の交差する領域に形成される折り返しビット線構成と呼ばれるものである。具体的には、図２０に示すように、メモリセル２１１は、相補のビット線ＢＬｔ０とワード線ＷＬ１との交差する領域に形成されている。
メモリセル２１１は、１つのＮ型トランジスタＴと１つのコンデンサーＣにより構成されている。Ｎ型トランジスタＴのソースは、ビット線ＢＬｔ０と接続されており、Ｎ型トランジスタＴのゲートは、ワード線ＷＬ１と接続されており、Ｎ型トランジスタＴのドレインは、コンデンサーＣと接続されている。これにより、Ｎ型トランジスタＴのドレインとコンデンサーＣとの接続領域において、データ保持ノードＳＮｓが形成される。相補のビット線ＢＬｔ０、ＢＬｃ０は、センスアンプ（ＳＡ）２１２に接続されており、記憶された情報の読み出しを行なうことができる。また、相補のビット線ＢＬｔｋ又は、ＢＬｃｋ（ｋ＝０〜Ｎ）と、ダミーセルのワード線ＤＷＬ０又はＤＷＬ１の交差する領域にダミーセル２１３が形成され、ダミーセル２１３の駆動に必要な線ＥＱＬ、ＶＢＬと接続されている。
次に、図２０に示す１ビットのメモリセル２１１について具体的な構造を図２１から図２８に示す。図２１、図２２は基板に対し垂直方向の断面図であり、線２２Ａ−２２Ｂを軸に相互に垂直に切断した断面図である。図２３から図２８は、基板に対し平行方向の断面図等、即ち、図２１、図２２に対して垂直方向の断面図等である。本実施の形態は、多層構造の半導体記憶装置であり、半導体基板２２１表面上に層間絶縁膜を形成することにより、電極となる配線パターンが３次元的に形成されている。この構成について図２１、図２２を中心に、形成される層ごとに図２３から図２８に基づき説明する。尚、図面において一点鎖線により囲まれた領域が１ビットのメモリセル領域となる。
本実施の形態では、半導体基板２２１上に、図２３に示すようにアクティブ領域２２４が形成されている。アクティブ領域２２４には、トランジスタＴのソース、ドレイン、ゲート領域が形成されている。これらの領域上に電極が形成されている。また、半導体基板２２１には、素子分離絶縁層（ＳＴＩ）２２２が形成されており、各々のメモリセル２１１ごとに素子分離されている。更に、半導体基板２２１及びその表面に形成された素子分離絶縁層（ＳＴＩ）２２２上には、ワード線ＷＬ０、ＷＬ１が形成されている。具体的には、アクティブ領域２２４におけるトランジスタ１のゲート領域上に、ワード線ＷＬ１が形成される。
後述するように、この上に層間絶縁膜が形成されており、この層間絶縁膜を介して、ビット線ＢＬｔとトランジスタＴのアクティブ領域２２４に形成されるソース領域とは層間コンタクト電極２２６により接続され、データ保持ノードＳＮｓとトランジスタＴのアクティブ領域２２４に形成されるドレイン領域とは層間コンタクト電極２２７により接続されている。
図２４は、図２１における線２４Ａ−２４Ｂ、図２２における線２４Ｃ−２４Ｄにおいて切断した断面図である。この層では、ビット線ＢＬｔとなる電極ＢＬｔＭ１、ビット線ＢＬｃとなる電極ＢＬｃＭ１、データ保持ノードＳＮｓとなる電極ＳＮｓＭ１が形成される。前述のとおり、ビット線ＢＬｔとなる電極ＢＬｔＭ１は、層間絶縁膜を介しトランジスタＴのアクティブ領域２２４におけるソース領域と層間コンタクト電極２２６により接続されており、データ保持ノードＳＮｓとなる電極ＳＮｓＭ１は、層間絶縁膜を介しトランジスタＴのアクティブ領域２２４におけるドレイン領域と層間コンタクト電極２２７により接続されている。
この層においては、データ保持ノードＳＮｓとなる電極ＳＮｓＭ１とビット線ＢＬｔとなる電極ＢＬｔＭ１により挟まれた領域により、コンデンサーＣが形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図２５は、図２１における線２５Ａ−２５Ｂ、図２２における線２５Ｃ−２５Ｄにおいて切断した断面図である。この層では、ワード線ＷＬ０となる電極ＷＬ０Ｍ２、ワード線ＷＬ２となる電極ＷＬ２Ｍ２、データ保持ノードＳＮｓとなる電極ＳＮｓＭ２が形成される。データ保持ノードＳＮｓとなる電極ＳＮｓＭ２は、層間絶縁膜を介し電極ＳＮｓＭ１と層間コンタクト電極２２８により接続されている。尚、ノードＳＮｓＭ２を取り巻くようにワード線ＷＬ０となる電極ＷＬ０Ｍ２、及びワード線ＷＬ２となる電極ＷＬ２Ｍ２が形成される。
この層においては、データ保持ノードＳＮｓとなる電極ＳＮｓＭ２とワード線ＷＬ０となる電極ＷＬ０Ｍ２により挟まれた領域、及び、データ保持ノードＳＮｓとなる電極ＳＮｓＭ２とワード線ＷＬ２となる電極ＷＬ２Ｍ２により挟まれた領域の層間絶縁膜により、コンデンサーＣが形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図２６は、図２１における線２６Ａ−２６Ｂ、図２２における線２６Ｃ−２６Ｄにおいて切断した断面図である。この層では、ワード線ＷＬ１となる電極ＷＬ１Ｍ３、ワード線ＷＬ３となる電極ＷＬ３Ｍ３、データ保持ノードＳＮｓとなる電極ＳＮｓＭ３が形成される。データ保持ノードＳＮｓとなる電極ＳＮｓＭ３は、層間絶縁膜を介し電極ＳＮｓＭ２と層間コンタクト電極２２９により接続されている。尚、ノードＳＮｓＭ３を取り巻くようにワード線ＷＬ１となる電極ＷＬ１Ｍ３、及びワード線ＷＬ３となる電極ＷＬ３Ｍ３が形成される。
この層においては、データ保持ノードＳＮｓとなる電極ＳＮｓＭ３とワード線ＷＬ１となる電極ＷＬ１Ｍ３により挟まれた領域、及び、データ保持ノードＳＮｓとなる電極ＳＮｓＭ３とワード線ＷＬ３となる電極ＷＬ３Ｍ３により挟まれた領域の層間絶縁膜により、コンデンサーＣが形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図２７は、図２１における線２７Ａ−２７Ｂ、図２２における線２７Ｃ−２７Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ４、データ保持ノードＳＮｓとなる電極ＳＮｓＭ４が形成される。データ保持ノードＳＮｓとなる電極ＳＮｓＭ４は、層間絶縁膜を介し電極ＳＮｓＭ３と層間コンタクト電極２３０により接続されている。尚、ノードＳＮｓＭ４を取り巻くように電極ＶＭ４が形成される。
この層においては、データ保持ノードＳＮｓとなる電極ＳＮｓＭ４と、電源を供給するための電極ＶＭ４により挟まれた領域の層間絶縁膜により、コンデンサーＣが形成される。この上に層間絶縁膜を形成した後、次の層の電極パターンが形成される。
図２８は、図２１における線２８Ａ−２８Ｂ、図２２における線２８Ｃ−２８Ｄにおいて切断した断面図である。この層では、電源を供給するための電極ＶＭ５、データ保持ノードＳＮｓとなる電極ＳＮｓＭ５が形成される。データ保持ノードＳＮｓとなる電極ＳＮｓＭ５は、層間絶縁膜を介し電極ＳＮｓＭ４と層間コンタクト電極２３１により接続されている。電源を供給するための電極ＶＭ５は、層間絶縁膜を介し電極ＶＭ４と層間コンタクト電極２３２により接続されている。尚、ノードＳＮｓＭ５を取り巻くように電極ＶＭ５が形成される。
本実施の形態では、層間コンタクト電極２３２は複数形成されているが１つであってもよい。層間コンタクト電極２３２を複数形成することにより、層間コンタクト電極間において形成される容量成分がコンデンサーＣの容量として寄与するため、より一層容量を増加させることができる。
この層においては、データ保持ノードＳＮｓとなる電極ＳＮｓＭ５と、電源を供給するための電極ＶＭ５により挟まれた領域の層間絶縁膜により、コンデンサーＣが形成される。
図２９は、本実施の形態における複数のメモリセル２１１が形成されたメモリセルアレイについて、図２３及び図２４を重ね合わせたものの構成を示す。図２５から２８において示されたパターンを図面上左右方向には１つおきに反転し、上下方向には並進対象に形成している。メモリセル２１１は、２次元的に形成されており、各々のメモリセル２１１の各々のアクティブ領域２２４においてトランジスタＴ及び、コンデンサーＣが形成される。３次元的に配線パターンが形成されることにより、その配線パターンの電極により挟まれた領域における層間絶縁膜によりコンデンサーＣを形成することができるため、ＤＲＡＭ動作に十分な容量成分を確保することが可能である。通常のＣＯＭＳプロセスでは、寄生容量削減のためＳｉＯ２等の層間絶縁膜の比誘電率は５以下に抑えられるが、このような場合においても、本実施の形態に示すように、層数を増やすことによりＤＲＡＭ動作に十分な容量を確保することができる。
本実施の形態においては、層間絶縁膜を用いてＤＲＡＭのコンデンサーを形成することにより、通常のＣＭＯＳプロセスによりＳＲＡＭの３０から５０％のセル面積で機能するＤＲＡＭを容易に得ることができる。
以上、実施の形態において本発明における半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
第１の実施の形態における半導体記憶装置の回路図 第１の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（１） 第１の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（２） 第１の実施の形態における半導体記憶装置のメモリセルの半導体基板の表面図 第１の実施の形態における半導体記憶装置のメモリセルの図４に平行方向の断面図（１） 第１の実施の形態における半導体記憶装置のメモリセルの図４に平行方向の断面図（２） 第１の実施の形態における半導体記憶装置のメモリセルの図４に平行方向の断面図（３） 第１の実施の形態における半導体記憶装置のメモリセルの図４に平行方向の断面図（４） 第１の実施の形態における半導体記憶装置のメモリセルの図４に平行方向の断面図（５） 第１の実施の形態における半導体記憶装置のメモリセルアレイの表面構成図 第２の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（１） 第２の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（２） 第２の実施の形態における半導体記憶装置のメモリセルの半導体基板の表面図 第２の実施の形態における半導体記憶装置のメモリセルの図１３に平行方向の断面図（１） 第２の実施の形態における半導体記憶装置のメモリセルの図１３に平行方向の断面図（２） 第２の実施の形態における半導体記憶装置のメモリセルの図１３に平行方向の断面図（３） 第２の実施の形態における半導体記憶装置のメモリセルの図１３に平行方向の断面図（４） 第２の実施の形態における半導体記憶装置のメモリセルの図１３に平行方向の断面図（５） 第２の実施の形態における半導体記憶装置のメモリセルアレイの表面構成図 第３の実施の形態における半導体記憶装置の回路図 第３の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（１） 第３の実施の形態における半導体記憶装置のメモリセルの基板垂直方向の断面図（２） 第３の実施の形態における半導体記憶装置のメモリセルの半導体基板の表面図 第３の実施の形態における半導体記憶装置のメモリセルの図２３に平行方向の断面図（１） 第３の実施の形態における半導体記憶装置のメモリセルの図２３に平行方向の断面図（２） 第３の実施の形態における半導体記憶装置のメモリセルの図２３に平行方向の断面図（３） 第３の実施の形態における半導体記憶装置のメモリセルの図２３に平行方向の断面図（４） 第３の実施の形態における半導体記憶装置のメモリセルの図２３に平行方向の断面図（５） 第３の実施の形態における半導体記憶装置のメモリセルアレイの表面構成図
符号の説明
２１・・・半導体基板、２２・・・素子分離絶縁層（ＳＴＩ）、２４・・・アクティブ領域（Ｔ１）、２５・・・アクティブ領域（Ｔ２）、２６、２７、２８、２９、３０、３１、３２、３３、３４、３５、３６、３７、３８・・・層間コンタクト電極、Ｔ１、Ｔ２・・・トランジスタ、Ｃ１、Ｃ２、Ｃ３・・・コンデンサー、ＢＬｔＭ１、ＢＬｃＭ１・・・電極（ビット線）、ＳＮｔ・・・データ保持ノード、ＳＮｔＭ１、ＳＮｃＭ１、ＳＮｔＭ２、ＳＮｃＭ２、ＳＮｔＭ３、ＳＮｃＭ３、ＳＮｔＭ４、ＳＮｃＭ４、ＳＮｔＭ５、ＳＮｃＭ５・・・電極（データ保持ノード）、ＶＭ４、ＶＭ５・・・電極（電源）、ＷＬ０・・・ワード線、ＷＬ０Ｍ３、ＷＬ１Ｍ３・・・電極（ワード線）

Claims (5)

  1. 半導体基板上に形成された第１のトランジスタと及び第２のトランジスタと、
    少なくとも１つの配線層において対向して形成されたセルデータ電荷を保持するための２つのノードと、
    前記２つのノードを取り巻くように周囲に形成されたシールド電極と、
    により構成される１ビットのメモリセル領域であって、
    前記２つのノードのうち、一方のノードは前記第１のトランジスタのドレインに接続され、他方のノードは前記第２のトランジスタのドレインに接続されており、
    前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートはともに同一のワード線に接続されており、
    前記第１のトランジスタのソースは第１のビット線に接続され、前記第２のトランジスタのソースは第２のビット線に接続されており、
    前記第１のビット線と前記第２のビット線は、同一のセンスアンプに接続され、
    前記１ビットのメモリセル領域が２次元的にアレイ状に形成されていることを特徴とする半導体記憶装置。
  2. 前記ワード線は、ゲートコンダクタにより前記半導体基板に対し垂直方向に形成され、前記第１のビット線及び前記第２のビット線は第１のメタル配線層により前記半導体基板に対し平行方向に形成されており、
    前記半導体基板に対し前記第１のメタル配線層よりも離れた領域に、前記２つのノードを構成する配線層が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板上に形成された１つのトランジスタと、
    少なくとも１つの配線層において形成されたセルデータ電荷を保持するためのノードと、
    前記ノードを取り巻くように周囲に形成されたシールド電極と、
    により構成される１ビットのメモリセル領域であって、
    前記ノードは前記トランジスタのドレインに接続されており、
    前記トランジスタのゲートはワード線に接続されており、
    前記トランジスタのソースはビット線に接続されており、
    前記１ビットのメモリセル領域が２次元的にアレイ状に形成されていることを特徴とする半導体記憶装置。
  4. 前記ワード線は、ゲートコンダクタにより前記半導体基板に対し垂直方向に形成され、前記ビット線は第１のメタル配線層により前記半導体基板に対し平行方向に形成されており、
    前記半導体基板に対し前記第１のメタル配線層よりも離れた領域に、前記ノードを構成する配線層が形成されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記ノードにより形成される容量を構成するための誘電体材料は、全て比誘電率が５以下の材料であることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
JP2006348870A 2006-12-26 2006-12-26 半導体記憶装置 Expired - Fee Related JP4901459B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006348870A JP4901459B2 (ja) 2006-12-26 2006-12-26 半導体記憶装置
US11/964,260 US7697318B2 (en) 2006-12-26 2007-12-26 Semiconductor memory device
US12/620,822 US8036021B2 (en) 2006-12-26 2009-11-18 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006348870A JP4901459B2 (ja) 2006-12-26 2006-12-26 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2008159962A true JP2008159962A (ja) 2008-07-10
JP4901459B2 JP4901459B2 (ja) 2012-03-21

Family

ID=39542534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006348870A Expired - Fee Related JP4901459B2 (ja) 2006-12-26 2006-12-26 半導体記憶装置

Country Status (2)

Country Link
US (2) US7697318B2 (ja)
JP (1) JP4901459B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101037501B1 (ko) * 2008-10-30 2011-05-26 주식회사 하이닉스반도체 고집적 반도체 기억 장치
US8570812B2 (en) * 2011-08-23 2013-10-29 Texas Instruments Incorporated Method of reading a ferroelectric memory cell
US9130162B2 (en) 2012-12-20 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9036405B1 (en) * 2013-11-27 2015-05-19 The Regents Of The University Of Michigan Memory sense amplifier with multiple modes of operation
US20160233159A1 (en) * 2015-02-10 2016-08-11 Qualcomm Incorporated Integrated circuit device including multiple via connectors and a metal structure having a ladder shape
US10109350B2 (en) 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
US10622070B2 (en) * 2016-07-29 2020-04-14 AP Memory Corp, USA Ferroelectric memory device
US10276230B2 (en) * 2016-08-31 2019-04-30 Micron Technology, Inc. Memory arrays
US10056386B2 (en) 2016-08-31 2018-08-21 Micron Technology, Inc. Memory cells and memory arrays
EP3507802A4 (en) 2016-08-31 2020-04-08 Micron Technology, Inc. DETECTION AMPLIFIER STRUCTURES
KR102208380B1 (ko) 2016-08-31 2021-01-28 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
KR102223551B1 (ko) 2016-08-31 2021-03-08 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
CN109155312B (zh) 2016-08-31 2023-05-02 美光科技公司 存储器单元及存储器阵列
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
KR20200050576A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 패턴 형성방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126719A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292938B1 (ko) 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
JP4323707B2 (ja) 2000-10-25 2009-09-02 富士通マイクロエレクトロニクス株式会社 フラッシュメモリの欠陥管理方法
JP2003263886A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd ビット線容量を最適化できる強誘電体メモリ
US6984857B2 (en) * 2003-07-16 2006-01-10 Texas Instruments Incorporated Hydrogen barrier for protecting ferroelectric capacitors in a semiconductor device and methods for fabricating the same
US20060047034A1 (en) * 2004-09-02 2006-03-02 Haruaki Sakurai Composition for forming silica-based film, method of forming silica-based film, and electronic component provided with silica-based film

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126719A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置

Also Published As

Publication number Publication date
US7697318B2 (en) 2010-04-13
US8036021B2 (en) 2011-10-11
JP4901459B2 (ja) 2012-03-21
US20100067284A1 (en) 2010-03-18
US20080151626A1 (en) 2008-06-26

Similar Documents

Publication Publication Date Title
JP4901459B2 (ja) 半導体記憶装置
US9076552B2 (en) Device including a dual port static random access memory cell and method for the formation thereof
KR100423896B1 (ko) 축소가능한 2개의 트랜지스터 기억 소자
JP4507119B2 (ja) 半導体装置およびその製造方法
JP5027503B2 (ja) 半導体記憶装置
JP2009088134A (ja) 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP2008205322A (ja) 半導体集積回路
JP2010177522A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
JP2008305896A (ja) 半導体装置及びその製造方法
JP5434127B2 (ja) 半導体装置とその製造方法
JP2006086523A (ja) 半導体メモリ装置のライン配置構造
JP2007080945A (ja) 半導体装置及びその製造方法
US8710570B2 (en) Semiconductor device having vertical channel
TW201715517A (zh) 靜態隨機存取記憶體
TW201740381A (zh) 半導體記憶裝置
JP2012221965A (ja) 半導体記憶装置及びその製造方法
JP5386819B2 (ja) 半導体記憶装置
US20140104971A1 (en) Semiconductor memory device
JP2010177521A (ja) 半導体記憶装置の製造方法
JP4580800B2 (ja) 半導体装置
JP2012114274A (ja) 半導体装置及びその製造方法
KR101049600B1 (ko) 비활성 트랜지스터를 이용한 셀 격리 구조를 포함하는 반도체 메모리 소자
JP2008192259A (ja) 強誘電体半導体記憶装置
JP2007027393A (ja) 半導体記憶装置
US7825471B2 (en) Semiconductor memory device including SRAM cell having well power potential supply region provided therein

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111227

R151 Written notification of patent or utility model registration

Ref document number: 4901459

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150113

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees