KR20110134830A - 반도체장치와 그 제조방법 - Google Patents

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야스오 야마구치
타케시 무라카미
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 표면 보호막으로서 질화막을 형성하면서, 몰드 수지의 박리를 억제할 수 있는 반도체장치를 제공하는 것을 목적으로 한다. 본 발명에 따른 반도체장치는, 기판과, 상기 기판 위에 형성된 소자와, 상기 기판 위에 형성된 질화막과, 상기 질화막 위에 형성된 박리 방지막과, 상기 박리 방지막과 상기 소자를 덮도록 형성된 몰드 수지를 구비한다. 그리고, 상기 박리 방지막은 압축응력이 잔류한 막인 것을 특징으로 한다.

Description

반도체장치와 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF}
본 발명은, 몰드 수지가 형성된 반도체장치와 그 제조방법에 관한 것이다.
반도체장치는, 기판 위에 형성된 소자와, 기판 및 소자를 덮도록 형성된 몰드 수지를 구비한 것이 있다. 몰드 수지는, 외부로부터의 수분이나 이물질 등으로부터 소자를 보호하기 위해 형성된다. 여기에서, 몰드 수지는, 기판 또는 소자에 표면 보호막으로서 형성된 질화막을 개재하여 기판과 소자를 덮는 것이 많다. 특허문헌 1에는, 표면 보호막으로서 형성된 질화막 위에 몰드 수지를 구비한 반도체장치가 개시되어 있다. 이 경우, 몰드 수지는 질화막에 대하여 틈이 없게 밀착하고 있는 것이 바람직하다.
일본국 특개 2006-310508호 공보
질화막은, 내습성이나 기계적 강도가 우수하기 때문에, 표면 보호막으로서 널리 이용되고 있다. 그렇지만, 질화막에는 높은 인장응력이 잔존하고 있기 때문에, 질화막 위에 몰드 수지를 형성하면 몰드 수지가 박리되어 버리는 일이 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 표면 보호막으로서 질화막을 형성하면서, 몰드 수지의 박리를 억제할 수 있는 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체장치는, 기판과, 상기 기판 위에 형성된 소자와, 상기 기판 위에 형성된 질화막과, 상기 질화막 위에 형성된 박리 방지막과, 상기 박리 방지막과 상기 소자를 덮도록 형성된 몰드 수지를 구비한다. 그리고, 상기 박리 방지막은 압축응력이 잔류한 막인 것을 특징으로 한다.
본 발명에 따른 반도체장치의 제조방법은, 기판 위에 질화막을 형성하는 공정과, 상기 질화막 위에 폴리실리콘을 형성하는 공정과, 상기 질화막 위에 불산으로 제거할 수 있는 희생막을 형성하는 공정과, 상기 희생막을 이용해서 도체를 형성하는 공정과, 상기 희생막을 불산에 의해 제거하는 공정과, 상기 폴리실리콘 위에 몰드 수지를 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 표면 보호막으로서 질화막을 형성하면서, 몰드 수지의 박리를 억제할 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치의 단면도이다.
도 2는 본 발명의 실시형태 1에 관한 반도체장치의 평면도이다.
도 3은 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 흐름도이다.
도 4는 질화막에 폴리실리콘이 형성된 상태를 도시한 도면이다.
도 5는 희생막이 형성된 상태를 도시한 도면이다.
도 6은 가동부, 지지부, 및 봉지부가 형성된 상태를 도시한 도면이다.
도 7은 전극 패드가 형성된 상태를 도시한 도면이다.
도 8은 희생막이 불산에 의해 에칭된 상태를 도시한 도면이다.
도 9는 유리 캡이 부착된 상태를 도시한 도면이다.
도 10은 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 평면도이다.
도 11은 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 평면도이다.
도 12는 본 발명의 실시형태 2에 관한 반도체장치의 단면도이다.
실시형태 1.
도 1은 본 발명의 실시형태 1에 관한 반도체장치의 단면도이다. 반도체장치(10)는 가속도 센서로 구성되어 있다. 반도체장치(10)는 Si 판(12)을 구비하고 있다. Si 판(12) 위에는 절연막(14)이 형성되어 있다. 절연막(14) 위에는 배선층(16)이 형성되어 있다. 절연막(14)의 표면과 배선층(16)의 표면은, 단차가 없게 접속되어 있다. 이때, Si 판(12), 절연막(14) 및 배선층(16)은 합쳐서 기판(18)으로 부르는 일이 있다.
절연막(14) 위와 배선층(16) 위에는 질화막(20)이 형성되어 있다. 질화막(20)은 배선층(16)의 일부를 노출시키도록 개구를 갖고 있다. 질화막(20) 위에는 폴리실리콘(22)이 형성되어 있다. 폴리실리콘(22)에는, 압축응력이 잔존하고 있다.
반도체장치(10)에는, 가속도 센서의 대들보가 되는 가동부(24)가 형성되어 있다. 또한, 가동부(24)를 지지하는 지지부(26)가 형성되어 있다. 지지부(26)는, 질화막(20)의 개구를 통해 배선층(16)과 접하고 있다. 질화막(20) 위에는, 가동부(24)와 지지부(26)를 둘러싸도록 봉지부(28)가 형성되어 있다. 봉지부(28) 위에는 글래스 캡(30)이 고정되어 있다. 봉지부(28)와 글래스 캡(30)에 의해 공간(34)이 확보되어 있다. 공간(34) 내부에는 전술한 가동부(24)와 지지부(26)가 봉지되어 있다. 이때, 가동부(24), 지지부(26), 봉지부(28), 및 글래스 캡(30)은 합쳐서 센서부로 부르는 일이 있다.
질화막(20) 위에는 전극 패드(32)가 형성되어 있다. 전극 패드(32)는 외부와의 전기적 접속을 취하기 위해 형성되어 있다. 전극 패드(32)의 일부는 질화막(20)의 개구를 통해 배선층(16)과 접하고 있다. 따라서 전극 패드(32)와 지지부(26)는 배선층(16)을 통해 전기적으로 접속되어 있다. 그리고, 폴리실리콘(22), 센서부, 및 전극 패드(32)를 덮도록 몰드 수지(36)가 형성되어 있다. 몰드 수지(36)는 센서부 및 전극 패드(32)를 수분이나 이물질 등으로부터 보호하기 위해 형성되어 있다.
도 2는 본 발명의 실시형태 1에 관한 반도체장치의 평면도이다. 도 2에서는 몰드 수지(36)의 표시를 생략하고 있다. 도 2에 나타낸 것과 같이, 전술한 폴리실리콘(22)은 센서부와 전극 패드(32) 사이, 및 전극 패드(32)끼리의 사이에 형성되어 있다.
도 3은 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 흐름도이다. 도 3에 따라 반도체장치(10)의 제조방법에 대해 설명한다. 우선, 질화막(20) 위에 폴리실리콘(22)이 형성된다(스텝 50). 도 4는 질화막(20) 위에 폴리실리콘(22)이 형성된 상태를 도시한 도면이다.
이어서, 질화막(20) 위에 희생막(70)이 형성된다(스텝 52). 희생막(70)은 가동부(24), 지지부(26), 및 봉지부(28)의 형상을 결정하기 위해 이용되고, 그후 제거되는 막이다. 도 5는 희생막(70)이 형성된 상태를 도시한 도면이다.
이어서, 가동부(24), 지지부(26), 및 봉지부(28)가 형성된다(스텝 54). 가동부(24), 지지부(26), 및 봉지부(28)는 모두 도체다. 도 6은 가동부(24), 지지부(26), 및 봉지부(28)가 형성된 상태를 도시한 도면이다. 이어서 전극 패드(32)가 형성된다(스텝 56). 도 7은 전극 패드(32)가 형성된 상태를 도시한 도면이다.
이어서, 희생막(70)이 제거된다(스텝 58). 희생막(70)은 불산에 의한 에칭에 의해 제거된다. 이때, 폴리실리콘(22)은 불산처리에서 에칭되지 않고 잔존한다. 도 8은 희생막(70)이 불산에 의해 에칭된 상태를 도시한 도면이다.
이어서, 봉지부(28) 위에 글래스 캡(30)이 부착된다(스텝 60). 도 9는 글래스 캡(30)이 부착된 상태를 도시한 도면이다. 최후에, 몰드 수지(36)가 형성된다(스텝 62). 상기한 제조방법에 의해 도 1에 나타낸 반도체장치(10)가 제조된다.
그런데, 질화막에는 강한 인장응력이 잔존하기 때문에, 질화막 위에 몰드 수지를 형성하면 몰드 수지가 박리하는 일이 있었다. 그러나, 본 발명의 실시형태 1에 관한 반도체장치(10)에 따르면 몰드 수지의 박리를 방지할 수 있다. 즉, 인장응력이 잔류하는 질화막(20) 위에, 압축응력이 잔류하는 폴리실리콘(22)이 형성되어 있기 때문에, 양자의 응력은 상쇄되어 약해진다. 그리고, 몰드 수지(36)는 응력이 약한 폴리실리콘(22) 위에 형성되어 있다. 따라서 질화막(20)을 형성하면서, 몰드 수지(36)의 박리를 방지할 수 있다.
도 2를 참조해서 설명한 것과 같이, 폴리실리콘(22)은, 센서부와 전극 패드(32)의 사이, 및 전극 패드(32)끼리의 사이에 형성되어 있다. 따라서, 본 발명의 실시형태 1에 관한 반도체장치(10)에 따르면, 센서부와 전극 패드(32)의 사이에 있어서의 몰드 수지의 박리를 방지할 수 있다. 이 때문에, 센서부와 전극 패드(32) 사이의 쇼트를 방지할 수 있다. 또한, 전극 패드(32)의 사이의 몰드 수지의 박리를 방지할 수 있으므로 전극 패드(32) 사이의 쇼트도 방지할 수 있다.
몰드 수지의 박리 방지를 위해서는, 몰드 수지와 그것에 접하는 재료의 선팽창 계수에 대해서도 고려해야 한다. 본 발명의 실시형태 1에 관한 반도체장치(10)에서는, 몰드 수지(36), 폴리실리콘(22), 질화막(20)의 선팽창 계수는 각각 17[ppm/K], 2.5[ppm/K], 2.8[ppm/K] 정도이다. 몰드 수지(36)와 그것에 접하는 폴리실리콘(22) 및 질화막(20)의 선팽창 계수는 근사한 값이기 때문, 선팽창 계수의 괴리에 의한 몰드 수지의 박리를 방지할 수 있다.
폴리실리콘(22)은 불산에 의해 에칭되지 않는 재료이다. 그 때문에, 불산처리 전에 폴리실리콘(22)을 형성할 수 있다. 이에 따라 질화막(20) 형성후의 표면이 거의 평탄한 상태에 있어서 폴리실리콘(22)을 형성할 수 있기 때문에, 폴리실리콘(22)의 패터닝 등의 가공을 용이하게 할 수 있다.
도 10은 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 평면도이다. 폴리실리콘(72)은 전극 패드(32)를 둘러싸도록 형성되어 있다. 따라서, 전극 패드(32)의 주변에 있어서의 몰드 수지의 박리를 방지할 수 있다. 도 11은 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 평면도이다. 폴리실리콘(74)은, 전극 패드(32)와 센서부를 둘러싸도록 형성되어 있다. 따라서, 전극 패드(32)의 주변, 및 센서부의 주변에 있어서의 몰드 수지의 박리를 방지할 수 있다.
반도체장치(10)는 가속도 센서로 형성했지만, 본 발명은 이것에 한정되지 않는다. 즉, 본 발명은 질화막 위에 몰드 수지를 형성하는 경우에 널리 응용할 수 있다. 또한, 본 발명의 실시형태 1에 있어서의 센서부는, 어떠한 소자이든 특별히 한정되지 않는다.
본 발명의 실시형태 1에 관한 반도체장치(10)에서는, 몰드 수지(36)의 박리를 방지하는 박리 방지막으로서 폴리실리콘(22)을 사용했지만, 본 발명은 이것에 한정되지 않는다. 박리 방지막에 요구되는 특성은, 압축응력이 잔류하고 있을 것, 선팽창 계수가 질화막 및 몰드 수지의 선팽창 계수와 근사할 것, 불산으로 에칭되지 않을 것이다. 박리 방지막은 이들 특성을 갖는 한 특별히 한정되지 않는다. 따라서, 예를 들면, 아모퍼스 실리콘 막을 박리 방지막으로서 사용할 수 있다. 이때, 불산처리 전에 박리 방지막을 형성할 필요가 없을 때는, 박리 방지막은 불산에 의해 에칭되는 재료이어도 된다.
실시형태 2.
도 12는 본 발명의 실시형태 2에 관한 반도체장치의 단면도이다. 반도체장치(76)에 대해서는, 본 발명의 실시형태 1에 관한 반도체장치(10)와 유사점이 많기 때문에, 반도체장치(10)와의 차이점만 설명한다. 반도체장치(76)는, 폴리실리콘(78)을 구비한다. 폴리실리콘(78)은 센서 부분과 전극 패드(32)의 사이 뿐만 아니라, 봉지부(28)의 바로 아래에도 형성되어 있다. 이에 따라 봉지부(28)와 배선층(16) 사이에는, 질화막(20)과 폴리실리콘(78)이 형성되어 있게 된다.
본 발명의 실시형태 2에 관한 반도체장치에 따르면, 질화막(20)에 핀홀 등의 결함이 있었다고 하더라도, 그후에 해당 핀홀을 덮도록 고저항의 폴리실리콘(78)이 형성된다. 따라서, 봉지부(28)의 바로 아래 영역에 배선층(16)이 형성되어 있어도, 양자 사이의 쇼트를 확실하게 방지할 수 있다. 이때, 반도체장치(76)는, 본 발명의 실시형태 1과 같은 정도의 변형이 가능하다.
10 반도체장치, 18 기판, 20 질화막, 22 폴리실리콘, 36 몰드 수지

Claims (8)

  1. 기판과,
    상기 기판 위에 형성된 소자와,
    상기 기판 위에 형성된 질화막과,
    상기 질화막 위에 형성된 박리 방지막과,
    상기 박리 방지막과 상기 소자를 덮도록 형성된 몰드 수지를 구비하고,
    상기 박리 방지막은 압축응력이 잔류한 막인 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 기판 위에 형성되고, 또한 상기 몰드 수지로 덮인 복수의 전극 패드를 구비하고,
    상기 박리 방지막은, 상기 소자와 상기 복수의 전극 패드의 사이, 및 상기 복수의 전극 패드의 사이에 형성된 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 기판 위에 형성되고, 또한 상기 몰드 수지로 덮인 복수의 전극 패드를 구비하고,
    상기 박리 방지막은, 상기 복수의 전극 패드를 둘러싸도록 형성된 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 기판 위에 형성되고, 또한 상기 몰드 수지로 덮인 복수의 전극 패드를 구비하고,
    상기 박리 방지막은, 상기 복수의 전극 패드와 상기 소자를 둘러싸도록 형성된 것을 특징으로 하는 반도체장치.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    상기 소자는 가속도 센서의 센서부이고,
    상기 기판 내에는 배선층이 형성되고,
    상기 센서부와 상기 복수의 전극 패드는 상기 배선층에 의해 전기적으로 접속되고,
    상기 박리 방지막은 불산에 의해 에칭되지 않는 막인 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 소자는, 상기 박리 방지막 위에 형성된 도체를 구비하고,
    상기 기판 중, 상기 도체의 바로 아래 영역에는 배선층이 형성된 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 박리 방지막은 폴리실리콘 또는 아모퍼스 실리콘으로 형성된 것을 특징으로 하는 반도체장치.
  8. 기판 위에 질화막을 형성하는 공정과,
    상기 질화막 위에 폴리실리콘을 형성하는 공정과,
    상기 질화막 위에 불산으로 제거할 수 있는 희생막을 형성하는 공정과,
    상기 희생막을 이용해서 도체를 형성하는 공정과,
    상기 희생막을 불산에 의해 제거하는 공정과,
    상기 폴리실리콘 위에 몰드 수지를 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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