KR20110129812A - 전력용 반도체장치 - Google Patents

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KR20110129812A
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테쓰지로 쓰노다
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미쓰비시덴키 가부시키가이샤
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Abstract

소자 파괴를 방지하여 신뢰성을 향상시킬 수 있는 전력용 반도체장치를 얻는다. n형 반도체 기판(10)의 제1 주면에 복수의 셀 영역(24)이 형성되고, 그 위에 에미터 전극(26)이 형성되어 있다. n형 반도체 기판(10)의 제2 주면 위에 콜렉터 전극(32)이 형성되어 있다. 각 셀 영역(24)은, 에미터 전극(26)에 접속된 n+ 반도체층(14) 및 p형 반도체층(12)과, 게이트 전극(20)과, 게이트 전극(20)을 덮어 에미터 전극(26)에 대해 절연하는 층간 절연막(22)을 갖는다. 각 셀 영역(24)에 있어서 층간 절연막(22)과 n+ 반도체층(14) 및 p형 반도체층(12) 사이에 단차가 존재한다. 에미터 전극(26)은, n형 반도체 기판(10) 위에 순차 형성된 제1 금속막(26b)과, 고강도 금속막(26c)과, 제2 금속막(26d)을 갖는다. 제1 금속막(26b) 및 제2 금속막(26d)은 Al을 95% 이상 갖는다. 고강도 금속막(26c)은, 제2 금속막(26d)보다도 강도가 높다.

Description

전력용 반도체장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, IGBT(Insulated Gate Bipolar Transistor)나 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 등의 전력용 반도체장치에 관한 것으로서, 특히 소자 파괴를 방지하여 신뢰성을 향상시킬 수 있는 전력용 반도체장치에 관한 것이다.
전력용 반도체 장치에서는, 특성 향상을 위해 복수의 셀 영역이 주전극에 의해 병렬접속되어 있다. 또한, 주전극과 복수의 셀 영역의 제어 전극은, 층간 절연막에 의해 절연되어 있다. 각 셀 영역에 있어서 층간 절연막과 반도체층 사이에 단차가 존재한다(예를 들면, 특허문헌 1 참조).
일본국 특개평 5-275501호 공보
각 셀 영역에 있어서 단차가 존재하기 때문에, 복수의 셀 영역 위의 주전극에 와이어를 초음파 접속하는 경우, 큰 초음파 파워에 의해 층간 절연막이나 셀 영역 등의 소자가 파괴되는 경우가 있었다. 또한, 아우터 리드를 주전극에 직접적으로 압착접합이나 납땜 접속하는 경우에도, 열 스트레스에 의해 소자가 파괴되는 경우가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위한 것으로서, 그 목적은, 소자 파괴를 방지하여 신뢰성을 향상시킬 수 있는 전력용 반도체장치를 얻는 것이다.
본 발명은, 서로 대향하는 제1 주면과 제2 주면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 제1 주면에 형성된 복수의 셀 영역과, 상기 복수의 셀 영역 위에 형성된 제1 주전극과, 상기 반도체 기판의 상기 제2 주면 위에 형성된 제2 주전극을 구비하고, 각 셀 영역은, 상기 제1 주전극에 접속된 반도체층과, 제어 전극과, 상기 제어 전극을 덮고 상기 제1 주전극에 대해 절연하는 층간 절연막을 갖고, 각 셀 영역에 있어서 상기 층간 절연막과 상기 반도체층 사이에 단차가 존재하고, 상기 제1 주전극은, 상기 반도체 기판 위에 순차 형성된, 제1 금속막과, 고강도 금속막과, 제2 금속막을 갖고, 상기 제1 금속막 및 상기 제2 금속막은 Al을 95% 이상 갖고, 상기 고강도 금속막은, 상기 제2 금속막보다도 강도가 높은 것을 특징으로 하는 전력용 반도체장치이다.
본 발명에 의해, 소자 파괴를 방지하여 신뢰성을 향상시킬 수 있다.
도 1은 실시형태 1에 관한 전력용 반도체장치를 나타낸 단면도다.
도 2는 비교예에 관한 전력용 반도체장치를 나타낸 단면도다.
도 3은 실시형태 2에 관한 전력용 반도체장치를 나타낸 단면도다.
본 발명의 실시형태에 관한 전력용 반도체장치에 대해 도면을 참조해서 설명한다. 동일한 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1
도 1은, 실시형태 1에 관한 전력용 반도체장치를 나타낸 단면도다. n형 반도체 기판(10)은 Si으로 이루어지고, 서로 대향하는 제1 주면과 제2 주면을 갖는다. n형 반도체 기판(10)의 제1 주면에 p형 반도체층(12)이 형성되어 있다. p형 반도체층(12)의 표면의 일부에 n+ 반도체층(14)이 형성되어 있다. n+ 반도체층(14)과 p형 반도체층(12)을 관통해서 n형 반도체 기판(10)에 이르는 트렌치 홈(16)이 형성되어 있다. 트렌치 홈(16) 내부에 게이트 절연막(18)을 개재하여 게이트 전극(20)이 매설되어 있다. 층간 절연막(22)이 게이트 전극(20)을 덮고 있다.
n형 반도체 기판(10)의 제1 주면에 복수의 셀 영역(24)이 형성되어 있다. 각 셀 영역(24)은, n+ 반도체층(14) 및 p형 반도체층(12)과, 게이트 전극(20)과, 층간 절연막(22)을 갖는다. 각 셀 영역(24)에 있어서 층간 절연막(22)과 n+ 반도체층(14) 및 p형 반도체층(12) 사이에 단차가 존재한다.
복수의 셀 영역(24) 위에 에미터 전극(26)이 형성되어 있다. 에미터 전극(26)은 n+ 반도체층(14) 및 p형 반도체층(12)에 접속되어 있다. 게이트 전극(20)은 층간 절연막(22)에 의해 에미터 전극(26)에 대해 절연되어 있다. n형 반도체 기판(10)의 제2 주면에 n+ 반도체층(28)과 p형 콜렉터층(30)이 형성되어 있다. 제2 주면 위에 콜렉터 전극(32)이 형성되어 있다.
에미터 전극(26)은, n형 반도체 기판(10) 위에 순차 형성된 배리어메탈(26a)과, 제1 금속막(26b)과, 고강도 금속막(26c)과, 제2 금속막(26d)을 갖는다. 여기에서, 가공성과 와이어 접속의 용이성으로부터, 제1 금속막(26b) 및 제2 금속막(26d)은 Al을 95% 이상 갖는 금속으로 이루어진다. 한편, 배리어메탈(26a) 및 고강도 금속막(26c)은, Ti, W, Mo, V 등의 고융점 금속 또는 고융점 금속의 도전성 화합물로 이루어진다. 따라서, 고강도 금속막(26c)은 제2 금속막(26d)보다도 강도가 높다.
본 실시예의 효과에 대해서 비교예와 비교하면서 설명한다. 도 2는, 비교예에 관한 전력용 반도체장치를 나타낸 단면도다. 비교예에서는, 에미터 전극(34)은, Al을 95% 이상 갖는 1개의 막 만으로 이루어진다. 이 에미터 전극(34)에 와이어를 초음파 접속할 때에 에미터 전극(34)이 변형하여, 층간 절연막(22)이나 셀 영역(24) 등의 소자가 파괴되는 경우가 있다.
한편, 본 실시예에서도, 에미터 전극(26)에 와이어를 초음파 접속할 때에 제2 금속막(26d)은 변형한다. 그러나, 제2 금속막(26d)보다도 강도가 높은 고강도 금속막(26c)이 존재하기 때문에, 제1 금속막(26b)의 변형은 억제된다. 따라서, 와이어 접속에 의한 층간 절연막(22)이나 셀 영역(24)에의 대미지를 완화할 수 있다. 또한, 아우터 리드를 주전극에 직접적으로 압착접합이나 납땜 접속하는 경우에도, 열 스트레스에 의한 소자 파괴를 방지할 수 있다. 따라서, 소자 파괴를 방지하여 신뢰성을 향상시킬 수 있다.
또한, 제1 금속막(26b)의 아래에 고융점 금속 또는 고융점 금속의 도전성 화합물로 이루어지는 배리어메탈(26a)을 설치함으로써, MOSFET이나 IGBT 등의 미세 패턴을 갖는 반도체장치에 있어서 전극에 의한 Si 영역의 침범을 방지할 수 있다.
또한, 제1 금속막(26b)은 층간 절연막(22)보다도 두꺼운 것이 바람직하다. 그리고, 0.5mmΦ 정도의 굵은선 와이어나 0.5mm 두께 정도의 리본 와이어를 접속하는 것을 고려하면, 제2 금속막(26d)의 두께는 3㎛ 이상인 것이 바람직하다. 이에 따라, 더욱 확실하게 소자 파괴를 방지할 수 있다.
실시형태 2
도 3은, 실시형태 2에 관한 전력용 반도체장치를 나타낸 단면도다. 제1 금속막(26b)은 Al의 고온 스퍼터나 리플로우 Al 공정에 의해 층간 절연막(22)을 매립함으로써 형성되고, 제1 금속막(26b)의 윗면은 평탄화되어 있다.
이에 따라 와이어(36)를 접속할 때에 제2 금속막(26d)에 걸리는 응력을 고강도 금속막(26c)으로 균등하게 받을 수 있기 때문에, 대미지를 더욱 완화할 수 있다. 이때, 아우터 리드를 주전극에 직접적으로 압착접합이나 납땜 접속하는 경우에도, 마찬가지로 열 스트레스에 의한 소자 파괴를 더욱 확실하게 방지할 수 있다.
이때, 실시형태 1, 2에 관한 전력용 반도체장치는 트렌치 IGBT이지만, 이것에 한정하지 않고 본 발명은 복수의 셀 영역을 구비한 종형의 전력용 반도체장치에 적용할 수 있다.
10 n형 반도체 기판(반도체 기판)
12 p형 반도체층(반도체층)
14 n+ 반도체층(반도체층)
20 게이트 전극(제어 전극)
22 층간 절연막
24 셀 영역
26 에미터 전극(제1 주전극)
26a 배리어메탈
26b 제1 금속막
26c 고강도 금속막
26d 제2 금속막
32 콜렉터 전극(제2 주전극)

Claims (5)

  1. 서로 대향하는 제1 주면과 제2 주면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 제1 주면에 형성된 복수의 셀 영역과,
    상기 복수의 셀 영역 위에 형성된 제1 주전극과,
    상기 반도체 기판의 상기 제2 주면 위에 형성된 제2 주전극을 구비하고,
    각 셀 영역은, 상기 제1 주전극에 접속된 반도체층과, 제어 전극과, 상기 제어 전극을 덮어 상기 제1 주전극에 대해 절연하는 층간 절연막을 갖고,
    각 셀 영역에 있어서 상기 층간 절연막과 상기 반도체층 사이에 단차가 존재하고,
    상기 제1 주전극은, 상기 반도체 기판 위에 순차 형성된, 제1 금속막과, 고강도 금속막과, 제2 금속막을 갖고,
    상기 제1 금속막 및 상기 제2 금속막은 Al을 95% 이상 갖고,
    상기 고강도 금속막은, 상기 제2 금속막보다도 강도가 높은 것을 특징으로 하는 전력용 반도체장치.
  2. 제 1항에 있어서,
    상기 고강도 금속막은, 고융점 금속 또는 고융점 금속의 도전성 화합물로 이루어진 것을 특징으로 하는 전력용 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 주전극은, 상기 제1 금속막의 아래에 설치되고, 고융점 금속 또는 고융점 금속의 도전성 화합물로 이루어진 배리어메탈을 더 갖는 것을 특징으로 하는 전력용 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제1 금속막은 상기 층간 절연막보다도 두껍고,
    상기 제2 금속막의 두께는 3㎛ 이상인 것을 특징으로 하는 전력용 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1 금속막의 윗면은 평탄화되어 있는 것을 특징으로 하는 전력용 반도체장치.
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