KR20110091749A

KR20110091749A - Ｅｓｄ 보호 디바이스

Info

Publication number: KR20110091749A
Application number: KR1020117012814A
Authority: KR
Inventors: 준 아다치; 준 우라카와; 타카히로 스미; 타카히로 키타즈메
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2008-12-10
Filing date: 2009-10-19
Publication date: 2011-08-12
Also published as: EP2357709B1; US20110227196A1; US8432653B2; CN102246371B; WO2010067503A1; KR101254212B1; EP2357709A4; CN102246371A; EP2357709A1; JPWO2010067503A1

Abstract

ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스를 제공한다.
ESD 보호 디바이스(10)는 (a)세라믹 다층기판(12)과, (b)세라믹 다층기판(12)에 형성되며, 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극(16, 18)과, (c)세라믹 다층기판(12)의 표면에 형성되며, 방전전극(16, 18)과 접속되는 외부전극(22, 24)을 가진다. ESD 보호 디바이스(10)는 한쌍의 방전전극(16, 18)간을 접속하는 영역에, 금속재료(34)와 반도체재료가 분산되어 이루어지는 보조전극(14)을 구비한다.

Description

ＥＳＤ 보호 디바이스{ESD PROTECTION DEVICE}

본 발명은 ESD 보호 디바이스에 관한 것이며, 상세하게는 세라믹 다층기판의 공동부(空洞部) 내에 방전전극이 대향되어 배치된 ESD 보호 디바이스에 있어서, 세라믹 다층기판의 크랙 등에 의한 파괴, 변형을 방지하는 기술에 관한 것이다.

ESD(Electro-Static Discharge;정전기방전)란, 대전된 도전성 물체(인체 등)가, 다른 도전성 물체(전자기기 등)에 접촉, 혹은 충분히 접근했을 때에 심한 방전이 발생하는 현상이다. ESD에 의해 전자기기의 손상이나 오작동 등의 문제가 발생한다. 이것을 막기 위해서는 방전시에 발생하는 과대한 전압이 전자기기의 회로에 가해지지 않도록 할 필요가 있다. 이러한 용도로 사용되는 것이 ESD 보호 디바이스이며, 서지 흡수 소자나 서지 앱소버(surge absorber)라고도 불리고 있다.

ESD 보호 디바이스는 예를 들면 회로의 신호 선로와 그라운드(접지) 사이에 배치된다. ESD 보호 디바이스는 한쌍의 방전전극을 이간하여 대향시킨 구조이므로, 통상의 사용 상태에서는 높은 저항을 가지고 있으며, 신호가 그라운드측으로 흐르는 일은 없다. 이에 대하여, 예를 들어 휴대전화 등의 안테나로부터 정전기가 가해지는 경우와 같이 과대한 전압이 가해지면, ESD 보호 디바이스의 방전전극간에서 방전이 일어나 정전기를 그라운드측으로 유도할 수 있다. 이로 인해 ESD 디바이스보다 후단의 회로에는 정전기에 의한 전압이 인가되지 않아 회로를 보호할 수 있다.

예를 들어 도 5의 분해 사시도, 도 6의 단면도에 나타내는 ESD 보호 디바이스는 절연성 세라믹 시트(2)가 적층되는 세라믹 다층기판(7) 내에 공동부(5)가 형성되고, 외부전극(1)과 도통된 방전전극(6)이 공동부(5) 내에 대향 배치되며, 공동부(5)에 방전 가스가 담겨 있다. 방전전극(6) 사이에서 절연 파괴를 일으키는 전압이 인가되면, 공동부(5) 내의 방전전극(6) 사이에서 방전이 일어나고, 그 방전에 의해 과잉 전압을 그라운드로 유도하여 후단의 회로를 보호할 수 있다(예를 들면 특허문헌 1 참조).

일본국 공개특허공보 2001-43954호

그러나 이러한 ESD 보호 디바이스에서는 다음과 같은 문제점이 있다.

도 5, 도 6에 나타내는 ESD 보호 디바이스에서는 방전전극간의 간격의 불균일에 의해 ESD 응답성이 변동되기 쉽다. 또한 방전전극이 대향하는 영역의 면적에 따라 ESD 응답성을 조정할 필요가 있는데, 그 조정에는 제품 사이즈 등에 따른 제한 때문에 소망하는 ESD 응답성을 실현하기 어려운 경우가 있다.

본 발명은 이러한 실정을 감안하여, ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스를 제공하고자 하는 것이다.

본 발명은 상기 과제를 해결하기 위해, 아래와 같이 구성한 ESD 보호 디바이스를 제공한다.

ESD 보호 디바이스는 (a)세라믹 다층기판과, (b)상기 세라믹 다층기판에 형성되며, 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극과, (c)상기 세라믹 다층기판의 표면에 형성되며, 상기 방전전극과 접속되는 외부전극을 가진다. ESD 보호 디바이스는 상기 한쌍의 방전전극간을 접속하는 영역에, 금속재료와 반도체재료가 분산되어 이루어지는 보조전극을 구비한다.

상기 구성에 있어서, 외부전극간에 소정 크기 이상의 전압이 인가되면, 대향하는 방전전극간에서 방전이 발생한다. 이 방전은 한쌍의 방전전극간을 접속하는 영역을 따라 발생한다. 이 방전이 발생하는 영역에, 금속재료와, 반도체재료 또는 저항재료가 분산되어 있는 보조전극을 구비하고 있으므로 전자의 이동이 일어나기 쉬워, 보다 효율적으로 방전 현상을 발생시켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.

또한 보조전극에 포함되는 금속재료와 반도체재료 또는 저항재료의 양이나 종류 등을 조정함으로써, 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해, 방전개시전압은 방전전극간의 간격을 바꾸기만 해서 조정하는 경우보다, 정밀도 좋게 설정할 수 있다.

바람직한 하나의 양태는 반도체재료가 탄화규소(SiC)이다.

바람직한 다른 양태는 반도체재료가 실리콘이다.

바람직하게는 상기 보조전극에, 상기 세라믹 다층기판을 구성하는 재료를 성분으로서 포함하는 세라믹재료도 분산되어 있다.

이 경우, 세라믹 다층기판을 구성하는 재료와 같은 성분을 포함하는 세라믹재료가 보조전극에 분산되어 있음으로 인해, 보조전극의 세라믹 다층기판에의 밀착성이 향상되어, 소성시에 있어서의 보조전극의 박리가 발생하기 어려워진다. 또한 ESD 반복 내성도 향상된다.

바람직하게는, 상기 보조전극에 있어서, 상기 금속재료가 10vol% 이상, 50vol% 이하의 비율로 함유되어 있다.

보조전극에 있어서 금속재료의 함유비율이 10vol% 이상이면, 소성시의 보조전극의 수축개시온도가, 방전전극의 수축개시온도와 세라믹 다층기판의 수축개시온도의 중간값이 되도록 할 수 있다. 한편 보조전극에 있어서 금속재료의 함유비율이 50vol% 이하이면, 방전전극간에서 쇼트가 발생하지 않도록 할 수 있다.

바람직하게는, 상기 세라믹 다층기판은 그 내부에 공동부를 가지며, 상기 방전전극은 상기 공동부의 내면을 따라 형성되어 있다.

이 경우, 외부전극간에 소정 크기 이상의 전압이 인가되어 방전전극간에서 발생하는 방전은 주로 공동부와 세라믹 다층기판의 계면을 따라 발생하는 연면(沿面)방전이다. 이 연면, 즉 공동부의 내면을 따라 보조전극이 형성되어 있으므로, 전자의 이동이 일어나기 쉬워, 보다 효율적으로 방전 현상을 발생시켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.

바람직하게는, 상기 세라믹 다층기판은 실질적으로 소결되어 있지 않은 제1 세라믹층과, 소결이 완료되어 있는 제2 세라믹층을 번갈아 적층해서 이루어진다.

이 경우, 세라믹 다층기판은 소성시에 제2 세라믹층의 면방향의 수축이 제1 세라믹층에 의해 억제된, 이른바 무수축 기판이다. 무수축 기판은 휨이나 면방향의 치수 불균일이 거의 생기지 않기 때문에, 세라믹 다층기판에 무수축 기판을 이용하면, 대향하는 방전전극간의 간격을 정밀도 좋게 형성할 수 있어, 방전개시전압 등의 특성 불균일을 작게 할 수 있다.

본 발명의 ESD 보호 디바이스는 ESD 특성의 조정이나 안정화가 용이하다.

도 1은 ESD 보호 디바이스의 단면도이다. (실시예 1)
도 2는 ESD 보호 디바이스의 주요부 확대 단면도이다. (실시예 1)
도 3은 도 1의 직선 A-A를 따라 절단한 단면도이다. (실시예 1)
도 4는 ESD 보호 디바이스의 단면도이다. (실시예 2)
도 5는 ESD 보호 디바이스의 분해 사시도이다. (종래예)
도 6은 ESD 보호 디바이스의 단면도이다. (종래예)

이하, 본 발명의 실시형태로서 실시예를, 도 1∼도 4를 참조하면서 설명한다.

<실시예 1> 실시예 1의 ESD 보호 디바이스(10)에 대하여 도 1∼도 3을 참조하면서 설명한다. 도 1은 ESD 보호 디바이스(10)의 단면도이다. 도 2는 도 1에서 쇄선으로 나타낸 영역(11)을 모식적으로 나타내는 주요부 확대 단면도이다. 도 3은 도 1의 선 A-A를 따라 절단한 단면도이다.

도 1에 나타내는 바와 같이, ESD 보호 디바이스(10)는 세라믹 다층기판(12)의 내부에 공동부(13)와, 한쌍의 방전전극(16, 18)이 형성되어 있다. 방전전극(16, 18)은 공동부(13)의 내면을 따라 형성된 대향부(17, 19)를 포함한다. 방전전극(16, 18)은 공동부(13)에서 세라믹 다층기판(12)의 외주면(外周面)까지 연장되어, 세라믹 다층기판(12)의 외측, 즉 세라믹 다층기판(12)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다. 외부전극(22, 24)은 ESD 보호 디바이스(10)를 실장하기 위해 사용한다.

도 3에 나타내는 바와 같이, 방전전극(16, 18)의 대향부(17, 19)의 선단(17k, 19k)은 간격(15)을 두고 서로 대향하고 있다. 외부전극(22, 24)으로부터 소정값 이상의 전압이 인가되면, 방전전극(16, 18)의 대향부(17, 19) 사이에서 방전이 발생한다.

도 1에 나타내는 바와 같이, 공동부(13)의 둘레가장자리에는 방전전극(16, 18)의 대향부(17, 19) 및 대향부(17, 19)간의 간격(15)이 형성된 부분에 인접하여 보조전극(14)이 형성되어 있다. 즉, 보조전극(14)은 방전전극(16, 18)간을 접속하는 영역에 형성되어 있다. 보조전극(14)은 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)에 접해 있다. 도 2에 모식적으로 나타내는 바와 같이, 보조전극(14)은 금속재료(34)와 도시하지 않은 반도체재료와 세라믹재료를 포함하고 있다. 금속재료(34)와 반도체재료와 세라믹재료는 각각 분산되어 있고, 보조전극(14)은 전체적으로 절연성을 가지고 있다.

보조전극(14)에 포함되는 세라믹재료의 성분 중에, 세라믹 다층기판(12)을 구성하는 재료의 일부 또는 전부와 동일한 것이 포함되어도 된다. 동일한 것이 포함되면, 소성시의 보조전극(14)의 수축거동 등을 세라믹 다층기판(12)에 맞추기가 용이해지고, 보조전극(14)의 세라믹 다층기판(12)에의 밀착성이 향상되어, 소성시에 있어서의 보조전극(14)의 박리가 발생하기 어려워진다. 또한 ESD 반복 내성도 향상된다. 또한 사용하는 재료의 종류를 적게 할 수 있다.

특히 보조전극(14)에 포함되는 세라믹재료가 세라믹 다층기판(12)의 세라믹재료와 같아서 구별할 수 없는 경우에는, 보조전극(14)은 금속재료(34)와 반도체재료만으로 형성되어 있다고 볼 수도 있다.

보조전극(14)에 포함되는 금속재료(34)는 방전전극(16, 18)과 같은 것이어도 다른 것이어도 된다. 같은 것으로 하면, 보조전극(14)의 수축거동 등을 방전전극(16, 18)에 맞추기가 용이해져, 사용하는 재료의 종류를 적게 할 수 있다.

보조전극(14)은 금속재료(34)와 세라믹재료를 포함하므로, 보조전극(14)의 소성시의 수축거동이, 대향부(17, 19)를 포함하는 방전전극(16, 18)과 세라믹 다층기판(12)의 중간 상태가 되도록 할 수 있다. 이로 인해, 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)의 소성시의 수축거동의 차이를 보조전극(14)으로 완화할 수 있다. 이 결과, 방전전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성 불균일을 작게 할 수 있다. 또한 방전전극(16, 18)의 대향부(17, 19) 사이에 간격(15)의 불균일도 작아지므로 방전개시전압 등의 특성의 불균일을 작게 할 수 있다.

또한 보조전극(14)의 열팽창률이, 방전전극(16, 18)과 세라믹 다층기판(12)의 중간값이 되도록 할 수 있다. 이로 인해 방전전극(16, 18)의 대향부(17, 19)와 세라믹 다층기판(12)의 열팽창률의 차이를 보조전극(14)으로 완화할 수 있다. 그 결과, 방전전극(16, 18)의 대향부(17, 19)의 박리 등에 의한 불량이나 특성의 경년(經年) 변화를 작게 할 수 있다.

나아가 보조전극(14)에 포함되는 금속재료(34)나 반도체재료의 양이나 종류 등을 조정함으로써, 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해, 방전개시전압을 방전전극(16, 18)의 대향부(17, 19) 사이의 간격(15)으로만 조정하는 경우보다, 정밀도 좋게 방전개시전압을 설정할 수 있다.

또한 본 실시형태에서는 보조전극(14)에 금속재료(34)뿐만 아니라, 반도체재료가 함유되어 있으므로, 금속재료의 함유량이 적어도 소망하는 ESD 응답성을 얻을 수 있다. 그리고 금속재료끼리 접촉하는 것에 따른 쇼트 발생을 억제할 수 있다.

다음으로 ESD 보호 디바이스(10)의 제작예에 대하여 설명한다.

(1)재료의 준비

세라믹 다층기판(12)의 재료가 되는 세라믹재료로는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료를 사용하였다. 각 소재를 소정의 조성이 되도록 조합, 혼합하여 800-1000℃에서 가소(calcination)하였다. 얻어진 가소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻었다. 이 세라믹 분말에 톨루엔·에키넨(EKINEN) 등의 유기 용매를 첨가하여 혼합한다. 바인더, 가소제(plasticizer)를 더 첨가해서 혼합하여 슬러리를 얻는다. 이렇게 해서 얻어진 슬러리를 닥터 블레이드법으로 성형하여, 두께 50㎛의 세라믹 그린시트를 얻는다.

또한 방전전극(16, 18)을 형성하기 위한 전극 페이스트를 제작한다. 평균 입경 약 1.5㎛의 Cu 분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고 롤밀로 교반, 혼합함으로써 전극 페이스트를 얻었다.

보조전극(14)을 형성하기 위한 혼합 페이스트는 금속재료로서 평균 입경 약 3㎛의 Cu 분말과, 반도체재료로서 평균 입경 1㎛의 탄화규소(SiC)를 소정의 비율로 조합하고, 바인더 수지와 용제를 첨가하여 롤밀로 교반, 혼합함으로써 얻었다. 혼합 페이스트는 바인더 수지와 용제를 20wt%로 하고, 나머지 80wt%를 Cu 분말과 탄화규소로 하였다.

각 혼합 페이스트의 탄화규소/Cu 분말의 비율을 다음 표 1에 나타낸다.

또한 공동부(13)를 형성하기 위한 수지 페이스트도 동일한 방법으로 제작한다. 수지 페이스트는 수지와 용제로만 이루어진다. 수지재료에는 소성시에 분해, 소실되는 수지를 사용한다. 예를 들면 PET, 폴리프로필렌, 에틸셀룰로오스, 아크릴 수지 등이다.

(2)스크린 인쇄에 의한 혼합 페이스트, 전극 페이스트, 수지 페이스트의 도포

세라믹 그린시트상에, 보조전극(14)을 형성하기 위해, 혼합 페이스트를 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 혼합 페이스트의 두께가 클 경우 등에는 세라믹 그린시트에 미리 마련한 오목부에, 탄화규소/Cu 분말의 혼합 페이스트를 충전하도록 해도 상관없다.

그 위에, 전극 페이스트를 스크린 인쇄로 도포하여, 대향부(17, 19) 사이에 방전 갭이 되는 간격(15)을 가지는 방전전극(16, 18)을 형성한다. 제작예에서는 방전전극(16, 18)의 굵기를 100㎛, 방전 갭 폭(대향부(17, 19)간의 간격(15)의 치수)을 30㎛가 되도록 형성하였다. 또 그 위에 공동부(13)를 형성하기 위해 수지 페이스트를 스크린 인쇄로 도포한다.

(3)적층, 압착

통상의 세라믹 다층기판과 마찬가지로 세라믹 그린시트를 적층하고 압착한다. 제작예에서는 두께 0.3mm, 그 중앙에 방전전극(16, 18)의 대향부(17, 19), 공동부(13)가 배치되도록 적층하였다.

(4)컷팅, 단면전극 도포

LC 필터와 같은 칩 타입의 전자부품과 마찬가지로, 마이크로 컷터로 컷팅하여 각 칩으로 나눈다. 제작예에서는 1.0mm×0.5mm가 되도록 컷팅하였다. 그 후, 단면에 전극 페이스트를 도포하여 외부전극(22, 24)을 형성한다.

(5)소성

이어서 통상의 세라믹 다층기판과 마찬가지로 N₂ 분위기 중에서 소성한다. 또한 ESD에 대한 응답 전압을 내리기 위해 공동부(13)에 Ar, Ne 등의 희가스(inert gas)를 도입할 경우에는 세라믹재료의 수축, 소결이 이루어지는 온도영역을 Ar, Ne 등의 희가스 분위기에서 소성하면 된다. 산화하지 않는 전극재료(Ag 등)일 경우에는 대기 분위기여도 상관없다.

소성에 의해 수지 페이스트는 소실되고 공동부(13)가 형성된다. 또한 소성에 의해 세라믹 그린시트 중의 유기 용제나, 혼합 페이스트 중의 바인더 수지 및 용제도 소실된다.

(6) 도금

LC 필터와 같은 칩 타입의 전자부품과 마찬가지로 외부전극상에 전해 Ni-Sn 도금을 실시한다.

이상에 의해, 단면이 도 1∼도 3과 같이 구성된 ESD 보호 디바이스(10)가 완성된다.

한편, 반도체재료는 특별히 상기의 재료에 한정되는 것은 아니다. 예를 들면 실리콘, 게르마늄 등의 금속 반도체, 탄화규소, 탄화티탄, 탄화지르코늄, 탄화몰리브덴, 탄화텅스텐 등의 탄화물, 질화티탄, 질화지르코늄, 질화크롬, 질화바나듐, 질화탄탈 등의 질화물, 규화티탄, 규화지르코늄, 규화텅스텐, 규화몰리브덴, 규화크롬, 규화크롬 등의 규화물, 붕화티탄, 붕화지르코늄, 붕화크롬, 붕화란탄, 붕화몰리브덴, 붕화텅스텐 등의 붕화물, 산화아연, 티탄산스트론튬 등의 산화물을 사용할 수 있다. 특히 비교적 저렴하면서, 각종 입경의 베리에이션(variation)이 시판되어 있는 점에서 실리콘이나 탄화규소가 특히 바람직하다. 이 반도체재료들은 적절히 단독 또는 2종류 이상을 혼합해서 사용해도 된다. 또한 반도체재료는 적절히 알루미나나 BAS재 등의 저항재료와 혼합해서 사용해도 된다.

금속재료는 특별히 상기의 재료에 한정되는 것은 아니다. Cu, Ag, Pd, Pt, Al, Ni, W, Mo나, 이들의 합금, 이들의 조합이어도 된다.

또한 공동부(13)를 형성하기 위해 수지 페이스트를 도포했지만, 수지가 아니더라도 카본 등 소성으로 소실되는 것이면 되고, 또한 페이스트화하여 인쇄로 형성하지 않더라도, 수지 필름 등을 소정의 위치에만 부착하도록 해서 배치해도 된다.

상술한 제작예의 ESD 보호 디바이스(10)의 100개의 시료에 대하여, 방전전극(16, 18)간의 쇼트, 소성 후의 디라미네이션(delamination)의 유무를, 내부 단면 관찰에 의해 평가하였다. 한편 디라미네이션이란, 보조전극·방전전극 사이 또는 보조전극·세라믹 다층기판 사이에서의 박리를 의미하는 것으로 한다. 쇼트 불량률이 40% 이하인 것을 쇼트 특성이 양호(○표시), 쇼트 불량률이 40%를 넘는 것을 쇼트 특성이 불량(×표시)하다고 판정하였다. 디라미네이션의 발생이 전혀 인정되지 않은 것을 합격(○표시), 디라미네이션의 발생이 1개라도 인정된 것을 불합격(×표시)으로 판정하였다.

또한 ESD에 대한 방전 응답성을 평가하였다. ESD에 대한 방전 응답성은 IEC의 규격, IEC61000-4-2에 정해져 있는 정전기 방전 이뮤니티 시험으로 실시하였다. 접촉방전으로 8kV 인가하여 시료의 방전전극간에서 방전이 발생하는지 여부를 조사하였다. 보호 회로측에서 검출된 피크 전압이 700V를 넘는 것을 방전 응답성이 불량(×표시), 피크 전압이 500V∼700V인 것을 방전 응답성이 양호(○표시), 피크 전압이 500V 미만인 것을 방전 응답성이 특히 양호(◎표시)하다고 판정하였다.

또한 ESD 반복 내성을 평가하였다. 접촉방전으로 2kV 인가를 10회, 3kV 인가를 10회, 4kV 인가를 10회, 6kV 인가를 10회, 8kV인가를 10회 실시하고, 계속해서 상기의 ESD에 대한 방전 응답성을 평가하였다. 보호 회로측에서 검출된 피크 전압이 700V를 넘는 것을 ESD 반복 내성이 불량(×표시), 피크 전압이 500V∼700V인 것을 ESD 반복 내성이 양호(○표시), 피크 전압이 500V 미만인 것을 ESD 반복 내성이 특히 양호(◎표시)하다고 판정하였다.

다음 표 2에, 탄화규소 분말/Cu 분말의 혼합 페이스트의 조건과 평가 결과를 나타낸다.

표 2로부터 알 수 있듯이, Cu 분말의 체적비율이 10%∼50%인 시료 No.2∼No.6의 ESD 보호 디바이스는 디라미네이션의 발생이 없으면서, 쇼트 특성, ESD 방전 응답성, ESD 반복 내성이 뛰어나다.

한편, 시료 No.1의 ESD 디바이스는 탄화규소 분말로만 보조전극이 형성되어 있기 때문에, 방전전극과 보조전극의 접합이 불충분해져, 방전전극과 보조전극 사이에서 디라미네이션이 발생하여, 실용상 제공하기 어려운 ESD 보호 디바이스였다.

시료 No.7∼11의 ESD 보호 디바이스는 Cu 분말의 함유량이 높기 때문에, 보조전극과 다층 세라믹 기판간의 소결 타이밍이 불일치하여 디라미네이션이 발생하고, 또한 Cu 분말끼리의 접촉에 의해 쇼트 불량률이 매우 높아 실용상 제공하기 어려운 ESD 보호 디바이스였다.

<실시예 2> 실시예 2의 ESD 보호 디바이스(10s)에 대하여 도 4를 참조하면서 설명한다. 도 4는 ESD 보호 디바이스(10s)의 단면도이다.

실시예 2의 ESD 보호 디바이스(10s)는 실시예 1의 ESD 보호 디바이스(10)와 거의 동일하게 구성되어 있다. 이하에서는 실시예 1과 동일한 구성 부분에는 동일한 부호를 사용하고, 실시예 1의 ESD 보호 디바이스(10)와의 상이점을 중심으로 설명한다.

도 4에 나타내는 바와 같이, 실시예 2의 ESD 보호 디바이스(10s)는 공동부(13)를 가지지 않는 점이 실시예 1의 ESD 보호 디바이스(10)와 다르다. 즉, 실시예 2의 ESD 보호 디바이스(10s)는 세라믹 다층기판(12s)의 상면(12t)에, 서로 대향하는 한쌍의 방전전극(16s, 18s)이 형성되어 수지(42)로 덮여 있다.

방전전극(16s, 18s)은 실시예 1의 ESD 보호 디바이스(10)와 마찬가지로, 간격(15s)을 두고 서로 대향하도록 형성되어 있다. 세라믹 다층기판(12s)의 상면(12t)측에는 방전전극(16s, 18s) 사이의 간격(15s)이 형성된 부분 및 그 근방에 인접하여, 즉 방전전극(16s, 18s)간을 접속하는 영역에, 금속재료(34)와 도시하지 않은 반도체재료가 분산된 보조전극(14s)이 형성되어 있다. 방전전극(16s, 18s)은 세라믹 다층기판(12s)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다.

다음으로 실시예 2의 제작예에 대하여 설명한다. 실시예 2의 ESD 보호 디바이스는 실시예 1의 ESD 보호 디바이스와 거의 같은 방법으로 제작했지만, 실시예 2의 ESD 보호 디바이스는 공동부를 가지지 않기 때문에 수지 페이스트를 도포하지 않는다.

다음 표 3에, 탄화규소 분말/Cu 분말의 혼합 페이스트의 조건과 평가 결과를 나타낸다.

표 2 및 표 3의 비교로부터, Cu 분말의 체적비율이 10%∼50%인 실시예 2의 공동부를 가지지 않는 ESD 보호 디바이스(표 3의 시료 No.2∼No.6)는 실용상 제공할 수 있기는 하지만, 공동부를 가지는 실시예 1의 ESD 보호 디바이스(표 2의 시료 No.2∼No.6)에 비해 ESD 방전 응답성이 저하되는 경향이 인정되었다. 이 원인은, 공동부를 가지는 실시예 1의 ESD 보호 디바이스는 ESD 인가시에 방전전극의 보조전극에 있어서 연면방전을 발생시킬 수 있기 때문에, ESD 방전 응답성이 양호해졌다고 추측된다.

한편, 표 3 중의 시료 No.1, 시료 No.7∼11의 ESD 보호 디바이스는 실시예 1에서 설명한 이유와 같은 이유로 인해 실용상 제공하기 어려운 ESD 보호 디바이스였다.

<실시예 3> 실시예 3의 ESD 보호 디바이스에 대하여 설명한다.

실시예 3의 ESD 보호 디바이스의 제작예에서는 반도체재료로서의 탄화규소 대신에 실리콘 분말을 사용하여, 실시예 1의 ESD 보호 디바이스의 제작예와 같은 방법으로 ESD 보호 디바이스를 제작하였다. 한편 실리콘 분말의 입경은 약 1㎛인 것을 사용하였다.

다음 표 4에, 탄화규소 분말/실리콘 분말의 혼합 페이스트의 조건과 평가 결과를 나타낸다.

표 4로부터 알 수 있듯이, 혼합 페이스트 중의 Cu 분말의 체적비율이 10%∼50%인 시료 No.2∼No.6의 ESD 보호 디바이스는 디라미네이션의 발생이 없으면서, 쇼트 특성, ESD 방전 응답성, ESD 반복 내성이 뛰어나다.

한편 시료 No.1, 시료 No.7∼11의 ESD 보호 디바이스는 실시예 1에서 설명한 이유와 같은 이유로 인해 실용상 제공하기 어려운 ESD 보호 디바이스였다.

<실시예 4> 실시예 4의 ESD 보호 디바이스에 대하여 설명한다.

실시예 4의 ESD 보호 디바이스는 보조전극에 세라믹재료도 포함되는 점만 실시예 1의 ESD 보호 디바이스와 다르다.

실시예 4의 ESD 보호 디바이스의 제작예에서는 혼합 페이스트로서, 실시예 1의 제작예와 같은 BAS재 가소 후 세라믹 분말과 탄화규소 분말과 Cu 분말로 이루어지는 혼합 페이스트를 사용한 것 이외에는 실시예 1의 제작예와 같은 방법으로 ESD 보호 디바이스를 제작하였다. 한편 BAS재 가소 후 세라믹 분말의 평균 입경은 약 1㎛, 탄화규소 분말의 평균 입경은 약 1㎛, Cu 분말의 평균 입경은 약 3㎛인 것을 사용하였다.

표 5에, BAS재 가소 후 세라믹 분말/탄화규소 분말/실리콘 분말의 혼합 페이스트의 조건과 평가 결과를 나타낸다.

표 5로부터, 시료 No.2∼4 및 시료 No.6∼9의 ESD 보호 디바이스는 BAS재 가소 후 세라믹 분말을 첨가하였으므로, 반도체재료인 탄화규소와 도체재료인 Cu 분말이, 세라믹 다층기판에 강하게 고착되기 때문에 ESD 반복 내성을 향상시킬 수 있음을 알 수 있다.

한편 시료 No.5 및 시료 No.10의 ESD 보호 디바이스는 소성 과정에서 BAS재 가소 후 세라믹 분말로부터 유리 성분이 다량으로 형성되어, 그 유리 성분에 의해 Cu 분말끼리 부분적으로 액상 소결되어 쇼트 불량이 다발하기 때문에 실용상 제공하기 어려운 ESD 보호 디바이스였다.

한편 저항재료는 특별히 상기의 재료에 한정되는 것은 아니며, 포오스테라이트(forsterite)에 유리를 첨가한 것이나, CaZrO₃에 유리를 첨가한 것 등 다른 것을 첨가해도 된다. 디라미네이션 억제의 관점 및 ESD 반복 내성의 관점에서, 상기 세라믹 다층기판의 적어도 1층을 형성하는 세라믹재료와 같은 것이 바람직하다.

<실시예 5> 실시예 5의 ESD 보호 디바이스에 대하여 설명한다.

실시예 5의 ESD 보호 디바이스는 수축 억제층과 기재(基材)층이 번갈아 적층된, 이른바 무수축 기판을 세라믹 다층기판에 이용하는 점만 실시예 1의 ESD 보호 디바이스와 다르다.

실시예 5의 ESD 보호 디바이스의 제작예에서는 실시예 1의 ESD 보호 디바이스의 제작예와 같은 방법으로 제작한 세라믹 그린시트상에, 수축 억제층용 페이스트(예를 들면 Al₂O₃ 분말과 글래스 프릿과 유기 비히클로 이루어짐)를 전면(全面)에 스크린 인쇄로 도포한다. 또한 그 위에, 보조전극(14)을 형성하기 위해, 혼합 페이스트를 소정의 패턴이 되도록 스크린 인쇄로 도포한다. 또 그 위에, 전극 페이스트를 도포하여 대향부(17, 19) 사이에 방전 갭이 되는 간격(15)을 가지는 방전전극(16, 18)을 형성한다. 여기서는 방전전극(16, 18)의 굵기를 100㎛, 방전 갭 폭(대향부(17, 19)간의 간격(15) 치수)을 30㎛가 되도록 형성하였다. 또 그 위에, 공동부(13)를 형성하기 위해 수지 페이스트를 도포한다. 또 그 위에, 상기 수축 억제용 페이스트를 스크린 인쇄로 도포한다. 그 위에, 세라믹 그린시트를 적층하고 압착한다. 그 후, 실시예 1의 제작예와 마찬가지로 컷팅, 단면전극 도포, 소성, 도금을 실시한다.

다음 표 6에, 탄화규소 분말/Cu 분말의 혼합 페이스트의 조건과 평가 결과를 나타낸다.

표 6으로부터 알 수 있듯이, Cu 분말의 체적비율이 10%∼50%인 시료 No.2∼No.6에 의해, 실시예 1의 제작예와 마찬가지로 뛰어난 ESD 디바이스를 얻을 수 있었다. 나아가 무수축 기판으로 함으로써, 치수 정밀도가 높으면서 휨이 매우 작은 ESD 보호 디바이스를 얻을 수 있었다.

<정리> 이상에서 설명한 실시예 1∼5의 ESD 보호 디바이스는 방전전극간을 접속하는 영역에, 적어도 금속재료와 반도체재료가 분산되어 이루어지는 보조전극을 구비함으로써 전자의 이동이 일어나기 쉬워져, 보다 효율적으로 방전 현상을 발생시켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.

나아가 보조전극에 포함되는 금속재료와 반도체재료의 양이나 종류 등을 조정함으로써, 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해 방전개시전압은 방전전극간의 간격을 바꾸기만 해서 조정하는 경우보다 정밀도 좋게 설정할 수 있다.

본 발명에 따른 효과는 다음과 같다.

(1)방전전극이 금속재료와 반도체재료로 구성되어 있으면, 금속재료 함유량이 낮아도 뛰어난 ESD 응답성을 얻을 수 있다.

(2)ESD 보호 디바이스가 공동부를 가지면, 연면방전을 기대할 수 있어 ESD 응답성을 더욱 향상시킬 수 있다.

(3)금속재료와 반도체재료로 이루어지는 보조전극에 세라믹재료를 첨가함으로써, 금속재료와 반도체재료가 세라믹 다층기판에 강하게 고착되기 때문에 ESD 반복 내성을 향상시킬 수 있다.

(4)반도체재료로서 탄화규소를 이용함으로써, 저렴하면서 양호한 ESD 보호 디바이스를 제공할 수 있다.

(5)금속재료로서 Cu 분말을 이용함으로써, 저렴하면서 양호한 ESD 보호 디바이스를 제공할 수 있다.

한편 본 발명은 상기한 실시형태에 한정되는 것이 아니며, 다양한 변경을 가하여 실시하는 것이 가능하다.

예를 들면 보조전극에 있어서 금속재료가 10vol% 미만의 비율로 함유되어 있거나, 혹은 50vol%를 넘는 비율로 함유되어 있어도, 금속재료의 종류나 입경, 반도체재료의 종류나 입경 등을 적절히 선택함으로써 ESD 보호 디바이스로서의 기능을 발휘시키도록 하는 것이 가능하다.

또한 실시예 2에서는 보조전극을 세라믹 다층기판측에 형성하였지만, 수지측에 보조전극을 형성하는 것도 가능하다.

10, 10s ESD 보호 디바이스
12, 12s 세라믹 다층기판
13 공동부
14, 14s 보조전극
15, 15s 간격
16, 16s 방전전극
17 대향부
18, 18s 방전전극
19 대향부
22 외부전극
24 외부전극
34 금속재료

Claims

세라믹 다층기판과,
상기 세라믹 다층기판에 형성되며, 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극과,
상기 세라믹 다층기판의 표면에 형성되며, 상기 방전전극과 접속되는 외부전극을 가지는 ESD 보호 디바이스로서,
상기 한쌍의 방전전극간을 접속하는 영역에, 금속재료와 반도체재료가 분산되어 이루어지는 보조전극을 포함한 것을 특징으로 하는 ESD 보호 디바이스.
제1항에 있어서,
상기 반도체재료가 탄화규소인 것을 특징으로 하는 ESD 보호 디바이스.
제1항에 있어서,
상기 반도체재료가 실리콘인 것을 특징으로 하는 ESD 보호 디바이스.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 보조전극에, 상기 세라믹 다층기판을 구성하는 재료를 성분으로서 포함하는 세라믹재료도 분산되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제2항 또는 제3항에 있어서,
상기 보조전극에 있어서, 상기 금속재료가 10vol% 이상, 50vol% 이하의 비율로 함유되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 세라믹 다층기판은 그 내부에 공동부를 가지며, 상기 방전전극은 상기 공동부의 내면을 따라 형성되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 세라믹 다층기판은 실질적으로 소결되어 있지 않은 제1 세라믹층과, 소결이 완료되어 있는 제2 세라믹층을 번갈아 적층해서 이루어지는 것을 특징으로 하는 ESD 보호 디바이스.