KR20110074559A - 보호 측벽 패시베이션을 이용하는 자기 엘리먼트 - Google Patents

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KR20110074559A
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Abstract

본 발명의 예시적인 실시예들은 다른 온-칩 엘리먼트들로부터의 격리를 위한 패시베이션층을 포함하는 자기적 엘리먼트들과 관련있다. 일 실시예는 자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치에 관한 것이다. 상기 MTJ 엘리먼트는 제1 강자성층; 제2 강자성층; 상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층; 및 상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들을 형성하는 MTJ 패시베이션층을 포함한다.

Description

보호 측벽 패시베이션을 이용하는 자기 엘리먼트{MAGNETIC ELEMENT UTILIZING PROTECTIVE SIDEWALL PASSIVATION}
본 발명의 실시예들은 자기 엘리먼트 디바이스들에 관한 것이다. 특히, 본 발명의 실시예들은 다른 온-칩 엘리먼트들로부터의 격리(isolation)를 위한 패시베이션층을 포함하는 자기 엘리먼트들에 관한 것이다.
스핀 전자들 디바이스들 또는 스핀트로닉스 디바이스들로도 지칭되는 자기전자(magnetoelectronic) 디바이스들은 수많은 정보 기술들에서 사용되고, 비휘발성이고, 신뢰성 있고, 복사 저항적(radiation resistant)이고, 그리고 고밀도인 데이터 저장장치 및 리트리벌(retrieval)을 제공한다. 자기전자 디바이스들의 예들은 하드 드라이브들을 위한 판독/기록 헤드들, 자기 랜덤 액세스 메모리(MRAM), 및 자기 센서들을 포함하나, 이에 한정되지는 않는다.
일반적으로, 자기 메모리 엘리먼트와 같은, 자기전자 디바이스는 적어도 하나의 비자기층에 의해 분리되는 다수의 강자성층들을 포함하는 구조를 갖는다. 정보는 자기층들 내의 자화 벡터들의 방향으로 자기 메모리 엘리먼트 내에 저장된다. 일례로, 하나의 자기층 내의 자화 벡터들은 자기적으로 고정되거나 피닝(pinned)되는데, 다른 자기층의 자화 방향은 각각, "평행" 및 "역평행" 상태들로 불리는 동일 및 반대 방향들 사이에서 스위칭하기 위해 자유롭다. 평행 및 역평행 상태들에 응답하여, 자기 메모리 엘리먼트는 두 개의 상이한 저항들을 나타낸다. 저항은 두 개의 자기층들의 자화 벡터들이 실질적으로 동일한 방향을 가리킬 때 최솟값을, 그리고 두 개의 자기층들의 자기 벡터들이 실질적으로 반대 방향을 가리킬 때 최대값을 갖는다. 따라서, 저항 내의 변화의 검출은 (MRAM 디바이스와 같은) 디바이스가 자기 메모리 엘리먼트 내에 저장된 정보를 검출하게 한다.
도 1a 및 도 1b는 각각, 팽행 및 역평행 상태들의 자기 터널 접합 엘리먼트로 공지된 자기 메모리 엘리먼트의 종류를 도시한다.
도시된 것처럼, 자기 터널 접합(MTJ; magnetic tunnel junction) 엘리먼트(100)는 2개의 자기층들(110 및 130)로부터 형성될 수 있고, 각각의 이러한 층은 자기장을 보유(hold)할 수 있으며 절연(터널 배리어)층(120)에 의해 분리된다. 2개의 층들 중 하나(예를 들어, 고정층(fixed layer; 110))는 특정 극성으로 설정된다. 나머지 층(예를 들어, 자유층(130))의 극성(132)은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다. 자유층(130)의 극성(132)에 있어서의 변화는 MTJ 엘리먼트(100)의 저항을 변화시킬 것이다. 예를 들어, 극성들이 정렬되는 경우(도 1a), 낮은 저항 상태가 존재한다. 극성들이 정렬되지 않는 경우(도 1b), 높은 저항 상태가 존재한다. MTJ(100)의 도시는 단순화되었고, 발명이 속하는 기술분야에서 공지된 것처럼 당업자는 도시된 각각의 층이 물질들의 하나 이상의 층들을 포함할 수 있음을 이해할 것이다.
데이터를 전하들 또는 전류 흐름들로 저장하는 기존 RAM 기술들과 대조적으로, MRAM은 정보를 자기적으로 저장하기 위해 MTJ(100)와 같은 자기적 엘리먼트들을 이용한다. MRAM은, 그것을 범용(universal) 메모리가 되기 위한 후보로 만들어 주는 몇몇 바람직한 특성들, 예를 들어 고속, 고밀도(즉, 작은 비트셀 크기), 낮은 전력 소모, 및 시간에 따라 열화(degradation)되지 않는 특성을 가진다. 그러나, MRAM은 크기조정(scalability) 이슈들을 갖는다. 특히, 비트 셀이 점점 더 작아짐에 따라 메모리 상태를 스위칭하기 위해 사용되는 자기장들은 증가한다. 따라서, 보다 높은 자기장들을 제공하도록 전류 밀도 및 전력 소모가 증가하고, 따라서 MRAM의 크기조정을 제한한다.
기존 MRAM과 달리, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는, 전자들이 박막(스핀 필터)을 통과할 때 스핀-분극(spin-polarized)된 전자들을 이용한다. STT-MRAM은 또한, 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달(SMT-RAM)로 알려져 있다. 기록 동작 동안, 스핀-분극된 전자들은 자유 층 상에 토크를 가하고, 이는 자유층의 극성을 스위칭할 수 있다. 판독 동작은 위에서 논의된 것처럼, MTJ 저장 엘리먼트의 저항/로직 상태를 검출 하기 위해 전류가 이용된다는 점에서 기존 MRAM과 유사하다. 도 2a에 도시된 것처럼, STT-MRAM 비트 셀(200)은 MTJ(205), 트랜지스터(210), 비트 라인(220) 및 워드 라인(230)을 포함한다. 트랜지스터(210)는, 판독 동작 및 기록 동작 동안 전류가 MTJ(205)를 통해 흐르게 하도록 스위치 온 되고, 따라서 로직 상태가 판독 또는 기록될 수 있다.
도 2b를 참조하면, 판독/기록 동작들을 더 논의하기 위하여 STT-MRAM 셀(201)에 대한 보다 상세한 다이어그램이 도시된다. MTJ(205)와 같이 위에서 논의된 엘리먼트들 외에도, 트랜지스터(210), 비트 라인(220) 및 워드 라인(230), 소스 라인(240), 감지 증폭기(sense amplifier; 250), 판독/기록 회로부(260) 및 비트 라인 기준(reference; 270)이 도시된다. 위에서 논의된 것처럼, STT-MRAM 내의 기록 동작은 전기적이다. 판독/기록 회로부(260)는 비트 라인(220) 및 소스 라인(240) 사이에 기록 전압을 생성한다. 비트 라인(220)과 소스 라인(240) 간 전압의 극성에 따라, MTJ(205)의 자유층의 극성은 변화될 수 있고, 이에 대응하여 로직 상태가 셀(201)에 기록될 수 있다. 마찬가지로, 판독 동작 동안, 판독 전류가 생성되고, 이러한 전류는 MTJ(205)를 통해 비트 라인(220)과 소스 라인(240) 사이에 흐른다. 이러한 전류가 트랜지스터(210)를 통해 흐르도록 허용될 때, MTJ(205)의 저항(로직 상태)은 비트 라인(220)과 소스 라인(240) 간의 전압 차(differential)에 기초하여 결정될 수 있고, 이러한 전압 차는 기준(270)과 비교되고 그 후 감지 증폭기(250)에 의해 증폭된다. 메모리 셀(201)의 동작 및 구성이 발명이 속하는 기술분야에서 공지되어 있음을 당업자는 이해할 것이다. 부가적인 세부사항들은 예를 들어, IEDM 컨퍼런스(2005)의 학회보에 실린, M. Hosomi 등의 A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM에서 제공되며, 이 내용은 전체로서 참조에 의해 본원에 통합된다.
서브-100 nm CMOS 로직 디바이스들 내부에 STT-MRAM을 내장하는데 있어 중요한 챌린지는 수율(yield) 및 신뢰도에 실질적으로 영향을 주지 않고, MTJ 스택(예, 층들(110, 120, 및 130) 집합적으로)을 접촉들, 절연체들, 금속 레벨들, 칩-투-패키지 연결들에 대한 접착 부위들 등과 같은 공통의 BEOL (Back-End-Of-The-Line) 연결부들과 통합하는 것이다. 문제는 MTJ가 BEOL 공정 중에 손상될 수 있거나, 또는 이동 이온들 및 MTJ에 관련된 다른 오염물들이 BEOL ILD(inter-level dielectric)들을 열화시킬 수 있다는 것이다. 통합은 MTJ가 서브-100 nm CMOS 디바이스들에 공통된 ILD들과 결합하여 미세-피치(fine pitch) 연결부들과 배치될 때(예, 더 작은 메모리 셀들을 달성하기 위해) 특히 챌린징된다. MTJ는 제조 단계들 내내 특정된 특성들을 형성하고 이에 따를 뿐만 아니라 신뢰성 있게 기능할 것을 필요로 한다. 게다가, MTJ에 사용되는 다양한 물질들의 결합은 BEOL 연결부들에 역으로 영향을 미칠 필요가 없다. 즉, BEOL ILD들 내부로의 이동 이온들 또는 오염물들이 상대적으로 적거나 없게 되어야 한다.
본 발명의 예시적인 실시예들은 다른 온-칩 엘리먼트들로부터의 격리를 위한 패시베이션층을 포함하는 자기적 엘리먼트들과 관련있다.
일 실시예는 자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치에 관한 것이다. 상기 MTJ 엘리먼트는 제1 강자성층; 제2 강자성층; 상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층; 및 상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들을 형성하는 MTJ 패시베이션층을 포함한다.
다른 실시예는 MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법에 관한 것이다. 상기 방법은 제1 강자성층을 형성하는 단계; 제2 강자성층을 형성하는 단계; 상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층을 형성하는 단계; 및 상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들의 MTJ 패시베이션층을 형성하는 단계를 포함한다.
다른 실시예는 자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치에 관한 것이다. 상기 MTJ 엘리먼트는 제1 강자성층; 제2 강자성층; 상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층; 및 상기 MTJ 엘리먼트를 간섭으로부터 전기적으로 그리고 자기적으로 적어도 부분적으로 격리(isolate)하기 위하여 상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 MTJ 패시베이션 수단을 포함한다.
첨부되는 도면들은 본 발명의 실시예에 대한 설명을 돕기 위해 제시되고 단지 실시예들의 예시를 위해 제공되며 이들의 제한을 위해 제공되는 것은 아니다.
도 1a 및 도 1b는 각각, 평행 및 역평행 상태들의 자기 터널 접합 엘리먼트로 공지된 자기 메모리 엘리먼트의 종류를 도시한다.
도 2a 및 도 2b는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀들을 도시한다.
도 3은 패시베이션층을 포함하는 MTJ 엘리먼트를 도시한다.
도 4는 패시베이션층을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도 5는 패시베이션층 및 보조 차폐막을 포함하는 MTJ 엘리먼트를 도시한다.
도 6은 패시베이션층 및 보조 차폐막을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도 7은 패시베이션층 및 부분 보조 차폐막을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도 8은 MTJ 마스크에 의해 패터닝되는 상부 전극을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도 9는 MTJ 디바이스를 제조하는 방법을 도시한다.
도 10은 MTJ 엘리먼트를 포함하는 STT-MRAM 회로를 도시한다.
본 발명의 실시예들의 양상들은 다음의 설명 및 본 발명의 특정 실시예들에 관한 관련된 도면들에서 개시된다. 대안적인 실시예들은 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 부가적으로 본 발명의 공지된 엘리먼트들은, 본 발명의 실시예들에 대한 관련 세부사항들을 모호하게 하지 않기 위해, 구체적으로 기술되지 않거나 생략될 것이다.
용어 “예시적인”은 본 명세서에서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인" 것으로서 본 명세서에 기재되는 임의의 실시예가 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하는 것은 아니다.
배경기술에서 논의된 것처럼, 자기 터널 접합 (MTJ) 엘리먼트들과 BEOL(Back-End-Of-The-Line) 연결부들의 통합은 이동 이온들 및 MTJ 오염물들이 연결부들에 그들 자신이 역으로 영향을 끼치게 하는 것처럼, BEOL 공정 중에 종래와 같이 MTJ 엘리먼트들을 열화시킨다. 따라서, 본 발명의 실시예들은 MTJ 스택에 얇은 보호 패시베이션층에 의해 캡슐화(encapsulate)되는 측벽들을 제공한다. 전기적으로 그리고 자기적으로 절연막인 이 층은 MTJ 식각 다음의 공통적인 CMOS 설계를 사용하여 제조될 수 있다. 이러한 층은 제조하는 동안뿐만 아니라, 장(field) 내에서 디바이스 동작 중에도, 셀 레이아웃에 영향을 미치지 않도록 충분히 얇게 형성될 수 있지만, 보호층으로서 기능할 수 있도록 여전히 충분히 두껍게 형성될 수 있다.
도 3은 본 발명의 실시예에 따라서 패시베이션층을 포함하는 MTJ 엘리먼트를 도시한다.
도시된 것처럼, MTJ(300)는 두 개의 자기층들(310 및 330)로부터 형성되고, 각각의 이러한 층은 자기장을 보유할 수 있고, 절연(터널 배리어)층(320)에 의해 분리된다. MTJ(300)는 MTJ 패시베이션층(340)을 더 포함한다. MTJ 패시베이션층(340)은 나머지 층들(310, 320, 및 330; 집합적으로 MTJ 스택으로 지칭됨)에 인접한 측벽들을 형성한다. 비록 용어 "인접한"이 MTJ 스택에 연관된 MTJ 패시베이션층(340)의 동작을 기술하도록 본 명세서에서 사용되지만, 당업자는 다른 층들(미도시)이 사실상 물리적으로 개입될(intervene) 수 있는 것처럼 MTJ 패시베이션층(340)도 MTJ 스택과 직접 물리적 접촉할 필요가 없음을 이해할 수 있다. 그들의 상대적 배향의 중요한 양상은 단지 MTJ 패시베이션층(340)이 MTJ 스택과 임의의 연결부들 사이에 삽입되고(interposed), BEOL 공정 및 다음의 디바이스 동작 중에 이동 이온들 및 다른 오염물들을에 대한 배리어를 형성하는 것이다. 따라서, 본 명세서에서 사용될 때 용어 "인접한"은 MTJ 스택에 대한 MTJ 패시베이션층(340)의 상대적 방향만을 의미하려는 것이고, 직접 물리적 접촉을 암시하도록 의도되는 것은 아니다.
MTJ 패시베이션층(340)은 다양한 연결부로부터 전기적으로 그리고 자기적으로 MTJ 스택을 절연하도록 사용되는 막이다. 예를 들어, MTJ 패시베이션층(340)은 층들(310, 320, 및 330)의 MTJ 스택에 인접한 유전체 측벽들로서 형성될 수 있다. MTJ 패시베이션층(340)은 MTJ 식각 다음의 공통된 CMOS 설계를 사용하여 제조될 수 있다. MTJ 패시베이션층(340)은 CMOS 제조 중에 사용되는 하나 이상의 공지된 물질들로 형성될 수 있다. 예를 들어, MTJ 패시베이션층(340)은 유전체층일 수 있고, 실리콘 디옥사이드, 실리콘 카보나이드, 실리콘 니트라이드 등으로 형성될 수 있다.
MTJ 패시베이션층(340)은 셀의 레이아웃에 영향이 미치지 않도록 충분히 얇게 형성될 수 있지만, 보호층으로서 기능하도록 여전히 충분히 두껍게 형성될 수 있다. 예를 들어, 두께는 약 5nm ~ 약 100 nm의 범위 내일 수 있다. MTJ 패시베이션층(340)이 형성되는 두께는 응용마다 특수하고 사용되는 CMOS 기술의 피쳐 크기에 의존한다.
도 4는 본 발명의 실시예에 따라서 패시베이션층을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도이다.
도시된 것처럼, 디바이스는 MTJ 엘리먼트(440)를 포함한다. MTJ(440)는 MTJ(100, 300, 등)와 같은, 상기 설명 중 임의의 것에 따라서 층들의 스택으로 형성될 수 있다. ILD(inter-level dielectric; 430)에 배치되는 두 개의 금속 레벨들(410 및 420)은 MTJ(440)의 한 쪽 면 상에 전기적 연결들을 형성한다. 하부 전극(412) 및 상부 전극(422)은 각각, MTJ(440)와 두 개의 금속 레벨들(410 및 420) 사이에 전기적 접촉들을 형성한다. 층간 격리를 위하여 글로벌 패시베이션층(480)이 두 개의 금속 레벨들(410 및 420) 사이에서 형성될 수 있다. 글로벌 패시베이션층(480)은 하나 이상의 실시예들에 따라서 부가적인 층간 격리를 제공할 수 있는 광학적 피쳐이지만, 바라는 것처럼 다른 실시예들에 따라서 생략될 수 있음이 이해될 것이다. 글로벌 패시베이션층(480)은 카바이드, 니트라이드, 또는 옥사이드 화합물 등으로 이루어질 수 있다. 게다가, 유전체층(450; 예, SiC)은 두 개의 금속 레벨들(410 및 420)과 국부적으로(locally) 접촉하는 층간 비아(미도시)와 금속층(410) 사이에 절연 배리어으로서 사용될 수 있다.
MTJ 패시베이션층(460)은 위에서 보다 자세히 설명된 것처럼, ILD(430)로부터 의 격리를 제공하기 위해 MTJ(400)에 인접하여 형성된다. 비록 도 4의 단면도에 명백하게 도시되지는 않았지만, MTJ 패시베이션층(460)이 MTJ(440)의 모든 측면들을 보호하기 위해 MTJ(440)를 둘러싸는 연속적인 막 측벽 내에서 형성될 수 있음이 이해될 것이다. MTJ(440)가 상부 및 하부 전극들(412 및 422) 사이의 전체 개재된(intervening) 공간을 반드시 점유할 필요는 없기 때문에, 개재된 공간은 카바이드, 니트라이드, 또는 옥사이드 화합물 등과 같은 절연막(470)으로 채워질 수 있다.
더 많은 실시예들에 따라서, 상대적으로 높은 투과성 물질(예, 퍼멀로이)로 구성되는 보조 차폐막은 부가적인 자기적 차폐 및 MTJ 엘리먼트들의 그 이상의 격리를 제공하기 위해 패시베이션 측벽들에 인접하여 형성될 수 있다. 보조 차폐막은 MTJ 상의 열-기계적 스트레스를 줄이기 위해 사용될 수 있으나, 아직 MTJ 스택의 부분이 아니라면 부가적 물질을 도입할 것이다.
도 5는 본 발명의 실시예에 따라서, 패시베이션층 및 보조 차폐막을 포함하는 MTJ 엘리먼트를 도시한다.
도시된 것처럼, 도 3의 설계에 따라서 형성되는 MTJ 엘리먼트(500)는 층들(310 내지 330)의 MTJ 스택 및 패시베이션층(340)을 포함한다. 게다가, 보조 차폐막(550)은 패시베이션층(340)에 인접하여 형성된다. 상기 논의된 것처럼, 보조 차폐막(550)은 오직 패시베이션층(340)에 의해 제공되는 상기 MTJ(500)의 부가적인 자기적 차폐를 제공한다.
MTJ 패시베이션층(340)과 유사하게, 보조 차폐막(550)은 셀 레이아웃에 영향이 미치지 않도록 충분히 얇게 형성될 수 있지만, 차폐층으로서 기능할 수 있도록 여전히 충분히 두껍게 형성될 수 있다. 보조 차폐막(550)이 형성되는 두께는 응용마다 특수하고 사용되는 CMOS 기술의 피쳐 크기에 의존한다. 일반적으로 두꺼운 보조 차폐막(550)이 더 나은 차폐를 제공하지만, 두께는 상부 전극 및 하부 전극의 크기에 의해 제한될 수 있다.
도 6은 본 발명의 실시예에 따라서 패시베이션층 및 보조 차폐막을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도시된 것처럼, 도 4의 설계에 따라 형성되고, ILD(430) 내에 배치되는 도 6의 디바이스는 MTJ 엘리먼트(440), 두 개의 금속 레벨들(410 및 420), 하부 전극(412), 상부 전극(422), 유전체층(450), MTJ 패시베이션층(460), 및 글로벌 패시베이션층(480)을 포함한다. 그러나, 절연막(470) 대신에, 도 6의 설계는 상부 및 하부 전극들(412 및 422) 사이의 개재된 공간 내에 형성되는 보조 차폐막(670)을 포함한다.
상대적으로 높은 투과성의 보조 차폐막의 사용은 증가된 상호 간섭으로 이끄는 MTJ 엘리먼트들 사이의 보다 작은 피치들로 디바이스들이 스케일링될 때 바람직할 수 있다. 그러나, 보조 차폐막들의 사용은 더 많은 물질들 및 잠재적으로 보다 많은 수의 제조 공정들을 요구한다. 그러므로, 도 5 및 도 6의 설계들과 비교될 때 도 3 및 도 4의 설계들은 퍼포먼스와 비용 사이의 트레이드-오프를 나타내고, 설계자가 본 발명의 다양한 실시예들을 사용하여 특정 용도의 요구조건들의 변화하는 범위를 충족시키게 한다.
게다가, 몇몇 실시예에서, 요구되는 두께를 갖는 부분 보조 차폐막이 MTJ 패시베이션층에 인접하여 형성되고, 상부 전극과 하부 전극 사이의 남은 공간은 절연막으로 채워지는 하이브리드 접근법이 사용될 수 있다. 이러한 하이브리드 접근방법은 설계자가 요구되는 두께의 범위에 걸친 보조 차폐막을 형성함으로써 도 3 내지 6의 설계들의 트레이드-오프들을 조율하게 한다.
도 7은 본 발명의 실시예에 따른 패시베이션층 및 부분 보조 차폐막을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도시된 것처럼, 도 4 및/또는 도 6의 설계들에 따라 형성되고, ILD(430) 내에 배치되는 도 7의 디바이스는 MTJ 엘리먼트(440), 두 개의 금속 레벨들(410 및 420), 하부 전극(412), 상부 전극(422), 유전체층(450), MTJ 패시베이션층(460), 및 글로벌 패시베이션층(480)을 포함한다. 그러나, 도 6의 전체(full) 보조 차폐층(670) 및 도 4의 전체 절연층(470) 대신에, 도 7의 설계는 MTJ 패시베이션층(460) 상에 형성되는 부분 보조 차폐층(772) 및 부분 보조 차폐층(772) 상에 형성되는 부분 절연층(774)을 포함한다.
상기 제시된 접촉 전극들에 관해서, 도 4, 도 6, 및 도 7의 설계들은 같은 길이로 형성되는 상부 전극(422) 및 하부 전극(412)를 포함한다. 그러나 몇몇 실시예들에 따르면, 상부 전극(422)은 추가적인 공정 단계에 대한 필요 없이, MTJ(440) 마스크 그 자체를 사용해서 패터닝될 수 있다. 이는 디바이스의 구성(formation)을 단순화하고 공정의 복잡도를 감소시킨다.
도 8은 본 발명의 실시예에 따라서 MTJ 마스크에 의해 패터닝되는 상부 전극을 포함하는 MTJ 디바이스의 부분에 대한 층-단면도를 도시한다.
도시된 것처럼, 도 4, 도 6, 및/또는 도 7의 설계들에 따라서 형성되고, ILD(430) 내에 배치되는, 도 8의 디바이스는 MTJ 엘리먼트(440), 두 개의 금속 레벨들(410 및 420), 하부 전극(412), 유전체층(450), MTJ 패시베이션층(460), 및 글로벌 패시베이션층(480)을 포함한다. 도 8은 개재되는 영역(870)을 더 도시하고, 이 영역은 이전의 도 4, 도 6, 또는 도 7의 임의의 설계에 따라서 수행될 수 있다. 그러나, 이전의 설계들과 대조적으로, 도 8은 MTJ 엘리먼트(440)에 사용되는 마스크에 의해 패터닝되는 상부 전극(822)을 도시한다. 상부 전극(822)은 그러므로, MTJ 엘리먼트(440)의 폭만을 채운다(span). 게다가, MTJ 패시베이션층(460)은 또한 상부 전극(822)의 측면에 형성된다.
도 9는 본 발명의 실시예에 따라서 MTJ 디바이스를 제조하는 방법을 도시한다.
도 3 내지 8을 참조하면, 제1 강자성체층(310/330)은 기판 또는 또 다른 층(예, 하부 전극(412)) 상에서 형성된다(블록 910). MTJ 절연층(320)은 제1 강자성층(310/330) 상에 형성된다(블록 920). 제2 강자성층(330/310)은 MTJ 절연층(320) 상에 형성된다(블록 930). 제1 강자성층(310/330), MTJ 절연층(320), 및 제2 강자성층(330/310; 집합적으로, MTJ 스택(310/320/330))은 MTJ 엘리먼트(440)를 형성한다. MTJ 패시베이션층(340, 460)은 MTJ 스택(310/320/330)에 인접하여 형성된다(블록 940). 보조 차폐층(670/772) 및/또는 절연층(470/774)은 MTJ 패시베이션층(340/460)에 인접하여 형성된다(블록 950). 상부 전극(422, 822)은 MTJ 스택(310/320/330), MTJ 패시베이션층(340/460), 보조 차폐층(670/772), 및/또는 절연층(470/774) 상에 형성된다(블록 960). 요구된다면, 글로벌 패시베이션층(480)이 두 개의 금속 레벨들(410 및 420)에 국부적으로 접촉하는 레벨간 비아(미도시) 및 금속층(410) 사이에서 형성될 수 있다. 다시, 각 층은 하나 이상의 물질들로 이루어지는 하나 이상의 층들 상에서 구성될 수 있고, 그리고 또 다른 층 상에 형성된다고 언급된 층은 반드시 그 층과 직접적으로 접촉하여 형성될 필요가 없다. 각 층의 구성은 공지된 CMOS 공정 기술들에 따라서 이루어질 수 있다.
도 9의 흐름도가 다양한 실시예들에 따라서 다양한 층 형성들을 설명하도록 의도되지만, 상이한 실시예들은 상이한 층들이 상이한 순서들로 형성될 것을 요구할 수 있기 때문에 형성 단계들의 특정한 순서를 의미하려는 것은 아님이 이해될 것이다. 예를 들어, 도 8에서처럼 상부 전극(822)이 MTJ 엘리먼트(440)에 사용되는 마스크에 의해 패터닝될 때, 공정 순서는 상부 전극(822)이 MTJ 패시베이션층(460) 전에 형성되게 된다. 그러나, 도 4, 도 6, 및 도 7에서처럼, 상부 전극(422)이 MTJ 엘리먼트(440)에 대해 사용되는 마스크로 독립적으로 형성될 때, 공정 순서는 상부 전극(422)이 MTJ 패시베이션층(460) 이후에 형성되게 된다.
도 10은 본 발명의 실시예에 따라서 MTJ 엘리먼트를 포함하는 STT-MRAM 회로를 도시한다.
회로는 비트 라인(BL; 1020)과 소스 라인(SL; 1040) 사이에 결합되는 MTJ(1005) 및 워드 라인 트랜지스터(1010)를 포함하는 비트 셀(1001)을 포함한다. 워드 라인 트랜지스터(1010)는 워드 라인(미도시)으로부터 워드 라인 판독 전압(WL_rd)을 수신한다. 판독 격리 엘리먼트(1050)는 기록 동작 중에 감지 증폭기(1070)를 격리하기 위해 비트 라인(1020)에 결합된다. 엘리먼트(1050; 예, 판독 멀티플렉서)는 감지 증폭기 격리의 제공하기 위해서뿐만 아니라 판독 동작 중에 비트 라인들 중 하나를 선택하기 위해 사용될 수 있다. 당업자에 의해 이해될 것처럼, 판독 격리 엘리먼트(1050)는 판독 동작들 중에 감지 증폭기(1070)를 비트 라인(1020)에 결합시킬 수 있는 디바이스들의 조합 또는 임의의 디바이스일 수 있고 그리고 기록 동작들 중에 감지 증폭기(1070)를 격리할 수 있다. 예를 들어, 격리 엘리먼트(1050)는 감지 증폭기(1070)의 입력과 직렬로 결합되는 송신 게이트일 수 있다. 그러나, 당업자는 다른 디바이스들 및/또는 멀티플렉서들 등과 같은 디바이스들의 조합들이 사용될 수 있음을 이해할 것이다. 게다가, 당업자는 본 명세서에서 설명된 회로 구성은 단지 본 발명의 실시예들의 양상들의 설명을 용이하게 하기 위한 것이고 설명된 엘리먼트들 및/또는 배열들에 대한 실시예들을 제한하도록 의도된 것이 아님을 이해할 것이다.
다시 도 10을 참조하면, 격리 엘리먼트(1050)는 판독 동작을 조정하기 위해 판독 인에이블 신호(rd_en)를 수신할 수 있다. 감지 증폭기(1070)는 비트 라인(1020) 및 기준(1060)에 결합된다. 감지 증폭기(1070)는 판독 동작 중에 감지 증폭기(1070)의 입력에서 비트 라인(1020)과 기준(1060) 사이의 전압 차이의 증폭에 의해 비트 셀(1001)의 상태를 결정하기 위해 사용될 수 있다. 판독 동작 중에, 트랜지스터(1010)는 동작 중이고 MTJ(1005)를 통해 판독 전류가 흐른다. 판독 격리 엘리먼트(1050)는 동작 중이 될 것이고 MTJ(1005)의 저항에 비례한 전압이 감지 증폭기(1070)에서 생성 및 검출될 것이다. 상기 논의된 것처럼, 저항은 MTJ(1005)의 로직 상태에 기초하여 변할 것이다. 따라서, 비트 셀(1001)에 저장되는 데이터가 판독될 수 있다. 기록 구동기(1080) 및 기록 격리 엘리먼트들(1082 및 1084)은 비트 라인의 선택을 인에이블하기 위해 비트 라인(1020)과 소스 라인(1040) 사이에 결합되고 데이터를 비트 셀(1001)에 기록한다.
MTJ(1005)는 BEOL 공정 중에 열화로부터 보호하기 위하여 본 명세서에 제시된 기법들을 사용하여 구현될 수 있고 이동 이온들 및 다른 MTJ 오염물들로부터 회로(1000)의 나머지 부분을 절연한다. 예를 들어, MTJ(1005)는 도 3 내지 8 중 임의의 하나에서 도시된 것처럼 구현될 수 있고/있거나 도 9에서 도시된 것처럼 제조될 수 있다.
상기 개시내용이 본 발명의 예시적인 실시예들을 제시하는 동안, 첨부된 청구항들에 의해 규정되는 본 발명의 실시예들의 범위를 벗어나지 않고 본 명세서에서 다양한 변화들 및 수정들이 행해질 수 있음이 주목된다. 예를 들어, 자기적 엘리먼트들을 제조하기 위하여 본 명세서에서 제시된 기법들은 일반적으로 MTJ 엘리먼트들 및 STT-MRAM 디바이스들에 관한 것이었지만, 당업자는 패시베이션층이 다른 온-칩 엘리먼트들로부터의 격리를 제공하기 위해 다양한 애플리케이션들 내의 다양한 전기자기적 엘리먼트들에 관련하여 사용될 수 있음을 이해할 것이다. 또한, 트랜지스터들/회로들이 상보적 디바이스들로 수정될 수 있는 것처럼(예, PMOS 및 NMOS 디바이스의 상호 교환), 활성화될 트랜지스터들/회로들에 대응하는 특정한 로직 신호들은 개시된 기능을 달성하기 위해 적절한 것으로 변화될 수 있다. 마찬가지로, 본 명세서에서 기술된 본 발명의 실시예들에 따른 기능들, 방법들의 단계들 및/또는 동작들은 어떤 특정 순서로 수행될 필요가 없다. 또한, 본 발명의 엘리먼트들이 단수형으로 제시되거나 청구될 수 있지만, 단수형으로 제한된다고 명확하게 기술되지 않는다면 복수형이 예상된다.

Claims (25)

  1. 자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치로서,
    제1 강자성층;
    제2 강자성층;
    상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층; 및
    상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들을 형성하는 MTJ 패시베이션층
    을 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 MTJ 패시베이션층은 유전체 물질(dielectric material)로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  3. 제 2 항에 있어서,
    상기 MTJ 패시베이션층은 실리콘 카바이드(silicon carbide)로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 MTJ 패시베이션층은 약 5 nm에서 약 100nm의 범위 내의 주어진 두께로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위하여 상기 MTJ 패시베이션층에 인접하여 배치되는 보조 차폐층을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  6. 제 5 항에 있어서,
    상기 보조 차폐층은 고 투과성(permeability) 물질로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  7. 제 6 항에 있어서,
    상기 보조 차폐층은 퍼멀로이(permalloy)로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 MTJ 패시베이션층에 인접하여 배치되는 절연층을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  9. 제 8 항에 있어서,
    상기 절연층은 카바이드, 니트라이드, 또는 옥사이드 화합물로 형성되는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  10. 제 1 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위하여 상기 MTJ 패시베이션층에 인접하여 배치되는 보조 차폐층, 및
    상기 보조 차폐층에 인접하여 배치되는 절연층
    을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  11. 제 1 항에 있어서,
    상기 장치의 금속층들 사이에 배치되고 카바이드, 니트라이드, 또는 옥사이드 화합물로 형성되는 글로벌 패시베이션층을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  12. 제 1 항에 있어서,
    상기 장치는 스핀-전달 토크 자기 랜덤 액세스 메모리(STT-MRAM)인,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  13. MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법으로서,
    제1 강자성층을 형성하는 단계;
    제2 강자성층을 형성하는 단계;
    상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층을 형성하는 단계; 및
    상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들의 MTJ 패시베이션층을 형성하는 단계
    를 포함하는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 MTJ 패시베이션층은 유전체 물질(dielectric material)로 형성되는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  15. 제 13 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위해 상기 MTJ 패시베이션층에 인접한 보조 차폐층을 형성하는 단계를 더 포함하는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 보조 차폐층은 고 투과성 물질로 형성되는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  17. 제 13 항에 있어서,
    상기 MTJ 패시베이션층에 인접한 절연층을 형성하는 단계를 더 포함하는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  18. 제 13 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위해 상기 MTJ 패시베이션층에 인접한 보조 차폐층을 형성하는 단계, 및
    상기 보조 차폐층에 인접한 절연층을 형성하는 단계
    를 더 포함하는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  19. 제 13 항에 있어서,
    상기 MTJ 디바이스의 금속층들 사이에서 카바이드, 니트라이드, 또는 옥사이드 화합물의 글로벌 패시베이션층을 형성하는 단계를 더 포함하는,
    MTJ 엘리먼트를 포함하는 자기 터널 접합 (MTJ) 디바이스를 형성하는 방법.
  20. 자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치로서,
    제1 강자성층;
    제2 강자성층;
    상기 제1 강자성층과 상기 제2 강자성층 사이에 배치되는 절연층; 및
    상기 MTJ 엘리먼트를 간섭으로부터 전기적으로 그리고 자기적으로 적어도 부분적으로 격리(isolate)하기 위하여 상기 제1 강자성층, 상기 제2 강자성층, 및 상기 절연층에 인접하여 배치되는 보호 측벽(sidewall)들을 형성하는 MTJ 패시베이션 수단
    을 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  21. 제 20 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위하여 상기 MTJ 패시베이션층에 인접하여 배치되는 보조 차폐 수단을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  22. 제 21 항에 있어서,
    상기 보조 차폐 수단은 고 투과성을 갖는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  23. 제 20 항에 있어서,
    상기 MTJ 패시베이션 수단에 인접하여 배치되는 격리 수단을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  24. 제 20 항에 있어서,
    상기 MTJ 엘리먼트를 자기적으로 차폐하기 위하여 상기 MTJ 패시베이션층에 인접하여 배치되는 보조 차폐 수단, 및
    상기 보조 차폐 수단에 인접하여 배치되는 절연 수단
    을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
  25. 제 20 항에 있어서,
    상기 MTJ 디바이스의 금속층들 사이에 배치되는 글로벌 패시베이션 수단을 더 포함하는,
    자기 터널 접합 (MTJ) 엘리먼트를 포함하는 장치.
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