JP2012503885A - 保護側壁パシベーションを利用する磁気素子 - Google Patents

Abstract

発明の典型的な実施形態は、他のオンチップ素子から分離するためのパシベーション層を含む磁気素子を対象とする。ある実施形態は、磁気トンネル接合（ＭＴＪ）素子を具備する装置を対象とする。ＭＴＪ素子は、第１の強磁性層と、第２の強磁性層と、第１および第２の強磁性層間に配置された絶縁層と、第１の強磁性層、第２の強磁性層および絶縁層に隣接して配置された保護側壁を形成するＭＴＪパシベーション層と、を具備する。
【選択図】図４

Description

開示分野

発明の実施形態は、磁気素子デバイスと関係がある。特に、発明の実施形態は、他のオンチップ素子から分離するためのパシベーション層を含む磁気素子に関係がある。

背景

スピンエレクトロニクスデバイスまたはスピントロニクスデバイスと呼ばれた磁電気デバイスは、多くの情報技術の中で使用され、不揮発性、信頼、放射抵抗、高密度データ保存および検索のために提供される。磁電気デバイスの例は、磁気ランダムアクセスメモリ（ＭＲＡＭ）、磁気センサおよびディスクドライブ用の読み取り／書き込みヘッドを含み、しかし限定されない。

典型的には、磁気記憶素子のような磁電気デバイスには、少なくとも１つの非磁性層によって分離された多数の強磁性層を含んでいる構造を有する。情報は、磁性層中の磁化ベクトルの方向として磁気記憶素子に格納される。ある磁性層中の磁化ベクトルは、例えば、磁気的に固定またはピンドされる。一方、他の磁性層の磁化方向は、同じおよび反対方向の間で自由に切り替わる。それは、それぞれ、「並列」および「反平行」状態と呼ばれる。並列および反平行状態に応じて、磁気記憶素子は、２つの異なる抵抗を表わす。２つの磁性層の磁化ベクトルが実質的に同じ方向を向く場合は、抵抗は最小値を有する。２つの磁性層の磁化ベクトルが実質的に反対方向を向く場合は、抵抗は最大値を有する。したがって、抵抗変化の検出は、ＭＲＡＭデバイスのようなデバイスが磁気記憶素子で格納された情報を検出することを可能にする。

図１Ａおよび１Ｂは、平行および反平行状態中の磁気トンネル接合素子として知られている磁気記憶素子のタイプをそれぞれ例証する。

示されるように、磁気トンネル接合（ＭＴＪ）素子１００は、２つの磁性層１１０および１３０から形成することができる。その個々は、磁界を保持することができ、絶縁（トンネル障壁）層１２０によって分離される。２つの層のうちの１つ（例えば、固定層１１０）は、特定の極性にセットされる。他の層（例えば、自由層１３０）の極性１３２は、適用することができる外部磁場とマッチするように自由に変更することができる。自由層１３０の極性１３２の変更は、ＭＴＪ素子１００の抵抗を変更するだろう。例えば、極性が整列する場合（図１Ａ）、低抵抗状態が存在する。極性が整列しない場合（図１Ｂ）、高抵抗状態が存在する。ＭＴＪ１００の実例は、単純化されている。また、当業者は、技術中で知られているように、例証された各層が１つ以上の材料の層を含んでもよいことを認識するだろう。

電荷または電流フローのようなデータを格納する従来のＲＡＭ技術とは対照的に、ＭＲＡＭは、情報を磁気的に格納するために、ＭＴＪ１００のような磁気素子を使用する。ＭＲＡＭには、それを、高速、高密度（つまり、小さなビットセルサイズ）、低電力消費および長期にわたる無低下のような、ユニバーサルメモリのための候補となる、いくつかの望ましい特性がある。しかしながら、ＭＲＡＭは、スケーラビリティの問題を有している。特に、ビットセルがより小さくなるとともに、メモリ状態をスイッチするために使われる磁界が増加する。したがって、電流密度と電力消費は、より高い磁界を提供するために増加し、それにより、ＭＲＡＭのスケーラビリティを制限する。

従来のＭＲＡＭと異なり、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、電子を使用する。それは、薄膜（スピンフィルタ）を電子が通り抜けるとともにスピン分極化されるようになる。ＳＴＴ−ＭＲＡＭは、また、スピントランスファトルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピントルクトランスファ磁化スイッチングＲＡＭ（スピン−ＲＡＭ）、スピンモーメントトランスファ（ＳＭＴ−ＲＡＭ）として知られている。書き込み動作中に、スピン分極化された電子は、自由層にトルクを及ぼす。それは、自由層の極性を切り替えることができる。読み出し動作は、先のもので議論されるように、ＭＴＪ記憶素子の抵抗／論理状態を検出するために電流が使用されるという点で、従来のＭＲＡＭに似ている。図２Ａで例証されるように、ＳＴＴ−ＭＲＡＭビットセル２００は、ＭＴＪ２０５、トランジスタ２１０、ビット線２２０およびワード線２３０を含んでいる。トランジスタ２１０は、電流がＭＴＪ２０５を通って流れることを可能にするために、読み書き動作の両方で切り替えられる。その結果、論理状態は、読み出されまたは書き込まれることができる。

図２Ｂを参照して、ＳＴＴ−ＭＲＡＭセル２０１のさらに詳細なブロック図は、読み出し／書き込み動作のさらなる議論のために、例証される。ＭＴＪ２０５、トランジスタ２１０、ビット線２２０およびワード線２３０のような以前に議論された素子に加えて、ソース線２４０、センス増幅器２５０、書き込み／読み出し回路２６０およびビット線参照２７０が例証される。上に議論されるように、ＳＴＴ−ＭＲＡＭの中の書き込み動作は、電気的である。読み出し／書き込み回路２６０は、ビット線２２０とソース線２４０の間の書き込み電圧を生成する。ビット線２２０とソース線２４０の間の電圧の極性によって、ＭＴＪ２０５の自由層の極性を変更することができる。また、相応して、論理状態は、セル２０１に書き込まれることができる。同様に、読み出し動作中に、読み出し電流が生成される。それは、ＭＴＪ２０５を通ってビット線２２０とソース線２４０の間に流れる。電流が、トランジスタ２１０を介して流れることを許される場合、ＭＴＪ２０５の抵抗（論理状態）は、ビット線２２０とソース線２４０の間の電圧差に基づいて、決定することができる。それは、参照２７０と比較され、次に、センス増幅器２５０によって増幅される。当業者は、動作を認識するだろう。また、メモリセル２０１の構造は、技術で知られている。追加の詳細は、例えば、M. Hosomi, et al.の A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM, proceedings of IEDM conference (2005) で提供され、参照によってここにその全体が組み込まれる。

サブ１００ｎｍのＣＭＯＳロジックデバイスへＳＴＴ−ＭＲＡＭを埋め込むことの重要な挑戦は、実質的に生産と信頼性に影響を与えることなく、コンタクト、絶縁体、金属レベル、チップトゥーパッケージコネクション用のボンディングサイトのような、共通のバックエンドオブザライン（ＢＥＯＬ）相互接続を備えたＭＴＪスタック（例えば、集合的な層１１０、１２０および１３０）を統合することである。問題は、ＭＴＪがＢＥＯＬ処理中に損傷されるかもしれない、または、ＭＴＪと関係する移動性イオンおよび他の汚染物質がＢＥＯＬ中間誘電体（ＩＬＤ）を劣化し得るということである。ＭＴＪが、サブ１００ｎｍのＣＭＯＳデバイスに共通のＩＬＤとともに、（例えば、より小さなメモリセルを達成するために）ファインピッチ相互接続で配置される場合、集積化は、特に興味深い。ＭＴＪは、単に形式的および製造ステップの全体にわたる特定の特性に応じてだけでなく、確実に機能を必要とする。さらに、ＭＴＪのために使用された様々な材料の統合は、ＢＥＯＬ相互接続に悪影響を及ぼさないことを必要とする。すなわち、ＢＥＯＬ ＩＬＤへ許可された比較的わずかな移動性イオンも汚染物質もないに違いない。

概要

発明の典型的な実施形態は、他のオンチップ素子から分離するためのパシベーション層を含む磁気素子が対象とされる。

ある実施形態は、磁気トンネル接合（ＭＴＪ）素子を具備する装置が対象とされる。ＭＴＪ素子は、第１の強磁性層と、第２の強磁性層と、第１および第２の強磁性層間に配置された絶縁層と、第１の強磁性層、第２の強磁性層および絶縁層に隣接して配置された保護側壁を形成するＭＴＪパシベーション層と、を具備する。

別の実施形態は、ＭＴＪ素子を含む磁気トンネル接合（ＭＴＪ）デバイスを形成する方法が対象とされる。方法は、第１の強磁性層を形成することと、第２の強磁性層を形成することと、第１および第２の強磁性層間に配置された絶縁層を形成することと、第１の強磁性層、第２の強磁性層および絶縁層に隣接して配置された保護側壁のＭＴＪパシベーション層を形成することと、を具備する。

別の実施形態は、磁気トンネル接合（ＭＴＪ）素子を具備する装置が対象とされる。ＭＴＪ素子は、第１の強磁性層と、第２の強磁性層と、第１および第２の強磁性層間に配置された絶縁層と、干渉から電気的または磁気的にＭＴＪ素子を少なくとも部分的に分離するための、第１の強磁性層、第２の強磁性層および絶縁層に隣接して配置されたＭＴＪパシベーション手段と、を具備する。

添付の図面は、発明の実施形態の説明を補助するために示され、それに限定されず、単に実施形態の実例のために提供される。
図１Ａは、並列状態の磁気トンネル接合素子として知られている磁性記憶素子のタイプを例証する。 図１Ｂは、反平行状態の磁気トンネル接合素子として知られている磁性記憶素子のタイプを例証する。 図２Ａは、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルを例証する。 図２Ｂは、スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルを例証する。 図３は、パシベーション層を含むＭＴＪ素子を例証する。 図４は、パシベーション層を含むＭＴＪデバイスの一部の層の断面図を例証する。 図５は、パシベーション層および補助シールド膜を含むＭＴＪ素子を例証する。 図６は、パシベーション層および補助シールド膜を含むＭＴＪデバイスの一部の層の断面図を例証する。 図７は、パシベーション層および部分的な補助シールド膜を含むＭＴＪデバイスの一部の層の断面図を例証する。 図８は、ＭＴＪマスクによってパターン化されたトップ電極を含むＭＴＪデバイスの一部の層の断面図を例証する。 図９は、ＭＴＪデバイスを製造する方法を例証する。 図１０は、ＭＴＪ素子を含むＳＴＴ−ＭＲＡＭ回路を例証する。

詳細な説明

発明の実施形態の態様は、発明の特定の実施形態が対象とされた次の説明および関連する図面で示される。代わりの実施形態は、発明の範囲から逸脱することなく考案されてもよい。さらに、発明のよく知られた要素は、詳細に説明されないだろう、または発明の実施形態の関連する詳細を不明瞭にしないように省略されるだろう。

「典型的な（exemplary）」というワードは、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味するためにここに使用される。「典型的な」とここに記載されたどんな実施形態も、他の実施形態より好ましくまたは有利であるように、必ずしも解釈することができない。同様に、「発明の実施形態」という用語は、発明の全ての実施形態が、議論された特徴、利点または動作モードを含むことを必要としない。

背景で議論されるように、バックエンドオブザライン（ＢＥＯＬ）相互接続を備えた磁気トンネル接合（ＭＴＪ）素子の集積化は、逆に相互接続自体に影響を与えるように、移動性イオンとＭＴＪ汚染物質を許可したと同様に、ＢＥＯＬ処理中に慣例通りにＭＴＪ素子を劣化させる。したがって、発明の実施形態は、薄い保護パシベーション層によってカプセル化される側壁を備えたＭＴＪスタックを提供する。この層（それは、電気的および磁気的の両方に絶縁層である）は、ＭＴＪエッチングに続く共通のＣＭＯＳスキームを使用して作り上げることができる。層は、セルレイアウトに影響を与えないように十分に薄いが、生産中だけでなく分野でのデバイス動作中にも、保護層として機能するのにそれでも十分に厚い。

図３は、発明の実施形態によるパシベーション層を含むＭＴＪ素子を例証する。

示されるように、ＭＴＪ３００は、２つの磁性層３１０および３３０から形成される。その各々は、絶縁（トンネル障壁）層３２０によって分離されて、磁界を保持することができる。ＭＴＪ３００は、ＭＴＪパシベーション層３４０をさらに含んでいる。ＭＴＪパシベーション層３４０は、他のＭＴＪ層３１０、３２０および３３０（集合としてＭＴＪスタックと呼ばれる）に隣接している側壁を形成する。「隣接する」というタームは、ＭＴＪスタックに関するＭＴＪパシベーション層３４０の位置について述べるためにここで使用されるが、技術に熟練しているものは、他の層（示されない）が実際物理的に介在してもよいとともに、ＭＴＪパシベーション層３４０がＭＴＪスタックに物理的に直接接している必要がないことを、認識するだろう。それらの相互的な位置の重要な視点は、単に、ＭＴＪパシベーション層３４０が、ＢＥＯＬ処理および後のデバイス動作の両方の間に移動性イオンおよび他の汚染物質に対する障壁を形成して、ＭＴＪスタックと任意の相互接続との間に置かれるということである。したがって、ここで使用されるような「隣接して」というタームは、ＭＴＪスタックにＭＴＪパシベーション層３４０の単に相対的な位置を伝えることが意図され、物理的に直接接することを暗示するようには意図されない。

ＭＴＪパシベーション層３４０は、様々な相互接続からＭＴＪスタックを電気的および磁気的に分離するために使用される膜である。例えば、ＭＴＪパシベーション層３４０は、層３１０、３２０および３３０のＭＴＪスタックに隣接している誘電性の側壁として形成することができる。ＭＴＪパシベーション層３４０は、ＭＴＪエッチングに続く共通のＣＭＯＳスキームを使用して作り上げることができる。ＭＴＪパシベーション層３４０は、ＣＭＯＳ生産の中で使用される１つまたは多数の有名な材料から作られてもよい。例えば、ＭＴＪパシベーション層３４０は、誘電体層でもよいし、二酸化ケイ素、炭化ケイ素、窒化ケイ素などから形成されてもよい。

ＭＴＪパシベーション層３４０は、セルレイアウトに影響しないように十分に薄いが、保護層として機能するのにそれでも十分に厚くなるように形成されてもよい。例えば、厚さは、約５ｎｍから約１００ｎｍまでの範囲にあってもよい。ＭＴＪパシベーション層３４０で形成される厚さは、アプリケーション特有であり、使用されるＣＭＯＳ技術の特徴サイズに依存する。

図４は、発明の実施形態によるパシベーション層を含むＭＴＪデバイスの一部の層の断面図を例証する。

示されるように、デバイスは、ＭＴＪ素子４４０を含んでいる。ＭＴＪ４４０は、ＭＴＪ１００、３００などのように、上記の記述のうちのいずれにしたがっても層のスタックとして形成されてもよい。中間誘電体（ＩＬＤ）４３０に配置された２つの金属レベル４１０および４２０は、ＭＴＪ４４０の一方側に電気的導通を形成する。ボトム電極４１２およびトップ電極４２２は、ＭＴＪ４４０と２つの金属レベル４１０および４２０との間の電気接続をそれぞれ形成する。中間層分離については、グローバルパシベーション層４８０は、２つの金属レベル４１０および４２０の間で形成されてもよい。グローバルパシベーション層４８０が、１つ以上の実施形態によって付加的な中間層分離を提供することができるが、望まれるような他の実施形態によって省略されてもよい選択的な機能であることが認識されるだろう。グローバルパシベーション層４８０は、カーバイド、窒化物または酸化物の化合物などで作られていてもよい。さらに、誘電体層４５０（例えば、ＳｉＣ）は、金属層４１０と２つの金属レベル４１０および４２０を局所的に接続する中間ビア（示されない）との間に絶縁障壁として使用されてもよい。

ＭＴＪパシベーション層４６０は、上記でより詳細に記述されるように、ＩＬＤ４３０からの分離を与えるために、ＭＴＪ４４０に隣接して形成される。図４の断面図内で明示的に例証されなかったが、ＭＴＪパシベーション層４６０は、ＭＴＪ４４０の側面をすべて保護するために、ＭＴＪ４４０を囲む連続膜の側壁に形成されてもよいことは認識されるだろう。ＭＴＪ４４０が、トップおよびボトム電極４１２および４２０の間の介在スペース全体を必ずしも占めなくてもよいので、介在スペースは、カーバイド、窒化物または酸化物の化合物のような絶縁層４７０などで満たすことができる。

さらなる実施形態によって、比較的高い透磁率材料（例えば、パーマロイ）で作られた補助シールド膜は、磁気シールドの追加およびＭＴＪ素子のさらなる分離を提供するために、パシベーション側壁に隣接して形成することができる。補助シールド膜は、ＭＴＪの上のサーモ−メカニカルストレスを減らすために使用することができるが、すでにＭＴＪスタックの一部でないならば、追加材料を導入する。

図５は、発明の実施形態によるパシベーション層および補助シールド膜を含むＭＴＪ素子を例証する。

示されるように、ＭＴＪ素子５００は、図３のデザインにしたがって形成され、層３１０から３３０のＭＴＪスタックおよびパシベーション層３４０を含んでいる。さらに、補助シールド膜５５０は、パシベーション層３４０に隣接して形成される。上に議論されるように、補助シールド膜５５０は、単独のパシベーション層３４０によって提供されたその上方にＭＴＪ５００の追加磁気シールドを提供する。

ＭＴＪパシベーション層３４０と同様に、補助シールド膜５５０は、セルレイアウトに影響を与えないように、十分な薄さで形成されてもよいが、シールド層として機能するのにまだ十分に厚い。補助シールド膜５５０で形成される厚さは、アプリケーション特有であり、ＣＭＯＳ技術の特徴サイズに依存する。一般に、より厚い補助シールド膜５５０は、よりよいシールドを提供する。しかし、厚さは、トップおよびボトム電極のサイズによって制限されるかもしれない。

図６は、発明の実施形態によるパシベーション層および補助シールド膜を含むＭＴＪデバイスの一部の層の断面図を例証する。

示されるように、図６のデバイスは、ＩＬＤ４３０に配置され、図４のデザインにしたがって形成された、ＭＴＪ素子４４０、２つの金属レベル４１０および４２０、ボトム電極４１２、トップ電極４２２、誘電体層４５０、ＭＴＪパシベーション層４６０およびグローバルパシベーション層４８０を含んでいる。しかしながら、絶縁層４７０の代わりに、図６のデザインは、トップおよびボトム電極４１２および４２０の間の介在スペースに形成された補助シールド膜６７０を含んでいる。

比較的高透磁率の使用において、補助シールド膜は、増加した相互干渉によって、デバイスがＭＴＪ素子間のより小さなピッチへ縮小化するように、望まれるかもしれない。しかしながら、補助シールド膜の使用は、より多くの材料および潜在的に多数の製造プロセスを要求する。したがって、図５および６のデザインと比べて、図３および４のデザインは、発明の様々な実施形態を使用して、設計者がアプリケーションの特定条件の変化する範囲に触れることを可能にして、パフォーマンスとコストの間のトレードオフを表わす。

さらに、いくつかの実施形態では、ハイブリッドアプローチが使用される。ここで、所望厚さの部分的な補助シールド膜は、ＭＴＪパシベーション層に隣接して形成され、トップおよびボトム電極間の残りのスペースは、絶縁層で満たされる。このハイブリッドアプローチは、所望厚さの範囲の補助シールド膜の形成によって、図３から６のデザインのトレードオフを設計者が微調整することができる。

図７は、発明の実施形態によるパシベーション層および部分的な補助シールド膜を含むＭＴＪデバイスの一部の層の断面図を例証する。

示されるように、図７のデバイスは、ＩＬＤ４３０に配置されて、図４および／または６のデザインにしたがって形成された、ＭＴＪ素子４４０、２つの金属レベル４１０および４２０、ボトム電極４１２、トップ電極４２２、誘電体層４５０、ＭＴＪパシベーション層４６０およびグローバルパシベーション層４８０を含んでいる。しかしながら、図６の補助シールド層６７０の全部および図４の絶縁層４７０の全部の代わりに、図７のデザインは、ＭＴＪパシベーション層４６０上に形成された部分的な補助シールド層７７２、および部分的な補助シールド層７７２上に形成された部分的な絶縁層７７４を含んでいる。

上に記述されたコンタクト電極に関して、図４、６および７のデザインは、等しい長さから作られたトップ電極４２２およびボトム電極４１２を含んでいる。しかしながら、いくつかの実施形態によれば、トップ電極４２２は、追加加工ステップを必要とすることなく、ＭＴＪ４４０マスク自体を使用してパターン化することができる。これは、デバイスの形成を単純化し、処理複雑さを減少する。

図８は、発明の実施形態によるＭＴＪマスクによってパターン化されたトップ電極を含むＭＴＪデバイスの一部の層の断面図を例証する。

示されるように、図８のデバイスは、ＩＬＤ４３０に配置され、図４、６および／または７のデザインにしたがって形成された、ＭＴＪ素子４４０、２つの金属レベル４１０および４２０、ボトム電極４１２、誘電体層４５０、ＭＴＪパシベーション層４６０およびグローバルパシベーション層４８０を含んでいる。図８は、介在領域８７０をさらに例証する。それは、前の図４、６または７のデザインのどれによってもインプリメントすることができる。しかしながら、前のデザインとは対照的に、図８は、ＭＴＪ素子４４０に使用されたマスクによってパターン化されたトップ電極８２２を例証する。したがって、トップ電極８２２は、ＭＴＪ素子４４０の幅だけに及ぶ。さらに、ＭＴＪパシベーション層４６０もトップ電極８２２の側面に形成される。

図９は、発明の実施形態によるＭＴＪデバイスを製造する方法を例証する。

図３から８に関して、第１の強磁性層３１０／３３０は、基板または他の層（例えば、ボトム電極４１２）上に形成される（ブロック９１０）。ＭＴＪ絶縁層３２０は、第１の強磁性層３１０／３３０の上に形成される（ブロック９２０）。第２の強磁性層３３０／３１０は、ＭＴＪ絶縁層３２０上に形成される（ブロック９３０）。第１の強磁性層３１０／３３０、ＭＴＪ絶縁層３２０および第２の強磁性層３３０／３１０（集合的に、ＭＴＪスタック３１０／３２０／３３０）は、ＭＴＪ素子４４０を形成する。ＭＴＪパシベーション層３４０／４６０は、ＭＴＪスタック３１０／３２０／３３０に隣接して形成される（ブロック９４０）。補助シールド層６７０／７７２および／または絶縁層４７０／７７４は、ＭＴＪパシベーション層３４０／４６０に隣接して形成される（ブロック９５０）。トップ電極４２２／８２２は、ＭＴＪスタック３１０／３２０／３３０、ＭＴＪパシベーション層３４０／４６０、補助シールド層６７０／７７２および／または絶縁層４７０／７７４の上に形成される（ブロック９６０）。望まれた時、グローバルパシベーション４８０は、金属層４１０と中間ビア（示されない）との間で形成することができる（ブロック９７０）。それは、２つの金属レベル４１０および４２０を局所的に接続する。さらに、各層は、１つ以上の材料で作られた１又は多数の層から構成されてもよい。他の層の上に形成されると言われた層は、必ずしもその層に直接接して形成される必要はない。各層の形成は、有名なＣＭＯＳ加工技術によって行われてもよい。

図９のフロー図は、様々な実施形態による様々な層形成を例証するように意図されるが、異なる層が異なるシーケンスで形成されることを異なる実施形態が要求してもよいように、形成ステップの特定のシーケンスを伝えるようには意図されないことが、認識されるだろう。例えば、図８のように、トップ電極８２２が、ＭＴＪ素子４４０に使用されたマスクによってパターン化される場合、プロセスシーケンスは、トップ電極８２２がＭＴＪパシベーション層４６０の前に形成される。しかしながら、図４、６および７のように、トップ電極４２２が、ＭＴＪ素子４４０に使用されたマスクと無関係に形成される場合、プロセスシーケンスは、トップ電極４２２がＭＴＪパシベーション層４６０の後に形成される。

図１０は、発明の実施形態によるＭＴＪ素子を含むＳＴＴ−ＭＲＡＭ回路を例証する。

回路は、ビット線（ＢＬ）１０２０とソース線（ＳＬ）１０４０との間でつながれた、ＭＴＪ１００５およびワード線トランジスタ１０１０を含むビットセル１００１を含んでいる。ワード線トランジスタ１０１０は、ワード線（示されない）からワード線読み出し電圧（ＷＬ＿ｒｄ）を受け取る。読み出し分離素子１０５０は、書き込み動作中に、センス増幅器１０７０を分離するために、ビット線１０２０につながれる。素子１０５０（例えば、読み出しｍｕｘ）は、センス増幅器の分離を提供すると同様に、読み出し動作中にビット線のうちの１つを選択するために使用することができる。当業者によって認識されるように、読み出し分離素子１０５０は、読み出し動作中にビット線１０２０にセンス増幅器１０７０をつなぐことができ、書き込み動作中にセンス増幅器１０７０を分離することができる、任意のデバイスまたはデバイスのコンビネーションになりえる。例えば、分離素子１０５０は、センス増幅器１０７０の入力と直列につなげられたトランスミッションゲートになりえる。しかしながら、当業者は、マルチプレクサとその他同種のもののような他のデバイスおよび／またはデバイスのコンビネーションが使用されてもよいことを認識するだろう。さらに、当業者は、ここに例証された回路構成が、発明の実施形態の態様の記述を単に促進し、例証された要素および／または配置に実施形態を制限するようには意図されないことを認識するだろう。

図１０を参照して、分離素子１０５０は、読み出し動作に合わせるために、読み出しイネーブル信号（ｒｄ＿ｅｎ）を受け取ることができる。センス増幅器１０７０は、ビット線１０２０および参照１０６０につながれる。センス増幅器１０７０は、読み出し動作の間にセンス増幅器１０７０の入力でビット線１０２０と参照１０６０との間の電圧差を増幅することにより、ビットセル１００１の状態を決定するために使用することができる。読み出し動作中に、トランジスタ１０１０は、伝導している。また、読み出し電流は、ＭＴＪ１００５を通って流れる。読み出し分離素子１０５０は、伝導するだろう。また、ＭＴＪ１００５の抵抗に比例した電圧は、センス増幅器１０７０で生成され、検知されるだろう。上に議論されるように、抵抗は、ＭＴＪ１００５の論理状態によって異なるだろう。したがって、ビットセル１００１に保存されたデータは、読み出すことができる。書き込みドライバ１０８０、書き込み分離素子１０８２および１０８４は、ビット線の選択を可能にするために、ビット線１０２０とソース線１０４０の間で連結され、ビットセル１００１にデータを書き込んでいる。

ＭＴＪ１００５は、ＢＥＯＬ処理中の劣化に対して保護するため、かつ移動性イオンおよび他のＭＴＪ汚染物質から回路１０００の残りを分離するために、ここで記述された技術を使用して、インプリメントすることができる。例えば、ＭＴＪ１００５は、図３〜８のうちの任意の１つに示されるようにインプリメントされてもよく、および／または、図９の中で例証されるように作り上げられてもよい。

先の開示は、発明の実例となる実施形態を示しているが、添付された請求項によって定義されるような発明の実施形態の範囲から逸脱せずに、様々な変更および改良をここで行なうことができることが留意されるべきである。例えば、磁気素子を作り上げるためにここに記述された技術は、ＭＴＪ素子およびＳＴＴ−ＭＲＡＭデバイスの方へ一般に導かれているが、技術に熟練しているものは、他のオンチップ素子からの分離を提供するために、様々なアプリケーションで様々な磁気素子と共にパシベーション層が使用されてもよいことを認識するだろう。さらに、活性化されるトランジスタ／回路に対応する特定のロジック信号は、トランジスタ／回路が相補デバイス（例えば、ＰＭＯＳとＮＭＯＳのデバイスの交換）に変更されてもよいように、示された機能を達成するのに適切なように変更されてもよい。同様に、ここに記述された発明の実施形態に従う方法の機能、ステップおよび／またはアクションは、示された特定の順で行う必要はない。さらに、発明の要素は、単数で記述または要求されるかもしれないが、もし単数への限定が明示的に述べられていなければ、複数は意図される。

Claims (25)

1. 磁気トンネル接合（ＭＴＪ）素子を具備する装置であって、
   第１の強磁性層と、
   第２の強磁性層と、
   前記第１および第２の強磁性層間に配置された絶縁層と、
   前記第１の強磁性層、前記第２の強磁性層および前記絶縁層に隣接して配置された保護側壁を形成するＭＴＪパシベーション層と、
   を具備する装置。
2. 前記ＭＴＪパシベーション層は、誘電材料で形成される、請求項１の装置。
3. 前記ＭＴＪパシベーション層は、炭化ケイ素で形成される、請求項２の装置。
4. 前記ＭＴＪパシベーション層は、約５ｎｍから約１００ｎｍまでの範囲で与えられた厚さで形成される、請求項１の装置。
5. 前記ＭＴＪ素子を磁気的に保護するための前記ＭＴＪパシベーション層に隣接して配置された補助シールド層をさらに具備する、請求項１の装置。
6. 前記補助シールド層は、高い透磁率材料で形成される、請求項５の装置。
7. 前記補助シールド層は、パーマロイで形成される、請求項６の装置。
8. 前記ＭＴＪパシベーション層に隣接して配置された絶縁層をさらに具備する、請求項１の装置。
9. 前記絶縁層は、カーバイド、窒化物または酸化物の化合物で形成される、請求項８の装置。
10. 前記ＭＴＪ素子を磁気的に保護するための前記ＭＴＪパシベーション層に隣接して配置された補助シールド層と、
    前記補助シールド層に隣接して配置された絶縁層と、
    をさらに具備する、請求項１の装置。
11. 前記装置の金属層間に配置され、カーバイド、窒化物または酸化物の化合物で形成されたグローバルパシベーション層をさらに具備する、請求項１の装置。
12. 前記装置は、スピントランスファトルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である、請求項１の装置。
13. ＭＴＪ素子を具備する磁気トンネル接合（ＭＴＪ）デバイスを形成する方法であって、
    第１の強磁性層を形成することと、
    第２の強磁性層を形成することと、
    前記第１および第２の強磁性層間に配置された絶縁層を形成することと、
    前記第１の強磁性層、前記第２の強磁性層および前記絶縁層に隣接して配置された保護側壁のＭＴＪパシベーション層を形成することと、
    を具備する方法。
14. 前記ＭＴＪパシベーション層は、誘電材料で形成される、請求項１３の方法。
15. 前記ＭＴＪ素子を磁気的に保護するために、前記ＭＴＪパシベーション層に隣接する補助シールド層を形成することをさらに具備する、請求項１３の方法。
16. 前記補助シールド層は、高い透磁率材料で形成される、請求項１５の方法。
17. 前記ＭＴＪパシベーション層に隣接する絶縁層を形成することをさらに具備する、請求項１３の方法。
18. 前記ＭＴＪ素子を磁気的に保護するために、前記ＭＴＪパシベーション層に隣接する補助シールド層を形成することと、
    前記補助シールド層に隣接する絶縁層を形成することと、
    をさらに具備する、請求項１３の方法。
19. 前記ＭＴＪデバイスの金属層間に、カーバイド、窒化物または酸化物の化合物のグローバルパシベーション層を形成することをさらに具備する、請求項１３の方法。
20. 磁気トンネル接合（ＭＴＪ）素子を具備する装置であって、
    第１の強磁性層と、
    第２の強磁性層と、
    前記第１および第２の強磁性層間に配置された絶縁層と、
    干渉から電気的または磁気的に前記ＭＴＪ素子を少なくとも部分的に分離するための、前記第１の強磁性層、前記第２の強磁性層および前記絶縁層に隣接して配置されたＭＴＪパシベーション手段と、
    を具備する装置。
21. 前記ＭＴＪ素子を磁気的に保護するための前記ＭＴＪパシベーション層に隣接して配置された補助シールド手段をさらに具備する、請求項２０の装置。
22. 前記補助シールド手段は、高透磁率を有する、請求項２１の装置。
23. 前記ＭＴＪパシベーション手段に隣接して配置された絶縁手段をさらに具備する、請求項２０の装置。
24. 前記ＭＴＪ素子を磁気的に保護するための前記ＭＴＪパシベーション層に隣接して配置された補助シールド手段と、
    前記補助シールド手段に隣接して配置された絶縁手段と、
    をさらに具備する、請求項２０の装置。
25. 前記ＭＴＪデバイスの金属層間に配置されたグローバルパシベーション手段をさらに具備する、請求項２０の装置。

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