KR20110055936A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

Info

Publication number
KR20110055936A
KR20110055936A KR1020090112565A KR20090112565A KR20110055936A KR 20110055936 A KR20110055936 A KR 20110055936A KR 1020090112565 A KR1020090112565 A KR 1020090112565A KR 20090112565 A KR20090112565 A KR 20090112565A KR 20110055936 A KR20110055936 A KR 20110055936A
Authority
KR
South Korea
Prior art keywords
layer
gate
amorphous silicon
polysilicon
electrode
Prior art date
Application number
KR1020090112565A
Other languages
English (en)
Other versions
KR101280827B1 (ko
Inventor
이홍구
김성기
배준현
김기태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090112565A priority Critical patent/KR101280827B1/ko
Priority to US12/843,738 priority patent/US8158469B2/en
Priority to CN2010102590185A priority patent/CN102074502B/zh
Publication of KR20110055936A publication Critical patent/KR20110055936A/ko
Application granted granted Critical
Publication of KR101280827B1 publication Critical patent/KR101280827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은, 기판 상에 일방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 상기 기판 전면에 순차적으로 게이트 절연막과 순수 비정질 실리콘층과 무기절연층과 광열변환층을 형성하는 단계와; 상기 광열변환층에 대해 레이저 빔을 조사함으로써 상기 순수 비정질 실리콘층을 폴리실리콘층으로 미세결정화하는 단계와; 상기 광열변환층을 제거하는 단계와; 상기 무기절연층 위로 상기 게이트 전극에 대응하여 포토레지스트 패턴을 형성하는 단계와; BOE(Buffered Oxide Etchant)를 이용한 식각을 진행함으로써 상기 포토레지스트 패턴 외측으로 노출된 상기 무기절연층을 제거하여 상기 게이트 전극에 대응하여 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 순차적으로 상기 기판 전면에 불순물 비정질 실리콘층과 금속층을 형성하는 단계와; 상기 금속층을 패터닝함으로써 상기 불순물 비정질 실리콘층을 노출시키며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 에치스토퍼 상부에서 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층과 그 하부의 상기 폴리실리콘층을 제거함으로서 상기 소스 및 드레인 전극 하부에 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층을 형성하고, 동시에 상기 오믹콘택층 및 에치스토퍼 하부에 폴리실리콘의 액티브층을 형성하는 단계와; 상기 소스 및 드레인 전극과 상기 데이터 배선 위로 상기 드레인 전극을 노출시키 는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조방법과 이에 의해 제조된 어레이 기판을 제공한다.
어레이기판, 폴리실리콘, 액티브층, 자연산화막, BOE, 단순화, 공극

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것으로, 특히 이동도 특성이 우수하고 폴리실리콘을 액티브층으로 하는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받 고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제어하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
이러한 스위칭 소자로서의 역할을 하는 박막트랜지스터의 단면 구조에 대해 도 1을 참조하여 설명한다.
도 1은 전술한 종래의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 포함하는 하나의 화소영역에 대한 단면도이다.
투명한 절연기판(1) 상에 화소영역(P) 내의 스위칭 영역(TrA)에 대응하여 게이트 전극(3)이 형성되어 있으며, 상기 게이트 전극(3) 상부로 전면에 게이트 절연 막(6)이 형성되어 있다. 또한 상기 게이트 절연막(6) 위로 상기 게이트 전극(3)에 대응하여 순수 비정질 실리콘으로 이루어진 액티브층(10a)과, 그 위로 서로 이격하는 형태로써 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹콘택층(10b)으로 구성된 반도체층(10)이 형성되어 있다.
또한, 상기 서로 이격하며 그 하부의 액티브층(10a)을 노출시키며 형성된 오믹콘택층(10b) 위로는 각각 상기 오믹콘택층(10b)과 접촉하며 서로 이격하여 상기 게이트 전극(10)에 대응하는 액티브층(10a)을 노출시키며 소스 전극(13) 및 드레인 전극(16)이 형성되어 있다.
기판(1) 위로 이렇게 순차 적층된 상기 게이트 전극(3)과 게이트 절연막(6)과 반도체층(10)과 서로 이격하는 소스 및 드레인 전극(13, 16)은 박막트랜지스터(Tr)를 이루고 있다.
이러한 구조를 갖는 박막트랜지스터(Tr) 위로는 전면에 상기 드레인 전극(16) 일부를 노출시키는 드레인 콘택홀(23)을 갖는 보호층(20)이 형성되어 있으며, 상기 보호층(20) 상부에는 각 화소영역(P) 별로 상기 드레인 콘택홀(23)을 통해 상기 드레인 전극(16)과 접촉하는 화소전극(26)이 형성되고 있다. 또한, 상기 게이트 전극(3)이 형성된 동일한 층에 상기 게이트 전극(3)과 연결되는 게이트 배선(미도시)과, 상기 소스 및 드레인 전극(13, 16)이 형성된 동일한 층에 상기 소스 전극(13)과 연결되는 데이터 배선(미도시)이 더욱 형성됨으로써 어레이 기판(1)을 이루고 있다.
하지만, 종래의 어레이 기판에 있어서 일반적으로 구성하는 박막트랜지스터 의 경우, 상기 액티브층(10a)은 순수 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 순수 비정질 실리콘을 이용하여 액티브층(10a)을 형성할 경우, 상기 순수 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성이 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 가 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 ELA(Eximer Laser Annealing)을 통한 결정화 공정 진행에 의해 순수 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만, 이러한 ELA의 결정화 공정을 통한 폴리실리콘을 반도체층으로 이용하는 박막트랜지스터를 포함하는 어레이 기판 제조에는 도 2(종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도)를 참조하면, 고농도의 불순물을 포함하는 n+영역(35b) 또는 p+영역(미도시)의 형성을 필요로 하는 바, 이들 n+영역(35b) 또는 p+영역(미도시) 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(30) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
또한, 이러한 폴리실리콘을 반도체층(35)으로 하는 어레이 기판(30)은, 이에 형성된 박막트랜지스터(Tr)가, 순수 폴리실리콘 영역(35a)과, n+영역(35b) 또는 p+영역으로 구성된 반도체층(35)과, 게이트 절연막(38)과, 게이트 전극(39)과, 상기 n+영역(35b) 또는 p+영역(미도시)을 노출시키는 제 1 콘택홀(43, 44)을 갖는 층간절연막(41)과, 상기 제 1 콘택홀(43, 44)을 통해 상기 n+영역(35b) 또는 p+영역(미도시)과 각각 접촉하며 이격하는 소스 및 드레인 전극(50, 52)과, 상기 드레인 전극(52)을 노출시키는 드레인 콘택홀(56)을 갖는 보호층(55)과, 상기 드레인 전극(52)과 접촉하는 화소전극(58)의 적층 구조를 갖는다.
따라서, 순수 비정질 실리콘을 액티브층(도1의 10a)으로 하는 박막트랜지스터(도 1의 Tr) 대비 그 적층 구조가 복잡하여 복잡한 제조 단계를 거쳐야함으로 제조비용의 상승으로 인해 생산성이 저하되는 문제가 발생하고 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는 추가적인 이온 인플란트 장비 도입없이 비정질 실리콘을 레이저 빔의 에너지 밀도 오차범위가 작은 안정적인 레이저 장치를 이용하여 결정화함으로써 우수한 소자 특성과 높은 이동도 및 신뢰성을 갖고 그 구조가 단순한 박막트랜지스터를 구비한 어레이 기판의 제조방법을 제공하는 것을 그 목적으로 한다.
종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판의 제조 방법 대비 이온 도핑 단계를 생략함으로써 제조 공정을 단순화하여 생산 성을 향상시키며, 이온 도핑을 위한 별도의 추가적인 이온 인플란트 장비를 필요로 하지 않음으로 초기 설비 투자 삭제를 통한 제조비용을 절감하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 기판 상에 일방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 상기 기판 전면에 순차적으로 게이트 절연막과 순수 비정질 실리콘층과 무기절연층과 광열변환층을 형성하는 단계와; 상기 광열변환층에 대해 레이저 빔을 조사함으로써 상기 순수 비정질 실리콘층을 폴리실리콘층으로 미세결정화하는 단계와; 상기 광열변환층을 제거하는 단계와; 상기 무기절연층 위로 상기 게이트 전극에 대응하여 포토레지스트 패턴을 형성하는 단계와; BOE(Buffered Oxide Etchant)를 이용한 식각을 진행함으로써 상기 포토레지스트 패턴 외측으로 노출된 상기 무기절연층을 제거하여 상기 게이트 전극에 대응하여 에치스토퍼를 형성하는 단계와; 상기 에치스토퍼 위로 순차적으로 상기 기판 전면에 불순물 비정질 실리콘층과 금속층을 형성하는 단계와; 상기 금속층을 패터닝함으로써 상기 불순물 비정질 실리콘층을 노출시키며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 에치스토퍼 상부에서 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘 층과 그 하부의 상기 폴리실리콘층을 제거함으로서 상기 소스 및 드레인 전극 하부에 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층을 형성하고, 동시에 상기 오믹콘택층 및 에치스토퍼 하부에 폴리실리콘의 액티브층을 형성하는 단계와; 상기 소스 및 드레인 전극과 상기 데이터 배선 위로 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 게이트 절연막과 상기 무기절연층은 각각 산화실리콘(SiO2)을 증착하여 형성하는 것을 특징이다.
또한, 상기 레이저 빔은 고체 매질을 이용하여 발생되는 레이저 빔인 것이 특징이다.
또한, 상기 광열변환층은 빛을 열에너지로 바꾸는 능력이 우수한 금속물질인 크롬(Cr), 크롬합금, 티타늄(Ti), 티타늄 합금 중 어느 하나를 증착하여 형성하는 것이 특징이다.
또한, 상기 BOE를 이용한 식각은 상기 무기절연층이 제거됨으로써 노출되는 상기 폴리실리콘층 표면에 형성된 자연산화막을 제거할 수 있도록 과식각(over etch)인 것이 특징이다.
본 발명의 실시예에 따른 어레이 기판은, 기판 상에 일방향으로 연장된 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 및 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 폴리실리콘의 액티브층과; 상기 폴리실리콘의 액티브층 상부로 형성된 섬형상의 에치스토퍼와; 상기 에치스토퍼 상부에서 서로 이격하며 그 끝단 각각이 상기 액티브층의 끝단과 일치하도록 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 서로 이격하는 오믹콘택층 위로 이외 동일한 평면형태를 가지며 완전 중첩하며 형성된 소스 및 드레인 전극과; 상기 소스 전극과 연결되며 상기 게이트 절연막 상에 상기 게이트 배선과 교차하여 화소영역을 정의하며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과; 상기 보호층 상부로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극을 포함한다.
이때, 상기 데이터 배선 하부에는 상기 데이터 배선과 동일한 형태를 가지며 상기 액티브층과 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 1 및 제 2 더미패턴이 형성된 것이 특징이다.
또한, 상기 게이트 절연막과 상기 무기절연층은 산화실리콘(SiO2)으로 이루어진 것이 특징이다.
본 발명에 따른 액정표시장치용 어레이 기판은 비정질 실리콘층을 고체 레이저 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막 트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 구비한 박막트랜지스터 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
또한, 이온 인플란트 장비를 통한 도핑 공정없이 안정적인 박막트랜지스터 특성을 갖게 됨으로써 신규 장비 투자 억제를 통해 제조비용을 저감시키는 효과가 있다.
또한, 소스 및 드레인 전극 사이로 노출된 부분에 에치스토퍼가 구비됨으로서 불순물 비정질 실리콘 패턴에 대해 건식식각을 진행하여 서로 이격하는 오믹콘택층 형성 시 액티브층의 표면이 식각됨으로써 발생할 수 있는 손상 또는 채널이 형성된 부분의 두께 차이에 의한 특성 저하 등을 방지하는 효과가 있다.
또한, 일반적인 폴리실리콘을 이용한 박막트랜지스터 대비 그 적층 구조가 비정질 실리콘층을 이용한 박막트랜지스터와 같이 단순하여 비교적 간단한 제조 공정을 통해 제조됨으로써 생산성을 향상시키는 효과가 있다.
또한, 게이트 전극과 게이트 절연막을 형성 후, BOE(Buffered Oxide Etchant)에 노출되는 것을 최소화함으로서 상기 게이트 절연막이 BOE에 의해 노출됨으로서 발생할 수 있는 게이트 전극 주변에서의 공극 형성에 의한 박막트랜지스터의 누설전류 증가 또는 절연특성 저하에 의한 박막트랜지스터의 특성 저하를 방지하는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3a 내지 3m은 본 발명의 제 1 실시예에 따른 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역 내에 박막트랜지스터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 기판(101) 상에 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 및 크롬(Cr) 중 선택된 하나의 물질을 증착하여 제 1 금속층(미도시)을 형성한다. 이후, 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 식각, 포토레지스트의 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 상기 제 1 금속층(미도시)을 패터닝함으로써 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 각 소자영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(108)을 형성한다.
이때, 상기 제 1 금속층(미도시)을 전술한 제 1 금속물질 중 서로 다른 2개 이상의 금속물질을 연속 증착하여 이중층 이상으로 형성함으로써, 이중충 또는 다중층 구조의 게이트 배선(미도시)과 게이트 전극(미도시)을 형성할 수도 있다. 도면에서는 편의상 단일층 구조를 갖는 게이트 배선(미도시) 및 게이트 전극(108)으로 나타내었다.
다음, 도 3b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(108)이 형성된 상기 기판(101)의 전면에 무기절연물질 예를들면 산화실리 콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(112)을 형성한다.
이후, 연속하여 상기 게이트 절연막(112) 위로 순수 비정질 실리콘을 증착함으로써 순수 비정질 실리콘층(116)을 형성하고, 추후 에치스토퍼 형성을 위해 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 무기절연층(125)을 형성하고, 상기 무기절연층(125) 위로 레이저 빔 흡수하여 이를 열에너지로 바꾸는 특성이 우수한 금속물질 예를들면 크롬(Cr), 크롬합금, 티타늄(Ti), 티타늄 합금 중 어느 하나를 증착함으로써 결정화 공정 진행 시 상기 순수 비정질 실리콘층(116)에 고른 열전달을 위한 광열변환층(190)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 상기 광열변환층(190)이 형성된 기판(101)에 레이저 장치(195)를 이용하여 레이저 빔(LB)을 조사함으로써 상기 순수 비정질 실리콘층(도 3b의 116)을 미세 결정화하여 폴리실리콘층(118)을 이루도록 한다.
이때, 상기 레이저 장치(195)는 레이저 빔(LB)을 발생시키는 매질 소스로 고체 상태의 물질을 이용한 것을 특징으로 하는 DPSS(Diode Pumped Solid State) 레이저 장치인 것이 바람직하다. 이러한 고체를 소스로 이용한 레이저 장치는 발생되는 레이저 빔(LB)의 단위 면적당 에너지 밀도의 오차가 기체를 매질 소스로서 이용하는 엑시머 레이저 장치를 통해 발생되는 레이저 빔(LB) 대비 월등히 작아 결정화 공정 시 조사된 레이저 빔(LB)의 위치별 에너지 밀도 차이가 거의 발생하지 않기 때문이다. 이때, 상기 고체 매질을 이용하여 발생한 레이저 빔(LB)은 700nm 내지 1300nm 파장을 가지며, 상기 광열변환층(190)에 조사됨으로써 상기 광열변환 층(190) 및 그 하부에 위치하는 무기절연층(125)의 의해 열에너지가 고르게 상기 순수 비정질 실리콘층(도 3b의 116)으로 균일하게 전달됨으로써 상기 순수 비정질 실리콘층(도 3b의 116)이 미세 결정화되어 최종적으로 폴리실리콘층(118)을 이루게 된다.
다음, 도 3d에 도시한 바와 같이, 레이저 빔(도 3c의 LB) 조사에 의해 상기 폴리실리콘층(118)이 형성된 기판(101)에 대해 식각을 진행함으로써 상기 광열변환층(도 3c의 190)을 제거함으로써 상기 무기절연층(125)을 노출시킨다.
다음, 도 3e에 도시한 바와 같이, 상기 광열변환층(도 3c의 190)이 제거됨으로써 노출된 무기절연층(도 3d의 125)을 BOE(Buffered Oxide Etchant)를 이용한 식각을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 소자영역(TrA)의 상기 게이트 전극(108)의 중앙부에 대응하여 에치스토퍼(127)를 형성한다. 이때, 상기 소자영역(TrA) 중 상기 에치스토퍼(127)가 형성된 부분 이외의 상기 기판(101) 전면에 대해서는 상기 폴리실리콘층(118)이 노출되게 된다.
다음, 도 3f에 도시한 바와 같이, 상기 에치스토퍼(127) 외측으로 노출된 상기 폴리실리콘층(도 3e의 118)을 마스크 공정을 진행하여 패터닝함으로써 상기 소자영역(TrA)에 상기 게이트 전극(108)과 중첩하는 섬 형태의 폴리실리콘의 액티브층(120)을 형성한다. 따라서 이러한 공정 진행에 의해 상기 폴리실리콘의 액티브층(120) 외측으로 상기 게이트 절연막(112)이 노출되게 된다.
다음, 도 3g에 도시한 바와 같이, 상기 섬 형태의 폴리실리콘의 액티브층(120)에 대해 BOE를 이용한 세정을 실시한다. 이렇게 BOE를 이용한 세정을 실시 하는 이유는 상기 폴리실리콘의 액티브층(120)을 패터닝하는 동안 상기 폴리실리콘의 액티브층(120)이 공기 중에 노출됨으로써 상기 폴리실리콘의 액티브층(120) 표면에 자연산화막(미도시)이 생성되었기 때문에 이를 제거시키기 위함이다.
이러한 자연산화막(미도시)은 폴리실리콘의 액티브층(120)과 그 상부에 구비되는 오믹콘택층(도 3m의 130)과의 접촉 시 오믹특성을 저하시키는 요소로 작용하여 박막트랜지스터(도 3m의 Tr)의 특성을 저하시키는 요소로 작용한다. 따라서, 상기 폴리실리콘의 액티브층(120) 표면의 자연산화막(미도시)은 반드시 제거되어야 하며 이를 위해 상기 BOE세정을 실시하는 것이다.
더욱이, 상기 폴리실리콘 표면에 대해 상기 BOE를 이용한 세정을 실시하지 않은 상태에서 그 상부로 불순물 비정질 실리콘을 증착하게 되면, 상기 폴리실리콘층 표면에 미세한 기포 등이 발생하는 마이크로 필링(micro peeling) 현상이 발생하므로 더욱더 BOE 세정을 실시해야 한다.
다음, 도 3h에 도시한 바와 같이, 상기 BOE 세정을 실시한 후, 상기 에치스토퍼(127) 위로 상기 기판(101) 전면에 불순물 비정질 실리콘을 증착함으로써 불순물 비정질 실리콘층(128)을 형성한다. 이때, 상기 불순물 비정질 실리콘층(128)과 상기 폴리실리콘의 액티브층(120)은 그 사이에 위치하게 되는 자연산화막(미도시)이 제거되었으므로 오믹접촉을 이루게 된다.
다음, 도 3i에 도시한 바와 같이, 상기 불순물 비정질 실리콘층(128) 위로 상기 기판(101) 전면에 제 2 금속물질 몰리브덴(Mo), 몰리티타늄(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 중 어느 하나를 증착함으로써 제 2 금속층(132)을 형성한다.
다음, 도 3j에 도시한 바와같이, 상기 제 2 금속층(도 3i의 132) 위로 포토레지스트층(미도시)을 형성하고 이를 노광 및 현상함으로서 상기 소자영역(TrA)에 대응하여 상기 에치스토퍼(127)를 기준으로 그 상부에서 서로 이격하는 형태의 제 1 포토레지스트 패턴(181)을 형성하고, 동시에 화소영역(P)의 경계 더욱 정확히는 데이터 배선(134)이 형성되어야 할 부분에 대응하여 제 2 포토레지스트 패턴(182)을 형성한다.
이후, 상기 제 1 및 제 2 포토레지스트 패턴(181, 182) 외부로 노출된 상기 제 2 금속층(도 3i의 132)과 그 하부의 불순물 비정질 실리콘층(도 3i의 128)을 제거함으로써 상기 게이트 절연막(112) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 상기 데이터 배선(134)을 형성하고, 동시에 상기 소자영역(TrA)에는 상기 에치스토퍼(127) 상부로 불순물 비정질 실리콘패턴(129)과 서로 이격하는 소스 및 드레인 전극(136, 138)을 형성한다. 이때, 상기 소스 전극(136)은 상기 데이터 배선(134)과 연결되도록 한다. 이때, 상기 소자영역(TrA)에 순차 적층된 상기 게이트 전극(108)과 게이트 절연막(112)과 폴리실리콘의 액티브층(120)과 서로 이격하는 오믹콘택층(131)과 서로 이격하는 소스 및 드레인 전극(136, 138)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
한편, 제조 공정 특성상 상기 데이터 배선(134) 하부에는 상기 불순물 비정질 실리콘 재질로 이루어진 더미패턴(130)이 형성된다.
다음, 도 3k에 도시한 바와 같이, 상기 데이터 배선(134)과 소스 및 드레인 전극(136, 138)이 형성된 기판(101)에 대해 상기 소자영역(TrA)에 있어 상기 소스 및 드레인 전극(136, 138) 사이로 노출된 상기 불순물 비정질 실리콘패턴(도 3j의 129)을 건식식각을 진행하여 제거함으로써 서로 이격하는 상기 소스 및 드레인 전극(136, 138) 각각의 하부로 불순물 비정질 실리콘의 오믹콘택층(131)을 형성한다. 이때, 상기 오믹콘택층(131) 또한 서로 이격하는 형태를 이룬다.
다음, 도 3l에 도시한 바와 같이, 상기 오믹콘택층(131)을 형성 후, 상기 소스 및 드레인 전극(136, 138)과 상기 데이터 배선(134) 상부에 남아있는 상기 제 1 및 제 2 포토레지스트 패턴(도 3k의 181, 182)을 스트립(strip)을 실시하여 제거한다.
다음, 상기 제 1 및 제 2 포토레지스트 패턴(도 3k의 181, 182)이 제거됨으로써 노출된 상기 소스 및 드레인 전극(136, 138)과 데이터 배선(134) 위로 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하거나, 또는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 보호층(140)을 형성한다.
이후, 상기 보호층(140)을 마스크 공정을 진행하여 패터닝함으로서 상기 드레인 전극(138)을 노출시키는 드레인 콘택홀(142)을 형성한다.
다음, 도 3m에 도시한 바와 같이, 상기 드레인 콘택홀(142)을 갖는 보호층(140) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하 고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(142)을 통해 상기 드레인 전극(138)과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 전술한 본 발명의 제 1 실시예에 따른 어레이 제조 방법에 있어서는 상기 게이트 절연막(112)이 에치스토퍼(127) 형성 시 BOE에 간접 노출되고, 상기 불순물 비정질 실리콘층(도 3h의 128) 형성 전 패터닝 된 상기 폴리실리콘의 액티브층(120) 표면에 형성된 자연산화막(미도시) 제거를 위한 BOE 세정 진행 시 또 한번 BOE에 노출된다.
상기 게이트 절연막(112)이 산화실리콘(SiO2)으로 이루어진 경우, 상기 BOE가 투습되어 단차진 부분 특히, 게이트 전극(108)의 양측에 대해 공극이 형성됨으로써 상기 공극의 의한 영향으로 오프 전류 편차 등이 증가되어 박막트랜지스터(Tr)의 특성 불균일이 발생하고 있다.
따라서, 이러한 본 발명의 제 1 실시예의 어레이 기판의 제조 방법에 따른 문제를 해결하며, 상기 제 1 실시예에 따른 제조 방법대비 더욱 단순화된 공정을 갖는 어레이 기판의 제조 방법을 제 2 실시예를 통해 제시한다.
도 4a 내지 4l은 본 발명의 제 2 실시예에 따른 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스 터(Tr)가 형성되는 영역을 소자영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 기판(201) 상에 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 및 크롬(Cr) 중 선택된 하나의 물질을 증착하여 제 1 금속층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 각 소자영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(208)을 형성한다.
이때, 상기 게이트 전극(208) 및 게이트 배선(미도시)은 전술한 제 1 금속물질 중 서로 다른 2개 이상의 금속물질을 연속 증착하여 이중층 또는 삼중층 구조를 갖도록 형성할 수도 있다. 도면에 있어서는 상기 게이트 배선(미도시) 및 게이트 전극(208)이 모두 단일층 구조를 갖는 것을 일례로 나타내었다.
다음, 도 4b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(208) 위로 상기 기판(201)의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(212)을 형성하고, 연속하여 상기 게이트 절연막(212) 위로 순수 비정질 실리콘을 증착함으로써 순수 비정질 실리콘층(216)을 형성하고, 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 무기절연층(225)을 형성한다. 이때, 상기 게이트 절연막(212)과, 순수 비정질 실리콘층(216)과, 무기절연층(225)은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 모두 동일한 하나의 진공챔버 내에서 반응 가스만을 바 꿔줌으로써 대기 중에 노출없이 연속적으로 형성하는 것이 특징이다.
이후, 상기 무기절연층(225) 위로 레이저 빔 흡수하여 이를 열에너지로 바꾸는 특성이 우수한 금속물질 예를들면 크롬(Cr), 크롬합금, 티타늄(Ti), 티타늄 합금 중 어느 하나를 증착함으로써 레이저 결정화 공정 진행 시 상기 순수 비정질 실리콘층(216)에 고른 열전달을 위한 광열변환층(290)을 형성한다.
다음, 도 4c에 도시한 바와 같이, 상기 광열변환층(290)이 형성된 기판(201)에 DPSS(Diode Pumped Solid State) 레이저 장치(295)를 이용하여 레이저 빔(LB)을 조사하는 고상 결정화를 진행하여 상기 순수 비정질 실리콘층(도 4b의 216)을 미세 결정화하여 폴리실리콘층(218)을 이루도록 한다. 이러한 DPSS(Diode Pumped Solid State) 레이저 장치(295)를 이용한 고상 결정화 공정에 대해서는 제 1 실시예에 상세히 설명하였으므로 이에 대한 설명은 생략한다.
다음, 도 4d에 도시한 바와 같이, DPSS 레이저 장치를 이용한 레이저 결정화를 통해 결정화된 상기 폴리실리콘층(218)이 형성된 기판(201)에 대해 식각을 진행하여 상기 광열변환층(도 4c의 290)을 제거함으로써 상기 무기절연층(225)을 노출시킨다.
다음, 도 4e에 도시한 바와 같이, 상기 광열변환층(도 4c의 290)이 제거됨으로써 노출된 상기 무기절연층(225) 위로 포토레지스트를 도포하고 이에 대해 노광 및 현상 공정을 진행함으로써 무기절연층(225) 위로 상기 게이트 전극(208)에 대응하여 제 1 포토레지스트 패턴(281)을 형성한다.
다음, 도 4f에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(281) 외부로 노출된 상기 무기절연층(225)을 BOE(Buffered Oxide Etchant)를 이용한 식각을 실시하여 패터닝함으로서 상기 게이트 전극(208)에 대응하여 상기 제 1 포토레지스트 패턴(281) 하부에 섬 형태의 에치스토퍼(227)를 형성한다.
이때, 상기 무기절연층(도 4e의 225)의 BOE를 이용한 식각은 상기 에치스토퍼(227) 형성을 위한 실제 식각시간보다 길게 진행하는 과식각(over etch)인 것이 바람직하다. 이렇게 무기절연층(도 4e의 225)에 대해 BOE를 이용하여 과식각을 진행하는 이유는 최종적으로 상기 무기절연층(도 4e의 225)이 식각되어 상기 제 1 포토레지스트 패턴(281) 하부로 상기 에치스토퍼(227)가 형성된 후, 상기 무기절연층(도 4e의 225)이 식각되어 제거됨으로써 노출된 상기 폴리실리콘층(218)의 표면에 형성된 자연산화막(미도시)까지 함께 제거하기 위함이다.
전술한 바와 같이 진행하는 경우, 상기 게이트 절연막(212)은 폴리실리콘층(218)에 의해 덮여진 상태가 되므로 BOE를 이용한 과식각(over etch)을 진행한다 하더라도 1차적으로 상기 폴리실리콘층(218)에 의해 덮혀 있는 상태가 되므로 단차진 부분 즉, 상기 게이트 전극(208)의 양측면 부위로 상기 BOE의 투습은 어느 정도 방지할 수 있으며, 상기 에치스토퍼(227) 형성과 동시에 상기 폴리실리콘층(218) 표면에 형성된 자연산화막(미도시)까지 함께 제거됨으로서 이후 별도로 BOE 세정을 실시할 필요가 없으므로 공정 단순화의 효과를 갖게 된다.
즉, 제 1 실시예의 경우, 상기 게이트 절연막은 액티브층 외측으로 노출된 부분에 대해서는 상기 액티브층 표면의 자연산화막 제거를 위한 BOE 세정을 실시하는 시간동안 상기 BOE과 직접 접촉하며 지속적으로 노출되지만, 제 2 실시예의 경 우 실질적으로 상기 게이트 절연막(212)은 BOE를 이용한 세정시 폴리실리콘층(218)에 의해 덮혀 있는 상태가 되므로 BOE에 직접적으로 노출되지 않는다. 또한, 상기 무기절연층(도 4e의 225)을 패터닝하여 에치스토퍼(227)의 형성 시, 소자영역(TrA) 이외의 영역에서 상기 무기절연층(도 4e의 225)이 완전 제거됨으로써 노출되는 폴리실리콘층(218) 표면의 자연산화막(미도시)이 완전 제거되는 시간 동안만 상기 폴리실리콘층(218)에 덮혀진 상태로 BOE에 간접적으로 노출되므로 BOE에 노출되는 시간 또한 제 1 실시예 대비 적은 것이 또 다른 특징이다.
다음, 상기 도 4g에 도시한 바와 같이, 상기 에치스토퍼(227) 상에 남아있는 상기 제 1 포토레지스트 패턴(도 4f의 281)을 스트립(strip)을 통해 제거한다. 이후, 상기 에치스토퍼(227) 및 상기 자연산화막(미도시)이 제거된 상기 폴리실리콘층(218) 위로 불순물 비정질 실리콘을 증착하여 불순물 비정질 실리콘층(228)을 형성한다. 이때, 추후 패터닝되어 오믹콘택층(도 4l의 231)을 이루는 상기 불순물 비정질 실리콘층(228)과 추후 액티브층(도 4l의 220)을 이루는 상기 폴리실리콘층(218)은 그 사이에 위치하게 되는 자연산화막(미도시)이 제거되었으므로 오믹접촉을 하게 된다.
다음, 도 4h에 도시한 바와 같이, 상기 불순물 비정질 실리콘층(228) 위로 제 2 금속물질 예를들면 몰리브덴(Mo), 몰리티타늄(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 및 크롬(Cr) 중 어느 하나 또는 둘 이상의 물질을 증착함으로써 제 2 금속층(232)을 형성한다.
다음, 상기 제 2 금속층(232) 위로 포토레지스트를 도포하여 포토레지스트 층(미도시)을 형성하고, 이에 대해 노광 마스크(미도시)를 이용한 노광과, 노광된 포토레지스트층(미도시)의 현상을 진행함으로써 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(도 4i의 234)이 형성될 부분과 소자영역(TrA)에 있어 서로 이격하는 소스 및 드레인 전극(도 4i의 236, 238)이 형성될 부분에 대응하여 제 2 포토레지스트 패턴(282)을 형성한다. 그 외의 영역에 대해서는 상기 현상 공정 시 상기 포토레지스트층(미도시)이 제거됨으로서 상기 제 2 금속층(232)을 노출시킨 상태를 이룬다.
다음, 도 4i에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(282) 외부로 노출된 상기 제 2 금속층(도 4h의 232)을 제거함으로써 상기 불순물 비정질 실리콘층(218) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 상기 데이터 배선(234)을 형성한다. 동시에 상기 소자영역(TrA)에는 상기 불순물 비정질 실리콘층(218) 위로 상기 에치스토퍼(227) 상에서 서로 이격하는 소스 및 드레인 전극(236, 238)을 형성한다. 이때, 상기 소스 전극(236)과 상기 데이터 배선(234)은 서로 연결되도록 즉, 상기 데이터 배선(234)에서 분기한 형태로서 상기 소스 전극(236)을 형성한다.
다음, 도 4j에 도시한 바와 같이, 상기 제 2 금속층(도 4h의 232)이 패터닝됨으로써 형성된 상기 데이터 배선(234)과 소스 및 드레인 전극(236, 238) 외측으로 노출된 상기 불순물 비정질 실리콘층(도 4i의 228)과 그 하부의 폴리실리콘층(도 4i의 218)을 상기 제 2 포토레지스트 패턴(282)을 식각 방지 마스크로 하여 순차적으로 식각하여 제거함으로써 상기 소자영역(TrA)에 있어서는 상기 소스 및 드 레인 전극(236, 238) 하부에 이들 두 전극(236, 238)과 각각 동일한 평면 형태를 가지며 완전 중첩하는 불순물 비정질 실리콘의 오믹콘택층(231)을 형성하고, 동시에 상기 오믹콘택층(231)과 상기 에치스토퍼(227) 하부로 폴리실리콘의 액티브층(220)을 형성한다.
한편, 상기 불순물 비정질 실리콘층(도 4i의 228)과 그 하부의 폴리실리콘층(도 4i의 218)을 식각하여 제거하는 과정에서 본 발명의 실시예의 경우 소자영역(TrA)에 상기 게이트 전극(208)에 대응하여 상기 폴리실리콘층(도 4i의 218) 상에 에치스토퍼(227)가 형성되고 있으므로 상기 소자영역(TrA)에 있어서는 상기 소스 및 드레인 전극(236, 238) 사이로 상기 불순물 비정질 실리콘층(도 4i의 228)이 제거된 후 상기 에치스토퍼(227)에 의해 폴리실리콘층(도 4i의 218)이 식각되는 것을 방지하게 된다. 따라서, 상기 소자영역(TrA)에 있어서는 소스 및 드레인 전극(236, 238) 하부로 그 끝단이 상기 에치스토퍼(227) 상에서 서로 이격하는 형태의 오믹콘택층(231)과, 상기 오미콘택층(231)과 에치스토퍼(227) 하부로 폴리실리콘의 액티브층(220)이 형성되게 된다. 이때, 본 발명의 실시예에 따른 어레이 기판(201)의 제조 방법 특성 상 상기 데이터 배선(234)의 하부에도 상기 폴리실리콘의 액티브층(220)과 오믹콘택층(231)을 이루는 동일한 물질로 이루어진 제 1 및 제 2 더미패턴(221, 233)이 형성되는 것이 특징이다.
이때, 상기 소자영역(TrA)에 순차 적층된 상기 게이트 전극(208)과 게이트 절연막(212)과 폴리실리콘의 액티브층(220)과 서로 이격하는 오믹콘택층(231)과 서로 이격하는 소스 및 드레인 전극(236, 238)은 스위칭 소자인 박막트랜지스터(Tr) 를 이룬다.
다음, 도 4k에 도시한 바와 같이, 상기 오믹콘택층(231)을 형성 후, 상기 소스 및 드레인 전극(236, 238)과 상기 데이터 배선(234) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 4j의 282)을 스트립(strip)을 실시하여 제거한다.
이후, 상기 제 2 포토레지스트 패턴(도 4j의 282)이 제거됨으로써 노출된 상기 데이터 배선(234)과 소스 및 드레인 전극(236, 238) 위로 상기 기판(201) 전면에 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하거나, 또는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 보호층(240)을 형성한다. 이때 도면에 있어서는 유기절연물질을 도포하여 평탄한 표면을 갖는 보호층(240)을 형성한 것을 일례로 보이고 있다.
이후, 상기 보호층(240)을 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 전극(238)을 노출시키는 드레인 콘택홀(242)을 형성한다.
다음, 도 4l에 도시한 바와 같이, 상기 드레인 콘택홀(242)을 갖는 보호층(240) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(242)을 통해 상기 드레인 전극(238)과 접촉하는 화소전극(250)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성한다.
전술한 제 2 실시예에 따른 어레이 기판의 제조 방법은 총 5회의 마스크 공정을 통해 어레이 기판을 제조함으로써 총 6회의 마스크 공정을 진행하는 제 1 실시예에 따른 어레이 기판의 제조방법 대비 단순화 공정을 갖게 됨을 알 수 있다.
또한, 본 발명의 제 2 실시예에 따른 어레이 기판의 제조방법에 있어서는 게이트 절연막 상부에 폴리실리콘층이 형성된 상태에서 BOE를 이용한 식각공정을 진행하여 에치스토퍼를 형성하는 동시에 폴리실리콘층 표면의 자연산화막을 제거함으로써 게이트 절연막이 상기 BOE에 직접적으로 노출되지 않으므로 게이트 전극 주변의 상기 게이트 절연막 내부에 공극이 형성되는 것을 원천적으로 방지함으로서 상기 공극에 의한 박막트랜지스터의 특성 저하를 방지할 수 있는 것이 특징이다.
도 1은 종래의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 포함하는 하나의 화소영역에 대한 단면도.
도 2는 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 3a 내지 3m은 본 발명의 제 1 실시예에 따른 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4l은 본 발명의 제 2 실시예에 따른 폴리실리콘의 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 기판 208 : 게이트 전극
212 : 게이트 절연막 218 : 폴리실리콘층
227 : 에치스토퍼 228 : 불순물 비정질 실리콘층
234 : 데이터 배선 236 : 소스 전극
238 : 드레인 전극 282 : 제 2 포토레지스트 패턴
P : 화소영역 TrA : 소자영역

Claims (8)

  1. 기판 상에 일방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 게이트 전극 위로 상기 기판 전면에 순차적으로 게이트 절연막과 순수 비정질 실리콘층과 무기절연층과 광열변환층을 형성하는 단계와;
    상기 광열변환층에 대해 레이저 빔을 조사함으로써 상기 순수 비정질 실리콘층을 폴리실리콘층으로 미세결정화하는 단계와;
    상기 광열변환층을 제거하는 단계와;
    상기 무기절연층 위로 상기 게이트 전극에 대응하여 포토레지스트 패턴을 형성하는 단계와;
    BOE(Buffered Oxide Etchant)를 이용한 식각을 진행함으로써 상기 포토레지스트 패턴 외측으로 노출된 상기 무기절연층을 제거하여 상기 게이트 전극에 대응하여 에치스토퍼를 형성하는 단계와;
    상기 에치스토퍼 위로 순차적으로 상기 기판 전면에 불순물 비정질 실리콘층과 금속층을 형성하는 단계와;
    상기 금속층을 패터닝함으로써 상기 불순물 비정질 실리콘층을 노출시키며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 에치스토퍼 상부에서 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;
    상기 데이터 배선과 상기 소스 및 드레인 전극 외부로 노출된 상기 불순물 비정질 실리콘층과 그 하부의 상기 폴리실리콘층을 제거함으로서 상기 소스 및 드레인 전극 하부에 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층을 형성하고, 동시에 상기 오믹콘택층 및 에치스토퍼 하부에 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 소스 및 드레인 전극과 상기 데이터 배선 위로 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막과 상기 무기절연층은 각각 산화실리콘(SiO2)을 증착하여 형성하는 것이 특징인 어레이 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 레이저 빔은 고체 매질을 이용하여 발생되는 레이저 빔인 것이 특징인 어레이 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 광열변환층은 빛을 열에너지로 바꾸는 능력이 우수한 금속물질인 크롬(Cr), 크롬합금, 티타늄(Ti), 티타늄 합금 중 어느 하나를 증착하여 형성하는 것이 특징인 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 BOE를 이용한 식각은 상기 무기절연층이 제거됨으로써 노출되는 상기 폴리실리콘층 표면에 형성된 자연산화막을 제거할 수 있도록 과식각(over etch)인 것이 특징인 어레이 기판의 제조 방법.
  6. 기판 상에 일방향으로 연장된 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극과;
    상기 게이트 배선 및 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 폴리실리콘의 액티브층과;
    상기 폴리실리콘의 액티브층 상부로 형성된 섬형상의 에치스토퍼와;
    상기 에치스토퍼 상부에서 서로 이격하며 그 끝단 각각이 상기 액티브층의 끝단과 일치하도록 형성된 불순물 비정질 실리콘의 오믹콘택층과;
    상기 서로 이격하는 오믹콘택층 위로 이외 동일한 평면형태를 가지며 완전 중첩하며 형성된 소스 및 드레인 전극과;
    상기 소스 전극과 연결되며 상기 게이트 절연막 상에 상기 게이트 배선과 교차하여 화소영역을 정의하며 형성된 데이터 배선과;
    상기 데이터 배선 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과;
    상기 보호층 상부로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 형성된 화소전극
    을 포함하는 어레이 기판.
  7. 제 6 항에 있어서,
    상기 데이터 배선 하부에는 상기 데이터 배선과 동일한 형태를 가지며 상기 액티브층과 상기 오믹콘택층을 이루는 동일한 물질로 이루어진 제 1 및 제 2 더미패턴이 형성된 것이 특징인 어레이 기판.
  8. 제 6 항에 있어서,
    상기 게이트 절연막과 상기 무기절연층은 산화실리콘(SiO2)으로 이루어진 것이 특징인 어레이 기판.
KR1020090112565A 2009-11-20 2009-11-20 어레이 기판 및 이의 제조방법 KR101280827B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090112565A KR101280827B1 (ko) 2009-11-20 2009-11-20 어레이 기판 및 이의 제조방법
US12/843,738 US8158469B2 (en) 2009-11-20 2010-07-26 Method of fabricating array substrate
CN2010102590185A CN102074502B (zh) 2009-11-20 2010-08-19 制造阵列基板的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090112565A KR101280827B1 (ko) 2009-11-20 2009-11-20 어레이 기판 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20110055936A true KR20110055936A (ko) 2011-05-26
KR101280827B1 KR101280827B1 (ko) 2013-07-02

Family

ID=44032988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090112565A KR101280827B1 (ko) 2009-11-20 2009-11-20 어레이 기판 및 이의 제조방법

Country Status (3)

Country Link
US (1) US8158469B2 (ko)
KR (1) KR101280827B1 (ko)
CN (1) CN102074502B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130018014A (ko) * 2011-08-12 2013-02-20 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
KR20130027207A (ko) * 2011-09-07 2013-03-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101790176B1 (ko) * 2010-11-02 2017-10-25 엘지디스플레이 주식회사 어레이 기판의 제조방법
KR101764902B1 (ko) * 2010-12-06 2017-08-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
CN102437048B (zh) * 2011-08-04 2015-04-29 上海华力微电子有限公司 改进双重通孔刻蚀停止层交叠区通孔刻蚀的方法及其器件
CN102522411B (zh) * 2011-12-22 2016-02-10 深圳莱宝高科技股份有限公司 薄膜晶体管、使用该薄膜晶体管的阵列基板及其制作方法
CN102709328B (zh) * 2012-05-25 2013-07-03 京东方科技集团股份有限公司 一种阵列基板、其制造方法、显示面板及显示装置
KR101985246B1 (ko) * 2012-07-06 2019-06-03 엘지디스플레이 주식회사 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
CN102983135B (zh) * 2012-12-13 2016-03-16 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法
CN103901691B (zh) * 2012-12-26 2016-08-17 上海天马微电子有限公司 液晶显示面板及制造方法
CN103500711B (zh) 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN105355544A (zh) * 2015-11-24 2016-02-24 信利（惠州）智能显示有限公司 低温多晶硅薄膜及薄膜晶体管的制备方法、以及薄膜晶体管
US20190140102A1 (en) 2016-04-25 2019-05-09 Sakai Display Products Corporation Thin film transistor, display device, and thin film transistor manufacturing method
CN105845737B (zh) 2016-05-17 2019-07-02 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN106057828A (zh) * 2016-08-12 2016-10-26 京东方科技集团股份有限公司 一种基板及其制备方法、显示面板
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
CN108198745B (zh) * 2017-12-28 2020-12-22 信利（惠州）智能显示有限公司 源漏极成膜前处理方法
KR102481468B1 (ko) * 2018-01-04 2022-12-26 삼성디스플레이 주식회사 표시 장치
CN109300916A (zh) * 2018-09-30 2019-02-01 重庆惠科金渝光电科技有限公司 阵列基板及其制备方法和显示器件
CN109545751B (zh) * 2018-10-15 2022-02-22 Tcl华星光电技术有限公司 薄膜晶体管阵列基板制造方法
CN109599343A (zh) * 2018-12-25 2019-04-09 惠科股份有限公司 薄膜晶体管及其制作方法
CN109742028B (zh) * 2018-12-25 2021-04-02 惠科股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管和显示面板
CN109727875A (zh) 2018-12-25 2019-05-07 惠科股份有限公司 一种薄膜晶体管的制作方法和显示面板
CN109960438B (zh) * 2019-03-19 2021-04-23 京东方科技集团股份有限公司 基板及其制作方法、触控显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139346B1 (ko) * 1994-03-03 1998-06-15 김광호 박막 트랜지스터 액정표시장치의 제조방법
KR100190041B1 (ko) * 1995-12-28 1999-06-01 윤종용 액정표시장치의 제조방법
JP2001102584A (ja) 1999-09-28 2001-04-13 Sony Corp 薄膜トランジスタと表示装置及び薄膜半導体装置の製造方法
KR100653467B1 (ko) * 1999-12-24 2006-12-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터-액정표시소자의 제조방법
KR100413668B1 (ko) * 2001-03-29 2003-12-31 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100661725B1 (ko) 2004-12-30 2006-12-26 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101274708B1 (ko) * 2008-06-25 2013-06-12 엘지디스플레이 주식회사 평판 표시장치용 어레이 기판 및 그의 제조방법
KR101263726B1 (ko) * 2008-11-07 2013-05-13 엘지디스플레이 주식회사 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
KR101593443B1 (ko) * 2009-02-19 2016-02-12 엘지디스플레이 주식회사 어레이 기판의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130018014A (ko) * 2011-08-12 2013-02-20 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
KR20130027207A (ko) * 2011-09-07 2013-03-15 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법

Also Published As

Publication number Publication date
CN102074502B (zh) 2013-07-24
US8158469B2 (en) 2012-04-17
CN102074502A (zh) 2011-05-25
US20110124162A1 (en) 2011-05-26
KR101280827B1 (ko) 2013-07-02

Similar Documents

Publication Publication Date Title
KR101280827B1 (ko) 어레이 기판 및 이의 제조방법
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
US8329523B2 (en) Array substrate for dislay device and method of fabricating the same
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
KR20100094817A (ko) 어레이 기판의 제조방법
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
KR20120046555A (ko) 어레이 기판의 제조방법
KR101134989B1 (ko) 어레이 기판의 제조방법
WO2016123979A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR20120007764A (ko) 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
KR20100123535A (ko) 어레이 기판의 제조방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
KR101030968B1 (ko) 어레이 기판 및 이의 제조방법
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
KR20100130523A (ko) 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
KR101599280B1 (ko) 어레이 기판의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR20110058355A (ko) 어레이 기판 및 이의 제조방법
KR20110018232A (ko) 어레이 기판의 제조방법
KR101484965B1 (ko) 어레이 기판의 제조방법
KR20100055127A (ko) 어레이 기판의 제조방법
KR20100048796A (ko) 박막트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160530

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 7