KR20110050518A - 적층형 집적회로들의 부식 제어 - Google Patents

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Abstract

본 발명은 부식 엘리먼트들(또는 적어도 산화제들)이 적층형 IC 디바이스의 두개의 층들 사이의 인터페이스에 있는 금속 연결부들과 접촉하는 것을 방지하기 위한 시스템들 및 방법들에 관한 것이다. 층들이 서로 근접하여 배치될때, 층들의 평면 표면들의 경계에는 공동(cavity)이 형성된다. 이러한 공동은 층들사이의 주변 시일에 의하여 한정(bound)된다. 일 실시예에 있어서, 공동내에 진공(vacuum)이 생성되어 공동 내의 부식 대기(corrosive atmosphere)를 감소시킨다. 다른 실시예에서는 공동이 아르곤과 같은 불활성 가스로 채워진다. 일단 공동에서 산화 엘리먼트들이 감소하면, 주변 시일은 공동내로의 오염물들의 침투를 방지하기 위하여 캡슐화(encapsulate)될 수 있다.

Description

적층형 집적회로들의 부식 제어{CORROSION CONTROL OF STACKED INTEGRATED CIRCUITS}
본 발명은 집적회로(IC)들, 특히 다층(multi-layered) IC들, 더 상세하게는 층들 사이의 부식을 제어하기 위한 시스템들 및 방법들에 관한 것이다.
IC 기술에서는 다층(multi-layered)(3-D) IC 디바이스들을 형성하기 위하여 칩들(다이(die)들)을 함께 적층할 필요성이 있다. 3-D 디바이스를 형성하기 위한 한 방법은 2개 (또는 더 많은) 층들을 접합시킨후 층들을 단일 구조로 캡슐화(encapsulate)하는 것이다. 각각의 층들의 표면들상의 전기적 컨덕터들 및/또는 접촉부들은 상이한 층들상의 회로들 사이에서 전기 신호들을 반송(carry)하기 위하여 사용된다. 이들 컨덕터들/접촉부들은 마이크론 정도의 직경으로 매우 작으며, 부식 대기에 노출될때 비교적 빠르게 부식될 수 있다. 다음으로, 부식은 3D 디바이스들의 신호 처리 능력을 간섭한다.
두개의 다이들이 접합될때 두개의 다이들을 사이에서 생성되는 작은 갭으로부터 부식이 발생한다. 물 및 산소와 같은 부식 재료는 이들 갭들내에서 트랩(trap)될 수 있다. 다음으로, 이러한 트랩된 부식 재료는 금속 컨덕터들 및/또는 접촉부들을 간섭하여 신뢰성 문제들을 발생시킨다.
하나의 솔루션은 필러(filler) 재료로 "갭"을 채우는 것이다. 갭 크기가 일정하지 않기 때문에, 필러의 양은 일정치 않다. 따라서, 갭을 완전하게 채우는 것은 곤란하다. 다른 한편으로, 너무 많은 필러를 사용하면 결과적인 3-D 디바이스의 크기가 증가할 것이며, 따라서 폼 인자(form factor)가 변경된다.
다른 솔루션은 갭을 제거하거나 또는 갭을 매우 작게 하는 것이다. 이를 달성하기 위해서는 각각의 다이들의 표면들이 극단적으로 평탄하게 되어야 할 것이며, 이는 디바이스의 비용 뿐만아니라 다이들을 조정하기 위한 비용을 증가시킨다.
부가적인 문제점은 층들 사이에서 트랩된 가스들이 온도 증가 또는 외부 압력 감소동안 팽창한다는 점이다. 팽창된 가스들은 본딩된 티어들에 대한 분리 압력으로 작용한다.
본 개시내용은 부식 엘리먼트들(예컨대, 산화제들)이 적층형 IC 디바이스의 두개의 층들 사이의 인터페이스에 있는 금속 연결부들과 접촉하는 것을 방지하기 위한 시스템들 및 방법들에 관한 것이다. 층들이 서로 근접하게 배치될때, 층들의 평면 표면들의 경계에는 공동(cavity)이 형성된다. 이러한 공동은 층들사이의 주변 시일에 의하여 한정(bound)된다. 일 실시예에서는 공동내에 진공(vacuum)이 생성되어 공동 내의 부식 대기(corrosive atmosphere)를 제거하거나 또는 감소시킨다. 다른 실시예에서는 공동이 아르곤과 같은 비-산화 가스로 채워진다. 일단 공동에 산화 엘리먼트들이 없으면, 주변 시일은 공동내로의 오염물들의 침투를 방지하고 또한 시일 그 자체의 부식을 방지하기 위하여 캡슐화(encapsulate)될 수 있다.
앞선 설명은 후속하는 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 하기 위해서 본 발명의 특징들 및 기술적인 장점들을 광범위하기보다는 오히려 개략적으로 설명한다. 본 발명의 청구항들의 요지를 형성하는 본 발명의 추가적인 특징들 및 장점들이 이하에서 설명될 것이다. 개시된 개념 및 특정 실시예들이 본 발명의 동일한 목적들을 실행하기 위해 변경하거나 혹은 다른 구조들을 설계하기 위한 기초로서 용이하게 활용될 수 있다는 것을 당업자들은 알아야 한다. 또한, 이러한 균등 구조들은 첨부된 청구항들에서 기술된 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것을 당업자들은 알아야 한다. 추가 목적들 및 장점들과 더불어 동작의 방법 및 구성 모두에 있어 본 발명의 특징인 것으로 여겨지는 신규한 특징들이 첨부 도면들과 관련하여 고려될 때 아래의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각은 단지 예시 및 설명만을 위해 제공되는 것이지 본 발명의 범위들의 정의로서 의도되지 않는다는 것을 명확히 알아야 한다.
본 발명의 더욱 완전한 이해를 위해, 첨부 도면들과 관련하여 이루어지는 아래의 설명들에 대한 참조가 이제 이루어진다.
도 1a 내지 도 1c는 본 발명의 실시예들에 따른, 다층(multi-layered) IC 디바이스들 및 다층(multi-layered) IC 디바이스들을 제조하기 위한 예시적인 프로세스들의 예들을 도시한다.
도 2는 본 발명의 실시예들에 따른 하나의 대안적인 적층형 IC 디바이스를 도시한다.
도 3은 본 발명의 실시예들에 따른, 다이 대 웨이퍼 적층의 일 실시예를 도시한다.
도 4는 본 발명의 실시예들에 따른, 다층(multi-layered) IC 디바이스들이 환경적으로 제어되는 챔버에 본딩되는 하나의 대안적인 실시예를 도시한다.
도 5는 본 발명의 실시예들에 따른, 다층(multi-layered) IC 디바이스의 층들 사이의 부식을 제어하기 위한 방법의 일 실시예를 도시한다.
도 1a에는 상부 다이(11) 및 하부 다이(12)를 포함하는 적층형(stacked) IC 디바이스(10)가 도시되어 있다. 상부 다이(11)는 액티브 층(101) 및 기판 층(102)을 가진다. 하부 다이(12)는 액티브 층(103) 및 기판 층(104)을 가진다. 도 1a는 본딩을 위하여 접합되기 전에 배치된 상부 다이 및 하부 다이를 도시한다. 이러한 실시예에서, 기판 층(102)은 액티브 층(103)에 본딩될 것이며, 따라서 이는 "백-투-페이스(back-to-face)" 본딩 어레인지먼트(arrangement)이다. 논의되는 바와같이, "페이스-투-페이스(face-to-face)", "백-투-백(back-to-back)", "페이스-투-백(face-to-back)", 또는 "백-투-페이스(back-to-face)" 조합들의 임의의 어레인지먼트는 티어링된 반도체 컴포넌트들을 형성하기 위하여 여기에서 논의되는 개념들을 사용할 수 있다.
도 1a-1c는 2개의 성층된(layered) 적층형 IC 디바이스를 도시하나, 적층형 IC 디바이스는 더 많은 층들을 포함할 수 있다. 기판 층(102)은 층(103)상의 액티브 컴포넌트들(115)(또는 터미널들)에 층(101)상의 컴포넌트들(111)(또는 터미널들)을 연결시키기 위하여 사용되는 연결부들(엘리먼트들)(112)을 포함한다. 이들 연결부들은 층들(102, 103)의 평면 표면들이 접합될때 층(103)의 평면 표면상의 패드(114)와 짝을 이루는(mate) 커넥터 경로(112)를 사용하여 만들어진다. 상부 다이(11) 및 하부 다이(12)의 주위 둘레에는 각각 엘리먼트들(110, 113)이 형성되어 있으며, 이 엘리먼트들(110, 113)은 층들이 짝을 이룰때 함께 시일(이하에 도시됨)을 형성하게 된다. 도시된 실시예에서, 시일 부분들(110, 113)은 금속이나 다른 재료들을 포함할 수 있다.
도 1b는 다이들(11, 12)이 하나로 합쳐지는 것과, 주변의 짝을 이룬 엘리먼트들(110/113)에 의하여 본딩되는 영역내에 하나 이상의 갭들(120)을 형성하는 것을 도시한다. 엘리먼트들(110/113)은 주변 둘레에 시일을 형성하기 위하여 함께 합쳐진다. 지금 전기 연결부가 커넥터 엘리먼트들(112, 114)을 사용하여 컴포넌트(111)로부터 컴포넌트(115)까지 존재한다는 것에 유의해야 한다.
일단 엘리먼트들이 적절하게 정렬되면, 새로운 대기는, 대기 개입(atmospheric intervention)이 시작되지 않는 경우에 보통 형성되는 대기, 예컨대 주위 대기(ambient atmosphere)와 이 새로운 대기가 상이하도록, 환경적으로 제어되는 챔버내에서 선택적으로 형성될 수 있다. 예컨대, 정상 대기(normal atmosphere)는 물, 다른 증기들, 및/또는 IC 디바이스의 적절한 동작에 대하여 간섭을 야기하는 부식을 유발하는 다른 가스들을 포함할 수 있다.
이러한 예에서, 환경적으로 제어되는 챔버내에서 생성되는 선택적으로 생성된 비-부식 환경은, 이하에서 논의되는 바와같이, 환경적으로 제어되는 챔버내의 대기 압력을 감소시키고 그리고/또는 불활성 가스 또는 비-산소(non-oxygen) 가스로 환경적으로 제어되는 챔버내의 대기를 실질적으로 대체하기 위하여 펌프(도시안됨)을 사용하여 예로서 생성될 수 있다. 생성된 대기는 산소, 물 및/또는 다른 산화제들을 몰아내어(drive out) 부식을 감소시키도록 설계된다. 일단 적절한 환경이 생성되면, 다이들은 적절한 환경이 갭(120)내에 존재하도록 바람직하게 섭씨 150도 보다 높은 공기의 온도에서 함께 압축되고 본딩된다.
낮은 압력은 하나 이상의 펌프들을 사용하여 생성될 수 있다는 것에 유의해야 한다. 이들 펌프들은 또한 압력을 감소시키는 것 대신에 또는 압력을 감소시키는 것에 부가하여 아르곤 또는 질소와 같은 원하는 환경을 환경적으로 제어되는 챔버내에 주입시키기 위하여 사용될 수 있다. 낮은 압력은 진공을 실질적으로 생성하는 포인트까지 원하는 정도로 낮을 수 있다.
일부 상황들에서는 층들 사이에 하나 보다 많은 갭을 생성하고 상이한 갭들에 대하여 상이한 환경들을 생성하는 것이 바람직할 수 있다는 것에 유의해야 한다. 갭들은 개별 갭들인 것이 바람직한 부분들 둘레에 짝을 이루는 엘리먼트들(110/113)을 배치함으로써 생성될 수 있다. 따라서, 낮은 압력은 일부 갭들에 대하여 그리고 동일한 적층형 IC 디바이스내의 다른 갭들내에서 생성되는 상이한 환경에 대하여 생성될 수 있다. 이들 상이한 환경들은 동일한 층들 사이에 그리고/또는 상이한 층들 사이에 있을 수 있다.
도 1c는 시일(110/113) 외부에 보호 층(140)이 추가된 것을 도시한다. 이러한 보호층은 밀봉(seal)된 공동내의 환경이 정상 환경에서 발견되는 물 또는 산소와 같은 부식 엘리먼트들과 접촉하는 것을 방지하기 위하여 예컨대 플라즈마 강화된 화학기상증착(PCVD)에 의하여 추가될 수 있다. 층(140)은 실리콘 아질산염 또는 실리콘 산화물과 같은 절연층일 수 있다. 막(140)은 도 1c에 도시된 바와같이 시일 링(110/113)상에 단독으로 있는 것보다 오히려 원하는 경우에 적층형 IC 디바이스의 모든 외부 둘레에 증착될 수 있다. 이러한 층(140)의 기능은 시일 링(110/113) 및 이의 외부 환경사이의 배리어(barrier)를 형성하는 것이다. 보호 층(140)은 금속 시일(110/113)이 임의의 누설없는 완전한 불침투성 본드(bond)를 형성하기 위하여 전체 주변 둘레를 충분히 밀폐하지 못할 가능성이 있기 때문에 생성된다. 더욱이, 만일 시일(110/113)이 금속으로 형성되면, 시일(110/113)은 부식될 수 있다.
도 2는 다이들(21, 22)을 가지며, 층들 중 적어도 두개의 층의 "페이스(face)"들(202, 203)이 "페이스-투-페이스" 관계로 본딩되는 하나의 대안적인 적층형 IC 디바이스 어레인지먼트(20)를 도시한다. 이는 도 1a 내지 도 1c에 도시된 "백-투-페이스" 본딩과 대조적이다. 도 2에서, 적층형 IC 디바이스(20)는 외부 컴포넌트들에 연결부를 제공하기 위하여 비아들(210)(필요한 경우에)과 층 대 층 전기 접촉부들(212, 213)을 가진다. 이러한 실시예에서는 층들 사이의 금속 주변 시일 링이 부분들(214, 215)에 의하여 형성된다는 것에 유의해야 한다. 물론, 임의의 조합 및 임의의 수의 층들이 사용될 수 있다.
여기에서 논의되는 개념들은 다이 대 다이 적층(die to die stacking), 다이 대 웨이퍼 적층(die to wafer stacking) 및 일부 상황들에서는 웨이퍼 대 웨이퍼 적층(wafer to wafer stacking)으로 달성될 수 있다. 도 3은 다이(30-1)가 아직 웨이퍼(300)의 부분인 다이(31-1)와 짝을 이루는 다이 대 웨이퍼 적층을 도시한다. 다이들(30-1, 31-1)은 상이한 크기들을 가질 수 있다. 이는 웨이퍼(300)상에 위치한 다이들(31-1 내지 31-N) 중 일부에 본딩된 임의의 수의 다른 다이들(도시안됨)에 대해 순차적으로 또는 이들 다이들과 병렬로 반복될 수 있다. 다음으로, 보호 외부 시일을 제공하기 위하여 하나의 다이 쌍에 대하여 또는 모든 다이 쌍들에 대하여 캡슐화(encapsulation)(도 3에 도시안됨)가 이루어질 수 있다. 다음으로, 다이들(31-1 내지 31-N)은 개별 적층형 IC 디바이스들을 형성하기 위하여 웨이퍼(300)로부터 분리될 수 있다.
도 4는 다층(multi-layered) IC 디바이스가 환경적으로 제어되는 챔버에 본딩되는 하나의 대안적인 실시예를 도시한다. 도시된 바와같이, 다이(40)는 챔버(401)내에 적층형 IC 디바이스(400)를 형성하기 위하여 다이(41)와 관련하여 배치된다. 다이들(40, 41)이 적절하게 정렬된 후, 환경 제어부(402)는 층들 사이의 주위 둘레에 시일을 형성하기 위하여 링들(42, 43)을 사용하여 적절한 환경을 생성한다. 이러한 환경은 예컨대 낮은 압력(원하는 경우에 진공을 포함하는)일 수 있거나, 또는 환경은 질소 또는 아르곤과 같은 가스, 또는 임의의 다른 물질, 또는 짝을 이룬 층들 사이의 공동내의 부식 또는 다른 원치않은 영향들을 방지하거나 또는 감소시키는 물질들의 조합일 수 있다. 아르곤은 개선된 열 전도성이 원해지는 상황들에서 바람직한 가스이다. 압력은 바람직하게 1 atm 아래에 있어야 한다.
적층형 IC 디바이스(400)는 바람직하게 적층형 IC 디바이스(400)가 냉각될때 티어들 사이의 갭이 대기 압력보다 낮은 압력하에 있도록 130C 내지 400C의 온도까지 가열된다. 다음으로, 가열되는 동안, 압축 열 본딩은 다이들(40, 41)을 본딩하기 위하여 사용될 수 있다. 일단 층들이 본딩되면, 전체 적층형 IC 디바이스(400) 위에 또는 필요한 경우에 층간 시일 링(42/43) 둘레에만 보호 막(도시안됨)이 증착될 수 있다. 본딩 전에 층들을 가열할때 발생하는 공동내의 감소된 압력은 층들을 함께 본딩하는 것을 용이하도록 작용한다는 것에 유의해야 한다. 더욱이, 만일 온도가 상승하면, 공동(공동들)내의 압력은 층들을 분리하는데 충분치 않을 것이다.
도 5는 다층(multi-layered) IC 디바이스의 층들 사이의 부식을 제어하기 위한 방법의 일 실시예(50)를 도시한다. 블록(501)은 제 2 다이(또는 웨이퍼)에 대한 하나 이상의 다이들의 위치선정을 제어한다. 위치선정이 완료하였다는 것을 블록(502)이 결정할때, 주변 시일(예컨대, 도 2의 도면부호 214/215)이 설정되도록, 블록(503)은 앞서 논의된 다수의 방식들 중 어느 하나로 또는 다른 방식으로 다이들 사이의 제어된 환경을 설정한다.
블록(503, 504)은 적절한 환경이 설정되었다는 것을 블록(504)이 결정할때까지 반복하며, 이 경우에 블록(505)은 다이들을 함께 본딩한다. 필요한 경우에, 블록(506)은 앞서 논의된 바와같이 설정된 시일 외부에 보호 배리어를 추가한다.
비록 블록들(501, 502)이 블록들(503, 504) 전에 도시될지라도, 블록들(503, 504)이 블록들(501, 502) 전에 발생할 수 있다는 것이 상상된다. 시일이 주위 둘레에 도시된 반면에, 시일은 단지 특정 엘리먼트들 주변에 있을 수 있으며, 하나보다 많은 밀봉된 영역은 두개의 층들 사이에 형성될 수 있다는 것이 인식되어야 한다.
비록 본 발명 및 그것의 장점들이 상세히 설명되었지만, 다양한 변경들, 대체들 및 대안들이 첨부된 청구항들에 의해 한정된 발명의 사상 및 범위로부터 벗어나지 않고 여기서 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 명세서에서 설명된 프로세스, 기계, 제조, 물질의 조합, 수단, 방법들 및 단계들의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업자라면 개시내용으로부터 용이하게 알게 될 바와 같이, 여기서 설명된 상응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 혹은 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후 개발될 프로세스들, 기계들, 제조, 물질의 조합, 수단, 방법들 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 그들의 범위내에 이러한 프로세스들, 기계들, 제조, 물질의 조합, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.

Claims (27)

  1. 티어링된(tiered) 반도체 디바이스로서,
    제 1 및 제 2 티어(tier)들 ― 상기 제 1 및 제 2 티어들은 상기 티어들의 평면 표면들을 따라 서로 본딩되며(bonded), 상기 티어들의 각각은 적어도 하나의 액티브(active) 엘리먼트를 포함함 ―; 및
    상기 평면 표면들 중 본딩된 평면 표면들의 주변 에지(peripheral edge)를 둘러싸는 환경 시일(environmental seal)을 포함하는,
    티어링된 반도체 디바이스.
  2. 제 1항에 있어서, 상기 시일에 의하여 한정된 영역내의 상기 본딩된 평면 표면들 사이에 실질적인 비부식 환경(non-corrosive environment)을 더 포함하는, 티어링된 반도체 디바이스.
  3. 제 2항에 있어서, 상기 실질적인 비부식 환경은 불활성 가스(inert gas)를 포함하는, 티어링된 반도체 디바이스.
  4. 제 2항에 있어서, 상기 실질적인 비부식 환경은 감소된 대기압을 포함하는, 티어링된 반도체 디바이스.
  5. 제 2항에 있어서, 상기 시일의 외부 에지상에 형성된 환경 보호 차폐부(environmental protective shield)를 더 포함하는, 티어링된 반도체 디바이스.
  6. 제 5항에 있어서, 상기 보호 차폐부는 등각(conformal) PECVD(플라즈마 강화된 화학기상증착) 막으로 생성되는, 티어링된 반도체 디바이스.
  7. 제 2항에 있어서, 상기 티어들은 다이(die)들인, 티어링된 반도체 디바이스.
  8. 제 2항에 있어서, 상기 제 1 티어는 다이이며, 상기 제 2 티어는 웨이퍼인, 티어링된 반도체 디바이스.
  9. 티어링된 반도체 디바이스를 구성(construct)하기 위한 방법으로서,
    본딩을 위하여 상기 반도체 디바이스의 인접 티어들의 평면 표면들을 접합(bring together)시키는 단계;
    상기 인접 티어들의 상기 평면 표면들 사이에 제어된 환경을 생성하는 단계; 및
    상기 평면 표면들이 본딩된 후에 상기 제어된 환경을 유지하는 단계를 포함하는,
    티어링된 반도체 디바이스를 구성하기 위한 방법.
  10. 제 9항에 있어서, 상기 생성 단계는 낮은 대기압을 생성하는 단계를 포함하는, 티어링된 반도체 디바이스를 구성하기 위한 방법.
  11. 제 9항에 있어서, 상기 유지 단계는 상기 평면 표면들이 본딩되기 전에 상기 평면 표면들의 각각에 위치하는 재료로 구성된 적어도 하나의 주변 시일을 제공하는 단계를 포함하는, 티어링된 반도체 디바이스를 구성하기 위한 방법.
  12. 제 11항에 있어서, 상기 유지 단계는 상기 주변 시일의 외부 에지상에 보호 막을 증착하는 단계를 더 포함하는, 티어링된 반도체 디바이스를 구성하기 위한 방법.
  13. 제 9항에 있어서, 상기 생성 단계는 상기 평면 표면들 사이에 비-산소(non-oxygen) 가스를 추가하는 단계를 포함하는, 티어링된 반도체 디바이스를 구성하기 위한 방법.
  14. 제 13항에 있어서, 상기 가스는 아르곤, 질소 및 포밍(forming) 가스의 리스트로부터 선택되는, 티어링된 반도체 디바이스를 구성하기 위한 방법.
  15. 적층형(stacked) IC 디바이스로서,
    제 1 다이 ― 상기 제 1 다이는 상기 제 1 다이 상에 IC 엘리먼트들을 가지며, 상기 제 1 다이는 상기 엘리먼트들이 형성되는 적어도 하나의 표면을 가짐 ―;
    제 2 다이 ― 상기 제 2 다이는 상기 제 2 다이 상에 IC 엘리먼트들을 가지며, 상기 제 2 다이는 상기 엘리먼트들이 형성되는 적어도 하나의 표면을 가짐 ―; 및
    상기 다이들 각각의 표면상에 형성되는 적어도 하나의 시일 엘리먼트를 포함하며;
    상기 다이들의 표면들은 상기 IC 엘리먼트들 중 적어도 일부의 IC 엘리먼트들의 둘레의 환경을 밀봉(seal)하기 위하여 상기 시일 엘리먼트들이 접합되도록 함께 본딩되는,
    적층형 IC 디바이스.
  16. 제 15항에 있어서, 상기 밀봉된 환경내의 선택적으로 생성된 대기(atmosphere)를 더 포함하는, 적층형 IC 디바이스.
  17. 제 16항에 있어서, 상기 생성된 대기는 주변 대기(ambient atmosphere)의 수정(modification)인, 적층형 IC 디바이스.
  18. 제 16항에 있어서, 상기 선택적으로 생성된 환경은 낮은 대기압 및 비-산소 가스의 리스트로부터 선택되는, 적층형 IC 디바이스.
  19. 제 16항에 있어서, 상기 시일 엘리먼트들내에 상기 생성된 환경을 유지시키기 위하여 상기 시일 엘리먼트들에 대하여 위치된 재료를 캡슐화(encapsulating)하는 단계를 더 포함하는, 적층형 IC 디바이스.
  20. 제 17항에 있어서, 상기 시일 엘리먼트들은 상기 밀봉된 환경의 둘레 주변에 위치한 금속 부분들을 포함하는, 적층형 IC 디바이스.
  21. 적층형 IC 디바이스를 구성하기 위한 방법으로서,
    제 2 다이와 관련하여 제 1 다이의 위치를 선정하는 단계;
    상기 제 1 다이의 평면 표면 및 상기 제 2 다이의 평면 표면 사이에 제어된 환경을 설정하는 단계; 및
    상기 적층형 IC 디바이스를 형성하기 위하여 상기 제 1 및 제 2 다이들을 본딩하는 단계를 포함하는,
    적층형 IC 디바이스를 구성하기 위한 방법.
  22. 제 21항에 있어서, 본딩된 상기 적층형 IC 디바이스에 환경 배리어(barrier)를 추가하는 단계를 더 포함하는, 적층형 IC 디바이스를 구성하기 위한 방법.
  23. 제 22항에 있어서, 상기 설정 단계는 상기 다이들 상에 구성된 짝을 이룬(mated) 엘리먼트들에 의하여 상기 각각의 평면 표면들 사이에 밀봉된 공동(cavity)을 생성하는 단계를 포함하는, 적층형 IC 디바이스를 구성하기 위한 방법.
  24. 제 23항에 있어서, 상기 설정 단계는 상기 밀봉된 공동내의 대기압을 감소시키는 단계를 더 포함하는, 적층형 IC 디바이스를 구성하기 위한 방법.
  25. 제 23항에 있어서, 상기 설정 단계는 상기 밀봉된 공동내에 비-산소 가스를 주입하는 단계를 더 포함하는, 적층형 IC 디바이스를 구성하기 위한 방법.
  26. 제 23항에 있어서, 상기 본딩 단계는 상기 제 1 및 제 2 다이들을 함께 압축시키면서 상기 다이들의 온도를 상승시키는 단계를 더 포함하는, 적층형 IC 디바이스를 구성하기 위한 방법.
  27. 제 21항에 있어서, 상기 제 2 다이는 웨이퍼상에 포함되며, 상기 웨이퍼는 그 위에서 다수의 다이들을 가지는, 적층형 IC 디바이스를 구성하기 위한 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG177817A1 (en) * 2010-07-19 2012-02-28 Soitec Silicon On Insulator Temporary semiconductor structure bonding methods and related bonded semiconductor structures
JP2013098514A (ja) * 2011-11-07 2013-05-20 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、電子機器
WO2013141091A1 (ja) * 2012-03-23 2013-09-26 オリンパス株式会社 積層型半導体装置およびその製造方法
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
US10453832B2 (en) * 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
DE102017118899B4 (de) 2016-12-15 2020-06-18 Taiwan Semiconductor Manufacturing Co. Ltd. Dichtungsringstrukturen und Verfahren zu ihrer Herstellung
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10163974B2 (en) 2017-05-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming absorption enhancement structure for image sensor
US10438980B2 (en) 2017-05-31 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with a high absorption layer
US10090282B1 (en) * 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10559563B2 (en) 2017-06-26 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing monolithic three-dimensional (3D) integrated circuits
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
WO2020084928A1 (ja) 2018-10-24 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 インダクタ素子及び半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5988864A (ja) 1982-11-12 1984-05-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CA1226966A (en) * 1985-09-10 1987-09-15 Gabriel Marcantonio Integrated circuit chip package
US5270574A (en) * 1991-08-01 1993-12-14 Texas Instruments Incorporated Vacuum micro-chamber for encapsulating a microelectronics device
JPH0637143A (ja) 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5578874A (en) * 1994-06-14 1996-11-26 Hughes Aircraft Company Hermetically self-sealing flip chip
JPH09205070A (ja) 1996-01-25 1997-08-05 Sony Corp プラズマｃｖｄ方法、およびこれにより形成された金属膜を有する半導体装置
DE69736630D1 (de) * 1997-06-19 2006-10-19 St Microelectronics Srl Hermetisch abgeschlossener Sensor mit beweglicher Mikrostruktur
JP3644205B2 (ja) 1997-08-08 2005-04-27 株式会社デンソー 半導体装置及びその製造方法
TW412853B (en) * 1997-10-17 2000-11-21 Taiwan Semiconductor Mfg Plug manufacturing
EP0951068A1 (en) 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
JP3303791B2 (ja) * 1998-09-02 2002-07-22 株式会社村田製作所 電子部品の製造方法
KR20030023613A (ko) 2000-02-02 2003-03-19 레이던 컴퍼니 집적회로 컴포넌트를 구비하는 마이크로전기기계 시스템의진공 패키징 방법 및 진공 패키지
US6521477B1 (en) 2000-02-02 2003-02-18 Raytheon Company Vacuum package fabrication of integrated circuit components
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
TW546794B (en) 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
JP4000045B2 (ja) 2002-10-30 2007-10-31 京セラ株式会社 弾性表面波装置及びその製造方法
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
JP2004207674A (ja) 2002-10-30 2004-07-22 Kyocera Corp 電子部品装置の製造方法
JP3905041B2 (ja) * 2003-01-07 2007-04-18 株式会社日立製作所 電子デバイスおよびその製造方法
DE10300711B4 (de) * 2003-01-10 2007-10-04 Infineon Technologies Ag Verfahren zur Passivierung eines Halbleiterchipstapels
US20040259325A1 (en) 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
US7294919B2 (en) 2003-11-26 2007-11-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Device having a complaint element pressed between substrates
JP4095049B2 (ja) 2004-08-30 2008-06-04 シャープ株式会社 電極気密封止を用いた高信頼性半導体装置
JP4354398B2 (ja) 2004-12-27 2009-10-28 三菱重工業株式会社 半導体装置及びその製造方法
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US7295029B2 (en) 2005-03-24 2007-11-13 Memsic, Inc. Chip-scale package for integrated circuits
JP4744213B2 (ja) 2005-07-11 2011-08-10 日本電波工業株式会社 電子部品の製造方法
JP4834369B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
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