KR20110040737A - 반도체 웨이퍼의 세정 및 마이크로-에칭방법 - Google Patents

반도체 웨이퍼의 세정 및 마이크로-에칭방법 Download PDF

Info

Publication number
KR20110040737A
KR20110040737A KR1020100100527A KR20100100527A KR20110040737A KR 20110040737 A KR20110040737 A KR 20110040737A KR 1020100100527 A KR1020100100527 A KR 1020100100527A KR 20100100527 A KR20100100527 A KR 20100100527A KR 20110040737 A KR20110040737 A KR 20110040737A
Authority
KR
South Korea
Prior art keywords
micro
wafer
semiconductor
typically
cleaning
Prior art date
Application number
KR1020100100527A
Other languages
English (en)
Other versions
KR101697997B1 (ko
Inventor
로버트 케이. 바
레이몬드 챈
Original Assignee
롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨. filed Critical 롬 앤드 하스 일렉트로닉 머트어리얼즈, 엘.엘.씨.
Publication of KR20110040737A publication Critical patent/KR20110040737A/ko
Application granted granted Critical
Publication of KR101697997B1 publication Critical patent/KR101697997B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Detergent Compositions (AREA)
  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 반도체 웨이퍼의 세정 및 마이크로-에칭방법에 관한 것으로, 더욱 상세하게는 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급 알콕실레이트를 포함하는 수성 알칼리성 용액을 충분량으로 적용하여 반도체 웨이퍼로부터 무기 오염물질 및 유기 오염물질을 제거하고, 동시에 반도체 웨이퍼를 마이크로-에칭할 수 있는 방법에 관한 것이다.

Description

반도체 웨이퍼의 세정 및 마이크로-에칭방법{METHOD OF CLEANING AND MICRO-ETCHING SEMICONDUCTOR WAFERS}
본 발명은 무기 오염물질 및 유기 오염물질이 포함된 반도체 웨이퍼를 세정하고, 동시에 반도체 웨이퍼를 마이크로-에칭하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 알칼리성 화합물과 중급 알콕실레이트를 포함하는 수성 알칼리성 용액을 이용하여 무기 오염물질 및 유기 오염물질이 포함된 반도체 웨이퍼를 세정하고, 동시에 반도체 웨이퍼를 마이크로-에칭하는 방법에 관한 것이다.
통상적으로, 반도체 웨이퍼는 다음과 같은 단계에 의해 제조될 수 있다.
(1) 내경톱(inner diameter saw)으로 반도체 잉곳(ingot)을 잘라내어 웨이퍼를 얻는 단계;
(2) 물로 웨이퍼를 세정하여 오염물질을 제거하는 단계; 및
(3) 웨이퍼를 세정하여 중금속 및 입자들을 비롯한 오염물질을 제거한 후 건조하는 단계.
이러한 웨이퍼는 전형적으로 태양전지 등의 광발전 장치의 제조에 사용된다. 태양전지는 그 표면에 입사하는 광에너지, 예를 들어, 태양광을 전기에너지로 변환하는 장치이다. 에너지 흡수율을 증가시키기 위한 다양한 접근들이 시도되어 왔다. 이러한 접근 중 하나는 태양전지 표면에 입사되는 광의 반사를 감소시키는 것이다. 광 반사를 감소시키면 전기에너지로의 변환 효율을 개선할 수 있게 된다. 전형적으로 텍스쳐링(texturing)은 소정의 조건 하에서 반도체 웨이퍼 표면을 수산화나트륨과 같은 알칼리성 수용액으로 에칭하여 수행된다. 이러한 텍스쳐링은 웨이퍼의 광 흡수율 향상을 위해 높이가 1㎛보다 큰 피라미드 구조를 형성할 수 있다.
텍스쳐링에 앞서, 반도체 잉곳은 내경톱을 사용하여 원하는 크기와 형태로 절단된다. 절단 과정 도중 톱으로부터의 금속, 예를 들어, 철, 철 산화물, 구리, 구리 산화물 및 아연이 절단된 반도체의 표면을 오염시킨다. 또한, 절단 과정 도중 톱에 적용되는 슬러리가 반도체를 오염시킨다. 유리 연마 입자(free abrasive particle), 예를 들어, 실리콘 카바이드와 유기 물질 또는 오일 베이스, 예를 들어, 광유(mineral oil)의 혼합물, 또는 유리 연마 입자와 수용액 베이스, 예를 들어, 폴리에틸렌 글리콜의 혼합물인 슬러리를 사용하여 반도체 잉곳을 절단함으로써, 잔류 공정 변형(residual processing distortion) 감소, 공정 스트레스(process stress) 및 컷팅 열(cutting heat) 억제에 의해 절단 과정을 개선할 수 있다. 또한, 알칼리성 수산화물을 이러한 슬러리에 첨가함으로써 절단에 의해 생성되는 공정 스트레스(잔류 변형)가 제거되고 이에 따라, 저 변형 웨이퍼가 제공된다. 이러한 방법은 미국 특허 제6,568,384호에 개시되어 있다. 이러한 연마 입자 및 유기물질은 또한 반도체 웨이퍼를 오염시킨다. 이들이 제거되지 않으면, 텍스쳐링 과정을 손상시키고 최종 태양전지 제품의 원하는 반사율을 감소시킬 수 있다. 따라서, 원하는 태양전지의 성능을 위해서는 텍스쳐링 전에 이러한 표면 오염물질을 제거하는 것이 중요하다.
통상적인 반도체 웨이퍼 세정방법, 예를 들어, 물 및 알칼리성 클리너로 세정하는 방법은 반도체 산업에 종사하는 많은 작업자에게 만족스럽지 못한 것으로 밝혀졌다. 철 및 구리, 특히 철과 같은 금속은 제거하기가 어렵다. 웨이퍼로부터 철이 제거되지 않으면, 흑색점으로 표지되는 철 산화물이 웨이퍼 상에 형성되어 웨이퍼 표면의 흡광도를 손상시킨다. 일부 알칼리성 클리너는 유기 물질은 잘 제거하나, 금속은 잘 제거하지 못하는 것으로 밝혀졌다. 또한, 웨이퍼로부터 유기물을 제거하는 것 외에, 알칼리성 클리너는 에칭 작용, 즉, 부분적 텍스쳐링을 한다. 부분적 텍스쳐링은 수산화물이 실리콘과 반응하여 수용액 중에 용해되는 가용성 실리케이트를 형성하는 경우 발생한다. 이상적으로, 실리콘 에칭은 세정 중에 최소화된다(제로 에칭이 바람직하다). 이러한 부분적 텍스쳐링은 백색점으로 검출된다. 이는 특히, 반도체가 단결정성 웨이퍼일 때 흔하다. 따라서, 반도체 산업에서는 텍스쳐링 이전에 반도체 웨이퍼로부터 오염물질을 제거하여 태양전지에서 사용되는 반도체 웨이퍼의 전체 성능 및 외관을 개선하고; 태양전지의 효율을 감소시킬 수 있는 전도성 금속을 함유한 웨이퍼의 오염을 최소화하는 개선된 방법이 요구된다.
일면으로, 본 발명은 a) 반도체 잉곳(ingot)을 제공하는 단계; b) 반도체 잉곳을 절단하여 무기 오염물질 및 유기 오염물질이 포함된 하나 이상의 반도체 웨이퍼를 형성하는 단계; 및 c) 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급(mid-range) 알콕실레이트를 포함하는 수성 알칼리성 용액을 충분량으로 적용하여 상기 오염물질을 제거하고 반도체 웨이퍼를 마이크로-에칭하는 단계를 포함하는 방법을 제공한다.
다른 측면으로, 본 발명은 반도체 웨이퍼로부터 무기 오염물질 및 유기 오염물질을 제거하고 반도체 웨이퍼를 마이크로-에칭하기에 충분량의, 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급 알콕실레이트를 포함하는 조성물을 제공한다.
본 발명의 방법은 반도체 웨이퍼가 잉곳으로부터 절단된 후, 임의의 추가공정 단계 전에, 반도체 웨이퍼 상의 오염물질을 제거하는데 사용된다. 절단 공정에 사용되는 톱은 반도체 표면을 철, 철 산화물, 구리, 구리 산화물 및 아연과 같은 금속으로 오염시킨다. 절단 공정 도중 사용되는 슬러리 역시 반도체 표면을 유기 물질 및 연마 입자로 오염시킨다. 이러한 오염물질들은 반도체가 사용되는 장치의 외관 및 성능 효율을 손상시킬 수 있기 때문에 바람직하지 않다. 실리콘 매트릭스에 포함된 금속 오염물질은 열악한 전도성과 반도체를 포함한 장비의 전체적인 효율 하락을 초래할 수 있다. 본 발명의 방법은 반도체 웨이퍼로부터 금속, 유기물 및 연마 입자를 제거하는 것 외에도, 초음파 세정 공정과 양립할 수 있고, 폼(foam) 발생이 적으며, 친환경적이고, 고객 공정 맞춤에 유연성이 있다. 또한, 본 발명의 방법은 반도체 웨이퍼를 마이크로-에칭하는 것이다. 마이크로-에칭은 철, 구리, 실리콘 카바이드, 실리카와 같은 부착 잔류물(encrusted residue)과 웨이퍼 표면의 초기 10 nm 내에서 웨이퍼의 실리콘 매트릭스 안에 걸러질 수 있는 금속들의 제거를 돕는다.
본 명세서를 통해 사용된 용어 "조성물"과 "용액"은 같은 의미이다. "선택적 침착"이란 침착이 웨이퍼 기판상의 특정 요구영역에서 일어남을 의미한다. "인화점"이란 가연성 액체의 증기가 공기 중에서 점화될 수 있는 최저온도를 의미한다. 본 명세서를 통해 사용된 하기 약어는 본문에서 달리 나타내지 않는 한 다음과 같은 의미를 갖는다: ℃ = 섭씨; gm = 그램; L = 리터; mL = 밀리리터; cm = 센티미터; ppm = 백만분율(parts per million); ppb = 십억분율(parts per billion); 중량% = 중량 퍼센트; A = 암페어; m = 미터; dm = 데시미터; ㎛ = 미크론; nm = 나노미터; min = 분; psig = 프사이그(pound-force per square inch gauge) = 0.06805 기압; 1 기압 = 1.01325x106 dynes/cm2; UV = 자외선; 및 IR = 적외선. "lux = lx"는 1 루멘/㎡과 동등한 조도의 단위; 1 lux = 540 테트라헤르쯔에서 전자기복사선 세기의 1.46밀리와트이다. 모든 %와 비율은 달리 나타내지 않는 한 중량에 기초한 것이다. 모든 숫자 범위는 포괄적이고, 임의의 순서대로 결합가능하나, 단, 이러한 수치 범위는 논리상 합계 100%이어야 한다.
반도체 웨이퍼는 당 분야에 공지된 임의의 통상적인 방법을 사용하여 잉곳으로부터 절단될 수 있다. 일반적으로, 잉곳은 통상적인 와이어 톱 장치(wire saw apparatus)를 사용하여 절단된다. 이러한 와이어 톱 장치의 일례가 미국 특허 제6,568,384호에 개시 및 예시되어 있다. 톱에 사용되는 와이어는 연마 입자, 예를 들어, 카보런덤(carborundum), 다이아몬드, 실리콘 카바이드 또는 그에 부착되는 #100 내지 #6000 크기의 다른 연마 입자이다. 결합제(bonding agent)가 와이어에 적용되어 연마제가 그에 부착되도록 할 수 있다.
절단 과정에 사용되는 슬러리는 유리 연마 입자 및 오일 베이스 또는 수용액 베이스의 혼합물이다. 사용되는 오일 베이스는 분산제 및 증점제가 혼합된 광유이다. 사용되는 수용액 베이스는 30 내지 80%의 물 또는 폴리에틸렌 글리콜에 첨가된 다양한 첨가제를 포함한다. 실리콘 카바이드, 그린 실리콘 카바이드 또는 다양한 금속 및 산화물 그리트(oxide grit)가 유리 연마 입자로 사용될 수 있다. 전형적으로 #600 내지 #1000의 입자 크기를 갖는 실리콘 카바이드가 사용된다.
슬러리에서 특정 제제 및 성분의 양은 작업자의 선택에 따라 결정됨으로써 달라질 수 있다. 전형적으로, 슬러리는 실리콘 카바이드가 첨가되는 베이스로서 광유 용액의 혼합물이다. 혼합비는 베이스:실리콘 카바이드 = 1:1 내지 1:1.3의 범위일 수 있다. 수성 베이스 슬러리는 0.8 내지 0.9:1의 베이스:실리콘 카바이드의 혼합물 중에 30 내지 80%의 물 또는 폴리에틸렌 글리콜에 첨가된 실리콘 카바이드를 포함할 수 있다.
잉곳을 절단하여 반도체 웨이퍼를 형성하는 과정은 웨이퍼 표면에 많은 오염물질을 야기한다. 와이어 톱으로부터의 금속, 예를 들어, 철, 철 산화물, 구리, 구리 산화물, 아연 및 유기 물질, 예를 들어, 광유 및 폴리에틸렌 글리콜 및 연마 입자 및 슬러리에 통상적으로 포함되는 다른 첨가제는 웨이퍼 표면을 코팅한다. 임의의 추가공정 단계 전에 반도체 웨이퍼는 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급 알콕실레이트를 포함하는 수성 알칼리성 조성물을 사용하여 세정되고 마이크로-에칭된다. "마이크로-에칭"이란 웨이퍼로부터 실리콘이 제거되고, 0.025 내지 2 ㎛, 또는 예를 들어, 0.1 내지 0.4 ㎛의 불규칙한 표면조도(피크에서 밸리까지의 높이)가 웨이퍼 표면에 형성되는 것을 의미한다. 부착 잔류물과 더불어 자연산화물(SiO2) 또한 마이크로-에칭에서 제거된다.
수성 알칼리성 세정 및 마이크로-에칭 조성물은 당 분야에 공지된 임의의 적절한 방법에 의해 반도체 웨이퍼에 적용될 수 있다. 반도체 웨이퍼가 수성 알칼리성 세정 및 마이크로-에칭 조성물에 침지될 수 있고, 조성물이 반도체 웨이퍼 상에 분무되거나 조성물이 통상적인 초음파 세정 과정에 사용될 수 있다. 수성 알칼리성 세정 및 마이크로-에칭 조성물은 30 내지 90 ℃, 전형적으로는 45 내지 60℃의 온도 범위에서 적용될 수 있다. 조성물은 반도체 웨이퍼 기판 표면에 5 내지 40분, 전형적으로는 10 내지 30분의 드웰시간(dwell time) 동안 적용된다. 임의로, 반도체 웨이퍼는 물로 린스될 수 있다. 반도체 웨이퍼는 오염물질이 제거되고 마이크로-에칭된 후, 태양전지와 같은 광발전 장치 제조에서의 통상의 방법을 사용하여 처리된다.
수성 알칼리성 세정 및 마이크로-에칭방법은 일반적으로 반도체 웨이퍼를 세정하고 마이크로-에칭하는데 적합하다. 수성 알칼리성 세정 및 마이크로-에칭 조성물의 pH는 11 이상, 전형적으로는 12 내지 13, 보다 전형적으로는 12 내지 12.5이다. 반도체 웨이퍼는 결정형이거나 무정형일 수 있다. 결정형은 단결정형이거나 다결정형일 수 있다. 깨끗한 표면은 광발전 장치의 최적의 외관 및 효율을 달성하는데 중요하다. 웨이퍼 표면상의 임의의 오염물질은 광발전 장치의 성능을 궁극적으로 손상시킬 수 있다. 본 방법은 웨이퍼 표면으로부터 실질적으로 모든 금속, 금속 산화물 및 유기 물질을 제거한다. 철 및 구리는 물을 사용하여 제거하는 것이 특히 어렵다. 특히 철은 웨이퍼 표면상에 산화철을 형성하기 때문에 문제가 된다. 웨이퍼 표면상에 일단 산화철이 형성되면, 이는 제거하기가 매우 어렵고, 웨이퍼의 전체 입사광 흡광도를 손상시킨다. 또한, 텍스쳐링 중에 웨이퍼 표면상에 상당량의 철이 남아있으면, 산화철 형성의 특징인 흑색점이 시간이 지남에 따라 더욱 악화된다. 본 방법은 오염물질을 ppb 범위 및 그 이하의 수준으로 감소시킨다. 전형적으로, 수성 알칼리성 세정 및 마이크로-에칭 조성물이 반도체 웨이퍼에 적용된 후, 오염물질의 범위는 0 내지 10 ppb일 수 있다. 깨끗한 웨이퍼 표면을 제공함으로써, 본 방법은 텍스쳐링을 위한 웨이퍼 표면(피라미드 구조)을 마련한다. 텍스쳐링 또는 피라미드 구조는 완성된 광발전 장치에 있어서 입사광의 반사를 감소시키고, 광에너지의 전기에너지로의 변환을 개선한다. 일반적으로, 텍스쳐링은 1㎛ 이상, 전형적으로는 1 내지 10 ㎛의 균일한 표면조도를 제공한다.
4급 암모늄 수산화물의 알칼리 금속 수산화물에 대한 중량비는 2:1 내지 1:2, 전형적으로는 1.5:1 내지 1:1.5, 보다 전형적으로는 1.25:1 내지 1:1.25, 가장 전형적으로는 1:1의 범위이다. 4급 암모늄 수산화물은 테트라메틸 암모늄 하이드록사이드(TMAH), 테트라에틸 암모늄 하이드록사이드, 테트라프로필 암모늄 하이드록사이드, 테트라부틸 암모늄 하이드록사이드, 테트라메틸-2-하이드록실에틸 암모늄 하이드록사이드(콜린), 트리메틸-3-하이드록시프로필 암모늄 하이드록사이드, 트리메틸-3-하이드록시부틸 암모늄 하이드록사이드, 트리메틸-4-하이드록시부틸 암모늄 하이드록사이드, 트리트리에틸-2-하이드록실에틸 암모늄 하이드록사이드, 트리프로필-2-하이드록시에틸 암모늄 하이드록사이드, 트리부틸-2-하이드록실에틸 암모늄 하이드록사이드, 디메틸에틸-2-하이드록시에틸 암모늄 하이드록사이드, 디메틸디(2-하이드록시에틸 암모늄 하이드록사이드, 모노메틸트리(2-하이드록시에틸) 암모늄 하이드록사이드, 모노메틸트리에틸 암모늄 하이드록사이드, 모노메틸트리프로필 암모늄 하이드록사이드, 모노메틸트리부틸 암모늄 하이드록사이드, 모노에틸트리메틸 암모늄 하이드록사이드, 모노에틸트리부틸 암모늄 하이드록사이드, 디메틸디에틸 암모늄 하이드록사이드 및 디메틸디부틸 암모늄 하이드록사이드를 포함하나, 이에 제한되지 않는다. 4급 암모늄 수산화물은 수성 알칼리성 세정 및 마이크로-에칭 조성물 중 0.01 내지 15 중량%의 함량으로 포함될 수 있다. 전형적으로, 4급 암모늄 수산화물은 1 내지 10 중량%의 함량으로 포함된다.
알칼리 금속 수산화물은 수산화칼륨, 수산화나트륨 및 수산화리튬을 포함하나, 이에 제한되지 않는다. 전형적으로, 수산화나트륨 및 수산화칼륨이 사용된다. 보다 전형적으로는, 수산화칼륨이 사용된다. 이러한 알칼리 금속 수산화물은 수성 알칼리성 세정 및 마이크로-에칭 조성물 중 0.01 내지 10 중량%의 함량으로 포함될 수 있다. 전형적으로, 알칼리 금속 수산화물은 0.5 내지 8 중량%의 함량으로 포함된다.
중급 알콕실레이트는 구체적으로, 중급 알콕실레이트 비이온성 계면활성제로서, 반도체 표면의 동적 습윤(dynamic wetting)을 제공하고, 또한 거품이 적다. "동적 습윤"이란 계면활성제가 반도체 웨이퍼 표면으로부터 다른 액체 또는 공기를 치환하는 것을 의미한다. 이는 웨이퍼 표면에 부착된 다수 오염물질의 신속하고 효율적인 제거를 가능하게 한다. 또한, 중급 알콕실레이트 비이온성 계면활성제는 생물분해성이어서 친환경적이다.
일 구체예에서, 중급 알콕실레이트 비이온성 계면활성제는 다음 일반식을 갖는 화합물을 포함한다.
R1-O-[(CH2CH(R2)-O)x(CH2CH2O)y]z-H (I)
상기 식에서, x는 각 경우에 독립적으로 0 또는 1 내지 11의 실수(real number)이며, 단, 적어도 하나의 경우에 x는 0보다 크고; y는 각 경우에 독립적으로 0 또는 1 내지 20의 실수이며, 단, 적어도 하나의 경우에 y는 0보다 크고; z는 1 내지 50의 정수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 각 경우에 독립적으로 -CH3 또는 -CH2CH3이다.
"x" 및 "y"는 각각, R2에 따라 프로폭실레이션(propoxylation) 또는 부톡실레이션(butoxylation), 및 에톡실레이션(ethoxylation)의 평균 정도를 나타냄은 물론이다. 따라서, x 및 y는 정수일 필요가 없다. 모두 합쳐, x 및 y는 올리고머 분포에 있어서 알콕실레이션(alkoxylation)의 정도를 결정한다. x 및 y의 순서는, x가 첫번째 또는 마지막 블록이 됨에 따라, 블록형이거나 임의적일 수 있음은 명백하다. 그리고, "z"는 반복 회수를 나타내므로 정수이다. 예를 들어, POx-EOy-BOx 올리고머의 경우, z는 2이고 두번째 y는 0이다. EOy-BOx-POx 올리고머의 경우, z는 3이고, 첫번째 x와 두번째 및 세번째 y는 0이다.
다른 구체예에서, 중급 알콕실레이트 비이온성 계면활성제는 다음 일반식을 갖는 화합물을 포함한다.
R1-O-(CH2CH(R2)-O)x(CH2CH2O)y-H (II)
상기 식에서, x는 1 내지 11의 실수이고; y는 1 내지 20의 실수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 -CH3 또는 -CH2CH3이다. 일 구체예에서, x는 전형적으로 4, 5 또는 6이며, 보다 전형적으로는 5이다. 일 구체예에서, y는 전형적으로 3, 6, 9 또는 11이며, 보다 전형적으로는 6이다. R1은 측쇄형 또는 직쇄형 C6 -10 알콜이다. 전형적으로, R1은 측쇄형 C8 -9 알콜이다. 일 구체예에서, R1은 2-에틸 헥사놀 또는 2-프로필 헥사놀이고, 보다 전형적으로는 2-에틸 헥사놀이다. 일 구체예에서, R1은 내부 옥텐(internal octene)으로부터 제조되는 알콜이다. "내부 옥텐"이란 에틸렌/1-옥텐 공중합체 제조를 위해 에틸렌을 1-옥텐과 반응시킬 때 남겨진 미반응물 또는 부산물을 말한다. 이러한 내부 옥텐은 본 공정에서 퍼지 스트림(purge stream)으로 얻어질 수 있고, 후술하는 공정에 의해 알콜로 전환될 수 있다. 내부 옥텐으로부터 제조되는 알콜은 1-노나놀, 2-메틸-1-옥타놀, 2-에틸-1-헵타놀, 2-프로필-1-헥사놀, 3-메틸-4-하이드록시메틸 헵탄, 3-메틸-3-하이드록시메틸-헵탄 또는 2-하이드록시메틸-3-메틸 헵탄 중 적어도 하나를 포함한다. 전형적으로, 상기 알콜은 1-옥텐의 공급원에 따라 결정되는 혼합물이다.
일 구체예에서, R2는 프로필렌 옥사이드를 나타내는 -CH3이다. 다른 구체예에서, R2는 부틸렌 옥사이드를 나타내는 -CH2CH3이다.
식 (II)의 전형적인 계면활성제는 x가 4, 5 또는 6이고; y가 3, 6, 9 또는 11이며; R1이 측쇄형 C8 -9 알콜이고 R2가 -CH3인 것이다. 식 (II)의 가장 전형적인 계면활성제는 x가 5이고; y가 6이며; R1이 2-에틸 헥사놀이고 R2가 -CH3인 것이다. 전형적으로, PO 또는 BO 분율 및 EO 분율은 블록 원료의 결과이다.
알콜은 미국 공개특허(A1) 제2005/0170991호에서 검토된 바와 같은 방법에 의해 알콜 알콕실레이트로 전환될 수 있다. 지방산 알콜(fatty acid alcohol) 또한 미국 특허 제6,429,342호에 개시된 것을 포함한 금속 시안화물 촉매를 사용하여 알콕시화될 수 있으나, 이에 제한되지 않는다.
알콕실레이션 과정은 산성 또는 염기성 촉매의 존재하에 수행될 수 있다. 전형적으로, 염기성 촉매, 예를 들어 수산화나트륨, 수산화칼륨, 메톡사이드나트륨, 메톡사이드칼륨, 에톡사이드나트륨 및 에톡사이드칼륨을 포함한, 나트륨이나 칼륨의 수산화물이나 알콜레이트가 사용된다. 염기성 촉매는 전형적으로, 출발물질을 기준으로 0.05 내지 5 중량%, 보다 전형적으로 0.1 내지 1중량%의 양으로 사용된다. 하나의 비제한적인 예에서, C8 올레핀 혼합물이 먼저 알콜로 전환되고, 이어서 프로필렌 옥사이드 2 내지 5 몰 및 에틸렌 옥사이드 1 내지 10 몰을 이용한 알콕실레이션을 거쳐 비이온성 계면활성제를 형성하도록 전환된다.
알킬렌 옥사이드의 첨가는, 하나의 비제한적인 예로, 10 내지 200 psig, 전형적으로는 60 내지 100 psig 압력 하의 오토클레이브에서 수행될 수 있다. 알콕실레이션 온도는 30 내지 200 ℃, 전형적으로 100 내지 160℃의 범위일 수 있다. 옥사이드 공급 완료 후, 생성물은 잔류 옥사이드가 10 ppm 미만이 될 때까지 반응될 수 있다. 반응기를 20 내지 130℃ 범위의 적절한 온도로 냉각 후, 잔류 촉매는 미중화 상태 또는 아세트산, 프로피온산, 구연산과 같은 유기산에 의해 중화된 상태로 남아있을 수 있다. 선택적으로 생성물은 인산과 같은 무기산 또는 이산화탄소에 의해 중화될 수 있다. 잔류 촉매는 또한 이온교환 매체 또는 규조토와 같은 흡착 매체를 이용하여 제거될 수 있다. 최종 중급 알콕실레이트는 쉽게 생물분해될 수 있고, 세정 및 마이크로-에칭 조성물에 0.001 내지 10 중량%, 또는 0.05 내지 5 중량%와 같은 양으로 사용될 수 있다.
선택적으로, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 170 g/mole 이상의 중량평균분자량 및 75℃ 이상의 인화점을 갖는 하나 이상의 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 또는 모노-메틸 에테르 아세테이트 유도체를 포함할 수 있다. 전형적으로, 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 또는 모노-메틸 에테르 아세테이트 유도체의 중량평균분자량은 170 내지 4000 g/mole, 보다 전형적으로 190 내지 500 g/mole의 범위이다. 인화점은 전형적으로 75 내지 300℃ 또는, 예를 들어 100 내지 300℃의 범위이다. 보다 전형적으로, 인화점은 140 내지 200℃의 범위이다. 수성 알칼리성 세정 및 마이크로-에칭 조성물에 사용되는 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트 유도체는 수용성이거나 적어도 물과 혼화될 수 있는 것이다. 75℃ 이상의 인화점은 조성물 성분의 실질적인 증발을 방지하는 비휘발성 조성물을 제공한다. 또한, 190℃ 이상의 끓는 점을 갖는 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트는 유도체 작동 온도에서의 분량 손실을 더욱 감소시킨다. 따라서, 본 발명의 조성물은 다수의 종래 세정 조성물보다 더욱 장기간에 걸쳐 사용될 수 있다.
알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트 유도체는 수성 조성물에 0.01 내지 2 중량%의 양으로 포함된다. 전형적으로, 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트 유도체는 수성 조성물에 0.1 내지 1 중량%의 양으로 포함된다. 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트 유도체는 비환형(non-cyclic)인 직쇄형 또는 측쇄형 화합물이다. 알콕실레이티드 글리콜, 그것의 모노-메틸 에테르 및 모노-메틸 에테르 아세테이트 유도체는 다음 일반식을 갖는 화합물을 포함하나, 이에 제한되지 않는다.
RO(CaH2aO)mY (III)
상기 식에서, R은 -CH3 또는 -H이고, Y는 -H 또는 -C(O)CH3이고, m은 3 이상의 정수, 예를 들어 8 내지 66이다. 전형적으로, m은 3 내지 6의 정수, 보다 전형적으로 3 내지 5이고, a는 3 내지 6의 정수, 예를 들어 3 내지 4이다. 전형적으로, R은 -H이고, Y는 -H이다. 이러한 알콕실레이티드 글리콜의 예로는 트리프로필렌 글리콜, 테트라프로필렌 글리콜, 폴리프로필렌 글리콜, 트리부틸렌 글리콜, 테트라부틸렌 글리콜, 폴리부틸렌 글리콜, 트리펜틸렌 글리콜, 테트라펜틸렌 글리콜 및 폴리펜틸렌 글리콜을 들 수 있다.
알콕실레이티드 글리콜은 또한 다음 일반식을 갖는 화합물을 포함하나, 이에 제한되지 않는다.
HO(CH2CH2O)nH (IV)
상기 식에서, n은 3 이상의 정수, 예를 들어 5 내지 200이다. 전형적으로, n은 3 내지 5의 정수, 보다 전형적으로 3 내지 4이다. 이러한 알콕실레이티드 글리콜의 예로는 트리에틸렌 글리콜, 테트라에틸렌 글리콜 및 폴리에틸렌 글리콜을 들 수 있다.
선택적으로, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 하나 이상의 킬레이트제를 포함한다. 킬레이트제는 본 발명의 조성물에 0.001 내지 5 중량%, 예를 들어 0.01 내지 1 중량%의 양으로 포함된다. 이러한 킬레이트제는 에틸렌디아민 테트라아세트산 및 그것의 염, 폴리카르복실산 및 그것의 염을 포함하나, 이에 제한되지 않는다. 디카르복실산의 예로는 이미노디아세트산, 옥살산, 말론산, 숙신산, 글루타르산, 지방산, 피멜린산, 말레산, 푸마르산, 프탈산 및 그들의 염을 들 수 있다. 트리카르복실산의 예로는 니트릴로트리아세트산, 트리멜리트산, 트리카르발릴산(tricarballylic acid) 및 그들의 염을 들 수 있다. 전형적으로, pH 11 이상의 알칼리 환경을 유지하는데 도움이 되도록, 이러한 산들의 염, 예를 들어 산들의 알칼리 금속염이 사용된다.
하나 이상의 중급 알콕실레이트 비이온성 계면활성제와 더불어, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 조성물의 세정 및 마이크로-에칭 기능을 손상시키지 않는 하나 이상의 추가적인 계면활성제를 포함할 수 있다. 이러한 계면활성제는 통상적인 비이온성, 음이온성, 양이온성, 양쪽성 및 제미니형 (gemini) (다이머 (dimeric)) 계면활성제일 수 있다. 전형적으로, 본 발명에 사용되는 계면활성제는 비이온성이다. 이러한 계면활성제는 조성물 중에 0.001 내지 3 중량%, 또는 예를 들어 0.01 내지 1 중량%의 양으로 포함된다.
제미니형 계면활성제(GS)는 스페이서에 의해 함께 화학적으로 결합된 두 개의 통상적인 계면활성제 분자들을 포함한다. 두 개의 말단 탄화수소 꼬리는 짧거나 길 수 있다; 두 개의 극성 머리 그룹은 양이온성, 음이온성 또는 비이온성일 수 있다. 스페이서는 짧거나 길 수 있고, 유연하거나 딱딱할 수 있다. GS가 스페이서의 중간 부분에 대칭적으로 배치될 필요는 없다. 각 계면활성제 부분의 친수성 및 소수성 그룹은 하나의 친수성 그룹 및 하나의 소수성 그룹을 갖는 통상적인 계면활성제에서 사용되는 것으로 공지된 임의의 것일 수 있다. 예를 들어, 전형적인 비이온성 제미니형 계면활성제, 예를 들어, 비스-폴리옥시에틸렌 알킬 에테르는 두 개의 폴리옥시에틸렌 알킬 에테르 부분을 포함할 수 있다. 세정 조성물에 포함될 수 있는 제미니형 계면활성제 종류의 하나는 미국 특허 제 5,945,393호에 개시된 비이온성 제미니형 계면활성제이다.
일 구체예에서, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 하나 이상의 4급 암모늄염, 하나 이상의 알칼리 금속염 및 하나 이상의 중급 알콕실레이트 비이온성 계면활성제를 필수성분으로 하여 이루어진다. 다른 구체예에서, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 하나 이상의 4급 암모늄염, 하나 이상의 알칼리 금속 수산화물, 하나 이상의 중급 알콕실레이트 비이온성 계면활성제 및 하나 이상의 킬레이트제를 필수성분으로 하여 이루어진다.
하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급 알콕실레이트 비이온성 계면활성제의 결합은 동시적인 세정 및 마이크로-에칭방법을 가능하게 하며, 이 방법은 반도체 웨이퍼로부터 부착 잔류물과 더불어 금속, 금속산화물 및 유기 오염물질을 제거한다. 또한, 수성 알칼리성 세정 및 마이크로-에칭 조성물은 거품이 적어, 분무세정 장치와의 양립성이 매우 높다. 예를 들어, 분무세정 과정에서 거품은 분무 장비의 레벨 센서와 반응하고 이어서 분무 장비가 꺼지도록 하여, 문제점들을 야기할 수 있다. 수성 알칼리성 세정 및 마이크로-에칭 조성물로 세정 및 마이크로-에칭된 반도체는 입사광, 예를 들어 태양광, 레이져 및 기타 광원을 전기에너지로 변환하는 장치에 사용될 수 있다. 이러한 장치는 태양전지와 같은 광발전 장치, 광학 및 전기화학 탐지기/센서, 바이오 탐지기/바이오 센서, 촉매, 전극, 게이트 전극, 옴 접촉(ohmic contact), 연결 배선(interconnection line), 쇼트키 배리어 다이오드 접촉(Schottky barrier diode contact) 및 광전자 성분을 포함하나, 이에 제한되지 않는다.
잉곳으로부터 절단되고, 수성 알칼리성 세정 및 마이크로-에칭 조성물로 세정 및 마이크로-에칭된 반도체 웨이퍼는 전형적으로 원형, 정사각형 또는 직사각형 형태 또는 임의의 다른 적절한 형태일 수 있는 웨이퍼이다. 이러한 웨이퍼는 넓은 범위의 다양한 크기 및 표면저항률을 가질 수 있다. 예를 들어, 원형 웨이퍼는 150 nm, 200 nm, 300 nm, 400 nm, 또는 이보다 큰 직경을 가질 수 있다.
광발전 장치 또는 태양전지의 제조에 있어서, 그리드(grid) 형성을 위해 웨이퍼의 후면(back side) 전체 또는 후면 일부가 금속코팅 될 수 있다. 이러한 후면의 금속코팅은 다양한 기술에 의해 제공될 수 있고, 웨이퍼 전면(front side)의 금속코팅 전에 수행될 수 있다. 일 구체예에서, 금속코팅은 웨이퍼 후면에 전기전도성 페이스트의 형태로, 예를 들어 은-함유 페이스트, 알루미늄-함유 페이스트 또는 은 및 알루미늄-함유 페이스트의 형태로 적용될 수 있으나, 당 분야에 공지된 다른 적절한 페이스트 또한 사용될 수 있다. 이러한 전도성 페이스트는 전형적으로 유리 매트릭스 및 유기 결합제에 포함된 전도성 입자를 포함한다. 전도성 페이스트는 다양한 기술, 예를 들어 스크린 프린팅에 의해 웨이퍼에 적용될 수 있다. 페이스트가 적용된 후, 유기 결합제 제거를 위해 페이스트는 소성(firing) 된다. 알루미늄을 함유한 전도성 페이스트가 사용될 경우, 알루미늄은 웨이퍼 후면으로 부분적으로 확산하거나, 은을 함께 함유한 페이스트가 사용될 경우 은과 합금이 될 수 있다. 이러한 알루미늄-함유 페이스트의 사용은 저항 접촉(resistive contact)을 개선하고, "p+" -도핑영역을 제공할 수 있다. 알루미늄 또는 붕소의 선 적용과 후속적인 내부확산을 통해 중 도핑(heavily doped) "p+"형 영역이 생성될 수 있다. 선택적으로, 웨이퍼 후면에 시드층이 배치되고, 그 시드층 위에 무전해도금 또는 전해도금을 통해 금속코팅이 배치될 수 있다.
반도체 접합을 형성하기 위해, 웨이퍼 전면에서 n(n+ 또는 n++)-도핑영역 생성을 위한 인(phosphorus) 확산 또는 이온 주입이 일어나고 웨이퍼에 PN 접합을 제공한다. n-도핑영역은 발광층으로 언급될 수 있다.
텍스쳐링은 전형적으로 반사율 감소 및 웨이퍼에 의한 입사광의 흡광도 개선을 위해 발광층 위에 피라미드형 구조를 형성하도록 수행되고, 이에 전기에너지로 변환되는 빛의 양이 증가한다. 발광층 위에 피라미드 구조를 형성하기 위한, 다양한 통상적인 방법들이 당 분야에 공지되어 있다.
반사방지층이 웨이퍼의 전면 또는 발광층에 추가된다. 또한, 반사방지층은 페시베이션층으로 기능할 수 있다. 적절한 반사방지층으로는 SiOx와 같은 산화규소층, Si3N4와 같은 질화규소층, 산화규소 및 질화규소층의 결합, 및 TiOx와 같은 산화티타늄층과 산화규소층, 질화규소층의 결합이 포함되나, 이에 제한되지 않는다. 상기 식에서, x는 산소원자 수를 나타내는 정수이다. 이러한 반사방지층은 다수의 기술, 예를 들어 다양한 증착(vapor deposition) 방법, 예컨대 화학적 증착 및 물리적 증착을 통해 형성될 수 있다.
웨이퍼의 전면은 금속화된 패턴을 포함한다. 예를 들어, 웨이퍼의 전면은 집전라인(current collecting line) 및 버스 바(current busbar)로 구성된다. 집전라인은 전형적으로 버스 바를 가로지르고, 전형적으로 버스 바에 비해 상대적으로 미세한 구조(즉, 크기)를 가진다.
패턴은 반사방지층을 통하여 웨이퍼의 반도체 본체 표면을 노출시킨다. 선택적으로, 선별적 발광체를 만들기 위해 개구부(opening)에 홈들이 형성될 수 있다. 이러한 홈들은 고도로 도핑된 영역일 수 있다. 패턴을 형성하기 위해 다양한 공정들, 예를 들어 당 분야에 잘 알려져 있는 레이져 어블레이션(laser ablation), 기계적 수단, 및 식각 공정이 사용될 수 있으나, 이에 제한되지 않는다. 이러한 기계적 수단은 쏘잉(sawing) 및 스크래칭을 포함한다. 전형적인 광식각 공정은 이미징 물질(imageable material)을 웨이퍼 표면 위에 배치하는 단계, 반사방지층에 개구부를 형성하기 위해 이미징 물질을 패터닝하는 단계, 패턴을 웨이퍼로 이동시키는 공정, 니켈층을 개구부에 침착시키는 단계 및 이미징 물질을 제거하는 단계를 포함한다.
일 구체예에서, 이미징 물질은 금속층을 개구부에 침착시키는 공정 전에 제거된다. 다른 구체예에서, 이미징 물질은 금속층을 개구부에 침착시키는 공정 후에 제거된다. 금속 침착 단계 중 이미징 물질이 존재하는 경우, 그러한 이미징 물질은 전형적으로 니켈 침착 단계 중 사용된 방사 파장을 흡수하는 임의의 염료, 예를 들면 콘트라스트 염료(contrast dyes)를 피한다. 침착 단계 중 존재하는 이미징 물질은 전형적으로 40 내지 60 %의 최소 광투과율을 가지는 염료를 포함한다.
이미징 물질은 임의의 적절한 폴리머 제거제를 이용하여 제거될 수 있다. 그러한 제거제는 알칼리성, 산성 또는 본질적 중성일 수 있고, 당 분야에 공지되어 있다.
일 구체예에서, 웨이퍼의 전면(front side)은 전도성 페이스트를 사용하여 금속화될 수 있으며, 이는 웨이퍼의 후면(rear side) 상에 사용된 임의의 전도성 페이스트와 같거나 혹은 다를 수 있다. 웨이퍼의 전면을 금속화하는 데에 사용되는 임의의 전도성 페이스트는 전형적으로는 알루미늄을 함유하지 않는다. 페이스트의 소성에 사용되는 온도는, 다른 요소들 중에서도, 사용된 특정 페이스트, 사용된 임의의 반사방지층의 두께에 의존한다. 이러한 온도는 당 분야 기술자의 능력의 범위 내에서 잘 선택될 수 있다. 또한, 소성 공정이 산소-함유 분위기, 불활성 분위기, 환원성 분위기, 또는 이들 중 임의의 것들의 조합에서 수행될 수 있다는 것은 당 분야 기술자에게 이해되고 있다. 예를 들어, 소성은 산소를 거의 함유하지 않은 분위기하에 제1 온도에서, 그 다음으로 불활성 분위기 또는 환원성 분위기하에 제2 온도에서 수행될 수 있으며, 여기서 제2 온도는 제1 온도보다 높다.
소성 공정에 이어서, 웨이퍼를 버퍼화된 산 용액, 예컨대 버퍼화된 불화수소산(hydrofluoric acid) 용액과 임의로 접촉시켜, 소성 절차 동안 생성된 임의의 산화물을 제거할 수 있다. 이러한 접촉은 용액을 웨이퍼 상에 분무하거나, 그 용액에 웨이퍼를 디핑하거나, 혹은 다른 임의의 적절한 수단에 의해 이루어질 수 있다.
웨이퍼의 전면 패턴 및 후면이 전도성 페이스트를 사용하여 금속화된 후, 금속층이 다음으로 전면 전도성 패턴 상에 침착된다. 이러한 금속층은 임의의 적절한 전도성 금속, 예컨대 금, 은 또는 구리일 수 있으며, 전형적으로는 은(silver)이다. 이러한 금속들은 당 분야에 공지된 방법으로 침착될 수 있다. 일 구체예에서, 침착된 금속층은 전도성 페이스트에서 사용된 금속과 같은 것을 포함한다. 예를 들어, 은 층이 은-함유 전도성 페이스트 상에 침착된다.
은은 광유도 도금(light induced plating, LIP) 또는 당 분야에 잘 알려진 통상의 은 전기도금 방법에 의해 침착될 수 있다. LIP가 사용될 때, 반도체 웨이퍼의 후면은 외부 전류 공급원(정류기)에 연결된다. 은 도금 조성물 내에 위치한 은 산화전극(anode)은 정류기에 연결되어 구성요소들 사이에 완전한 회로를 형성한다. 전형적인 전류밀도는 0.1 A/dm2 내지 5 A/dm2 이다. 총 전류 요구량은 사용된 웨이퍼의 특정 크기에 의존한다. 또한, 은 산화전극은 은 이온의 준비된 공급원을 제공하여, 외부 공급원을 사용할 필요 없이 은 도금 조성물에 은 이온을 보충한다. 광원은 반도체 웨이퍼를 빛 에너지로 비추도록 위치한다. 광원은, 예컨대 형광 또는 LED 램프일 수 있으며, 이는 반도체 웨이퍼가 광전지적으로 민감한 파장 내의 에너지를 제공한다. 다양한 다른 광원들이 사용될 수 있으며, 이에 한정되지는 않으나, 예컨대 75와트(watt) 및 250와트 램프와 같은 백열 램프, 수은 램프, 할로겐 램프 및 150와트 IR 램프가 있다. ENLIGHT™ Silver Plate 600 및 620(Rohm and Haas Electronic Materials, LLC Marlborough, Massachusetts)와 같은 상업적으로 유용한 은 도금 조성물의 예들이 활용가능하다.
도금 셀(cell)은 은 도금 조성물에 대해 화학적으로 불활성인 물질로 이루어지며, 40 내지 60 %의 최소 광투과율을 가진다. 다르게는, 웨이퍼가 도금 셀 내에서 수평으로 놓여지고, 은 도금 조성물 위로부터 빛이 비추어지며,이 경우 도금 셀은 적어도 상기 최소 광투과율을 가질 필요는 없다.
다른 구체예에서, 금속 시드(seed)층이 금속 페이스트를 대신하여 전면 전도성 패턴 상에 침착될 수 있다. 전형적으로 금속 시드층은 니켈이다. 니켈 시드층은 당 분야에 알려진 임의의 통상적인 니켈 침착 방법에 의해 침착될 수 있다. 전형적으로, 니켈 시드층은 광 보조(light assisted) 니켈 침착에 의해 침착된다. 니켈 공급원이 무전해 니켈 조성물이라면, 도금은 외부 전류의 인가없이 수행된다. 니켈 공급원이 전해성 니켈 조성물로부터 유래된다면, 후면 포텐셜(정류기)이 반도체 웨이퍼 기판에 인가된다. 빛은 연속상 또는 펄스상일 수 있다. 니켈 침착에 앞서, 1% 불화수소산 용액을 사용하여 전도성 패턴으로부터 표면 산화물이 전형적으로 제거된다.
도금 공정에 사용될 수 있는 광에는, 이에 제한되지는 않으나, 가시광, IR, UV 및 X-레이가 포함된다. 광원에는, 이에 제한되지는 않으나, 백열 램프, LED(발광 다이오드) 광, 형광 램프, 할로겐 램프 및 레이저가 포함된다. 일반적으로, 반도체에 가해지는 빛의 양은 8,000 내지 20,000 lx 일 수 있다.
전형적으로 니켈은, 무전해 니켈 도금 조성물을 사용하여 반사방지층 내의 개구부를 통하여 반도체 웨이퍼의 노출된 텍스쳐링 표면 상에 침착된다. 상업적으로 유용한 무전해 니켈 조성물의 예에는 DURAPOSIT™ SMT 88 무전해 니켈 및 NIPOSIT™ PM 980 및 PM 988 무전해 니켈이 포함된다. 이들 모두는 Rohm and Haas Electronic Materials, LLC(Marlborough, MA, U.S.A.)사로부터 입수할 수 있다.
다르게는, 전해성 니켈 조성물이 사용될 수 있다. 전해성 조성물이 사용되는 경우, 인가된 후면 포텐셜(정류기)이 빛에 더하여 사용되어 니켈을 침착시킨다. 전형적인 전류밀도는 0.1 내지 2 A/dm2 이다. 특정 전류 요구량은 사용된 웨이퍼의 특정 크기에 의존한다. 이용되는 전기도금 공정들은 통상적이다. 문헌에 개시된 다수 이외에도, 적절한 전해성 니켈 도금조들이 상업적으로 입수가능하다. 상업적으로 입수가능한 전해성 니켈 도금조의 예로는 Rohm and Haas Electronic Materials, LLC로부터 입수가능한 NICKEL GLEAM™ 전해성 니켈 제품들이 있다.
반도체 웨이퍼의 전면부를 빛 에너지로 비춤으로써, 전면부 상에 도금이 일어난다. 맞춤(impinging) 빛 에너지가 반도체 내에 전류를 발생시킨다. 전면부 상의 도금 속도는 빛 강도, 도금조 온도, 환원제 활성, 초기 웨이퍼 조건, 도핑 수준 및 당 분야의 기술자에게 알려진 다른 변수들을 조절함으로써 제어할 수 있다. 도금조가 전해성 도금조라면, 도금 속도는 또한 정류기에 의해서도 조절될 수 있다. 20 내지 300 nm 두께의 니켈층이 전형적으로 바람직하며, 정확한 두께는 적용(application), 크기, 패턴 및 기하구조(geometry)와 같은 다양한 요소에 의존한다.
니켈이 개구부를 통하여, 그리고 반도체 웨이퍼 기판의 노출된 표면에 인접하여 침착된 후, 은이 다음으로 니켈에 인접하여 침착된다. 통상적인 전기도금 은 조성물이 사용될 수 있다. 은 조성물은 시아나이드 함유 은 조성물 또는 시아나이드-무함유 은 조성물일 수 있다.
은은 광유도 도금(LIP) 또는 당 분야에 잘 알려진 통상의 은 전기도금 방법에 의해 니켈 상에 침착될 수 있다. LIP 도금 절차는 앞서 기술한 은 페이스트 도금 절차와 유사하다. 1 내지 30μm 두께의 은 층이 전형적으로 바람직하며, 정확한 두께는 적용, 크기, 패턴 및 기하구조와 같은 다양한 요소에 의존한다.
은 금속이 니켈의 위에, 그리고 인접하여 침착된 후, 반도체는 다음으로 소결(sinter)되어 니켈 실리사이드를 형성한다. 소결은 니켈 표면 상에 침착된 은에 대해 이루어져 은과 니켈 사이의 부착을 향상시킨다. 니켈과 실리콘 사이의 향상된 결합은 니켈 실리사이드와 은 사이의 부착 실패(failure)의 가능성을 감소시킨다. 또한, 은이 소결 온도에 의해 실리사이드 내로 도입되지는 않으며, 따라서 니켈 실리사이드가, 소결 동안의 산화로부터 니켈을 보호하는 은과 함께 형성된다. 380 내지 550 ℃의 웨이퍼 피크 온도를 제공하는 퍼니스(furnace)가 사용될 수 있다. 전형적으로, 피크 온도 시간은 2 내지 20초의 범위이다. 적절한 퍼니스의 예로는 램프 기반 퍼니스(IR)가 있다.
은 층이 소결 동안의 산화로부터 니켈을 보호하기 때문에, 소결은 불활성 기체 분위기 또는 진공에서는 물론 산소 함유 환경에서도 행해질 수 있다. 일반적으로, 소결은 3 내지 10분 동안 행해진다. 반도체가 퍼니스를 통과하여 지나가는 선속도는 사용되는 퍼니스에 따라 달라질 수 있다. 적절한 선속도를 결정하기 위하여 간단한 실험을 행할 수도 있다. 전형적으로, 선속도는 330 내지 430cm/분이다.
반도체가 금속화된 후, 광전지 소자의 형성을 완성하기 위하여 추가의 통상적인 단계들이 금속화된 반도체 상에 수행될 수 있다. 그러한 방법들은 당 분야에 잘 알려져 있다.
하기의 실시예는 본 발명을 보다 상세히 예시하기 위한 것이나, 본 발명의 범위를 제한하고자 하는 것은 아니다.
실시예
단결정성 실리콘 잉곳을 접촉 플레이트 및 부착 지그(jig)에 결합하였다. 이것을 통상의 와이어 톱(wire saw) 장비에 로딩하였다. 와이어 톱은 연마 실리콘 카바이드 입자로 코팅되었다. 절단하는 동안, 폴리에틸렌 글리콜 및 #600 내지 #1000 크기의 실리콘 카바이드 입자를 1:1 중량비로 함유하는 슬러리가 장비의 슬러리 노즐로부터 잉곳 상으로 스프레이되었다. 세정 전의 구리, 아연 및 철 오염물질은 1mg 보다 많았다. 잉곳으로부터 절단해 낸 단결정성 실리콘 웨이퍼는 이어서, 0.5중량%의 테트라메틸 암모늄 수산화물, 0.4중량%의 수산화칼륨, 0.25중량%의 트리프로필렌 글리콜, 0.1중량%의 이미노디아세트산 나트륨염 및 0.05중량%의 화학식 II(여기서 x는 4 내지 5, y는 3 내지 6, R1은 C8 -9 측쇄형 알콜, 그리고 R2는 CH3이다)의 중급 알콕실레이트 비이온성 계면활성제의 블렌드를 포함하는 수성 알칼리 조성물을 사용하여 10분간 90℃에서 세정되고 마이크로-에칭되었다. 나머지(balance)는 물이었다. 조성물의 pH는 12이었다. 세정 및 마이크로-에칭은 통상의 스프레이 장비를 사용하여 웨이퍼에 수성 알칼리 조성물을 분무함으로써 수행되었다. 마이크로-에칭의 깊이는 0.05 내지 0.5μm이었다.
세정 및 마이크로-에칭 후, 실리콘 웨이퍼를 30% 질산 혼합물을 사용하여 실온에서 20분간 추출하고, 이어서 Varian Graphite Furnace AA 2807 Zeeman Atomic Absorption Spectrophotometer를 이용한 통상의 원자 흡수 분광에 의해 절단 공정에서 유래된 금속 오염물질에 대해 분석하였다. 구리 및 아연은 검출 가능 수준 미만이었고, 철은 약 0.4 ppb였다.

Claims (10)

  1. a) 반도체 잉곳(ingot)을 제공하는 단계;
    b) 반도체 잉곳을 절단하여 무기 오염물질 및 유기 오염물질이 포함된 하나 이상의 반도체 웨이퍼를 형성하는 단계; 및
    c) 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급(mid-range) 알콕실레이트를 포함하는 수성 알칼리성 용액을 충분량으로 적용하여 상기 오염물질을 제거하고 반도체 웨이퍼를 마이크로-에칭하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 중급 알콕실레이트가 다음 식을 갖는 화합물로부터 선택되는 것인 방법:
    R1-O-[(CH2CH(R2)-O)x(CH2CH2O)y]z-H (I)
    상기 식에서, x는 각 경우에 독립적으로 0 또는 1 내지 11의 실수(real number)이며, 단, 적어도 하나의 경우에 x는 0보다 크고; y는 각 경우에 독립적으로 0 또는 1 내지 20의 실수이며, 단, 적어도 하나의 경우에 y는 0보다 크고; z는 1 내지 50의 정수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 각 경우에 독립적으로 -CH3 또는 -CH2CH3이다.
  3. 제1항에 있어서, 중급 알콕실레이트가 다음 식을 갖는 화합물로부터 선택되는 것인 방법:
    R1-O-(CH2CH(R2)-O)x(CH2CH2O)y-H (II)
    상기 식에서, x는 1 내지 11의 실수이고; y는 1 내지 20의 실수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 -CH3 또는 -CH2CH3이다.
  4. 제1항에 있어서, 4급 암모늄 수산화물의 알칼리 금속 수산화물에 대한 중량비가 2:1 내지 1:2의 범위인 방법.
  5. 제4항에 있어서, 4급 암모늄 수산화물의 알칼리 금속 수산화물에 대한 중량비가 1:1인 방법.
  6. 제1항에 있어서, 수성 알칼리성 세정 및 마이크로-에칭 조성물이 하나 이상의 킬레이트제를 더 포함하는 방법.
  7. 제1항에 있어서, 수성 알칼리성 세정 및 마이크로-에칭 조성물의 pH가 11 이상인 방법.
  8. 반도체 웨이퍼로부터 무기 오염물질 및 유기 오염물질을 제거하고 반도체 웨이퍼를 마이크로-에칭하기에 충분량의, 하나 이상의 4급 암모늄 수산화물, 하나 이상의 알칼리 금속 수산화물 및 하나 이상의 중급 알콕실레이트를 포함하는 조성물.
  9. 제8항에 있어서, 중급 알콕실레이트가 다음 식을 갖는 조성물:
    R1-O-[(CH2CH(R2)-O)x(CH2CH2O)y]z-H (I)
    상기 식에서, x는 각 경우에 독립적으로 0 또는 1 내지 11의 실수이며, 단, 적어도 하나의 경우에 x는 0보다 크고; y는 각 경우에 독립적으로 0 또는 1 내지 20의 실수이며, 단, 적어도 하나의 경우에 y는 0보다 크고; z는 1 내지 50의 정수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 각 경우에 독립적으로 -CH3 또는 -CH2CH3이다.
  10. 제8항에 있어서, 중급 알콕실레이트가 다음 식을 갖는 조성물:
    R1-O-(CH2CH(R2)-O)x(CH2CH2O)y-H (II)
    상기 식에서, x는 1 내지 11의 실수이고; y는 1 내지 20의 실수이고; R1은 측쇄형 또는 직쇄형 C6 -10 알콜이며; R2는 -CH3 또는 -CH2CH3이다.
KR1020100100527A 2009-10-14 2010-10-14 반도체 웨이퍼의 세정 및 마이크로-에칭방법 KR101697997B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US27894209P 2009-10-14 2009-10-14
US61/278,942 2009-10-14

Publications (2)

Publication Number Publication Date
KR20110040737A true KR20110040737A (ko) 2011-04-20
KR101697997B1 KR101697997B1 (ko) 2017-01-19

Family

ID=43568417

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100100527A KR101697997B1 (ko) 2009-10-14 2010-10-14 반도체 웨이퍼의 세정 및 마이크로-에칭방법

Country Status (7)

Country Link
US (1) US8722544B2 (ko)
EP (1) EP2312618B1 (ko)
JP (2) JP2011124546A (ko)
KR (1) KR101697997B1 (ko)
CN (1) CN102157355B (ko)
SG (1) SG170691A1 (ko)
TW (1) TWI445806B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009012827A1 (de) * 2009-03-03 2010-10-07 Gebr. Schmid Gmbh & Co. Verfahren zur Texturierung von Siliziumwafern für Solarzellen und Behandlungsflüssigkeit dafür
US20170069480A9 (en) * 2009-10-14 2017-03-09 Sun Chemical Corporation Method of cleaning and micro-etching semiconductor wafers
JP2012248738A (ja) * 2011-05-30 2012-12-13 Dai Ichi Kogyo Seiyaku Co Ltd シリコンウェハ用表面処理剤組成物
JP5824706B1 (ja) * 2014-05-14 2015-11-25 大同化学工業株式会社 シリコンウエーハの表面処理組成物
CN108550639B (zh) * 2018-03-21 2020-08-21 台州市棱智塑业有限公司 一种硅异质结太阳能电池界面处理剂及处理方法
CN116970446B (zh) * 2023-09-22 2024-01-09 山东天岳先进科技股份有限公司 碳化硅单晶材料amb覆铜的前处理溶液、产品及应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060086844A (ko) * 2003-06-18 2006-08-01 도오꾜오까고오교 가부시끼가이샤 세정제, 반도체 기판 세정 방법 및 반도체 기판에의 회로형성 방법
KR20060115968A (ko) * 2001-11-16 2006-11-13 미쓰비시 가가꾸 가부시키가이샤 기판표면 세정액 및 세정방법
JP2009200360A (ja) * 2008-02-22 2009-09-03 Tkx:Kk シリコン部材の表面処理方法
JP2009231354A (ja) * 2008-03-19 2009-10-08 Fujifilm Corp 半導体デバイス用洗浄液、および洗浄方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5259888A (en) 1992-02-03 1993-11-09 Sachem, Inc. Process for cleaning quartz and silicon surfaces
US5466389A (en) * 1994-04-20 1995-11-14 J. T. Baker Inc. PH adjusted nonionic surfactant-containing alkaline cleaner composition for cleaning microelectronics substrates
US5674832A (en) 1995-04-27 1997-10-07 Witco Corporation Cationic compositions containing diol and/or diol alkoxylate
US5989353A (en) 1996-10-11 1999-11-23 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
US6204297B1 (en) 1996-11-26 2001-03-20 Rhodia Inc. Nonionic gemini surfactants
US20010039251A1 (en) * 1998-06-12 2001-11-08 Krishna G. Sachdev Removal of screening paste residue with quaternary ammonium hydroxide-based aqueous cleaning compositions
JP3314921B2 (ja) 1999-06-08 2002-08-19 三菱住友シリコン株式会社 半導体材料の切断・加工方法
AR025544A1 (es) 1999-07-09 2002-12-04 Dow Global Technologies Inc Proceso para preparar polimeros de poli(oxietileno) y los polimeros de poli(oxietileno) obtenidos con dicho proceso
US20020000239A1 (en) 1999-09-27 2002-01-03 Krishna G. Sachdev Removal of cured silicone adhesive for reworking electronic components
US6599370B2 (en) 2000-10-16 2003-07-29 Mallinckrodt Inc. Stabilized alkaline compositions for cleaning microelectronic substrates
JP4304988B2 (ja) * 2002-01-28 2009-07-29 三菱化学株式会社 半導体デバイス用基板の洗浄方法
CN1639846A (zh) * 2002-01-28 2005-07-13 三菱化学株式会社 半导体器件用基板的清洗液及清洗方法
JP2003282520A (ja) * 2002-03-22 2003-10-03 Sanyo Electric Co Ltd 容器の洗浄方法及び太陽電池の製造方法
AU2003222839A1 (en) 2002-04-26 2003-11-10 Basf Aktiengesellschaft Alkoxylate mixtures and detergents containing the same
TWI324362B (en) 2003-01-10 2010-05-01 Kanto Kagaku Cleaning solution for semiconductor substrate
US20060135045A1 (en) 2004-12-17 2006-06-22 Jinru Bian Polishing compositions for reducing erosion in semiconductor wafers
WO2006125462A1 (en) 2005-05-25 2006-11-30 Freescale Semiconductor, Inc Cleaning solution for a semiconductor wafer
WO2007047365A2 (en) 2005-10-13 2007-04-26 Advanced Technology Materials, Inc. Metals compatible photoresist and/or sacrificial antireflective coating removal composition
JP2007200944A (ja) * 2006-01-23 2007-08-09 Tokuyama Corp 基板洗浄液
JP5346299B2 (ja) * 2007-01-11 2013-11-20 ダウ グローバル テクノロジーズ エルエルシー アルコキシレート混合物界面活性剤
KR20080106638A (ko) 2007-06-04 2008-12-09 (주)이그잭스 유기막 박리제 조성물
DE102007030957A1 (de) 2007-07-04 2009-01-08 Siltronic Ag Verfahren zum Reinigen einer Halbleiterscheibe mit einer Reinigungslösung
WO2009058275A1 (en) 2007-10-29 2009-05-07 Ekc Technology, Inc. Methods of post chemical mechanical polishing and wafer cleaning using amidoxime compositions
JP5302551B2 (ja) * 2008-02-28 2013-10-02 林純薬工業株式会社 シリコン異方性エッチング液組成物
JP2011515872A (ja) * 2008-03-25 2011-05-19 アプライド マテリアルズ インコーポレイテッド 結晶太陽電池の表面クリーニング及び凹凸形成プロセス
WO2009155187A1 (en) * 2008-06-18 2009-12-23 Dow Global Technologies Inc. Cleaning compositions containing mid-range alkoxylates
JP5339880B2 (ja) * 2008-12-11 2013-11-13 株式会社新菱 シリコン基板のエッチング液およびシリコン基板の表面加工方法
JP2010226089A (ja) 2009-01-14 2010-10-07 Rohm & Haas Electronic Materials Llc 半導体ウェハをクリーニングする方法
US8329046B2 (en) * 2009-02-05 2012-12-11 Asia Union Electronic Chemical Corporation Methods for damage etch and texturing of silicon single crystal substrates
TW201116478A (en) * 2009-07-23 2011-05-16 Univ Nagoya Nat Univ Corp Method for manufacturing microstructures
US7955989B2 (en) * 2009-09-24 2011-06-07 Rohm And Haas Electronic Materials Llc Texturing semiconductor substrates
JP2011205058A (ja) * 2009-12-17 2011-10-13 Rohm & Haas Electronic Materials Llc 半導体基体をテクスチャ化する改良された方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060115968A (ko) * 2001-11-16 2006-11-13 미쓰비시 가가꾸 가부시키가이샤 기판표면 세정액 및 세정방법
KR20060086844A (ko) * 2003-06-18 2006-08-01 도오꾜오까고오교 가부시끼가이샤 세정제, 반도체 기판 세정 방법 및 반도체 기판에의 회로형성 방법
JP2009200360A (ja) * 2008-02-22 2009-09-03 Tkx:Kk シリコン部材の表面処理方法
JP2009231354A (ja) * 2008-03-19 2009-10-08 Fujifilm Corp 半導体デバイス用洗浄液、および洗浄方法

Also Published As

Publication number Publication date
TWI445806B (zh) 2014-07-21
CN102157355B (zh) 2014-09-03
JP6058070B2 (ja) 2017-01-11
EP2312618B1 (en) 2016-02-10
TW201132743A (en) 2011-10-01
US20110250762A1 (en) 2011-10-13
US8722544B2 (en) 2014-05-13
SG170691A1 (en) 2011-05-30
CN102157355A (zh) 2011-08-17
JP2011124546A (ja) 2011-06-23
EP2312618A3 (en) 2014-03-12
EP2312618A2 (en) 2011-04-20
JP2015207768A (ja) 2015-11-19
KR101697997B1 (ko) 2017-01-19

Similar Documents

Publication Publication Date Title
JP6058070B2 (ja) 半導体ウェハを清浄化しマイクロエッチングする方法
CN102162139B (zh) 织构化的半导体衬底
US8723340B2 (en) Process for the production of solar cells comprising a selective emitter
KR101578035B1 (ko) 반도체 상에서의 광 유도 플레이팅 방법
EP2388826B1 (en) Method of forming current tracks on semiconductors
EP2514799A1 (en) Improved polycrystalline texturing composition and method
CN102456771A (zh) 硅晶片太阳能电池的制造方法
KR20150022017A (ko) 국부 후면 필드 (lbsf) 를 갖는 태양전지들의 제조 방법
KR20120044238A (ko) 반도체로부터 핫멜트 에칭 레지스트를 스트리핑하는 개선된 방법
KR101659451B1 (ko) 태양전지 및 그 제조 방법
KR101829630B1 (ko) 입사광 반사를 감소시키기 위한 단결정 반도체 기판의 텍스처링
US20160225606A1 (en) Method of cleaning and micro-etching semiconductor wafers
KR101113068B1 (ko) 광 유도 플레이팅을 이용한 태양전지 전극 형성방법
CN104167460A (zh) 太阳能电池制造方法
TWI488944B (zh) 用以降低入射光反射率之單晶半導體基板之紋理化
KR20190112542A (ko) 태양전지 패시베이션층 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant