KR20110023758A - 고체 촬상 장치와 그 제조 방법, 및 전자기기 - Google Patents

고체 촬상 장치와 그 제조 방법, 및 전자기기 Download PDF

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Abstract

고체 촬상 장치는: 배선층 또는 절연층을 통해 적층된 복수의 기판과; 상기 복수의 기판 중, 광입사면측에 배치된 기판에 형성되고, 수광량에 따른 신호 전하를 생성하는 수광부와; 상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에 원하는 전압을 공급하는 콘택트부를 포함한다.

Description

고체 촬상 장치와 그 제조 방법, 및 전자기기{SOLID-STATE IMAGING DEVICE, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE}
본 발명은, 고체 촬상 장치에 관한 것으로, 특히, 복수의 기판을 적층하여 형성한 고체 촬상 장치와 그 제조 방법에 관한 것이다. 또한, 상기 고체 촬상 장치가 이용되는 전자기기에 관한 것이다.
고체 촬상 장치는, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 대표되는 증폭형 고체 촬상 장치로 대별된다.
CCD형 고체 촬상 장치를 구성하는 각 픽셀은, 포토 다이오드에 의해 구성되고, 수광에 응하여 신호 전하를 생성하는 수광부와, 수광부에서 생성된 신호 전하를 수직 방향으로 전송하는 CCD 구조의 수직 전송 레지스터로 구성되어 있다. 이 수직 전송 레지스터부는, 예를 들면 2차원 배열된 수광부의 열마다 1개씩 형성되어 있다. 또한, 수직 전송 레지스터의 후단에는, CCD 구조의 수평 전송 레지스터가 구성되어 있고, 수평 전송 레지스터의 후단에는 출력 회로가 구성되어 있다. 이와 같은 구성의 CCD형 고체 촬상 장치에 있어서는, 수광부에서 생성된 신호 전하는, 행마다 수직 전송 레지스터로 판독되어 수직 방향으로 전송되고, 수평 전송 레지스터에 의해 수평 전송되는 것에 의해 출력 회로에 전송된다. 출력 회로에 전송된 신호 전하는, 증폭되어 픽셀 신호로서 출력된다.
한편, CMOS형 고체 촬상 장치를 구성하는 각 픽셀은, 포토 다이오드로 이루어진 수광부와, 수광부에서 생성된 신호 전하를 판독하는 플로팅 디퓨전 노드와, 복수의 MOS 트랜지스터로 구성되어 있다. 복수의 MOS 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 앰프 트랜지스터, 및 (필요에 따라) 선택 트랜지스터를 포함한다. MOS 트랜지스터 각각은, 상층에 형성된 다층 배선층의 원하는 배선층에 접속된다. CMOS형 고체 촬상 장치에서는, 수광부에서 생성, 축적된 신호 전하는, 전송 트랜지스터에 의해 픽셀마다 플로팅 디퓨전 노드에 의해 판독된다. 그리고, 플로팅 디퓨전 노드에 의해 판독된 신호 전하는, 증폭 트랜지스터에 의해 증폭되고, 선택 트랜지스터에 의해 선택적으로 다층 배선층에 형성된 수직 신호선에 픽셀 신호로서 출력된다.
그런데, 근래, 고체 촬상 장치의 소형화가 도모되고 있다. 예를 들면 일본 특개평 6-291355호 공보에는, MOS 트랜지스터가 구성된 단결정 실리콘 기판과 단결정 실리콘 기판 상부의 광입사면측에 절연막을 통해 형성된 TFT 포토 센서가 적층된 구조를 갖는 고체 촬상 장치가 개시되어 있다. 이 경우도, TFT 포토 센서는 MOS 트랜지스터를 구성하는 층과 다른 층에 형성되기 때문에, 수광면적을 감소시키지 않으면서 장치의 소형화가 도모되고 있다.
그런데, 고체 촬상 장치의 제조에 있어서는, 배선 형성 이후 저온 프로세스밖에 적용할 수 없다는 프로세스 상의 제약이 있다. 그 때문에, 고체 촬상 장치에 있어서는, 기판에 수광부나 MOS 트랜지스터를 구성하는 불순물 영역을 이온 주입에 의해 먼저 형성하고, 기판이나 원하는 MOS 트랜지스터에 접속된 배선은 마지막으로 형성할 필요가 있다. 그리고, 상술한 것 같은 적층 구조를 갖는 고체 촬상 장치에 있어서도, 각 층에 접속된 콘택트부나 배선은, 원하는 불순물 영역이 형성된 각 층을 적층한 후에 형성된다.
예를 들면, 적층 구조를 갖는 고체 촬상 장치에서 수광부에 축적된 신호 전하를 리셋하기 위한 전자 셔터 기능을 실현하는 경우, 프로세스 온도의 제약에 의해 전자 셔터 기능에 필요한 배선이나 콘택트부를 수광면 상부에 형성할 필요가 있다. 그렇다면, 3차원 구조를 취하는 것에 의해 장치의 소형화가 도모되었다고 하여도 수광면 상부에 배선이나 콘택트부가 구성되는 것에 의해, 수광면적이 감소해 버리는 문제가 있다. 이 때문에, 수광면적을 유지하기 위해서는 등가적으로 픽셀 면적을 크게 할 필요가 있고, 결과적으로, 장치의 소형화가 도모되지 않는다는 문제가 있다.
상술의 점을 감안하연, 본 발명은, 3차원 구조로 하는 것에 의해 장치의 소형화가 도모됨과 동시에, 수광면적을 감소시키는 일 없이, 수광부가 형성된 기판에 원하는 전위를 공급할 수 있고, 프로세스 제약상 실현 가능한 고체 촬상 장치, 및 그 제조 방법을 제공한다. 또한, 그 고체 촬상 장치를 이용한 전자기기를 제공한다.
본 발명의 고체 촬상 장치는, 배선층 또는 절연층을 통해 적층된 복수의 기판과; 상기 복수의 기판 중, 광입사면측에 배치된 기판에 형성되고, 수광량에 따른 신호 전하를 생성하는 수광부와; 상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에 원하는 전압을 공급하는 콘택트부를 포함한다.
본 발명의 고체 촬상 장치에서는, 복수의 기판이 배선층 또는 절연층을 통해 적층되는 것에 의해, 3차원 구조의 고체 촬상 장치로 된다. 또한, 콘택트부가, 수광부가 형성된 기판의 반광입사면측에 접속되고, 그 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에, 콘택트부를 통해 원하는 전압이 공급되는 것에 의해, 기판의 전압이 변화된다.
본 발명의 고체 촬상 장치의 제조 방법은, 수광량에 따른 신호 전하를 생성하는 수광부가 형성된 기판이 광입사면측에 배치되도록, 복수의 기판을 배선층, 또는 절연층을 통해 적층하는 공정과; 상기 적층 공정 도중에, 상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판에 원하는 전압을 공급하는 콘택트부를 형성하는 공정을 포함한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 복수의 기판을 적층하는 공정의 도중에, 수광부가 형성된 기판의 반광입사면측에 접속되는 콘택트부를 형성하는 공정을 갖는다. 이 때문에, 수광부가 형성된 기판에 원하는 전압을 공급하는 콘택트부를 광입사면측에 배치된 기판에 수광부를 형성한 후에 형성할 필요가 없기 때문에, 광입사면측에 배치된 기판상에 쓸데없는 배선을 만들 필요가 없고, 수광면적을 크게 취하는 것이 가능해진다.
본 발명의 전자기기는, 광학렌즈와; 상기 광학렌즈에 의해 집광된 빛이 입사되는 고체 촬상 장치와; 상기 고체 촬상 장치로부터 출력된 출력 신호를 처리하는 신호 처리 회로를 포함한다. 상기 고체 촬상 장치는: 배선층 또는 절연층을 통해 적층된 복수의 기판과; 상기 복수의 기판 중, 광입사면측에 배치된 기판에 형성되고, 수광량에 따른 신호 전하를 생성하는 수광부와; 상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에 원하는 전압을 공급하는 콘택트부를 포함한다.
본 발명에 의하면, 복수의 기판이 적층된 3차원 구조를 갖는 고체 촬상 장치에서, 픽셀 면적을 증가시키거나, 또는 수광면적을 감소시키지 않으면서, 수광부가 형성된 기판에 원하는 전위를 공급할 수 있다. 또한, 본 발명에 의하면, 프로세스 제약상 무리없이 고체 촬상층을 제조할 수 있기 때문에 픽셀 특성의 열화를 회피할 수 있다.
도 1은 본 발명의 제1의 실시 형태에 관계된 CMOS 형의 고체 촬상 장치 전체를 나타내는 대략 구성도.
도 2는 도 1의 고체 촬상 장치에 있어서 단위 픽셀의 등가 회로의 일례.
도 3은 제1의 실시 형태의 고체 촬상 장치의 픽셀부의 대략 단면 구성도.
도 4는 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제1 단계.
도 5는 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제2 단계.
도 6은 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제3 단계.
도 7은 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제4 단계.
도 8은 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제5 단계.
도 9는 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제6 단계.
도 10은 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제7 단계.
도 11은 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제8 단계.
도 12는 제1의 실시 형태의 고체 촬상 장치의 제조 방법의 제9 단계.
도 13의 A는 콘택트 홀의 형성 방법의 다른 예의 제1 단계.
도 13의 B는 콘택트 홀의 형성 방법의 다른 예의 제2 단계.
도 13의 C는 콘택트 홀의 형성 방법의 다른 예의 제3 단계.
도 13의 D는 콘택트 홀의 형성 방법의 다른 예의 제4 단계.
도 14는 제2의 실시 형태에 관계된 고체 촬상 장치의 픽셀부의 대략 단면 구성도.
도 15는 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제1 단계.
도 16은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제2 단계.
도 17은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제3 단계.
도 18은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제4 단계.
도 19는 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제5 단계.
도 20은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제6 단계.
도 21은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제7 단계.
도 22는 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제8 단계.
도 23은 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제9 단계.
도 24는 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제10 단계.
도 25는 제2의 실시 형태의 고체 촬상 장치의 제조 방법의 제11 단계.
도 26은 제3의 실시 형태에 관계된 고체 촬상 장치의 픽셀부의 대략 단면 구성도.
도 27은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제1 단계.
도 28은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제2 단계.
도 29는 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제3 단계.
도 30은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제4 단계.
도 31은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제5 단계.
도 32은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제6 단계.
도 33은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제7 단계.
도 34은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제8 단계.
도 35은 제3의 실시 형태의 고체 촬상 장치의 제조 방법의 제9 단계.
도 36은 제4의 실시 형태에 관계된 고체 촬상 장치의 픽셀부의 대략 단면 구성도.
도 37은 제5의 실시 형태에 관계된 고체 촬상 장치의 픽셀부의 대략 단면 구성도.
도 38은 본 발명의 제6의 실시 형태에 관계된 CCD 형의 고체 촬상 장치 전체를 나타내는 대략 구성도.
도 39는 도 38의 ⅩⅩⅩⅨ-ⅩⅩⅩⅨ선을 따른 대략 단면 구성도.
도 40은 본 발명의 제7의 실시 형태에 관계된 전자기기의 대략 구성도.
이하에, 본 발명의 실시 형태에 관계된 고체 촬상 장치와 그 제조 방법, 및 전자기기의 일례를, 도 1∼도 40을 참조하면서 설명한다. 본 발명의 실시 형태는 이하의 순서로 설명한다. 또한, 본 발명은 이하의 예로 한정된 것이 아니다.
1. 제1의 실시 형태:고체 촬상 장치
1-1 고체 촬상 장치 전체의 구성
1-2 주요 부분의 단면 구성
1-3 제조 방법
2. 제2의 실시 형태:고체 촬상 장치
2-1 주요 부분의 단면 구성
2-2 제조 방법
3. 제3의 실시 형태:고체 촬상 장치
3-1 주요 부분의 단면 구성
3-2 제조 방법
4. 제4의 실시 형태:고체 촬상 장치
4-1 주요 부분의 단면 구성
4-2 제조 방법
5. 제5의 실시 형태:고체 촬상 장치
5-1 주요 부분의 단면 구성
6. 제6의 실시 형태:고체 촬상 장치
6-1 고체 촬상 장치 전체의 구성
6-2 주요 부분의 단면 구성
6-3 제조 방법
7. 제7의 실시 형태:전자기기
〈1. 제1의 실시 형태:CMOS 형의 고체 촬상 장치〉
[1-1 고체 촬상 장치 전체의 구성]
도 1은, 본 발명의 제1의 실시 형태에 관계된 CMOS 형의 고체 촬상 장치 전체를 나타내는 대략 구성도이다. 본 실시 형태예의 고체 촬상 장치(1)는, 실리콘으로 된 기판(11) 상에 배열된 복수의 픽셀(2)로 구성된 픽셀부(3)와, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)과, 제어 회로(8) 등을 포함한다.
픽셀(2)은, 포토 다이오드로 이루어지는 수광부와, 복수의 MOS 트랜지스터로 구성되고, 기판(11) 상에 2차원 배열로 규칙적으로 복수 배열된다. 픽셀(2)을 구성하는 MOS 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 앰프 트랜지스터로 구성된 4개의 MOS 트랜지스터라도 좋고, 또한, 선택 트랜지스터를 제외한 3개의 트랜지스터라도 좋다.
픽셀부(3)는, 2차원 배열로 규칙적으로 복수 배열된 픽셀(2)로부터 구성된다. 픽셀부(3)는, 실제로 빛이 수광되고 광전 변환에 의해 신호 전하로 변환되고 신호 전하가 증폭되고 판독되어 칼럼 신호 처리 회로(5)에 출력되는 유효 픽셀 영역과, 검은 색 레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 픽셀 영역(도시하지 않음)으로 구성되어 있다. 흑 기준 픽셀 영역은, 통상은, 유효 픽셀 영역의 외주부에 형성된다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 근거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다. 그리고, 제어 회로(8)에서 생성된 클록 신호나 제어 신호 등은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력된다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 픽셀부(3)의 각 픽셀(2)을 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 픽셀(2)의 포토 다이오드에서의 수광량에 따라 생성한 신호 전하에 기초하여 픽셀 신호를, 수직 신호선을 통하여 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 픽셀(2)의 열마다 배치되어 있고, 1행분의 픽셀(2)로부터 출력된 신호를 픽셀열마다 흑 기준 픽셀 영역(도시하지 않지만, 유효 픽셀 영역의 주위에 형성됨)으로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시하지 않음)가 수평 신호선(10)과의 사이에 마련되어 있다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력하는 것에 의해, 칼럼 신호 처리 회로(5)의 각각을 순차적으로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 픽셀 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여, 순차적으로 공급된 신호에 대하고 신호 처리를 행하고 출력한다.
도 2는, 본 실시 형태예의 고체 촬상 장치에 있어서 단위 픽셀의 등가 회로의 일례이다. 본 실시 형태예의 고체 촬상 장치에 있어서 단위 픽셀(2)은, 1개의 광전 변환 소자인 수광부(PD)와, 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 및 선택 트랜지스터(Tr4)의 4개의 픽셀 트랜지스터를 갖는다. 이들 픽셀 트랜지스터(Tr1∼Tr4)는, 본 예에서는 n채널 MOS 트랜지스터를 통해 있다.
전송 트랜지스터(Tr1)는, 그 소스가 포토 다이오드로 이루어지는 수광부(PD)의 캐소드측에 접속되고, 드레인이 플로팅 디퓨전 노드(FD)에 접속되어 있다. 또한, 전송 트랜지스터(Tr1)의 소스·드레인 사이의 게이트 전극(39)에는 전송 펄스(φTRG)를 공급하는 전송 배선이 접속되어 있다. 수광부(PD)에서 광전 변환되고, 여기에 축적된 신호 전하(본 실시 형태예에서는 전자)는, 전송 트랜지스터(Tr1)의 게이트 전극(39)에 전송 펄스(φTRG)가 인가되는 것에 의해, 플로팅 디퓨전 노드(FD)에 전송된다.
리셋 트랜지스터(Tr2)는, 그 드레인이 전원 전압(VDD)에 접속되고, 소스가 플로팅 디퓨전 노드(FD)에 접속되어 있다. 또한, 리셋 트랜지스터(Tr2)의 소스·드레인 사이의 게이트 전극(23a)에는 리셋 펄스(φRST)를 공급하는 리셋 배선이 접속되어 있다. 수광부(PD)로부터 플로팅 디퓨전 노드(FD)에의 신호 전하의 전송에 앞서, 리셋 트랜지스터(Tr2)의 게이트 전극(23a)에 리셋 펄스(φRST)를 인가한다. 이것에 의해, 플로팅 디퓨전 노드(FD)의 전위가 전원 전압(VDD)에 의하여 VDD 레벨로 리셋된다.
증폭 트랜지스터(Tr3)는, 그 드레인이 전원 전압(VDD)에 접속되고, 그 소스가 선택 트랜지스터(Tr4)의 드레인에 접속되어 있다. 그리고, 증폭 트랜지스터(Tr3)의 소스·드레인 사이의 게이트 전극(23b)은, 플로팅 디퓨전 노드(FD)에 접속되어 있다. 이 증폭 트랜지스터(Tr3)는, 전원 전압(VDD)을 부하로 하는 소스 폴로워 회로를 구성하고 있고, 플로팅 디퓨전 노드(FD)의 전위 변화에 따른 픽셀 신호가 출력된다.
선택 트랜지스터(Tr4)는, 그 드레인이 증폭 트랜지스터(Tr3)의 소스에 접속되고, 그 소스가 수직 신호선에 접속되어 있다. 또한, 선택 트랜지스터(Tr4)의 소스·드레인 사이의 게이트 전극(23c)에는, 선택 펄스(φSEL)를 공급하는 선택 배선이 접속되어 있다. 픽셀마다 선택 펄스(φSEL)가 게이트 전극(23c)에 공급되는 것에 의해 증폭 트랜지스터(Tr3)에서 증폭된 픽셀 신호가 수직 신호선(9)에 출력된다.
도 2의 예에서는, 4개의 픽셀 트랜지스터가 이용되었지만, 선택 트랜지스터(Tr4)를 제외한 3개의 픽셀 트랜지스터로 구성해도 좋다.
이상의 구성을 갖는 고체 촬상 장치(1)에서는, 전송 펄스(φTRG)를 게이트 전극(39)에 공급하는 것에 의해 수광부(PD)에 축적된 신호 전하가, 전송 트랜지스터(Tr1)에 의해 판독되어 플로팅 디퓨전 노드(FD)에 출력된다. 신호 전하가 출력되면, 플로팅 디퓨전 노드(FD)의 전위가 변위하고, 그 전위 변화가 게이트 전극(23b)에 전달된다. 그리고, 게이트 전극(23b)에 공급된 전위가 증폭 트랜지스터(Tr3)에 의해 증폭되고, 픽셀 신호로서 선택 트랜지스터(Tr4)에 의해 선택적으로 수직 신호선(9)에 출력된다. 또한, 게이트 전극(23a)에 리셋 펄스(φRST)를 공급하는 것에 의해, 플로팅 디퓨전 노드(FD)에 출력된 신호 전하는 리셋 트랜지스터(Tr2)에 의해 전원 전압(VDD) 부근의 전위와 동전위가 되도록 리셋된다.
그리고, 수직 신호선(9)에 출력된 픽셀 신호는, 그 후, 도 1에 나타낸 칼럼 신호 처리 회로(5), 수평 신호선(10), 출력 회로(7)를 통해 출력된다.
[1-2 주요 부분의 구성]
도 3은, 본 실시 형태예의 고체 촬상 장치(1)의 픽셀부(3)의 대략 단면 구성도이다. 도 3에서는, 주로 1픽셀분의 단면이 도시되어 있다.
본 실시 형태예의 고체 촬상 장치(1)는, 도 3에 도시된 바와 같이, 광입사면측을 향하고 순서대로, 제1의 기판(12), 제1의 배선층(13), 제2의 기판(14), 제2의 배선층(15), 칼라 필터층(16), 온칩 마이크로 렌즈(17)가 3차원적으로 적층된 3차원 구조로 되어 있다.
제1의 기판(12)은, 제1 도전형, 예를 들면 p형의 반도체 기판(18)으로 구성되고 있고, 제1의 기판(12)의 제1의 배선층(13)측에는 원하는 픽셀 트랜지스터(Tr)를 구성하는 소스/드레인 영역(19)이 형성되어 있다. 본 실시 형태예에서 제1의 기판(12)측에 형성된 픽셀 트랜지스터(Tr)는, 상술한 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4) 중, 전송 트랜지스터(Tr1) 이외의 MOS 트랜지스터이다. 이하, 제1의 기판(12)측에 형성된 MOS 트랜지스터를 총칭하여 픽셀 트랜지스터(Tr)라고 한다.
제1의 기판(12)에 형성된 소스/드레인 영역(19)은, 제2 도전형, 예를 들면 n형의 불순물이 고농도로 이온 주입된 영역에 의해 구성되어 있다.
또한, 제1의 기판(12)의 제1의 배선층(13)측에는, 인접한 픽셀과 픽셀과의 사이를 분리하기 위한 소자 분리 영역(20)이 형성되어 있다. 이 소자 분리 영역(20)은, 제1의 기판(12)에 형성된 트렌치부에 절연층이 매입된 STI(Shallow Trench Isolation)에 의해 구성되어 있다.
제1의 배선층(13)은, 제1의 기판(12) 상부에 게이트 절연막(21)을 통해 형성된 픽셀 트랜지스터(Tr)를 구성하는 게이트 전극(23)과, 게이트 전극(23) 상부에 층간 절연막(22)을 통해 적층된 복수(본 실시 형태예에서는 2층)의 배선(25)를 갖고 구성되어 있다. 또한, 각 배선(25) 사이, 각 배선(25)과 제1의 기판(12)의 사이, 각 배선(25)가 원하는 게이트 전극(23)의 사이는, 각각 층간 절연막(22)에 형성된 콘택트부(24)를 통해 접속되어 있다.
제2의 기판(14)은 p형의 반도체 기판(28)에 의해 구성되어 있고, 제1의 배선층(13)의 상부(광입사면측)에 적층하여 형성되어 있다. 그리고, 제2의 기판(14)의 표면측(광입사면 측)에는, 포토 다이오드로 이루어지는 수광부(PD)와, 수광부(PD)에서 생성, 축적된 신호 전하가 판독되는 플로팅 디퓨전 노드(FD)가 형성되어 있다. 수광부(PD)는, 제2의 기판(14) 최표면에 형성된 p형의 고농도 불순물 영역으로 된 암전류 억제 영역(32)와, 그 암전류 억제 영역(32) 하부에 형성된 n형 불순물 영역(31)으로 구성되어 있다. 플로팅 디퓨전 노드(FD)는 n형의 고농도 불순물 영역으로 구성되고, 수광부(PD)에 인접한 영역에 형성되어 있다. 또한, 제2의 기판(14)의 n형 불순물 영역(31) 하부에는 전면에 p형의 고농도 불순물 영역으로 된 오버플로 배리어(33)가 형성되어 있다. 또한, 오버플로 배리어(33) 하부의, 수광부(PD) 하부에 상당한 영역에는, n형 불순물 영역으로 된 오버플로 드레인 영역(29)이 형성되어 있다.
본 실시 형태예의 고체 촬상 장치(1)에서는, 주로, 암전류 억제 영역(32)과 n형 불순물 영역(31) 사이의 pn 접합, 및, n형 불순물 영역(31)과 p형의 반도체 기판(28)(제2의 기판(14)) 사이의 pn 접합에 의해 수광부(PD)가 구성된다. 또한, 암전류 억제 영역(32)에서는, 제2의 기판(14)의 광입사면에 발생하는 암전류 성분이 되는 전하가, 암전류 억제 영역(32)에 있는 정공에 의해 재결합되는 것에 의해 암전류가 억제된다.
그리고, 본 실시 형태예의 제2의 기판(14)에서는, 표면측(광입사면측)으로부터 이면측(반광입사면측)을 향하여 pnpn 접합이 형성되고, 기판내에서 수직 오버플로 구조가 구성되어 있다. 이와 같은 수직 오버플로 구조가 구성되는 것에 의해, 수광부(PD)로부터 넘친 잉여 신호 전하는, 오버플로 배리어(33)를 넘어, 오버플로 드레인 영역(29)으로 배출된다.
그리고, 제2의 기판(14)의 이면측에는, 제1의 배선층(13)의 배선(25)으로부터 신장한 콘택트부(27)가 접속되어 있다. 본 실시 형태예에서는, 콘택트부(27)의 상단부는 제2의 기판(14)의 오버플로 드레인 영역(29)에 접속되도록 형성되고 있다. 제1의 배선층(13)의 배선(25)으로부터 콘택트부(27)를 통해 오버플로 드레인 영역(29)에 원하는 전위(이하, 전자 셔터 펄스)가 공급되는 것에 의해 오버플로 배리어(33)의 전위가 변화한다. 이것에 의해 수광부(PD)에 축적된 신호 전하가 오버플로 드레인 영역(29)으로 오버플로 된다. 즉, 제2의 기판(14)에 형성된 수직 오버플로 구조와, 콘택트부(27)를 통해 공급된 전자 셔터 펄스에 의해, 전자 셔터의 기능이 제공된다.
또한, 본 실시 형태예에서는, 1개의 픽셀마다 수직 오버플로 구조를 형성하는 구성으로 하고 있지만, 전 픽셀에 의해 공통으로 이용될 수 있는 수직 오버플로 드레인 구조로 하는 것도 가능하다. 그 경우는, 오버플로 드레인 영역(29)을 픽셀부에 상당하는 영역에 형성하고, 거기에 콘택트부를 통해 전자 셔터 펄스를 공급하는 것으로, 전 픽셀 동시에 신호 전하를 오버플로 시킬 수 있다.
제2의 배선층(15)은, 제2의 기판(14) 상부에 게이트 절연막(38)을 통해 형성된 전송 트랜지스터(Tr1)를 구성하는 게이트 전극(39)과, 게이트 전극(39) 상부에 층간 절연막(36)을 통해 형성된 배선(34)을 갖는다. 이 배선(34)은, 콘택트부(35)를 통해 전송 트랜지스터(Tr1)(도 3에서는 플로팅 디퓨전 노드(FD))에 접속되어 있다. 그리고, 배선(34)은, 제2의 기판(14)을 관통하도록 형성된 기판내 절연층(37)에 형성된 콘택트부(26)에 의해, 제1의 배선층(13)에 형성된 배선(25a)에 접속되어 있다. 제1의 배선층(13)의 배선(25a)과, 제2의 배선층(15)의 배선(34)이 콘택트부(26)에 의해 접속되는 것에 의해, 예를 들면, 플로팅 디퓨전 노드(FD)의 전위가, 제1의 기판(12)측에 형성된 픽셀 트랜지스터(Tr)에 공급된다.
제2의 배선층(15) 상부(광입사면측)에는, 예를 들면 R(적색), 녹색(G), 청색(B)의 칼라 필터층(16)이 형성되어 있다. 그리고, 칼라 필터층(16) 상부에는, 온칩 마이크로 렌즈(17)가 형성되어 있다.
이상의 구성을 갖는 고체 촬상 장치(1)에서는 전자 셔터 펄스를, 콘택트부(27)를 통해 오버플로 드레인 영역(29)에 공급하는 것에 의해, 수광부(PD)에 축적된 신호 전하가 오버플로 드레인 영역(29)으로 흐른다. 이것에 의해, 수광부(PD)가 한번 리셋된다. 그리고, 수광부(PD)를 리셋한 후에 신호 전하의 생성, 축적을 개시하고, 수광부(PD)에 축적된 신호 전하는, 전송 트랜지스터(Tr1)의 게이트 전극(39)에 원하는 전송 펄스(φTRG)가 공급되는 것에 의해 플로팅 디퓨전 노드(FD)에 판독되어 출력된다.
신호 전하가 판독되는 것에 의해 변화한 플로팅 디퓨전 노드(FD)의 전위는, 제2의 배선층(15)의 배선(34), 및 제1의 배선층(13)의 배선(25)을 통해 제1의 기판(12)측에 형성된 픽셀 트랜지스터(Tr)에 공급된다. 그 후, 제1의 기판(12)측에 형성된 원하는 픽셀 트랜지스터(Tr)에 의해 증폭된 픽셀 신호가 픽셀마다 선택적으로 출력된다.
본 실시 형태예의 고체 촬상 장치(1)에서는, 제2의 기판(14)의 이면측에 제1의 배선층(13)이 형성되고, 제2의 기판(14)의 이면측에서 오버플로 드레인 영역(29)에 콘택트부(27)가 접속된다. 이 때문에 전자 셔터를 구성하는 배선을 제2의 기판(14) 상부의 광입사면측에 형성된 제2의 배선층(15)에 형성할 필요가 없다. 이 때문에, 수광면적을 감소시키거나, 혹은 등가적으로 픽셀 면적을 크게 하는 일 없이 전자 셔터의 실현이 가능해진다. 또한, 본원 발명에서는, 제1의 기판(12) 및 제2의 기판(14)이 적층된 3차원 구조로 되고, 제2의 기판(14)에는 수광부(PD)와, 일부의 픽셀 트랜지스터(본 실시 형태에서는, 전송 트랜지스터(Tr1)) 밖에 형성되지 않는다. 이 때문에 포토 다이오드로 이루어지는 수광부(PD)의 면적을 크게 할 수 있고, 감도의 향상을 도모할 수 있다. 또한, 3차원 구조로 하는 것에 의해, 장치의 소형화가 도모된다.
[1-3 제조 방법]
도 4∼도 12는, 본 실시 형태예의 고체 촬상 장치(1)의 제조 방법을 나타내는 공정도이다. 도 4∼도 12를 통해, 본 실시 형태예의 고체 촬상 장치(1)의 제조 방법에 관하여 설명한다.
먼저, 도 4에 나타낸 바와 같이, 제1의 기판(12)의 표면측에 픽셀 트랜지스터(Tr)를 구성하는 소스/드레인 영역(19)과 소자 분리 영역(20)을 형성하고, 제1의 기판(12) 상부에 제1의 배선층을 형성한다. 이러한 형성 방법은, 통상의 고체 촬상 장치의 제조 방법과 동일한 프로세스에 의해 형성한다. 예를 들면, 소자 분리 영역은 STI에 의해 형성되고, 반도체 기판(18)으로 이루어지는 제1의 기판(12)의 표면측의 원하는 영역에 트렌치를 형성한 후, 실리콘 산화막 등의 산화막을 매입하는 것에 의해 형성한다. 게이트 전극(23)은, 실리콘 산화막으로 된 게이트 절연막(21)을 제1의 기판(12) 표면에 성막한 후, 폴리실리콘층을 패턴화하는 것에 의해 형성한다. 또한, 소스/드레인 영역(19)은, 게이트 전극(23)을 마스크로서 p형의 반도체 기판(18) 표면에 n형의 불순물을 고농도로 이온 주입하는 것에 의해 형성한다. 그 후, 제1의 기판(12) 상부에 실리콘 산화막 등에 의해 층간 절연막(22)을 형성하고, 층간 절연막(22)을 통해, 복수층(본 실시 형태예에서는 2층)의 배선(25)을 예를 들면 알루미늄이나 구리 등의 금속재료에 의해 형성한다. 배선(25)은, 알루미늄이나 구리 등으로 이루어진 금속층을 패턴화하는 것에 의해 원하는 위치에 형성한다. 특히, 제1의 배선층(13)에서는, 상층으로 형성된 제2의 배선층(15)으로부터 콘택트부(26)가 형성된 부분에서, 콘택트부(26)를 받기 위한 배선(25a)을 형성해 둔다. 또한, 제1의 배선층(13)의 형성 공정에서는, 원하는 배선(25) 사이, 또는 배선(25)과 제1의 기판(12) 사이의 층간 절연막(22)에 개구부를 형성하고, 그 개구부를 예를 들면 텅스텐 등의 금속재료로 매입하는 것에 의해 원하는 콘택트부(24)를 형성한다. 이 공정에서는, 배선(25) 형성 후, 제1의 배선층(13)의 상층의 배선(25)이 층간 절연막에 피복되도록, 최상층에 층간 절연막(22)을 형성한다.
다음에, 도 5에 나타낸 바와 같이, 제1의 배선층(13)의 최상층의 층간 절연막(22)의 소정의 위치에, 제1의 배선층(13)의 배선(25)에 접속된 콘택트부(27)를 형성한다. 이 콘택트부(27)는 층간 절연막(22) 상면에서 소정의 배선(25)에 이르도록 콘택트 홀을 형성하고, 예를 들면 텅스텐 등의 금속재료를 매입하는 것에 의해 형성할 수 있다. 즉, 이 콘택트부(27)의 한편의 단부(하단부)는, 제1의 배선층(13)의 배선(25)에 접속되고, 다른 편의 단부(상단부)는 제1의 배선층(13)의 상면에 노출하도록 형성된다.
다음에, 도 6에 나타낸 바와 같이, 제1의 배선층(13) 상부에 p형 반도체 기판(28)으로 된 제2의 기판(14)을 본딩한다. 이 경우, 반도체 기판(28)과 제1의 배선층(13)을 구성하는 층간 절연막(22) 상면과의 사이의 접착력에 의해 양자가 압착된다. 제2의 기판(14)으로서는, 예를 들면, 10㎛의 p형 반도체 기판(28)이 사용된다. 그리고, 이 본딩 공정에 있어, 제1의 배선층(13) 상면에 노출하도록 형성된 콘택트부(27)의 상단부가 제2의 기판(14)의 이면에 접착되고, 바람직하게는, 도 6에 나타낸 바와 같이 내부에 매입되도록 접착된다. 이와 같이 접착시키기 위해, 실제로는 제1의 배선층(13)에 형성된 콘택트부(27)의 상단부는 층간 절연막(22) 상에 돌출하도록 형성되고, 또한, 제2의 기판(14)에 있어서는 미리 콘택트부(27)가 매입된 부분에 홈부 바닥을 형성한다. 이와 같이 하는 것에 의해, 콘택트부(27)의 상단부를 제2의 기판(14)의 내부에 매입하도록, 제1의 배선층(13) 상에 제2의 기판(14)을 본딩할 수 있다.
다음에, 도 7에 나타낸 바와 같이, 제2의 기판(14)의 콘택트부(27)가 접속된 영역에 n형의 불순물을 이온 주입하는 것에 의해, 오버플로 드레인 영역(29)을 형성한다. 이것에 의해, 콘택트부(27)를 통해, 오버플로 드레인 영역(29)과 제1의 배선층(13)의 배선(25)이 전기적으로 접속된다. 그 후, 오버플로 드레인 영역(29)을 형성한 상부의 영역에, p형의 불순물을 이온 주입하는 것에 의해 오버플로 배리어(33)를 형성한다. 본 실시 형태예에서는, 오버플로 배리어(33)는, 제2의 기판(14)의 픽셀부가 형성된 전체 영역에 걸쳐 형성된다
다음에, 도 8에 나타낸 바와 같이, 제2의 기판(14) 상부에 예를 들면 실리콘 산화막으로 된 게이트 절연막(38)을 성막한 후, 게이트 절연막(38) 상부에 폴리실리콘층을 형성하고 원하는 형상으로 패턴화하는 것에 의해 전송 트랜지스터(Tr1)의 게이트 전극(39)을 형성한다.
그 후, 게이트 전극(39)을 마스크로 사용하여 게이트 전극(39)에 인접한 영역에 n형 불순물 영역(31) 및 암전류 억제 영역(32)으로 이루어지는 수광부(PD)와, 플로팅 디퓨전 노드(FD)를 형성한다. n형 불순물 영역(31)은, 오버플로 드레인 영역(29), 및 오버플로 배리어(33)가 형성된 영역 상부에 n형의 불순물을 이온 주입하는 것에 의해 형성한다. 또한, 암전류 억제 영역(32)은, 그 n형 불순물 영역(31) 상부의 제2의 기판(14)의 최표면에 p형의 불순물을 고농도로 이온 주입하는 것에 의해 형성된다. 플로팅 디퓨전 노드(FD)는, 게이트 전극(39)을 끼우고 수광부(PD)가 형성된 측과 반대측에 n형의 불순물을 고농도로 이온 주입하는 것에 의해 형성된다.
다음에, 도 9에 나타낸 바와 같이, 제1의 배선층(13)을 구성하는 층간 절연막(22)의 상면이 노출하도록, 제2의 기판(14)의 원하는 위치에, 제2의 기판(14)을 관통하는 개구부(37a)를 형성한다. 이 개구부(37a)는, 후속 공정에서 형성될 콘택트부(26)를 수용하기 위해 제1의 배선층(13)에 형성된 배선(25a)에 상당하는 영역에 형성된다. 개구부(37a)는, 예를 들면, 배선(25a)의 형성 면적보다도 더 큰 개구 면적을 갖는다.
다음에, 도 10에 나타낸 바와 같이, 제2의 기판(14)에 형성된 개구부(37a)를 실리콘 산화막으로 매입하는 것에 의해 기판내 절연층(37)을 형성함과 동시에, 게이트 전극(39)을 피복하는 제2의 기판(14) 상면에 실리콘 산화막으로 된 층간 절연막(36)을 형성한다.
다음에, 도 11에 나타낸 바와 같이, 층간 절연막(36)의 원하는 위치에 콘택트 홀(26a, 35a)을 형성한다. 이 공정에서는, 예를 들면, 도 11에 나타낸 바와 같이 플로팅 디퓨전 노드(FD)가 노출하도록 층간 절연막(36)에 콘택트 홀(35a)을 형성한다. 또한, 제1의 배선층(13)에 형성된 배선(25a)이 노출하도록, 층간 절연막(36), 기판내 절연층(37) 및, 제1의 배선층(13)의 층간 절연막(22)을 관통하는 콘택트 홀(26a)을 형성한다.
다음에, 도 12에 나타낸 바와 같이, 콘택트 홀(26a, 35a)에 예를 들면, 텅스텐으로 된 금속재료를 매입하는 것에 의해 콘택트부(26, 35)를 형성한다. 그 후, 이러한 콘택트부(26, 35) 상부에, 알루미늄 또는 구리 등으로 된 배선(34)을 형성한다. 이 배선(34)은, 알루미늄 또는 구리 등으로 된 금속층을 패턴화하는 것에 의해 원하는 형상으로 형성되고, 예를 들면, 본 실시 형태예에서는 콘택트부(35)와 제2의 기판(14)을 관통하는 콘택트부(26)와 접속하도록 형성된다. 이것에 의해, 플로팅 디퓨전 노드(FD)가, 제1의 배선층(13)의 배선(25)과 전기적으로 접속된다.
또한, 도시를 생략하지만, 전송 트랜지스터(Tr1)의 게이트 전극(39)에 접속된 배선도, 제2의 기판(14)을 관통하는 콘택트부를 통해 제1의 배선층(13)의 배선에 접속하는 구성으로 해도 좋다. 이 경우, 제2의 기판(14)에 형성된 전송 트랜지스터(Tr1)의 구동을 다른 픽셀 트랜지스터(Tr)와 마찬가지로, 제1의 배선층(13)을 통해 행할 수 있다.
그 후, 도 12에 나타낸 바와 같이, 배선(34)을 피복하도록 층간 절연막(36)을 형성하여 제2의 배선층(15)이 완성된다.
그 후, 도시를 생략하지만, 통상 행해지는 방법에 의해, 제2의 배선층(15) 상부에 칼라 필터층(16), 및 온칩 마이크로 렌즈(17)를 형성하여, 도면에 나타내는 고체 촬상 장치(1)를 완성한다.
본 실시 형태예의 고체 촬상 장치(1)는, 제1의 배선층(13) 상에 제2의 기판(14)이 접착되어 형성된다. 현재의 기술에 의하면, 본딩시에 관련된 온도는, 400℃이하를 실현할 수 있기 때문에, 하층의 제1의 기판(12)에 형성된 비교적 높은 성능이 필요하게 되는 픽셀 트랜지스터(Tr)의 성능을 유지할 수 있다. 또한, 제2의 기판(14)에 형성된 트랜지스터는, 비교적 성능이 낮아도 좋은 전송 트랜지스터(Tr1)이기 때문에, 400℃보다 높은 온도를 적용하지 않고도 형성될 수 있을 것이다. 이 때문에, 제2의 기판(14)에 형성된 수광부(PD) 등의 불순물 영역을 형성할 때에 사용되는 이온 주입법도 400℃이하를 실현할 수 있기 때문에, 여기에서도 하층의 제1의 기판(12)에 형성된 픽셀 트랜지스터(Tr)의 성능을 유지할 수 있다.
이처럼, 본 실시 형태예에서는 프로세스 제약상 실현 가능한 고체 촬상 장치(1)를 얻을 수 있다. 또한, 제2의 기판(14)의 이면측에 형성된 제1의 배선층(13)의 배선(25)으로부터 제2의 기판(14)의 오버플로 드레인 영역(29)으로 연장하도록 콘택트부(27)를 형성할 수 있다. 이 때문에, 전자 셔터 기능을 구성하는 경우에도 수광면적을 감소하지 않으면서 전자 셔터 기능을 갖는 고체 촬상 장치(1)를 얻을 수 있다.
또한, 본 실시 형태예에서는, 기판의 적층이 본딩에 의해 이루어지고 있다. 이 때문에, 본 발명의 실시 형태예에 따른 고체 촬상 장치는 후막 에피웨이퍼(thick-film epiwafer) 또는 박막 SOI(Silicon On Insulator) 웨이퍼가 사용되는 고체 촬상 장치보다 아주 저렴하고, SOI 웨이퍼가 필요한 이면 조사형의 고체 촬상 장치보다 비용면에서 유리하다.
본 실시 형태예에서는, 제2의 기판(14)을 관통하는 콘택트부(26)를 위한 콘택트 홀(26a)의 형성은, 한 번의 에칭으로 개구하는 구성으로 했지만, 이것에 한정되는 것은 아니다. 도 13의 A∼D에, 콘택트 홀(26a)의 형성의 다른 예를 나타낸다. 도 13의 A∼D는, 콘택트 홀(26a)이 형성될 영역을 구체적으로 나타낸다.
먼저, 도 13의 A에 나타낸 바와 같이, 게이트 절연막(38) 상부에 층간 절연막(36)을 형성한 후, 도 13의 B에 나타낸 바와 같이, 배선(25a) 상부의 영역을 에칭 가공하고, 제1의 배선층(13)의 배선(25a) 전체가 노출되도록 개구부(26b)를 형성한다. 이 때, 개구부(26b)가, 콘택트부(26)를 수용하는 배선(25a)보다도 작은 지름으로 형성하는 것이 바람직하다. 그 후, 도 13의 C에 나타낸 바와 같이, 층간 절연막(36) 상부 및 개구부(26b)의 내벽을 피복하도록, 절연막(36a)을 형성한다. 그리고, 그 후, 도 13의 D에 나타낸 바와 같이, 전면 에치백 하는 것에 의해, 배선(25a)을 노출시킨다. 이와 같이 하는 것에 의해, 원하는 지름을 갖는 콘택트 홀(26a)이 형성된다.
도 13의 A∼D에 나타낸 바와 같이, 먼저 큰 개구부(26b)를 형성한 후, 그 다음 개구부(26b)만 남기도록 일단 형성된 절연막(36a)을 제거하는 것에 의해, 종횡비가 큰 콘택트 홀(26a)을 정밀도 좋게 형성할 수 있다. 또한, 이 제조 방법으로 콘택트 홀(26a)을 형성하는 경우, 절연막(36a)의 막두께는, 기판(28)과 콘택트부(26)를 구성한 콘택트 재료 사이에 절연을 제공하도록 결정되어, 남아있는 절연막(36a)은 절연 파괴를 일으키지 않을 것이다. 한편, 도 12의 절연막(37)의 막두께는, 도 9에 도시한 개구부(37a)와 도 11의 개구부(26a)의 중첩 위치의 벗어남을 고려하여 결정되어야 하고, 따라서 개구(37a)는 도 13의 A∼D에 도시한 제조 방법에서의 것보다도 더 큰 개구 직경을 가져야 한다. 이 때문에, 도 13의 A∼D에 도시된 제조 방법은, 개구 형성 면적의 점에서도 유리하다.
본 실시 형태예의 고체 촬상 장치(1)에서는, 제2의 기판(14)을 형성하기 위해 p형의 반도체 기판(28)이 이용되었지만, n형의 반도체 기판상에 p형의 웰 층을 형성한 반도체 기판을 이용하는 것도 가능하다. 이 경우, p형의 웰 층에 수광부(PD)를 형성하고, 그 수광부(PD) 하부에 p형의 불순물 영역에 의해 오버플로 배리어(33)를 형성하고, 웰 층과 n형의 반도체 기판과의 계면에 n형의 불순물 영역에 의해, 오버플로 드레인 영역(29)을 형성하면 좋다. 반대로, p형의 반도체 기판상에 n형의 에피택셜 성장층이 형성된 반도체 기판을 이용하는 것도 가능하고, 여러 가지의 변경이 가능하다. 이러한 경우도, 수광부(PD)가 형성된 제2의 기판(14)에 표면측에서 이면측으로 pnpn 접합이 형성된다. 또한, 이 때의 각 불순물 영역의 불순물 농도는, 각 영역의 기능을 발휘할 수 있는 농도로 설정된다.
또한, 본 실시 형태예의 고체 촬상 장치(1)에서는, 광입사면측이 되는 상층의 기판(제2의 기판(14))측에 수광부(PD)와, 전송 트랜지스터(Tr1)를 형성하고, 하층의 기판(제1의 기판(12))측에, 전송 트랜지스터(Tr1) 이외의 픽셀 트랜지스터(Tr)를 형성하였다. 그렇지만, 본 발명은 이 구성에 한정되는 것이 아니라, 하층의 기판측에 다른 구동 회로를 형성해도 좋고, 또 디지털 회로 외에 아날로그 회로 등을 형성하는 것도 가능하다.
〈2. 제2의 실시 형태〉
[2-1 주요 부분의 단면 구성]
도 14는 제2의 실시 형태에 관계된 고체 촬상 장치(40)의 픽셀부의 대략 단면 구성도이다. 본 실시 형태예에 있어서 고체 촬상 장치(40)의 전체의 구성, 및 픽셀의 회로 구성은, 도 1 및 도 2와 마찬가지이기 때문에 중복 설명을 생략한다. 또한, 도 14에서, 도 3에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 본 실시 형태예의 고체 촬상 장치(40)는, 각 기판상의 배선층 또는 절연층에 마이크로 패드를 형성하고 그 마이크로 패드 사이를 마이크로 요부에 의해 접속하여 2개의 기판을 적층하는 예이다.
도 14에 도시된 바와 같이, 본 실시 형태예의 고체 촬상 장치(40)는, 광입사면측을 향하여 순서대로 제1의 기판(12), 제1의 배선층(43), 절연층(42), 제2의 기판(14), 제2의 배선층(15), 칼라 필터층(16), 온칩 마이크로 렌즈(17)가 적층된 3차원 구조로 되어 있다.
본 실시 형태예에서는, 제1의 배선층(43)의 절연층(42)에 마주보는 측인 층간 절연막(22) 상부에는, 마이크로 요부용의 마이크로 패드(46)가 노출하도록 형성되어 있다. 그리고, 이 마이크로 패드(46)는, 층간 절연막(22)에 형성된 콘택트부(24)를 통해, 제1의 배선층(43)에 형성된 원하는 배선(25)에 접속되어 있다. 본 실시 형태예에 있어서, 제1의 기판(12), 및 제1의 배선층(43)을 합쳐서, 제1의 소자(45)라고 한다.
절연층(42)은, 제2의 기판(14)의 반광입사면측에 형성되고 절연층(42)의 제1의 배선층(43)측의 면(이면)에는 마이크로 요부용의 마이크로 패드(47)가 노출하도록 형성되어 있다. 그리고, 제2의 기판(14)에 형성된 오버플로 드레인 영역(29)에 접속된 콘택트부(27)는 절연층(42)에 형성된다. 이 콘택트부(27)는, 마이크로 패드(47)에 접속된다. 또한, 제2의 배선층(15)의 배선(34)에 접속되고 기판내 절연층(37)을 관통하는 콘택트부(26)도 절연층(42)을 관통하여, 절연층(42)의 이면에 형성된 마이크로 패드(47)에 접속되어 있다.
본 실시 형태예에 있어, 절연층(42), 제2의 기판(14), 및 제2의 배선층(15)를 합쳐서, 제2의 소자(44)라고 한다.
그리고, 본 실시 형태예의 고체 촬상 장치(40)에서는, 제1의 배선층(43) 상부에 형성된 마이크로 패드(46)와, 절연층(42)의 이면에 형성된 마이크로 패드(47)의 사이가, 마이크로 요부(48)에 의해 전기적으로 접속되어 있다. 이것에 의해, 제1의 소자(45)와 제2의 소자(44)가 접속되고 있기 때문에, 제2의 배선층(15)의 배선(34)과 오버플로 드레인 영역(29)에 접속되어 있는 콘택트부(26, 27)는, 각각 제1의 배선층(43)의 배선(25)에 전기적으로 접속되어 있다.
이와 같은 구조의 고체 촬상 장치(40)에 있어서도, 제1의 실시 형태의 고체 촬상 장치(1)의 동작과 동일한 동작이 가능해지고, 전자 셔터 기능이 실현된다.
[2-2 제조 방법]
도 15∼도 25는, 본 실시 형태예의 고체 촬상 장치(40)의 제조 방법을 나타내는 공정도이다. 도 15∼도 25를 통해, 본 실시 형태예의 고체 촬상 장치(40)의 제조 방법에 관하여 설명한다.
먼저, 제1의 소자(45)의 제조 방법에 관하여 설명한다. 도 15에 나타낸 바와 같이, 제1의 실시 형태에 있어서 도 4에 상당하는 제조 방법과 동일한 방법을 통해, 제1의 기판(12) 및 제1의 배선층(43)을 형성한다.
다음에, 도 16에 나타낸 바와 같이, 상층의 층간 절연막(22)의 원하는 위치를 에칭 제거하는 것에 의해, 원하는 배선(25)이 노출하도록 콘택트 홀(24a)을 형성한다.
다음에, 도 17에 나타낸 바와 같이, 콘택트 홀(24a)을 예를 들면 텅스텐 등의 금속 재료로 매입하는 것에 의해 콘택트부(24)를 형성한다. 또한, 콘택트부(24)를 형성 후, 콘택트부(24)를 피복하는 영역에 예를 들면, 알루미늄 또는 구리 등으로 된 금속층을 원하는 형상으로 패턴화하는 것에 의해 마이크로 패드(46)를 형성한다. 도 17에서는, 마이크로 패드(46)와 최상층의 층간 절연막(22)이 동일면이 되도록 형성되어 있지만 실제로는 동일면이 되지 않아도 좋다. 예를 들면 층간 절연막(22)이 마이크로 패드(46)보다도 높게 형성되어 있는 경우에는, 이후의 공정에서 마이크로 요부(48)의 어긋남 등을 억제할 수 있고, 접속 정밀도를 좋게 할 수 있다. 또한, 도시를 생략하지만, 마이크로 패드(46) 상에는, 마이크로 요부(48) 안의 주석이, 마이크로 패드(46) 상에 확산하는 것을 방지하기 위한 확산 방지층과, 확산 방지층과 마이크로 패드(46)의 밀착성을 확보하기 위한 밀착층이 형성된다. 확산 방지층으로서는, 구리, 니켈(Ni), 철(Fe), 금(Au), 팔라듐(Pd) 등의 금속막이나, 그 합금막을 이용할 수 있다. 또한, 밀착층으로서, 티탄(Ti), 크롬(Cr), 텅스텐(W), 티탄 텅스텐(TiW), 코발트(Co), 베릴륨(Be) 등의 금속막이나 그 합금막을 이용할 수 있다.
다음에, 제2의 소자(44)의 제조 방법에 관하여 설명한다.
도 18에 나타낸 바와 같이, 통상의 표면 조사형의 고체 촬상 장치의 제조 방법을 통해, 포토 다이오드로 이루어지는 수광부(PD)나 오버플로 구조 등을 구성하는 불순물 영역을 갖는 제2의 기판(14)을 형성한다. 그리고, 제2의 기판(14) 상에, 게이트 절연막(38), 게이트 전극(39), 배선(34), 및 콘택트부(35)를 갖는 제2의 배선층(15)를 형성한다.
여기에서, 제2의 기판(14)의 오버플로 드레인 영역(29)은, n형의 불순물을 이온 주입하는 것에 의해 형성되고, 또 오버플로 배리어(33)는, p형의 불순물을 이온 주입하는 것에 의해 형성된다. 수광부(PD) 및 플로팅 디퓨전 노드(FD)는, 제1의 실시 형태와 마찬가지로, 게이트 절연막(38) 및 게이트 전극(39)의 형성 후에 형성된다. 즉, 수광부(PD), 및 플로팅 디퓨전 노드(FD)는 게이트 전극(39)을 마스크로 사용하여 형성될 수 있다.
다음에, 도 19에 나타낸 바와 같이, 제2의 배선층(15) 상부에 지지 기판(41)을 접합한다.
그 후, 도 20에 나타낸 바와 같이, 지지 기판(41)이 접합된 제2의 소자(44)를 반전하고, 지지 기판(41)이 접속된 측과 반대측인 제2의 기판(14)의 이면측에서 표면측에 걸쳐 반도체 기판(28)을 관통하는 개구부(37a)를 에칭에 의해 형성한다. 이 개구부(37a)는, 제2의 기판(14)의 원하는 위치에 형성하고, 본 실시 형태예에서는 제2의 배선층(15)에 형성된 배선(34)에 상당하는 영역에 개구부(37a)를 형성한다.
다음에, 도 21에 나타낸 바와 같이, 개구부(37a)를 예를 들면 실리콘 산화막에 의해 매입하는 것에 의해 기판내 절연층(37)을 형성하고, 또 제2의 기판(14)의 이면 전면에 예를 들면 실리콘 산화막을 형성하는 것에 의해 절연층(42)을 형성한다.
다음에, 도 22에 나타낸 바와 같이, 절연층(42) 및 제2의 기판(14)의 이면측을 에칭하여, 제2의 기판(14)의 오버플로 드레인 영역(29)이 노출하도록 콘택트 홀(27a)을 형성한다. 또한, 절연층(42), 기판내 절연층(37), 게이트 절연막(38) 및 층간 절연막(36)을 에칭하여, 제2의 배선층(15)의 배선(34)이 노출하도록 콘택트 홀(26a)을 형성한다.
다음에, 도 23에 나타낸 바와 같이, 콘택트 홀(26a, 27a)을 예를 들면 텅스텐 등의 금속재료로 매입하는 것에 의해 콘택트부(26, 27)를 형성한다. 그리고, 콘택트부(26, 27) 형성 후, 콘택트부(26, 27)를 피복하는 각각의 영역에 예를 들면, 알루미늄, 구리 등으로 된 금속층을 원하는 형상으로 패턴화하는 것에 의해 마이크로 패드(47)를 형성한다. 제2의 소자(44)에 형성된 마이크로 패드(47)도, 제1의 소자(45)에 형성된 마이크로 패드(46)와 마찬가지로 마이크로 패드(47)와 절연층(42)의 표면이 동일면이 되도록 형성되어 있지만 실제로는 동일면이 되지 않아도 좋다. 예를 들면, 절연층(42)의 표면이 마이크로 패드(47)보다도 높게 형성되어 있는 경우에는, 후속 공정에서, 마이크로 요부(48)에 의한 접속을 정밀도 좋게 행할 수 있다.
이상과 같이 하여 제1의 소자(45)와 제2의 소자(44)가 완성된 후, 도 24에 나타낸 바와 같이 제1의 소자(45)의 마이크로 패드(46)와 제2의 소자(44)의 마이크로 패드(47) 사이를 마이크로 요부(48)에 의해 접속한다. 이것에 의해, 제1의 소자(45)와 제2의 소자(44)를 서로 부착한다.
다음에, 도 25에 나타낸 바와 같이, 도 24의 공정까지 제2의 소자(44) 표면에 형성되어 있던 지지 기판(41)을, 글라이딩 가공이나, CMP(Chemical Mechanical Polishing)법 등을 통해 제거한다.
그 후, 도시를 생략하지만, 통상 행해지는 방법에 의해 제2의 배선층(15) 상부에 칼라 필터층(16), 및 온칩 마이크로 렌즈(17)를 형성하여, 도 15에 나타내는 고체 촬상 장치(40)를 완성한다.
본 실시 형태예의 고체 촬상 장치(40)의 제조 방법에서는, 제1의 소자(45)와 제2의 소자(44)를 제 각기 형성하고 마지막으로 서로 부착하기 때문에, 각 소자에서, 기판에 형성된 불순물 영역은 배선 형성 전에 형성할 수 있다. 이 때문에, 본 실시 형태예의 고체 촬상 장치(40)는, 배선 형성 후에 고온 프로세스를 행하지 않고 형성될 수 있다.
또한, 본 실시 형태예의 고체 촬상 장치(40)의 제조 방법에서는, 오버플로 드레인 영역(29)에 접속된 콘택트부(27)는, 절연층(42) 측에서 제2의 기판(14)의 원하는 위치에 콘택트 홀(27a)을 형성하는 것에 의해 형성된다. 이와 같이, 콘택트부(27)를 제2의 기판(14)의 이면측에서 형성할 수 있기 때문에, 제2의 기판(14)의 이면측에 콘택트부(27)의 상단부가 매입된 구성으로 한 경우, 제1의 실시 형태와 비교하여 그 매입된 구성이 쉽게 달성된다.
〈3. 제3의 실시 형태〉
[3-1 주요 부분의 단면 구성]
도 26은, 제3의 실시 형태에 관계된 고체 촬상 장치(50)의 픽셀부의 대략 단면 구성도이다. 본 실시 형태예에 있어서 고체 촬상 장치(50)의 전체의 구성, 및 픽셀의 회로 구성은, 도 1 및 도 2와 마찬가지이기 때문에 중복 설명을 생략한다. 또한, 도 26에 있어서, 도 3에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
도 26에 나타낸 바와 같이, 본 실시 형태예의 고체 촬상 장치(50)는 광입사면측을 향하여 순서대로, 제1의 배선층(54), 제1의 기판(53), 절연층(52), 제2의 기판(14), 제2의 배선층(51), 칼라 필터층(16), 온칩 마이크로 렌즈(17)가 적층된 3차원 구조로 되어 있다.
제1의 배선층(54)은, 층간 절연막(22)을 통해 형성된 복수층의 배선(본 실시 형태예에서는 2층)(25)을 구비하고, 각 배선(25) 사이는 콘택트부(24)를 통해 접속되어 있다. 또한, 제1의 배선층(54)의 원하는 배선(25)과, 제1의 배선층(54) 상부에 형성된 제1의 기판(53)의 원하는 영역도 콘택트부(24)를 통해 접속되어 있다.
제1의 기판(53)의 이면(제1의 배선층(54)에 접한 면)측에는 소자 분리 영역(20), 및 픽셀 트랜지스터(Tr)의 소스/드레인 영역(19)이 형성되어 있다. 그리고, 제1의 기판(53)의 이면상의 제1의 배선층(54)에는, 게이트 절연막(21)을 통해 게이트 전극(23)이 형성되어 있다. 또한, 제1의 기판(53)의 원하는 영역에는 기판을 관통하는 기판내 절연층(55, 56)이 형성되어 있다.
이처럼, 본 실시 형태예의 고체 촬상 장치(50)에서는, 제1의 배선층(54)과 제1의 기판(53)은, 제1의 실시 형태의 고체 촬상 장치(1)에 있어서의 제1의 기판(12) 및 제1의 배선층(13)을 반전시킨 구성으로 되어 있다. 그리고, 제2의 배선층(51)에서는, 플로팅 디퓨전 노드(FD)에 접속되는 콘택트부(59) 및 배선(58)은, 고융점 금속재료로 형성되고, 예를 들면 텅스텐에 의해 형성되어 있다. 고융점 금속재료로서는, 티탄(Ti), 몰리브덴(Mo), 탄타륨(Ta)을 이용할 수 있다.
그리고, 제1의 배선층(54)의 배선(25)은, 기판내 절연층(56)을 관통하는 콘택트부(27)를 통해 제2의 기판(14)의 오버플로 드레인 영역(29)에 접속되어 있다. 또한, 제2의 배선층(51)의 배선(58)과, 제1의 배선층(54)의 원하는 배선(25)은, 기판내 절연층(55, 37)을 관통하는 콘택트부(26)를 통해 접속되어 있다.
그 밖의 구성은, 제1의 실시 형태에서 설명한 고체 촬상 장치(1)와 마찬가지이기 때문에 설명을 생략한다.
본 실시 형태예의 고체 촬상 장치(50)에 있어서도, 제1의 실시 형태의 고체 촬상 장치(1)의 동작과 동일한 동작이 이루어지고, 전자 셔터 기능이 실현된다.
[3-2 제조 방법]
도 27∼도 35는, 본 실시 형태예의 고체 촬상 장치(50)의 제조 방법을 나타내는 공정도이다. 도 27∼도 35를 통해, 본 실시 형태예의 고체 촬상 장치(50)의 제조 방법에 관하여 설명한다.
먼저, 도 27에 나타낸 바와 같이, 제2의 실시 형태의 도 18을 통해 설명한 방법과 똑같이 하여, 제2의 기판(14)과, 제2의 기판(14) 상에 제2의 배선층(51)을 형성한다. 그러나, 제2의 실시 형태의 제2의 배선층(15)과는 달리, 본 실시 형태예의 제2의 배선층(51)에서는, 콘택트부(59) 및 배선(58)을 고융점 금속재료인 텅스텐에 의해 형성한다.
다음에, 도 28에 나타낸 바와 같이, 제2의 배선층(51) 상부에 지지 기판(60)을 서로 붙인 후 반전하여, 제2의 기판(14)의 이면측에서 제2의 기판(14)의 표면측에 걸쳐 에칭하는 것에 의해, 제2의 기판(14)을 관통하는 개구부(37a)를 형성한다. 이 개구부(37a)는, 제2의 기판(14)의 원하는 위치에 형성되고, 본 실시 형태예에서는, 제2의 배선층(51)의 배선(58)이 형성된 영역의 상부(도 26에서는 하부)에 적층된 부분에 개구부(37a)를 형성하고 있다.
다음에, 도 29에 나타낸 바와 같이, 개구부(37a)를 예를 들면 실리콘 산화막 등의 절연막으로 매입하는 것에 의해 기판내 절연층(37)을 형성함과 동시에, 제2의 기판(14)의 이면을 덮도록 실리콘 산화막 등의 절연막을 형성하는 것에 의해 절연층(52)을 형성한다. 그 후, 절연층(52) 상에, 제1의 기판(53)을 구성하는 p형의 반도체 기판(18)을 형성한다.
다음에, 도 30에 나타낸 바와 같이, 제1의 실시 형태 및 제2의 실시 형태와 동일한 방법으로, 제1의 기판(53)에 소자 분리 영역(20)을 형성한다. 또한, 제1의 기판(53) 상에 게이트 절연막(21)을 통해 게이트 전극(23)을 형성한 후, 그 게이트 전극(23)을 마스크로 사용하여, 소스/드레인 영역(19)을 형성하는 것에 의해, 원하는 픽셀 트랜지스터(Tr)를 형성한다.
그런데, 제1의 기판(53) 상에 소스/드레인 영역(19) 등의 불순물 영역을 형성하는 경우에는, 통상과 마찬가지로 이온 주입시나 불순물 활성화시(어닐링 시)에 고온의 열이 인가된다. 본 실시 형태예에서는, 도 30의 공정에서, 제1의 기판(53)의 하층에는 제2의 배선층(51)이 이미 형성되어 있다. 그렇지만, 제2의 배선층(51)의 배선(58) 및 콘택트부(59)는, 고융점 금속재료인 텅스텐으로 구성되어 있기 때문에, 불순물 활성화에 필요한 정도의 온도는 사용하는 것이 가능해진다. 즉, 배선층을 형성한 후에 이온 주입이나 불순물 활성을 할 수가 있다.
제1의 기판(53) 상에 픽셀 트랜지스터(Tr)가 형성된 후, 도 31에 나타낸 바와 같이, 게이트 절연막(21) 및 제1의 기판(53)을 에칭하는 것에 의해, 절연층(57)을 노출시키는 개구부(55a, 56a)를 형성한다. 이 개구부(55a, 56a)는, 원하는 위치에 형성되고, 본 실시 형태예에서는, 제2의 기판(14)에 형성된 기판내 절연층(37)의 상부에 적층된 부분과, 제2의 기판(14)의 오버플로 드레인 영역(29)의 상부에 적층된 부분에 개구부를 형성하고 있다.
다음에, 도 32에 나타낸 바와 같이, 개구부(55a, 56a)를 예를 들면 실리콘 산화막 등의 절연막으로 매입하는 것에 의해 기판내 절연층(55, 56)을 형성한다. 그 후, 제1의 기판(53)의 이면(이 공정으로는 표면)을 덮도록 실리콘 산화막 등을 형성하는 것에 의해 제1의 배선층(54)의 층간 절연막(22)을 형성한다.
다음에, 도 33에 나타낸 바와 같이, 층간 절연막(22)의 상면에서 에칭하는 것에 의해, 원하는 위치에 콘택트 홀을 형성한다. 이 공정에서는, 예를 들면, 제1의 기판(53)이 노출되는 콘택트 홀(24a)이나, 도시하지 않지만, 제1의 기판(53) 상에 형성된 픽셀 트랜지스터(Tr)의 게이트 전극(23)이 노출되는 콘택트 홀을 형성한다. 그 밖에, 기판내 절연층(56)을 관통하여 제2의 기판(14)의 오버플로 드레인 영역(29)에 이르는 깊이의 콘택트 홀(27a)이나, 기판내 절연층(55, 37)을 관통하여 제2의 배선층(51)의 배선(58)에 이르는 깊이의 콘택트 홀(26a)을 형성한다.
다음에, 도 34에 나타낸 바와 같이, 콘택트 홀(24a, 26a, 27a)을 예를 들면 텅스텐 등의 금속재료로 매입하는 것에 의해, 콘택트부(24, 26, 27)를 형성한다. 그 후, 각 콘택트부(24, 26, 27) 상부에 예를 들면 알루미늄이나 구리 등의 금속재료로 된 배선(25)을 형성한다. 그 후, 층간 절연막(22)의 형성, 콘택트부(24)의 형성, 및 배선(25)의 형성을 반복하는 것에 의해, 제1의 배선층(54)을 완성한다.
그리고, 제1의 배선층(54)이 완성된 후, 재차 반전하여, 도 35에 나타낸 바와 같이, 제2의 배선층(51) 상부에 접착되어 있던 지지 기판(60)을 그라인딩 가공이나, CMP법 등에 의해 제거한다.
그 후, 도시를 생략하지만, 통상 행해지고 있는 방법에 의해, 제2의 배선층(51) 상부에 칼라 필터층(16), 및 온칩 마이크로 렌즈(17)를 형성하고, 도 26에 나타내는 고체 촬상 장치(50)를 완성한다.
본 실시 형태예의 고체 촬상 장치(50)의 제조 방법에서는, 제1의 기판(53) 상에 픽셀 트랜지스터(Tr)를 형성하기 이전의 공정에서 형성된 제2의 배선층(51)의 콘택트부(59) 및 배선(58)은, 고융점 금속재료인 텅스텐으로 구성되어 있다. 이 때문에, 제2의 배선층(51) 형성된 후에 고온 프로세스를 이용하여 픽셀 트랜지스터(Tr)의 소스/드레인 영역(19)을 형성할 수 있다.
〈4. 제4의 실시 형태〉
[4-1 주요 부분의 단면 구성]
도 36은, 제4의 실시 형태에 관계된 고체 촬상 장치(70)의 픽셀부의 대략 단면 구성도이다. 본 실시 형태예에 있어서 고체 촬상 장치(70)의 전체의 구성, 및 픽셀의 회로 구성은, 도 1 및 도 2와 마찬가지이기 때문에 중복 설명을 생략한다. 또한, 도 36에서, 도 26에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 본 실시 형태예의 고체 촬상 장치(70)는, 3층의 기판이, 배선층 또는 절연층을 통해 적층된 예이다.
도 36에 나타낸 바와 같이, 본 실시 형태예의 고체 촬상 장치(70)는, 제3의 실시 형태예의 고체 촬상 장치(50)의 하층에 제3의 배선층(73) 및 제3의 기판(72)이 또한 적층된, 3차원 구조로 되어 있다.
본 실시 형태예의 제1의 배선층(54)에서는, 제1의 배선층(54) 상에 마이크로 패드(83)가 형성되어 있다. 또한, 제3의 배선층(73) 및 제3의 기판(72)은, 제2의 실시 형태의 고체 촬상 장치(40)의 제1의 배선층(43) 및 제1의 기판(12)과 동일한 구성을 갖는다. 단, 제3의 배선층(73)에 있어서 마이크로 패드(46)의 형성 위치는, 상층의 제1의 배선층(54) 상의 마이크로 패드(83)의 위치에 합쳐서 형성되어 있다.
제3의 기판(72) 및 제3의 배선층(73)을 합쳐서 제1의 소자(74)라고 한다. 또한, 제1의 배선층(54), 제1의 기판(53), 절연층(52), 제2의 기판(14) 및 제2의 배선층(15)를 합쳐서 제2의 소자(75)라고 한다.
본 실시 형태예의 고체 촬상 장치(70)에서는, 제3의 배선층(73) 상부에 형성된 마이크로 패드(46)와, 제1의 배선층(54)의 하부에게 형성된 마이크로 패드(83) 사이가, 마이크로 요부(85)에 의해 접속된다. 이것에 의해, 제1의 소자(74) 상에 제2의 소자(75)가 적층된 구조로 되어 있고, 또한, 각 원하는 배선간은, 콘택트부, 및 마이크로 요부를 통해 접속되어 있다.
이처럼, 3층의 기판을 3차원적으로 적층하는 경우도 수광부(PD)가 형성되는 제2의 기판(14)에, 제2의 기판(14)의 이면측에서 오버플로 드레인 영역(29)으로 접속되는 콘택트부(27)를 접속할 수 있다.
본 실시 형태예의 고체 촬상 장치(70)는, 도 34의 공정에서, 제1의 배선층(54) 상부에 마이크로 패드(83)를 형성하는 것으로 제2의 소자(75)를 형성하고, 또 도 17과 똑같이 하여 형성한 제1의 소자(74)를 형성한다. 그 후, 제1의 소자(74)와 제2의 소자(75)를 마이크로 요부(85)에 의해 서로 붙이는 것에 의해 적층할 수 있다.
이처럼, 2층 이상의 기판을 배선층 또는 절연층을 통해 적층하는 것에 의해, 3차원 구조의 고체 촬상 장치를 형성할 수 있다. 이것에 의해, 픽셀 트랜지스터(Tr)의 다른 신호 처리 회로 등을 적층할 수 있고, 새로운 장치의 소형화가 이루어진다.
그런데, 상술한 제 1∼제4의 실시 형태에서는, 오버플로 구조를 갖는 CMOS 형의 고체 촬상 장치에서 전자 셔터 기능을 실현하기 위해, 본 발명을 적용한 경우를 설명했다. 그렇지만, 본 발명의 구성은, 오버플로 구조를 갖는 고체 촬상 장치에만 적용되는 것이 아니다.
이하에, 본 발명의 구성을, 웰 영역의 전위 고정의 실현에 적용한 경우를 설명한다.
〈5. 제5의 실시 형태〉
[5-1 주요 부분의 단면 구성]
도 37은, 제5의 실시 형태에 관계된 고체 촬상 장치(80)의 픽셀부의 대략 단면 구성도이다. 본 실시 형태예에 있어서 고체 촬상 장치(80)의 전체의 구성, 및 픽셀의 회로 구성은, 도 1 및 도 2와 마찬가지이기 때문에 중복 설명을 생략한다. 또한, 도 37에 있어서, 도 3에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다. 본 실시 형태예의 고체 촬상 장치(80)는, 제1의 실시 형태의 고체 촬상 장치(1)의 제2의 기판(14)의 구성이 다른 예이다.
본 실시 형태예의 고체 촬상 장치(80)에서는, 제2의 기판(81)은, n형의 반도체 기판(82)으로 구성되어 있다. 그리고, 수광부(PD) 및 플로팅 디퓨전 노드(FD)는, 제2의 기판(81)의 표면에서 깊이 방향으로 형성된 p형의 불순물 영역에 의해 구성되는 웰 영역(84)에 형성되어 있다.
웰 영역(84)에는, 제2의 기판(81) 이면측에 배치된 제1의 배선층(13)의 배선(25)으로부터 신장하는 콘택트부(27)가 접속되어 있다. 본 실시 형태예의 고체 촬상 장치(80)에서는, 웰 영역(84)에, 제1의 배선층(13)의 배선(25)으로부터, 콘택트부(27)를 통해 원하는 전압이 공급되는 것에 의해, 웰 영역(84)의 전위가 고정된다.
본 실시 형태예의 고체 촬상 장치(80)는, 제1의 실시 형태의 제조 방법을 통해 형성될 수 있다. 이 경우, 제2의 기판(81)의 제조 공정에 있어서는, n형의 반도체 기판(82)을 제1의 배선층(13) 상에 서로 붙인 후, 반도체 기판(82) 표면에서 콘택트부(27)의 상단부까지 p형의 불순물을 이온 주입하는 것에 의해 웰 영역을 형성한다. 그 후, 제1의 실시 형태와 똑같이 하여, 수광부(PD) 및 플로팅 디퓨전 노드(FD)를 형성하는 것에 의해, 제2의 기판(81)을 형성할 수 있다.
본 실시 형태예에서도, 3차원 구조를 갖는 고체 촬상 장치(80)에서 수광면적을 줄이지 않으면서, 웰 영역(84)의 전위를 고정하기 위한 콘택트부(27)를 형성할 수 있다.
본 실시 형태예의 제2의 기판(81)의 구성은, 제 2∼제4의 실시 형태의 고체 촬상 장치에도 적용할 수 있다.
〈6. 제6의 실시 형태〉
[6-1 주요 부분의 단면 구성]
도 38은, 본 발명의 제6의 실시 형태에 관계된 CCD 형의 고체 촬상 장치(90) 전체를 나타내는 대략 구성도이다.
도 38에 나타낸 바와 같이, 본 실시 형태예의 고체 촬상 장치(90)는, 기판(100)에 형성된 복수의 수광부(101)와, 수직 전송 레지스터(93)와, 수평 전송 레지스터(95)와, 출력 회로(96)를 포함한다. 그리고, 1개의 수광부(101)와 그 수광부(101)에 인접한 수직 전송 레지스터(93)에 의해 단위 픽셀(99)이 구성되어 있다. 또한, 복수의 픽셀(99)이 형성된 영역이 픽셀부로 된다.
수광부(101)는, 포토 다이오드에 의해 구성되고, 기판(100)의 수평 방향 및 수직 방향에서 매트릭스 모양으로 복수개 형성되어 있다. 수광부(101)는 입사광에 따라 광전 변환을 수행하여 신호 전하를 생성하고 축적한다.
수직 전송 레지스터(93)는, CCD 구조로 되고, 수직 방향으로 배열된 수광부(101)의 한편의 측에 수직 방향으로 복수 형성되어 있다. 이 수직 전송 레지스터(93)는, 수광부(101)에 축적된 신호 전하를 판독하고, 수직 방향으로 전송한다. 본 실시 형태예의 수직 전송 레지스터(93)가 형성되어 있는 전송 스테이지는, 도시하지 않은 전송 구동 펄스 회로로부터 인가되는 전송 펄스에 의해, 예를 들면, 4상 구동되는 구성으로 되어 있다. 또한, 수직 전송 레지스터(93)의 최종단에서는, 전송 펄스가 인가되는 것에 의해 최종단에서 유지되고 있던 신호 전하가 수평 전송 레지스터(95)에 전송되는 구성으로 되어 있다. 또한, 수직 방향으로 배열된 수광부(101)의 다른 방향의 측에는, 소자 분리 영역(94)이 형성되어 있다. 이 때문에, 수광부(101)에서 생성된 신호 전하가, 한편의 측에 형성된 수직 전송 레지스터(93)에서만 판독된다.
수평 전송 레지스터(95)는, CCD 구조로 되고, 수직 전송 레지스터(93)의 최종단의 한 끝에 형성되어 있다. 이 수평 전송 레지스터(95)가 형성되어 있는 전송 스테이지는, 수직 전송 레지스터(93)에 의해 수직 전송되어 온 신호 전하를 수평 방향으로 전송한다. 그리고, 본 실시 형태예에서는, 수평 전송 레지스터(95)는, 2열분의 수광부(101)에 대응하는 수평 전송 레지스터(95)마다 소자 분리 영역(94)에 의해 분리되어 있다. 이 때문에, 수평 전송 레지스터(95)에서는, 2열분의 수광부(101)로부터 전송된 신호 전하가 수평 방향으로 전송된다. 본 실시 형태예에서는 2열분의 수광부(101)에 대응하는 수평 전송 레지스터(95)마다 소자 분리 영역(94)에 의해 분리한 예로 하였지만, 1 열마다라도, 또한, 2열 이상의 복수열마다 분리하는 구성으로 해도 좋다.
출력 회로(96)는, 소자 분리 영역(94)에 의해 복수 블록으로 분리된 각 수평 전송 레지스터(95)의 최종단에 형성되어 있다. 출력 회로(96)에서는, 수평 전송 레지스터(95)에 의해 수평 전송된 신호 전하가 플로팅 디퓨전 노드(FD)로 전송되고, 플로팅 디퓨전 노드(FD)의 전위 변화가 출력 앰프(98)에 의해 증폭된다. 그리고, 출력 앰프(98)에 의해 증폭된 픽셀 신호를 외부에 출력한다. 이와 같이, 본 실시 형태예의 고체 촬상 장치(90)는, 단위 픽셀열마다 출력 회로(96)가 구성된 다채널 출력 구성을 갖는다.
이상의 구성을 갖는 고체 촬상 장치(90)에 의해, 수광부(101)에 의해 생성·축적된 신호 전하는 수직 전송 레지스터(93)에 의해 수직 방향으로 전송되고, 수평 전송 레지스터(95) 안으로 전송된다. 그리고, 수평 전송 레지스터(95) 안으로 전송되어 온 신호 전하는 각각 수평 방향으로 전송되고, 출력 회로(96)를 통해 픽셀 신호로서 출력된다.
[5-2 주요 부분의 단면 구성]
도 39는, 도 38의 ⅩⅩⅩⅨ-ⅩⅩⅩⅨ선을 따른 대략 단면 구성도이다. 즉, 1열분의 수직 전송 레지스터(93), 수평 전송 레지스터(95), 및 플로팅 디퓨전 노드(FD)를 포함하는 영역의 단면을 나타낸 것이다. 도 39에서, 도 3에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
본 실시 형태예의 고체 촬상 장치(90)는, 도 39에 나타낸 바와 같이, 광입사면측을 향하혀 순서대로, 제1의 기판(12), 제1의 배선층(13), 제2의 기판(91), 제2의 배선층(92)이 적층된 3차원 구조로 되어 있다. 또한, 본 실시 형태예의 고체 촬상 장치(90)에 있어서도 제2의 배선층(92) 상부의 광입사면측에는, 제 1∼제5의 실시 형태의 고체 촬상 장치와 마찬가지로 칼라 필터층이나, 온칩 마이크로 렌즈가 형성되지만, 도 39에는 도시를 생략한다.
제1의 기판(12), 및 제1의 배선층(13)의 구성은, 제1의 실시 형태의 고체 촬상 장치(1)와 마찬가지이다.
다음에, 제2의 기판(91)은 p형의 반도체 기판(102)에 의해 구성되고, 제1의 배선층(13) 상부에 적층하여 형성된다. 그리고, 제2의 기판(91) 표면측(광입사면 측)에는, 수직 전송 레지스터(93)를 구성하는 수직 전송 채널(105), 수평 전송 레지스터(95)를 구성하는 수평 전송 채널(106), 및 신호 전하가 판독되는 플로팅 디퓨전 노드(FD)가 형성되어 있다. 또한, 제2의 기판(91)에는, 도시하지 않지만, 제1의 실시 형태에 있어서의 수광부(PD)와 동일한 구성을 갖는 수광부가 픽셀마다 형성되어 있다. 수직 전송 채널(105), 수평 전송 채널(106), 및 플로팅 디퓨전 노드(FD)는, 각각 n형의 고농도 불순물 영역에 의해 구성되어 있다.
또한, 제2의 기판(91)의 각 채널이 형성된 영역의 하부에는 전면에 p형의 고농도 불순물 영역으로 된 오버플로 배리어(103)가 형성되어 있다. 또한, 오버플로 배리어(103) 하부에는, n형 불순물 영역으로 된 오버플로 드레인 영역(104)이 형성되어 있다. 이와 같이, 본 실시 형태예의 제2의 기판(91)에서는, 도시하지 않은 수광부가 형성되는 부분에서, 표면측에서 기판내를 향하여 pnpn 접합이 형성되고, 수직 오버플로 구조가 형성되어 있다. 이와 같은 수직 오버플로 구조가 구성되는 것에 의해, 수광부에서 넘친 잉여 신호 전하는, 오버플로 배리어(103)를 통해 오버플로 드레인 영역(104)으로 배출된다.
그리고, n형 불순물 영역으로 된 오버플로 드레인 영역(104)에는, 제1의 배선층(13)의 배선(25)으로부터 신장하는 콘택트부(27)가 접속되어 있다. 본 실시 형태예에서는, 제1의 배선층(13)의 배선으로부터 콘택트부(27)를 통해 오버플로 드레인 영역(104)으로 원하는 전위(이하, 전자 셔터 펄스)가 공급되는 것에 의해 오버플로 배리어(103)의 전위가 변화한다. 이것에 의해 수광부에 축적된 신호 전하가 오버플로 드레인 영역(104)으로 배출된다. 즉, 제2의 기판(91)에 형성된 수직 오버플로 구조와, 콘택트부(27)를 통해 공급되는 전자 셔터 펄스에 의해, 전자 셔터의 기능이 제공된다.
제2의 배선층(92)은, 제2의 기판(91) 상부에 절연막(113)을 통해 형성된 전송 전극(111), 아웃 게이트 전극(111a)과, 각 전극 상부에 층간 절연막(108)을 통해 형성된 배선(109), 및 차광막(107)을 갖는다. 전송 전극(111) 중 수직 전송 전극은 수직 전송 채널(105) 상부의 수직 방향으로 복수 형성되어, 도 38에 나타낸 수직 전송 레지스터(93)를 구성한다. 또한, 전송 전극(111) 중 수평 전송 전극은, 수평 전송 채널(106) 상부의 수평 방향으로 복수 형성되어, 도 38로 나타낸 수평 전송 레지스터(95)를 구성한다. 아웃 게이트 전극(111a)은, 수평 전송 채널(106)과 플로팅 디퓨전 노드(FD) 사이에 형성되어 있고, 수평 전송 채널(106)을 통해 전송되는 신호 전하를 판독하여 플로팅 디퓨전 노드(FD)로 출력하도록 구성되어 있다.
제2의 배선층(92)의 배선(109)은, 콘택트부(110)를 통해 플로팅 디퓨전 노드(FD)에 접속되어 있다. 그리고, 배선(109)은, 제2의 기판(91)을 관통하도록 형성된 기판내 절연층(112)에 형성된 콘택트부(26)에 의해, 제1의 배선층(13)에 형성된 배선(25)에 접속되어 있다. 제1의 배선층(13)의 배선(25)과, 제2의 배선층(92)의 배선(109)이 콘택트부(26)에 의해 접속되는 것에 의해, 예를 들면, 플로팅 디퓨전 노드(FD)의 전위가, 제1의 기판(12)에 형성된 픽셀 트랜지스터(Tr)에 공급된다.
또한, 차광막(107)은, 예를 들면, 금속재료에 의해 형성되어 있고, 수광부 이외의 수직 전송 레지스터(93)나, 수평 전송 레지스터(95) 상부에 형성된다.
본 실시 형태예의 고체 촬상 장치(90)에 있어서도, 제1의 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이와 같이, 본 발명을 CCD형의 고체 촬상 장치에 적용한 경우는, 기판 면적을 증가하지 않으면서 다채널 출력을 실현하거나, 각 픽셀마다 독립한 전자 셔터를 형성하거나 할 수 있다. 또한, A/D와 같은 다른 기능을 하층의 기판(제1의 기판)에 탑재하는 것도 가능하다.
또한, 본 실시 형태예의 고체 촬상 장치(90)는, 제1의 실시 형태에서 설명한 고체 촬상 장치(1)의 제조 방법에 의해 형성될 수 있다.
이상과 같이, 본 발명은, CMOS형의 고체 촬상 장치뿐만 아니라 CCD형의 고체 촬상 장치에도 적용할 수 있다. 또한, 제 2∼제4의 실시 형태에서 설명한 CMOS형의 고체 촬상 장치도, CCD형의 고체 촬상 장치에 적용하는 것이 가능하다.
또한, 상술한 제 1∼제6의 실시 형태에서는, 주로 n채널 MOS 트랜지스터 구성으로 한 경우이지만, p채널 MOS 트랜지스터 구성으로 하는 것도 가능하다. 이 경우는, 도면에 나타난 도전형은 반전된다.
본 발명은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용에 한정되지 않고, 적외선이나 X 선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의의 의미로서, 압력이나 정전 용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대하여 적용 가능하다.
또한, 본 발명은, 픽셀부의 각 단위 픽셀을 행 단위로 순서대로 주사하고 각 단위 픽셀로부터 픽셀 신호를 판독하는 고체 촬상 장치에 한정되는 것이 아니다. 픽셀 단위로 임의의 픽셀을 선택하고, 해당 선택 픽셀로부터 픽셀 단위로 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다. 또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 픽셀부와, 신호 처리부 또는 광학계가 통합되어 패키징 된 촬상 기능을 갖는 모듈 형태라도 좋다.
또한, 본 발명은, 고체 촬상 장치에의 적용에 한정되는 것이 아니라, 촬상 장치에도 적용 가능하다. 여기에서, 촬상 장치란, 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 휴대폰 등의 촬상 기능을 갖는 전자기기에 관한 것을 말한다. 또한, 전자기기에 탑재된 상기 모듈 형태, 즉 카메라 모듈을 촬상 장치라고 하는 경우도 있다.
〈7. 제7의 실시 형태:전자기기〉
다음에, 본 발명의 제7의 실시 형태에 관계된 전자기기에 관하여 설명한다. 도 40은, 본 발명의 제7의 실시 형태에 관계된 전자기기(200)의 대략 구성도이다.
본 실시 형태예의 전자기기(200)는, 상술한 본 발명의 제1의 실시 형태에 있어서 고체 촬상 장치(1)를 전자기기(카메라)에 이용한 경우의 실시 형태를 나타낸다.
본 실시 형태에 관계된 전자기기(200)는, 고체 촬상 장치(1)와, 광학렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학렌즈(210)는, 피사체로부터의 이미지 광(입사광)을 고체 촬상 장치(1)의 촬상 면상에 결상시킨다. 이것에 의해 고체 촬상 장치(1) 안에 수광부에서 생성된 신호 전하가 일정기간 축적된다.
셔터 장치(211)는, 고체 촬상 장치(1)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(212)는, 고체 촬상 장치(1)의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급된 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(1)의 신호 전송을 행한다. 신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리가 행해진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다.
본 실시 형태예의 전자기기(200)에서는, 고체 촬상 장치(1)에서, 복수의 기판이 적층된 3차원 구조가 채택되고 있기 때문에, 고체 촬상 장치(1)의 소형화가 도모되고, 전자기기(200)의 소형화에 유리해진다.
이처럼, 고체 촬상 장치(1)를 적용할 수 있는 전자기기(200)로서는, 카메라에 한정되는 것이 아니라, 디지털 카메라, 나아가서는 휴대폰 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
본 실시 형태예에 있어서는, 고체 촬상 장치(1)를 전자기기에 이용하는 구성으로 했지만, 전술한 제 2∼제6의 실시 형태에 있어서 고체 촬상 장치를 이용하는 것도 가능하다.
본 발명은 2009년 8월 28일자로 일본특허청에 특허출원된 일본특허원 제2009-198118호를 우선권으로 주장한다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 여러 가지 보정예, 조합예, 부분 조합예, 변경예를 실시할 수 있을 것이다.
1: 고체 촬상 장치 2: 픽셀
3: 픽셀부 4: 수직 구동 회로
5: 칼럼 신호 처리 회로 6: 수평 구동 회로
7: 출력 회로 8: 제어회로
9: 수직 신호선 10: 수평 신호선
11: 기판 12: 제1의 기판
13: 제1의 배선층 14: 제2의 기판
15: 제2의 배선층 16: 칼라 필터층
17: 온칩 마이크로 렌즈 18: 반도체 기판
19: 소스/드레인 영역 20: 소자 분리 영역
21: 게이트 절연막 22: 층간 절연막
23: 게이트 전극 23a: 게이트 전극
23b: 게이트 전극 23c: 게이트 전극
24: 콘택트부 24a: 콘택트 홀
25: 배선 25a: 배선
26: 콘택트부 26a: 콘택트 홀
26b: 개구부 27: 콘택트부
27a: 콘택트 홀 28: 반도체 기판
29: 오버플로 드레인 영역 31: n형 불순물 영역
32: 암전류 억제 영역 33: 오버플로 배리어
34: 배선 35: 콘택트부
35a: 콘택트 홀 36: 층간 절연막
36a: 절연막 37: 기판내 절연층
37a: 개구부 38: 게이트 절연막
39: 게이트 전극

Claims (14)

  1. 배선층 또는 절연층을 통해 적층된 복수의 기판과;
    상기 복수의 기판 중, 광입사면측에 배치된 기판에 형성되고, 수광량에 따른 신호 전하를 생성하는 수광부와;
    상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에 원하는 전압을 공급하는 콘택트부를 포함하는 것을 특징으로 하는 고체 촬상 장치.
  2. 제 1항에 있어서,
    상기 수광부가 형성된 기판의 광입사면 측에서 반광입사면측에 걸쳐, 상기 수광부에서 생성된 신호 전하를 배출하기 위한 수직 오버플로 구조가 구성되고 있고, 상기 콘택트부는, 상기 신호 전하가 배출되는 오버플로 드레인 영역에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
  3. 제 2항에 있어서,
    상기 수광부가 형성된 기판에 형성되고, 상기 수광부에서 생성된 신호 전하를 판독하는 플로팅 디퓨전 노드와;
    상기 수광부가 형성된 기판의 반광입사면측에 적층된 기판에 형성되고, 상기 플로팅 디퓨전 노드의 전위가 공급되는 픽셀 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  4. 제 1항에 있어서,
    상기 수광부는, 상기 기판 표면에서 깊이 방향으로 형성된 웰 영역에 형성되고, 상기 콘택트부는, 상기 웰 영역에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
  5. 수광량에 따른 신호 전하를 생성하는 수광부가 형성된 기판이 광입사면측에 배치되도록, 복수의 기판을 배선층, 또는 절연층을 통해 적층하는 공정과;
    상기 적층 공정 도중에, 상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판에 원하는 전압을 공급하는 콘택트부를 형성하는 공정을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 수광부가 형성된 기판의 광입사면 측에서 반광입사면측에 걸쳐, 상기 수광부에서 생성된 신호 전하를 배출하기 위한 수직 오버플로 구조를 형성하고, 상기 콘택트부는, 상기 신호 전하가 배출되는 오버플로 드레인 영역에 접속되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 복수의 기판은, 상기 배선층 또는 절연층을 통해 상기 기판을 부착하는 것에 의해 적층되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 복수의 기판은, 각 기판상의 배선층 또는 절연층에 마이크로 패드를 형성하고, 상기 각 기판상의 배선층 또는 절연층에 형성된 마이크로 패드 사이를 마이크로 요부에 의해 접속하는 것에 의해 적층되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  9. 제 6항에 있어서,
    상기 복수의 기판을 배선층 또는 절연층을 통해 적층하는 공정은:
    상기 수광부가 형성된 기판의 광입사면측에, 고융점 금속재료로 된 배선을 갖는 배선층을 형성하는 공정과;
    상기 수광부가 형성된 기판의 반광입사면측에 절연층을 통해 다른 기판을 형성하는 공정과;
    상기 다른 기판에, 원하는 픽셀 트랜지스터를 구성하는 소스/드레인 영역을 형성하는 공정과;
    상기 다른 기판의 반광입사면측에 배선층을 형성하는 공정을 포함하는 것을 특지응로 하는 고체 촬상 장치의 제조 방법.
  10. 제 5항에 있어서,
    상기 수광부는, 상기 기판 표면에서 깊이 방향으로 형성된 웰 영역에 형성되고, 상기 콘택트부는 상기 웰 영역에 접속되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  11. 광학렌즈와;
    상기 광학렌즈에 의해 집광된 빛이 입사되는 고체 촬상 장치와;
    상기 고체 촬상 장치로부터 출력된 출력 신호를 처리하는 신호 처리 회로를 포함하고,
    상기 고체 촬상 장치는:
    배선층 또는 절연층을 통해 적층된 복수의 기판과;
    상기 복수의 기판 중, 광입사면측에 배치된 기판에 형성되고, 수광량에 따른 신호 전하를 생성하는 수광부와;
    상기 수광부가 형성된 기판의 반광입사면측에 접속되고, 상기 기판의 반광입사면측에 배치된 배선층의 배선으로부터 상기 기판에 원하는 전압을 공급하는 콘택트부를 포함하는 것을 특징으로 하는 전자기기.
  12. 제 11항에 있어서,
    상기 수광부가 형성된 기판의 광입사면측에서 반광입사면측에 걸쳐, 상기 수광부에서 생성된 신호 전하를 배출하기 위한 수직 오버플로 구조가 구성되고 있고, 상기 콘택트부는 상기 신호 전하가 배출되는 오버플로 드레인 영역에 접속되어 있는 것을 특징으로 하는 전자기기.
  13. 제 12항에 있어서,
    상기 고체 촬상 장치가:
    상기 수광부가 형성된 기판에 형성되고, 상기 수광부에서 생성된 신호 전하가 판독되는 플로팅 디퓨전 노드와;
    상기 수광부가 형성된 기판의 반광입사면측에 적층된 기판에 형성되고, 상기 플로팅 디퓨전 노드의 전위가 공급되는 픽셀 트랜지스터를 더 포함하는 것을 특징으로 하는 전자기기.
  14. 제 11항에 있어서,
    상기 수광부는, 상기 기판 표면에서 깊이 방향으로 형성된 웰 영역에 형성되어 있고, 상기 콘택트부는 상기 웰 영역에 접속되어 있는 것을 특징으로 하는 전자기기.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101305457B1 (ko) * 2013-07-19 2013-09-06 (주)실리콘화일 이중 감지 기능을 가지는 기판 적층형 이미지 센서
KR20150066527A (ko) * 2012-10-18 2015-06-16 소니 주식회사 반도체 장치, 고체 촬상 장치 및 전자기기
KR20220005597A (ko) * 2013-08-19 2022-01-13 소니그룹주식회사 고체 촬상 소자 및 전자 기기
US11652115B2 (en) 2017-11-09 2023-05-16 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus

Families Citing this family (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
JP5482025B2 (ja) * 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
EP3955303A3 (en) 2009-12-26 2022-05-11 Canon Kabushiki Kaisha Solid-state image pickup apparatus and image pickup system
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
JP2012124299A (ja) * 2010-12-08 2012-06-28 Toshiba Corp 裏面照射型固体撮像装置及びその製造方法
JP5682327B2 (ja) 2011-01-25 2015-03-11 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
WO2012176454A1 (ja) * 2011-06-22 2012-12-27 パナソニック株式会社 固体撮像装置
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
TWI577001B (zh) * 2011-10-04 2017-04-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP2013084744A (ja) * 2011-10-07 2013-05-09 Sony Corp 固体撮像素子および電子機器
US9029173B2 (en) * 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
KR101853333B1 (ko) * 2011-10-21 2018-05-02 삼성전자주식회사 블랙 레벨 안정화를 위한 이미지 센서
JP6018376B2 (ja) * 2011-12-05 2016-11-02 キヤノン株式会社 固体撮像装置およびカメラ
JP6044847B2 (ja) * 2012-02-03 2016-12-14 ソニー株式会社 半導体装置及び電子機器
US8871608B2 (en) * 2012-02-08 2014-10-28 Gtat Corporation Method for fabricating backside-illuminated sensors
US9269730B2 (en) * 2012-02-09 2016-02-23 Semiconductor Components Industries, Llc Imaging systems with backside isolation trenches
JP2013172210A (ja) * 2012-02-17 2013-09-02 Canon Inc 撮像装置
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9570398B2 (en) * 2012-05-18 2017-02-14 Xintec Inc. Chip package and method for forming the same
US9048162B2 (en) 2012-05-31 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensors and methods for forming the same
JP6012262B2 (ja) 2012-05-31 2016-10-25 キヤノン株式会社 半導体装置の製造方法
TWI569400B (zh) * 2012-06-11 2017-02-01 精材科技股份有限公司 晶片封裝體及其形成方法
US9406711B2 (en) * 2012-06-15 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for backside illuminated image sensors
TWI540710B (zh) * 2012-06-22 2016-07-01 Sony Corp A semiconductor device, a method for manufacturing a semiconductor device, and an electronic device
US8669135B2 (en) * 2012-08-10 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for fabricating a 3D image sensor structure
US9165968B2 (en) 2012-09-14 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. 3D-stacked backside illuminated image sensor and method of making the same
JP6011409B2 (ja) * 2012-09-18 2016-10-19 株式会社デンソー イメージセンサ
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP6376245B2 (ja) * 2012-10-18 2018-08-22 ソニー株式会社 固体撮像装置、および電子機器
US9202963B2 (en) 2012-11-21 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-side illumination image sensor chips and methods for forming the same
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
JP2015053296A (ja) * 2013-01-28 2015-03-19 ソニー株式会社 半導体素子およびこれを備えた半導体装置
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9318640B2 (en) 2013-03-15 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
KR102095494B1 (ko) * 2013-07-01 2020-03-31 삼성전자주식회사 씨모스 이미지 센서
CN104282697B (zh) * 2013-07-03 2017-11-03 中芯国际集成电路制造(上海)有限公司 图像传感器的形成方法
JP2015032687A (ja) * 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
KR101377063B1 (ko) * 2013-09-26 2014-03-26 (주)실리콘화일 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로
JP2015115522A (ja) * 2013-12-13 2015-06-22 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US9679936B2 (en) 2014-02-27 2017-06-13 Semiconductor Components Industries, Llc Imaging systems with through-oxide via connections
WO2016035184A1 (ja) * 2014-09-04 2016-03-10 オリンパス株式会社 固体撮像装置
US9887123B2 (en) 2014-10-24 2018-02-06 Newport Fab, Llc Structure having isolated deep substrate vias with decreased pitch and increased aspect ratio and related method
JP6701529B2 (ja) * 2014-12-18 2020-05-27 ソニー株式会社 固体撮像素子、および電子装置
US9608027B2 (en) * 2015-02-17 2017-03-28 Omnivision Technologies, Inc. Stacked embedded SPAD image sensor for attached 3D information
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US9978791B2 (en) 2015-07-31 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd Image sensor and method for manufacturing the same
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
JP6639188B2 (ja) * 2015-10-21 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
KR102464716B1 (ko) 2015-12-16 2022-11-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
FR3061602B1 (fr) * 2017-01-02 2019-05-31 Stmicroelectronics (Crolles 2) Sas Systeme d'identification d'une puce 3d
WO2018186191A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
US11411036B2 (en) * 2017-04-04 2022-08-09 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
JP6963873B2 (ja) 2017-05-26 2021-11-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法および電子機器
JP7038494B2 (ja) * 2017-06-15 2022-03-18 ルネサスエレクトロニクス株式会社 固体撮像素子
FR3069371B1 (fr) 2017-07-19 2019-08-30 Stmicroelectronics (Crolles 2) Sas Dispositif electronique capteur d'images
CN107509048B (zh) * 2017-09-20 2020-06-30 上海微阱电子科技有限公司 一种高寄生光敏感度像素单元及其驱动方法
CN107509047B (zh) * 2017-09-20 2020-06-30 上海微阱电子科技有限公司 一种3d堆叠单采样像素单元及其驱动方法
WO2019130702A1 (ja) * 2017-12-27 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP7267940B2 (ja) * 2018-02-01 2023-05-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP7116591B2 (ja) * 2018-05-18 2022-08-10 キヤノン株式会社 撮像装置及びその製造方法
JP7082019B2 (ja) * 2018-09-18 2022-06-07 株式会社東芝 固体撮像装置
JP2020096225A (ja) * 2018-12-10 2020-06-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
US20220077215A1 (en) * 2018-12-26 2022-03-10 Sony Semiconductor Solutions Corporation Photoelectric conversion element, solid-state imaging apparatus, and electronic device
US11482556B2 (en) * 2019-02-15 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low-noise image sensor having stacked semiconductor substrates
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
JPWO2020262131A1 (ko) * 2019-06-26 2020-12-30
KR20210041879A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 이미지 센싱 장치
CN110998851B (zh) * 2019-11-01 2023-10-20 深圳市汇顶科技股份有限公司 芯片电极开窗的方法和芯片

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3246062B2 (ja) 1993-03-31 2002-01-15 カシオ計算機株式会社 フォトセンサシステム
JP3713418B2 (ja) * 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP3719947B2 (ja) * 2001-04-18 2005-11-24 シャープ株式会社 固体撮像装置及びその製造方法
US7541627B2 (en) * 2004-03-08 2009-06-02 Foveon, Inc. Method and apparatus for improving sensitivity in vertical color CMOS image sensors
JP2006100620A (ja) * 2004-09-30 2006-04-13 Sony Corp 固体撮像素子及び半導体装置
JP2006108379A (ja) * 2004-10-05 2006-04-20 Sony Corp 固体撮像素子及びその駆動方法
KR100610481B1 (ko) * 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법
KR100628236B1 (ko) * 2004-12-30 2006-09-26 동부일렉트로닉스 주식회사 웨이퍼 뒷면을 이용한 씨모스 이미지 센서 및 그 제조방법
US7576361B2 (en) * 2005-08-03 2009-08-18 Aptina Imaging Corporation Backside silicon wafer design reducing image artifacts from infrared radiation
US7728277B2 (en) * 2005-11-16 2010-06-01 Eastman Kodak Company PMOS pixel structure with low cross talk for active pixel image sensors
JP2007201009A (ja) * 2006-01-24 2007-08-09 Fujifilm Corp 固体撮像素子
US7586139B2 (en) * 2006-02-17 2009-09-08 International Business Machines Corporation Photo-sensor and pixel array with backside illumination and method of forming the photo-sensor
JP2008091840A (ja) * 2006-10-05 2008-04-17 Sony Corp 固体撮像装置及び電子機器
JP4667408B2 (ja) * 2007-02-23 2011-04-13 富士フイルム株式会社 裏面照射型固体撮像素子の製造方法
KR100825808B1 (ko) * 2007-02-26 2008-04-29 삼성전자주식회사 후면 조명 구조의 이미지 센서 및 그 이미지 센서 제조방법
JP4384198B2 (ja) * 2007-04-03 2009-12-16 シャープ株式会社 固体撮像装置およびその製造方法、電子情報機器
US8164124B2 (en) * 2007-04-04 2012-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Photodiode with multi-epi films for image sensor
JP2008277511A (ja) * 2007-04-27 2008-11-13 Fujifilm Corp 撮像素子及び撮像装置
US20100052080A1 (en) * 2007-04-27 2010-03-04 Nxp B.V. Biosensor chip and a method of manufacturing the same
JP5104812B2 (ja) * 2009-05-07 2012-12-19 ソニー株式会社 半導体モジュール
JP5482025B2 (ja) * 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150066527A (ko) * 2012-10-18 2015-06-16 소니 주식회사 반도체 장치, 고체 촬상 장치 및 전자기기
KR20200106219A (ko) * 2012-10-18 2020-09-11 소니 주식회사 반도체 장치, 고체 촬상 장치 및 전자기기
US10840290B2 (en) 2012-10-18 2020-11-17 Sony Corporation Semiconductor device, solid-state imaging device and electronic apparatus
KR20210016645A (ko) * 2012-10-18 2021-02-16 소니 주식회사 반도체 장치, 고체 촬상 장치 및 전자기기
US11875989B2 (en) 2012-10-18 2024-01-16 Sony Group Corporation Semiconductor device, solid-state imaging device and electronic apparatus
KR101305457B1 (ko) * 2013-07-19 2013-09-06 (주)실리콘화일 이중 감지 기능을 가지는 기판 적층형 이미지 센서
KR20220005597A (ko) * 2013-08-19 2022-01-13 소니그룹주식회사 고체 촬상 소자 및 전자 기기
KR20230003400A (ko) * 2013-08-19 2023-01-05 소니그룹주식회사 고체 촬상 소자 및 전자 기기
US11862655B2 (en) 2013-08-19 2024-01-02 Sony Group Corporation Solid-state imaging device having through electrode provided therein and electronic apparatus incorporating the solid-state imaging device
US11652115B2 (en) 2017-11-09 2023-05-16 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus

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