KR20110000637A - 기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법 - Google Patents

기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법 Download PDF

Info

Publication number
KR20110000637A
KR20110000637A KR1020107020959A KR20107020959A KR20110000637A KR 20110000637 A KR20110000637 A KR 20110000637A KR 1020107020959 A KR1020107020959 A KR 1020107020959A KR 20107020959 A KR20107020959 A KR 20107020959A KR 20110000637 A KR20110000637 A KR 20110000637A
Authority
KR
South Korea
Prior art keywords
liquid
resin
etching
mask
repellent pattern
Prior art date
Application number
KR1020107020959A
Other languages
English (en)
Inventor
히로시 하지
기요시 아리타
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20110000637A publication Critical patent/KR20110000637A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 웨이퍼를 플라즈마 처리를 이용한 에칭에 의해 개편의 반도체 칩으로 분할하는 플라즈마 다이싱에 이용되는 마스크 형성에 있어서, 이면의 에칭의 대상이 되는 영역에 발액성의 액체를 인쇄해서 발액막으로 이루어지는 발액 패턴을 형성하고, 이 발액 패턴이 형성된 이면에 액상의 수지를 공급해서 발액막이 존재하지 않는 영역에 이 발액막의 두께보다 두꺼운 막두께의 수지막을 형성하고, 또한 이 수지막을 경화시켜서 에칭에 있어서 제거되는 영역 이외를 덮는 마스크를 형성하는 방법을 채용한다. 이것에 의해 포토리소그래피법 등의 고비용의 방법을 이용하는 일 없이, 에칭을 위한 마스크를 저비용으로 형성할 수 있다.

Description

기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법{METHOD FOR PROCESSING A SUBSTRATE, METHOD FOR MANUFACTURING A SEMICONDUCTOR CHIP, AND METHOD FOR MANUFACTURING A SEMICONDUCTOR CHIP HAVING A RESIN ADHESIVE LAYER}
본 발명은 반도체 웨이퍼 등의 기판을 대상으로 하여 이 기판을 부분적으로 제거하는 가공을 행하는 기판의 가공 방법 및 이 기판의 가공 방법을 응용한 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법에 관한 것이다.
전자기기의 기판 등에 실장되는 반도체 디바이스는, 웨이퍼 상태로 집적 회로의 형성이 행해진 개개의 반도체 장치로 이루어지는 반도체 칩을 반도체 웨이퍼로부터 개편으로 분할하는 것에 의해 제조된다. 근년, 반도체 칩의 박형화가 진행되어 취급 난이도가 증대한 것에 수반하여, 반도체 웨이퍼를 절단해 개편의 반도체 칩으로 분할하는 다이싱을 플라즈마 에칭에 의해서 행하는 플라즈마 다이싱이 제안되어 있다.
플라즈마 다이싱은 격자모양의 분할 위치를 나타내는 스크라이브 라인(scribe line) 이외의 부위를 레지스트막의 마스크에 의해서 마스킹한 상태로, 플라즈마에 의해서 반도체 웨이퍼를 에칭하는 것에 의해, 반도체 웨이퍼를 스크라이브 라인을 따라서 절단하는 것이다. 그 때문에, 플라즈마 다이싱에 즈음해서는 반도체 웨이퍼에 마스크를 형성하는 공정이 필요하게 된다. 이 마스크 형성은 종래부터 감광성 재료를 이용해 스크라이브 라인의 패턴을 전사하는 포토리소그래픽법(특허 문헌 1 참조)이나, 반도체 웨이퍼의 표면에 형성된 마스크층에 있어서 스크라이브 라인의 영역을 레이저광의 조사에 의해 제거해 마스크를 형성하는 방법(특허 문헌 2 참조)에 의해 행해지고 있었다.
그러나, 상술의 선행 기술예에는 모두 마스크 형성에 비싼 비용을 필요로 한다. 즉, 포토리소그래픽법은 본래 집적 회로 등 고정밀도의 패턴을 목적으로 하는 수법이고, 복잡한 공정이나 고가의 설비가 필요하기 때문에 비용이 비싸지는 것을 피하기 어렵다. 또한, 레이저광에 의한 마스크 형성에 있어서는, 레이저 광조사를 위한 설비 비용에 기인하여, 저비용의 마스크 형성이 곤란했다. 이러한 마스크 형성에 많은 비용이 드는 것은, 플라즈마 다이싱에만 한정되지 않고, 플라즈마에 의한 에칭을 응용한 각종의 가공, 예를 들면 기판에 관통 구멍을 마련하는 가공이나, MEMS(미소 전자 기계 시스템)용의 기판을 대상으로 하는 가공, 또한, 표시용의 투명 패널에 있어서의 집적 회로의 형성 등의 기판의 가공 방법에 있어서도 공통되는 것이었다.
일본 특허 공개 제 2004-172364 호 공보 일본 특허 공개 제 2005-191039 호 공보
본 발명은 플라즈마 처리를 이용한 에칭을 위한 마스크를 저비용으로 형성할 수 있는 기판의 가공 방법 및 이 기판의 가공 방법을 응용한 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법을 제공한다.
본 발명의 기판의 가공 방법은, 플라즈마 처리를 이용한 에칭에 의해서 기판을 부분적으로 제거하는 가공을 행하는 기판의 가공 방법이다. 그리고, 기판의 가공 대상면에 있어서 에칭에 의해서 제거되는 영역에 발액성(撥液性)의 액체를 인쇄해 발액 패턴을 형성하는 발액 패턴 형성 공정과, 발액 패턴이 형성된 기판의 가공 대상면에 액상의 수지를 공급하는 것에 의해, 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과, 수지막을 경화시켜 에칭에 의해서 제거되는 영역 이외를 덮는 마스크를 상기 가공 대상면에 형성하는 마스크 형성 공정과, 마스크 형성 공정의 후, 발액 패턴을 가공 대상면으로부터 제거하는 발액 패턴 제거 공정과, 발액 패턴 제거 공정 후에, 기판의 가공 대상면측에서 플라즈마 처리에 의해서 에칭을 행하는 에칭 공정과, 에칭 공정 종료 후에, 마스크를 가공 대상면으로부터 제거하는 마스크 제거 공정을 포함한다.
이러한 구성에 의하면, 플라즈마 처리를 이용한 에칭에 수반하는 마스크 형성에 있어서, 가공 대상면의 에칭의 대상이 되는 영역에 발액성의 액체를 인쇄해 발액 패턴을 형성하고, 이 발액 패턴이 형성된 기판의 가공 대상면에 액상의 수지를 공급해 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하고, 또한 이 수지막을 경화시켜 에칭에 있어서 제거되는 영역 이외를 덮는 마스크를 형성하는 방법을 채용하는 것에 의해, 포토리소그래픽법 등의 고비용의 방법을 이용하는 일 없이, 플라즈마 처리를 이용한 에칭을 위한 마스크를 저비용으로 형성할 수 있다.
본 발명의 반도체 칩의 제조 방법은, 회로 형성면에 복수의 반도체 장치를 구비하는 동시에 이 회로 형성면을 보호하는 보호 시트가 부착된 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 반도체 칩으로 분할하는 반도체 칩의 제조 방법이다. 그리고, 반도체 웨이퍼의 회로 형성면의 반대측면인 가공 대상면에 있어서 반도체 칩의 경계인 스크라이브 라인에 발액성의 액체를 인쇄해 발액 패턴을 형성하는 발액 패턴 형성 공정과, 발액 패턴이 형성된 반도체 웨이퍼의 가공 대상면에 액상의 수지를 공급하는 것에 의해, 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과, 수지막을 경화시켜 에칭에 의해서 제거되는 영역 이외를 덮는 마스크를 가공 대상면에 형성하는 마스크 형성 공정과, 마스크 형성 공정 후에, 발액 패턴을 가공 대상면으로부터 제거하는 발액 패턴 제거 공정과, 발액 패턴 제거 공정 후에, 가공 대상면측으로부터 보호 시트가 노출될 때까지, 반도체 웨이퍼에 대해서 가공 대상면측으로부터 에칭을 행하는 에칭 공정과 에칭 공정 종료후, 마스크를 상기 가공 대상면으로부터 제거하는 마스크 제거 공정을 포함한다.
이러한 구성에 의하면, 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 반도체 칩으로 분할하는 반도체 칩의 제조에 있어서, 가공 대상면의 에칭의 대상이 되는 영역에 발액성의 액체를 인쇄해 발액 패턴을 형성하고, 이 발액 패턴이 형성된 반도체 웨이퍼의 가공 대상면에 액상의 수지를 공급해 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하고, 또한 이 수지막을 경화시켜 에칭에 있어서 제거되는 영역 이외를 덮는 마스크를 형성하는 방법을 채용하는 것에 의해, 플라즈마 처리를 이용한 에칭을 위한 마스크를 저비용으로 형성해서, 반도체 칩을 저비용으로 제조할 수 있다.
본 발명의 수지 접착층 부착 반도체 칩의 제조 방법은, 회로 형성면에 복수의 반도체 장치를 구비하는 동시에 이 회로 형성면을 보호하는 보호 시트가 부착된 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해 개개의 반도체 장치로 분할하는 플라즈마 다이싱에 의해서 이면에 다이 본딩을 위한 수지 접착층을 구비한 수지 접착제 부착 반도체 칩을 제조하는 수지 접착제 부착 반도체 칩의 제조 방법이다. 그리고, 반도체 웨이퍼의 회로 형성면의 반대측면인 이면에 있어서 반도체 칩의 경계인 스크라이브 라인에 발액성의 액체를 인쇄해 발액 패턴을 형성하는 발액 패턴 형성 공정과, 발액 패턴이 형성된 반도체 웨이퍼의 상기 이면에 액상의 수지를 공급하는 것에 의해 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과, 수지막을 반경화시켜 수지 접착층을 형성하는 수지 접착층 형성 공정과, 수지 접착층 형성 공정 후에, 발액 패턴을 상기 이면으로부터 제거하는 발액 패턴 제거 공정과, 발액 패턴 제거 공정의 후, 이면측으로부터 보호 시트가 노출될 때까지, 반도체 웨이퍼에 대해서 수지 접착층을 마스크로서 이면측으로부터 에칭을 행하는 에칭 공정을 포함한다.
이러한 구성에 의하면, 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 수지 접착층 부착 반도체 칩으로 분할하는 반도체 칩의 제조에 있어서, 반도체 웨이퍼의 회로 형성면의 반대측면인 이면에 있어서 반도체 칩의 경계인 스크라이브 라인에 발액성의 액체를 인쇄해 발액 패턴을 형성하고, 이 발액 패턴이 형성된 반도체 웨이퍼의 이면에 액상의 수지를 공급하는 것에 의해, 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하고, 이어서 이 수지막을 반경화시켜 수지 접착층을 형성해 발액 패턴을 이면으로부터 제거한 후에, 반도체 웨이퍼에 대해서 수지 접착층을 마스크로서 이면측으로부터 에칭을 행하는 방법을 채용하는 것으로, 플라즈마 처리를 이용한 에칭을 위한 마스크를 저비용으로 형성하는 동시에, 이 마스크를 다이 본딩용의 수지 접착층으로서 이용할 수 있다.
도 1a는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 1b는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 1c는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 1d는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 1e는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 1f는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도,
도 2는 본 발명의 제 1 실시형태의 기판의 가공 방법의 대상이 되는 반도체 웨이퍼의 평면도,
도 3은 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 발액 패턴의 확대도,
도 4는 본 발명의 제 1 실시형태의 기판의 가공 방법의 대상이 되는 반도체 웨이퍼의 확대 단면도,
도 5는 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 액상의 수지와 발액 패턴을 도시하는 확대도,
도 6은 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 수지층과 마스크의 단면도,
도 7a는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 7b는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 7c는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 7d는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 7e는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 7f는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도,
도 8은 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 있어서의 발액 패턴의 확대도,
도 9는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 있어서의 플라즈마 다이싱의 대상이 되는 반도체 웨이퍼의 확대 단면도,
도 10a는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 따라 제조된 수지 접착제 부착 반도체 칩의 본딩 방법을 도시하는 공정 설명도,
도 10b는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 따라 제조된 수지 접착제 부착 반도체 칩의 본딩 방법을 도시하는 공정 설명도,
도 10c는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 따라 제조된 수지 접착제 부착 반도체 칩의 본딩 방법을 도시하는 공정 설명도,
도 10d는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 따라 제조된 수지 접착제 부착 반도체 칩의 본딩 방법을 도시하는 공정 설명도.
(제 1 실시형태)
도 1a 내지 도 1f는 본 발명의 제 1 실시형태의 기판의 가공 방법의 공정 설명도이다. 도 2는 본 발명의 제 1 실시형태의 기판의 가공 방법의 대상이 되는 반도체 웨이퍼의 평면도이다. 도 3은 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 발액 패턴의 확대도이다. 도 4는 본 발명의 제 1 실시형태의 기판의 가공 방법의 대상이 되는 반도체 웨이퍼의 확대 단면도이다. 도 5는 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 액상의 수지와 발액 패턴을 도시하는 확대도이다. 도 6은 본 발명의 제 1 실시형태의 기판의 가공 방법에 있어서의 수지층과 마스크의 단면도이다.
우선, 본 제 1 실시형태에서 사용하는 발액 패턴과 마스크에 대해 설명한다. 발액 패턴으로서는, 후술의 마스크 형성에 이용하는 액상의 수지에 포함되는 용매에 대해서 발액성을 발휘하는 수지(발액제)를 사용한다. 발액 패턴의 형성에 즈음해서는 발액제를 용제에 녹인 액체(발액성의 액체)를 전사 인쇄, 스크린 인쇄, 디스펜스, 잉크젯 등에 의해 소정의 패턴으로 인쇄해서, 용제 성분을 휘발시키는 것으로 발액 패턴은 완성된다.
마스크에는 불소계 가스의 플라즈마에서는 제거되지 않고, 산소 또는 산소를 포함한 가스의 플라즈마에서의 제거(에싱)가 용이한 수지(레지스트)를 사용한다. 이러한 수지로서는 탄화 수소계 수지가 있다. 마스크의 형성에 즈음해서는 레지스트를 용매에 녹인 액상의 수지를 상술의 발액 패턴이 형성된 기판의 가공 대상면에 디스펜스, 잉크젯, 스핀 코트 등의 방법에 의해 도포한다. 가공 대상면에 도포된 액상의 수지는 그 용매가 발액제에는 튕겨지기 때문에, 가공 대상면 중 발액 패턴의 부분을 제외한 영역에만 퍼진다. 그리고, 베이크 공정에서 액상의 수지의 용매를 휘발시키므로 레지스트를 가공 대상면에 고착시킨다. 이것에 의해, 액패턴에 의해서 패터닝된 마스크가 완성된다.
본 발명에서는 발액제가 마스크 형성에 이용하는 액상의 수지에 포함되는 용매에 대해서 발액성을 발휘하는 조합인 것이 필요하다. 덧붙여, 용매에는 레지스트가 되는 수지와 용해되는 것을 선정해야 한다. 일반적으로 2종류의 화학물질은 각각의 물질이 갖는 SP값(용해도 파라미터)이 가까울수록 용해되기 쉽고, SP값이 멀어질수록 서로 튕긴다는 성질을 갖고 있다. 따라서, 레지스트가 탄화 수소계 수지(SP값 7.0 내지 8.0)이면 용매에는 SP값이 7.0 내지 8.0의 포화 탄화 수소계 용매를 사용한다. 발액제와 액상의 수지로 사용되는 용매에는 각각의 SP값이 상이한 조합, 바람직하게는 SP값의 차이가 1.0 이상이 되는 조합이 되는 물질을 선정한다. 따라서, 용매가 포화 탄화 수소계 용매(SP값 7.0 내지 8.0)이면, 발액제로서는 아크릴계 수지(SP값 9. 2), 불소계 수지(SP값 3.6)를 사용할 수 있다. 또한, SP값이 8.0의 포화 탄화 수소계 용매를 사용하는 경우는 발액제로서 실리콘계 수지(SP값 7.0)를 사용할 수도 있다.
이와 같이 액상의 수지로 사용되는 용매에 대해서 SP값이 1.0 이상 다른 물질을 발액제로서 사용하는 것에 의해서 발액 패턴 이외의 가공 대상면에 마스크 형성에 이용하는 액상의 수지를 용이하게 배치할 수 있다.
다음에 기판의 가공 방법에 관해서, 도 1a 내지 도 1f에 따라서 각 도면을 참조하면서 설명한다. 이 기판의 가공 방법은 플라즈마 처리를 이용한 에칭에 의해서 기판을 구성하는 재질을 부분적으로 제거하는 가공을 행하는 것이다. 여기에서는, 기판의 가공예로서 스크라이브 라인에 의해서 복수의 반도체 장치에 구획된 반도체 웨이퍼를 기판으로 하고, 플라즈마를 이용한 에칭에 의해서 스크라이브 라인의 부분을 부분적으로 제거하는 것에 의해, 이 반도체 웨이퍼를 개편의 반도체 칩으로 분할하는 플라즈마 다이싱의 예를 나타내고 있다. 즉, 본 제 1 실시형태에는 회로 형성면에 복수의 반도체 장치를 구비하는 동시에, 이 회로 형성면을 보호하는 보호 시트가 부착된 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 반도체 칩으로 분할하는 반도체 칩의 제조 방법이 나타나고 있다.
도 1a에 있어서, 기판으로서의 반도체 웨이퍼(1)에는 집적 회로(반도체 장치)가 형성된 반도체 칩이 복수 만들어져 있다. 반도체 웨이퍼(1)에 있어서 집적 회로가 형성된 회로 형성면(1a)에는 집적 회로를 보호하기 위한 보호 시트(2)가 점착되어 있다. 회로 형성면(1a)의 반대측의 이면(1b)은 전 공정의 박형화 공정에 있어서 기계 연삭에 의해서 표면층이 제거되어서, 100㎛ 이하의 두께까지 박형화되어 있다.
이어서 도 1b에 도시하는 바와 같이, 반도체 웨이퍼(1)의 이면(1b)(기판에 있어서 에칭의 대상이 되는 가공 대상면에 상당)에 있어서, 반도체 웨이퍼(1)를 개개의 반도체 칩(1e)으로 구분하는 스크라이브 라인(1c)(도 2 참조)에 상당하는 격자선을 따라서 발액 패턴을 형성한다(발액 패턴 형성 공정). 이 발액 패턴 형성 공정은, 발액성의 액체를 가공 대상면에 소정의 패턴으로 인쇄하는 인쇄 공정과, 인쇄된 발액성의 액체의 용제 성분을 휘발시켜 발액제를 가공 대상면에 고착해 발액막(3)을 형성하는 베이크 공정을 포함한다. 인쇄 공정에서는 전사 인쇄, 스크린 인쇄, 디스펜스 및 잉크젯 등, 발액성 액체를 선형상으로 공급 가능한 방법이 이용된다. 즉, 도 3에 도시하는 바와 같이, 구분폭(B)(50㎛ 내지 60㎛ 정도)의 다이싱 부분을 예상해서 설정된 스크라이브 라인(1c)의 폭범위 내에, 발액막(3)이 되는 액체를 인쇄폭(b)(20㎛ 정도)으로 스크라이브 라인(1c)의 격자 형상을 따라서 인쇄한다. 이 때, 발액막(3)의 폭 방향의 위치로서는, 스크라이브 라인(1c)의 구분폭(B)의 범위 내에 발액막(3)이 들어가 있으면 좋기 때문에, ±20㎛ 정도의 폭 방향의 위치 오차가 허용된다. 또한, 발액막(3)의 폭 방향의 양측의 에지(3a)의 직선성도 높은 직선 정밀도는 필요하게 되지 않고, 어느 정도의 파도치는 형상으로 되어 있어도 지장이 없다. 인쇄 공정의 후, 반도체 웨이퍼(1)는 베이크 공정으로 보내지고, 여기서 40℃ 내지 50℃ 정도로 가열되는 것에 의해, 발액제가 이면(1b)에 고착된 발액막(3)이 형성된다. 도 4에 도시하는 바와 같이, 발액막(3)의 두께(t1)는 0.1㎛ 내지 2㎛ 정도가 된다. 또한, 베이크 공정을 진공 상태로 행하면 베이크 온도가 저온화할 수 있어서, 인쇄폭(b)의 확대를 막을 수 있다. 또한, 인쇄 공정중에 용제 성분이 휘발해 버리는 경우는 베이크 공정을 행할 필요는 없다.
이어서 도 1c, 도 1d에 도시하는 바와 같이, 발액막(3)에 의해서 발액 패턴이 형성된 반도체 웨이퍼(1)의 가공 대상면인 이면(1b)에, 마스크 형성을 위한 액상의 수지를 공급한다. 이 때, 액상의 수지는 발액성을 갖는 발액막(3)의 표면으로부터 제거되고, 발액막(3)이 존재하지 않는 영역에만 부착된다. 이것에 의해, 반도체 웨이퍼(1)의 이면(1b)에 있어서 발액 패턴이 형성되어 있지 않은 영역에 수지막(4)이 형성된다(수지막 형성 공정). 여기서 이용되는 액상의 수지에 포함되는 수지(레지스트)에는, 반도체 웨이퍼(1)의 재질인 실리콘을 제거하는 목적으로 행해지는 플라즈마 에칭에 의해서는 제거되지 않고, 후의 마스크 제거를 위한 플라즈마 에싱에 의해서 용이하게 제거 가능한 탄화 수소계의 수지가 이용된다. 그리고 수지막(4)의 형성에는, 이 탄화 수소계의 수지를 포화 탄화 수소계의 용매에 용해한 용액을 이용한다. 용액중의 탄화 수소계의 수지의 농도는, 액상의 수지의 점도 뿐만 아니라, 발액 패턴에 대한 수지막(4)의 평면적인 퍼짐 상태(마스크의 형상)에도 영향을 미치기 때문에 적절히 조정해 둔다. 수지막(4)의 형성에는 디핑(dipping), 스핀 코트, 디스펜스, 잉크젯 등, 각종의 방법을 이용할 수 있다.
도 5는 수지막 형성 공정후의 발액막(3)과 수지막(4)의 접촉 상태를 확대해 도시하고 있다. 발액막(3)의 폭 방향의 양측의 에지(3a)는 미소한 파도치는 형상(톱니 형상)으로 되어 있지만, 이것에 접하는 수지막(4)의 윤곽(4a)(도 5에서 파선으로 도시)은 거의 직선적이고 매끄러운 선이 된다. 이것은 수지막(4)은 액상으로 표면 장력을 갖기 때문이고, 표면 장력의 작용으로 에지(3a)의 미소한 요철에 추종하기 어렵다는 특성을 갖기 때문이다. 이 특성은 매끄러운 에지를 갖는 마스크를 작성하기에는 매우 좋다. 매끈한 윤곽(4a)을 갖는 수지막(4)을 이 후의 베이크 공정으로 처리하면 윤곽(4a)에 대응하는 에지(매끄러운 에지)를 구비한 마스크가 형성된다. 이어서 수지막(4)이 형성된 반도체 웨이퍼(1)는 재차 베이크 공정으로 보내지고, 40℃ 내지 70℃의 범위 내의 온도에 반도체 웨이퍼(1)가 가열되는 것에 의해, 수지막(4)의 용매를 휘발시켜 플라즈마 처리에 의한 에칭에 있어서 제거되는 영역[스크라이브 라인(1c)을 따라서 설정된 발액막(3)의 범위] 이외를 덮는 마스크(4m)를, 가공 대상면인 이면(1b)에 형성한다(마스크 형성 공정).
도 6은 수지막과 마스크의 단면도이다. 마스크 형성 공정에서는 수지막(4)으로부터 용매가 증발하기 때문에, 마스크의 두께(t3)는 수지막의 두께(t2)보다 얇아진다. 이 때문에, 마스크의 두께(t3)의 조정은 수지막(4)의 막 두께(t2)의 조정, 즉 액상의 수지의 도포량의 제어로 행해진다. 필요하게 되는 마스크의 두께(t3)는 내에칭성과 에싱의 작업 시간을 고려해 결정한다. 본 실시형태에 있어서, t3의 값은 5㎛ 내지 20㎛의 범위가 바람직하다. 또한, t2와 t3의 관계(수축률)는 실험 등으로 구할 수 있다. 따라서, 필요하게 되는 마스크의 두께(t3)를 얻기 위해서 필요한 수지막(4)의 막 두께(t2)는 수축률과 두께(t3)로부터 구한다. 막 두께(t2)가 구해지면 거기에 필요한 액상의 수지의 양도 기하학적인 계산으로 구해진다.
마스크 형성 공정의 후, 용제에 의해서 발액막(3)에 의한 발액 패턴을 용해시켜 가공 대상면인 이면(1b)으로부터 제거하는 처리가 행해진다(발액 패턴 제거 공정). 이 처리는 케톤류, 다가 알코올류, 환식 에테르류, 락톤류, 에스테르류 등의 용제를 마스크 형성 후의 이면(1b)에 공급하고, 발액막(3)의 수지 성분을 용해시켜 용제와 함께 제거하는 것에 의해 행해진다. 이 때, 이용하는 용제로서는, 발액막(3)에 이용된 물질의 SP값와의 차이가 작은 것이 선정된다. 용제를 이면(1b)에 공급해 발액막(3)을 제거하는 방법으로서는, 디핑, 스핀 에치, 스프레이 분사 등을 이용할 수 있다.
또한, 발액 패턴 제거 공정을 산소 가스의 플라즈마를 이용한 플라즈마 에싱에 의해서 행해도 괜찮다. 즉, 마스크 형성 공정 후의 반도체 웨이퍼(1)를 대상으로 해서, 이면(1b)측으로부터 산소 가스의 플라즈마를 조사한다. 이것에 의해, 모두 유기물인 발액막(3)이나 마스크(4m)는 산소 가스의 플라즈마의 에싱 작용에 의해서 탄화되어 제거되지만, 마스크(4m)의 두께(t3)는 발액막(3)의 두께(t1)보다 충분히 크기 때문에, 발액막(3)이 에싱에 의해서 제거된 후에 있어서도 또한, 마스크(4m)는 충분한 막 두께로 이면(1b)에 잔존해, 플라즈마를 이용한 에칭에 있어서의 마스크로서의 기능을 완수할 수 있다.
이 발액 패턴 제거 공정의 후, 반도체 웨이퍼(1)의 가공 대상면인 이면(1b)측에서, 보호 시트(2)가 노출될 때까지 반도체 웨이퍼(1)에 대해서 플라즈마 처리에 의해 다이싱을 위한 에칭을 행한다(에칭 공정). 즉, 반도체 웨이퍼(1)는 플라즈마 처리 장치로 보내지고, 이면(1b) 측으로부터 반도체 웨이퍼(1)에 대해서 SF6 등의 불소계 가스의 플라즈마(P)(도 1e)를 조사한다. 이것에 의해, 이면(1b)에 있어서 마스크(4m)에 의해서 덮이지 않고 플라즈마(P)에 대해서 폭로된 범위의 반도체 웨이퍼(1)가 플라즈마(P)의 에칭 작용에 의해서 제거되어 에칭홈(1d)이 형성되고, 이 에칭홈(1d)이 반도체 웨이퍼(1)의 전두께 범위를 관통하는 것에 의해, 도 1e에 도시하는 바와 같이, 반도체 웨이퍼(1)는 개편의 반도체 칩(1e)으로 분할된다.
이 플라즈마(P)에 의한 에칭에 있어서는, 부드러운 에지를 갖는 마스크(4m)가 형성되기 때문에, 개편으로 분할된 반도체 칩(1e)의 다이싱 에지에 있어서도 요철이 없는 부드러운 절단면이 실현된다. 따라서, 절단면이 거친 형상인 경우에 발생하기 쉬운 불편, 즉 미세한 요철에 있어서 응력 집중에 기인해 생기는 미세한 크랙 등, 반도체 칩의 신뢰성을 저하시키는 결함의 발생을 억제할 수 있다.
그리고, 도 1f에 도시하는 바와 같이, 에칭 공정 종료후의 반도체 웨이퍼(1)에 대해서, 마스크(4m)를 가공 대상면인 이면(1b)으로부터 제거하기 위한 처리가 행해진다(마스크 제거 공정). 이 마스크 제거는 탄화 수소계의 수지를 성분으로 하는 수지막(4)을 산소 가스의 플라즈마에 의해서 탄화되어 제거하는 에싱에 의해서 행해진다. 물론 마스크 제거에 있어서, 마스크(4m)를 이면(1b)으로부터 기계적으로 박리하는 방법이나, 약액에 의한 습식 마스크 제거 등의 방법을 이용해도 괜찮다. 마스크 제거 후의 반도체 웨이퍼(1), 즉 보호 시트(2)에 의해서 회로 형성면(1a)측을 점착 보지한 복수의 반도체 칩(1e)은, 이면(1b)측을 다이싱 시트에 점착시켜 전사된다. 그리고, 이 상태의 반도체 칩(1e)으로부터 보호 시트(2)를 박리시키는 것에 의해, 개편의 반도체 칩(1e)을 이면(1b)측으로부터 다이싱 시트에 의해서 보지한 상태의 반도체 칩(1e)의 집합체가 완성된다. 이 반도체 칩(1e)의 집합체는 다이 본딩 장치로 보내지고, 각 개편의 반도체 칩(1e)은 본딩 헤드에 의해서 보지되어서, 다이싱 시트로부터 취출된다.
상기 설명한 것과 같이, 본 제 1 실시형태에 나타내는 플라즈마 다이싱에 있어서는, 플라즈마 처리를 이용한 에칭에 수반하는 마스크 형성에 있어서, 에칭의 대상이 되는 부분에 발액성의 액체를 인쇄해 발액막(3)의 발액 패턴을 형성하고, 이 발액 패턴이 형성된 반도체 웨이퍼(1)의 가공 대상면에 액상의 수지를 공급하고, 발액 패턴이 형성되어 있지 않은 영역에 이 발액막(3)의 두께보다 두꺼운 막 두께의 수지막(4)을 형성하고, 또한 이 수지막(4)이 형성된 반도체 웨이퍼를 베이크 공정으로 처리하는 것에 의해 에칭에 있어서 제거되는 영역 이외를 덮는 마스크(4m)를 형성하는 방법을 채용하고 있다. 상술 방법에 있어서의 발액 패턴에는 높은 위치 정밀도나 형상 정밀도는 필요하게 되지 않기 때문에, 간편·염가의 설비를 이용한 기존 기술에 의해 저비용으로 대응이 가능하다. 따라서, 포토리소그래픽법이나 레이저 조사에 의한 방법 등 고비용의 방법을 이용하는 일 없이, 플라즈마 처리에 의한 에칭을 위한 마스크를 저비용으로 형성할 수 있다.
(제 2 실시형태)
도 7a 내지 도 7f는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법의 공정 설명도이다. 도 8은 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 있어서의 발액 패턴의 확대도이다. 도 9는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 있어서의 플라즈마 다이싱의 대상이 되는 반도체 웨이퍼의 확대 단면도이다. 도 10a 내지 도 10d는 본 발명의 제 2 실시형태의 수지 접착제 부착 반도체 칩의 제조 방법에 의해 제조된 수지 접착제 부착 반도체 칩의 본딩 방법을 도시하는 공정 설명도이다.
본 제 2 실시형태에 있어서는, 제 1 실시형태에 도시되어 있는 기판의 가공 방법을 응용한 반도체 칩의 제조 방법에 있어서, 플라즈마 처리에 의한 에칭을 위한 마스크로서 이용하기 위해서 형성되는 수지막을 다이 본딩을 위한 수지 접착층으로서 이용하는 예를 나타내고 있다. 또한, 도 7a 내지 도 9에 있어서는, 제 1 실시형태와 마찬가지의 구성요소에는 동일한 부호를 붙이고, 구성을 달리하는 요소에만 다른 부호를 붙여서 구별하고 있다.
우선, 본 제 2 실시형태에서 사용하는 발액 패턴에 대해 설명한다. 발액 패턴으로서는, 후술의 수지 접착층 형성에 이용하는 액상의 수지에 포함되는 용매에 대해서 발액성을 발휘하는 수지(발액제)를 사용한다. 발액 패턴은 제 1 실시형태와 마찬가지로 발액성의 액체를 전사 인쇄, 스크린 인쇄, 디스펜스, 잉크젯 등에 의해 소정의 패턴으로 인쇄하고, 용제 성분을 휘발시켜 형성한다.
수지 접착층을 형성하는 수지에는, 에폭시계 등의 열경화성 수지를 사용한다. 수지 접착층의 형성에 즈음해서는 열경화성 수지를 용매에 녹인 액상의 수지를 상술의 발액 패턴이 형성된 기판의 가공 대상면에 디스펜스, 잉크젯, 스핀 코트 등의 방법에 의해 도포한다. 가공 대상면에 도포된 액상의 수지는 그 용매가 발액제에는 튕겨지기 때문에, 가공 대상면 중 발액 패턴의 부분을 제외한 영역에만 퍼진다. 그리고, 액상의 수지가 도포된 기판을 가열해 용제 성분을 휘발시키는 동시에 열경화성 수지를 반경화시켜 수지 접착층을 형성한다.
본 발명에서는 발액제가 수지 접착층 형성에 이용하는 액상의 수지에 포함되는 용매에 대해서 발액성을 발휘하는 조성인 것이 필요하다. 덧붙여, 용매에는 열경화성 수지와 용해되는 것을 선정해야 한다. 따라서, 열경화성 수지가 에폭시계의 열경화성 수지(SP값 10.9)이면 용매에는 SP값이(10.0 내지 11.9)의 알코올계 용매를 사용한다. 또한, 이 경우의 발액제로서는 아크릴계 수지(SP값 9.2), 실리콘계 수지(SP값 7.0), 불소계 수지(SP값 3.6)를 사용할 수 있다.
다음에, 수지 접착제 부착 반도체 칩의 제조 방법에 관해서, 도 7a 내지 도 7f에 따라서 각 도면을 참조하면서 설명한다. 도 7a에 있어서, 기판으로서의 반도체 웨이퍼(1)에는 집적 회로(반도체 장치)가 형성된 반도체 칩이 복수 만들어져 있고, 반도체 웨이퍼(1)에 있어서 집적 회로가 형성된 회로 형성면(1a)에는, 집적 회로를 보호하기 위한 보호 시트(2)가 점착되어 있다. 회로 형성면(1a)의 이면(1b)은, 이전 공정의 박형화 공정에 있어서 기계 연삭에 의해서 표면층이 제거되어서, 100㎛ 이하의 두께까지 박형화되어 있다.
이어서 도 7b에 도시하는 바와 같이, 반도체 웨이퍼(1)의 회로 형성면의 반대면인 이면(1b)에 있어서, 반도체 웨이퍼(1)를 개개의 반도체 칩(1e)으로 구분하는 경계인 스크라이브 라인(1c)(도 2도 참조)에 상당하는 격자선을 따라서 발액 패턴을 형성한다(발액 패턴 형성 공정). 이 발액 패턴 형성 공정은 제 1 실시형태와 마찬가지이므로 상세한 설명은 생략한다.
이어서, 도 7c에 도시하는 바와 같이, 발액막(3)에 의해서 발액 패턴이 형성된 반도체 웨이퍼(1)의 이면(1b)에, 수지 접착층 형성을 위한 액상의 수지를 공급한다. 이 때, 도 7d에 도시하는 바와 같이, 액상의 수지는 발액성을 갖는 발액막(3)의 표면으로부터 제거되고, 발액막(3)이 존재하지 않는 영역에만 부착된다. 이것에 의해, 반도체 웨이퍼(1)의 이면(1b)에 있어서 발액 패턴이 형성되어 있지 않은 영역에, 이 발액 패턴의 두께(t1)보다 두꺼운 막 두께(t2)의 수지막(40)이 형성된다(수지막 형성 공정).
여기서 이용되는 액상의 수지는, 반도체 웨이퍼(1)의 재질인 실리콘을 제거하는 목적으로 행해지는 플라즈마 에칭에 의해서는 제거되지 않고, 또한 반도체 웨이퍼(1)가 분할된 후의 반도체 칩의 다이 본딩에 있어서 수지 접착층으로서 기능하는 에폭시계의 열경화성 수지가 선정된다. 수지막(40)의 형성에는 디핑, 스핀 코트, 디스펜스, 잉크젯 등, 각종의 방법을 이용할 수 있다.
도 8은 이 수지막 형성 공정후의 이면(1b)에 있어서의 발액막(3)의 근방 상태를 확대해서 도시하고 있다. 발액막(3)의 폭 방향의 양측의 에지(3a)는 미소한 파도치는 형상(톱니 형상)으로 되어 있지만, 이것에 접하는 수지막(40)의 윤곽(40a)(도 8에서 파선으로 도시)은 거의 직선적으로 매끄러운 선이 된다. 이것은 수지막(40)은 액상으로 표면 장력을 갖기 때문이고, 표면 장력의 작용으로 에지(3a)의 미소한 요철에 추종하기 어렵다는 특성을 갖기 때문이다. 이 특성은 매끄러운 에지를 갖는 마스크를 작성하기에는 매우 좋은 상태이다. 매끈한 윤곽(40a)을 갖는 수지막(40)을 이 후의 베이크 공정으로 처리하면 윤곽(40a)에 대응하는 에지(매끄러운 에지)를 구비한 마스크가 형성된다.
이어서, 수지막(40)이 형성된 반도체 웨이퍼(1)는 큐어 공정으로 보내지고, 90℃ 정도의 온도에 반도체 웨이퍼(1)가 가열된다. 이것에 의해, 수지막(40)을 B스테이지 상태로 반경화시키고, 수지 접착층(40m)을 형성한다(수지 접착층 형성 공정). 이 때, 수지 접착층(40m)은 플라즈마 처리에 의한 에칭에 있어서 제거되는 영역[스크라이브 라인(1c)을 따라서 설정된 발액막(3)의 범위] 이외를 덮는 형태가 되어 있기 때문에, 플라즈마 처리에 의한 에칭에 있어서의 마스크로서 기능한다. 수지 접착층(40m)은 도포 후의 형상으로부터 용매가 증발한 만큼만 두께를 줄인다.
도 9는 수지막과 수지 접착층의 단면도이다. 수지 접착층 형성 공정에서는 수지막(40)으로부터 용매가 증발하기 때문에, 수지 접착층(40m)의 두께(t5)는 수지막(40)의 막 두께(t4)보다 얇아진다. 이 때문에, 수지 접착층(40m)의 두께(t5)의 조정은 수지막(40)의 막 두께(t4)의 조정, 즉 액상의 수지의 도포량의 제어로 행해진다. 필요하게 되는 수지 접착층(40m)의 두께(t5)는 본딩 대상인 반도체 칩(1e)의 두께나 본딩 후의 접착제층의 두께 등으로 결정된다. 본 실시형태에 있어서, t5의 값은 반도체 칩(1e)을 다이 본딩하는 접착제층의 두께로 결정되고, 20㎛ 내지 30㎛의 범위가 타당한 값이다. 또한, t4와 t5의 관계(수축률)는 실험 등으로 구할 수 있다. 따라서, 필요하게 되는 수지 접착층(40m)의 두께(t5)를 얻기 위해서 필요한 수지막(40)의 막 두께(t4)는 수축률과 두께(t5)로 구한다. 막 두께(t2)가 구해지면 거기에 필요한 액상의 수지의 양도 기하학적인 계산으로 구해진다.
수지 접착층 형성 공정의 후, 용제에 의해서 발액막(3)에 의한 발액 패턴을 용해시켜 이면(1b)으로부터 제거하는 처리가 행해진다(발액 패턴 제거 공정). 이 처리는 제 1 실시형태의 발액 패턴 제거 공정과 마찬가지이므로 설명을 생략한다.
이 발액 패턴 제거 공정의 후, 반도체 웨이퍼(1)의 이면(1b)측으로부터 보호 시트(2)가 노출될 때까지, 반도체 웨이퍼(1)에 대해서 수지 접착층(40m)을 마스크로서, 가공 대상면인 이면(1b)에서 다이싱을 위한 에칭을 행한다(에칭 공정). 즉, 반도체 웨이퍼(1)는 플라즈마 처리 장치로 보내지고, 이면(1b)측으로부터 반도체 웨이퍼(1)에 대해서 SF6 등의 불소계 가스의 플라즈마(P)(도 7e)를 조사한다. 이것에 의해, 이면(1b)에 있어서 수지 접착층(40m)에 의해서 덮이지 않고 플라즈마(P)에 대해서 폭로된 범위의 반도체 웨이퍼(1)가 플라즈마(P)의 에칭 작용에 의해서 제거되어 에칭홈(1d)이 형성되고, 이 에칭홈(1d)이 반도체 웨이퍼(1)의 전체 두께 범위를 관통하는 것에 의해, 도 7e에 도시하는 바와 같이, 반도체 웨이퍼(1)는 개편의 반도체 칩(1e)으로 분할된다.
이 플라즈마(P)에 의한 에칭에 있어서는, 플라즈마(P)의 열작용이 수지 접착층(40m)에 미친다. 상술한 것과 같이, 수지 접착층(40m)은 B스테이지의 반경화 상태를 유지하는 것이 요구되기 때문에, 이 플라즈마 처리 과정에 있어서는 수지 접착층(40m)의 표면 온도가, 선정되어 있는 에폭시계 수지의 열경화 온도(100℃ 내지150℃)를 넘지 않도록, 온도 조건을 제어하는 것이 요구된다. 이 온도 조건의 제어는, 사용되는 플라즈마 처리 장치에 있어서의 플라즈마 처리 조건, 예를 들면 고주파 전원 장치의 출력을 적정하게 조정하는 것이나, 처리 대상의 반도체 웨이퍼(1)가 탑재되는 전극부 내에 냉각 매체를 순환시키는 등의 냉각 수단에 의해서 온도를 제어하고, 반도체 웨이퍼(1)의 온도가 적정 범위를 넘어 상승하지 않도록 하는 방법 등이 이용된다.
이 플라즈마 다이싱에 있어서는, 부드러운 에지를 갖는 수지 접착층(40m)(마스크)이 형성되는 것으로부터, 개편으로 분할된 반도체 칩(1e)의 다이싱 에지에 있어서도 요철이 없는 부드러운 절단면이 실현된다. 따라서, 절단면이 거친 형상인 경우에 발생하기 쉬운 불편, 즉 미세한 요철에 있어서의 응력 집중에 기인해 생기는 미세한 크랙 등, 반도체 칩의 신뢰성을 저하시키는 결함의 발생을 억제할 수 있다.
그리고, 이 에칭 공정이 종료되는 것에 의해, 도 7f에 도시하는 바와 같이, 회로 형성면(1a)을 보호하는 보호 시트(2)가 부착된 반도체 웨이퍼(1)를 플라즈마 다이싱에 의해서 분할하고, 복수의 수지 접착층 부착 반도체 칩(1f)으로 분할한 구성의 반도체 칩 집합체(10)가 완성한다. 수지 접착층 부착 반도체 칩(1f)은 반도체 칩(1e)의 이면(1b)에 다이 본딩을 위한 수지 접착층(40m)을 구비한 구성으로 되어 있고, 각각의 수지 접착층 부착 반도체 칩(1f)은 반도체 칩 집합체(10)로부터 개별적으로 취출되어 기판으로의 본딩 대상이 된다.
이 수지 접착층 부착 반도체 칩(1f)의 다이 본딩에 관해서, 도 10을 참조해 설명한다. 도 10a에 도시하는 바와 같이, 복수의 수지 접착층 부착 반도체 칩(1f)을 보호 시트(2)에 보지시킨 상태의 반도체 칩 집합체(10)는, 원환 형상의 웨이퍼 링(12a)에 보지 시트(11)를 전장한 구성의 웨이퍼 지구(12)에 보지된다. 즉, 반도체 칩 집합체(10)는 보호 시트(2)를 상면측으로 해서 수지 접착층(40m)을 보지 시트(11)에 점착시키는 것에 의해, 웨이퍼 지구(12)에 보지된다.
이어서, 도 10b에 도시하는 바와 같이, 반도체 칩 집합체(10)로부터 보호 시트(2)를 박리시키는 것에 의해, 각각의 수지 접착층 부착 반도체 칩(1f)은, 반도체 칩(1e)의 회로 형성면(1a)을 상향으로 해서 노출시킨 상태가 된다. 그리고, 반도체 칩 집합체(10)는 이 상태로 다이 본딩 장치로 보내지고, 도 10c에 도시하는 바와 같이, 웨이퍼 링(12a)이 다이 본딩 장치의 웨이퍼 보지 기구(13)에 의해서 보지되는 것에 의해, 개별의 수지 접착층 부착 반도체 칩(1f)을 취출하는 것이 가능한 상태가 된다.
수지 접착층 부착 반도체 칩(1f)의 취출에 즈음해서는, 본딩 툴(14) 및 이젝터 장치(15)를 취출해 대상이 되는 수지 접착층 부착 반도체 칩(1f)의 위치를 맞추고, 이젝터 장치(15)에 구비된 이젝터핀(16)에 의해 취출해 대상의 수지 접착층 부착 반도체 칩(1f)을 하방으로부터 밀어 올리면서, 본딩 툴(14)에 의해서 반도체 칩(1e)을 흡착 보지한다. 본딩 툴(14)은 가열 수단을 내장하고 있고, 수지 접착층 부착 반도체 칩(1f)은 본딩 툴(14)에 보지되는 것에 의해 소정 온도까지 가열된다.
다음에, 수지 접착층 부착 반도체 칩(1f)을 흡착 보지한 본딩 툴(14)은 본딩의 대상이 되는 기판(18)을 보지한 가열 하수부(17)의 상방으로 이동한다. 기판(18)은 가열 하수부(17)에 구비된 가열 기구(도시 생략)에 의해서 미리 소정 온도까지 가열되어 있다. 그리고, 도 10d에 도시하는 바와 같이, 수지 접착층 부착 반도체 칩(1f)을 본딩 위치에 위치 맞춤해서 본딩 툴(14)을 하강시키고, 수지 접착층(40m)을 기판(18)의 상면에 착지시킨다. 이어서, 본딩 툴(14)에 의해서 소정의 가압력으로 수지 접착층 부착 반도체 칩(1f)을 가압하고, 수지 접착층(40m)을 기판(18)에 밀어붙인다. 그리고, 이 상태를 소정 시간 유지하는 것에 의해, 반경화 상태의 수지 접착층(40m)의 열경화 반응이 진행되고, 반도체 칩(1e)은 열경화된 수지 접착층(40m)에 의해서 기판(18)에 접착된다.
이와 같이, 본 제 2 실시형태에 있어서는, 반도체 웨이퍼(1)를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 수지 접착층 부착 반도체 칩(1f)으로 분할하는 반도체 칩의 제조에 있어서, 반도체 웨이퍼(1)의 회로 형성면(1a)의 반대측면인 이면(1b)에 있어서 반도체 칩(1e)의 경계인 스크라이브 라인(1c)에 발액성의 액체를 인쇄해 발액 패턴을 형성하고, 이 발액 패턴이 형성된 반도체 웨이퍼(1)의 이면(1b)에 액상의 수지를 공급하는 것에 의해, 발액 패턴이 형성되어 있지 않은 영역에 이 발액 패턴의 두께보다 두꺼운 막 두께의 수지막(40)을 형성하고, 이어서 수지막(40)을 반경화시켜 수지 접착층(40m)을 형성해 발액 패턴을 이면으로부터 제거한 후에, 반도체 웨이퍼(1)에 대해서 수지 접착층(40m)을 마스크로서 이면(1b)측으로부터 에칭을 행하는 방법을 채용하도록 하고 있다. 이것에 의해, 플라즈마 처리를 이용한 에칭을 위한 마스크를 저비용으로 형성하는 동시에, 이 마스크를 다이 본딩용의 수지 접착층(40m)으로서 이용할 수 있다.
또한, 본 제 1 및 2 실시형태에 있어서는, 기판으로서의 반도체 웨이퍼를 플라즈마 다이싱에 의해서 개편의 반도체 칩으로 분할하는 가공을 본 발명의 대상으로 하는 예를 나타내고 있지만, 본 발명은 이것으로 한정되는 것이 아니고, 기판을 대상으로 한 가공이며 플라즈마 처리에 의한 에칭에 수반해 마스크의 형성을 필요로 하는 형태이면, 본 발명을 적용할 수 있다. 예를 들면, 반도체 기판으로의 관통공 가공을 플라즈마를 이용한 에칭에 의해 행하는 적용예, MEMS(미소 전자 기계 시스템)의 제조 과정에 있어서, 반도체 프로세스 기술을 응용해 미소한 메카니컬 디바이스의 성형을 플라즈마를 이용한 에칭에 의해 행하는 적용예, 표시용의 투명 패널에 있어서의 회로 패턴의 형성을 위한 적용예 등, 기판을 대상으로 한 각종의 가공에 본 발명을 적용하는 것이 가능하다.
(산업상의 이용 가능성)
본 발명의 기판의 가공 방법 및 반도체 칩의 제조 방법은, 플라즈마에 의한 에칭을 위한 마스크를 저비용으로 형성할 수 있다는 특징을 갖고, 기판으로서의 반도체 웨이퍼를 플라즈마 다이싱에 의해서 개편의 반도체 칩으로 분할하는 가공 등, 각종의 기판의 가공에 대해서 유용하다.
1 : 반도체 웨이퍼 1a : 회로 형성면
1b : 이면(가공 대상 이면) 1c : 스크라이브 라인
1e, 1f : 반도체 칩 2 : 보호 시트
3 : 발액막 4 : 수지막
4m : 마스크 40 : 수지막
40m : 수지 접착층 P : 플라즈마

Claims (3)

  1. 플라즈마 처리를 이용한 에칭에 의해서 기판을 부분적으로 제거하는 가공을 행하는 기판의 가공 방법에 있어서,
    상기 기판의 가공 대상면에 있어서, 상기 에칭에 의해서 제거되는 영역에 발액성의 액체를 인쇄하여 발액 패턴을 형성하는 발액 패턴 형성 공정과,
    상기 발액 패턴이 형성된 기판의 상기 가공 대상면에 액상의 수지를 공급하는 것에 의해, 상기 발액 패턴이 형성되어 있지 않은 영역에 상기 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과,
    상기 수지막을 경화시켜 상기 에칭에 의해서 제거되는 영역 이외를 덮는 마스크를 상기 가공 대상면에 형성하는 마스크 형성 공정과,
    상기 마스크 형성 공정 후에, 상기 발액 패턴을 상기 가공 대상면으로부터 제거하는 발액 패턴 제거 공정과,
    상기 발액 패턴 제거 공정 후에, 상기 기판의 가공 대상면측에서 플라즈마 처리에 의해서 에칭을 행하는 에칭 공정과,
    상기 에칭 공정 종료 후에, 상기 마스크를 상기 가공 대상면으로부터 제거하는 마스크 제거 공정을 포함하는 것을 특징으로 하는
    기판 가공 방법.
  2. 회로 형성면에 복수의 반도체 장치를 구비하는 동시에 상기 회로 형성면을 보호하는 보호 시트가 부착된 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해서 개개의 반도체 장치로 이루어지는 반도체 칩으로 분할하는 반도체 칩의 제조 방법에 있어서,
    상기 반도체 웨이퍼의 회로 형성면의 반대측면인 가공 대상면에 있어서 반도체 칩의 경계인 스크라이브 라인(scribe line)에 발액성의 액체를 인쇄하여 발액 패턴을 형성하는 발액 패턴 형성 공정과,
    상기 발액 패턴이 형성된 반도체 웨이퍼의 상기 가공 대상면에 액상의 수지를 공급하는 것에 의해, 상기 발액 패턴이 형성되어 있지 않은 영역에 상기 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과,
    상기 수지막을 경화시켜 상기 에칭에 의해서 제거되는 영역 이외를 덮는 마스크를 상기 가공 대상면에 형성하는 마스크 형성 공정과,
    상기 마스크 형성 공정 후에, 상기 발액 패턴을 상기 가공 대상면으로부터 제거하는 발액 패턴 제거 공정과,
    상기 발액 패턴 제거 공정 후에, 상기 가공 대상면측으로부터 상기 보호 시트가 노출될 때까지, 상기 반도체 웨이퍼에 대해서 상기 가공 대상면측으로부터 에칭을 행하는 에칭 공정과,
    상기 에칭 공정 종료 후에, 상기 마스크를 상기 가공 대상면으로부터 제거하는 마스크 제거 공정을 포함하는 것을 특징으로 하는
    반도체 칩의 제조 방법.
  3. 회로 형성면에 복수의 반도체 장치를 구비하는 동시에 상기 회로 형성면을 보호하는 보호 시트가 부착된 반도체 웨이퍼를 플라즈마 처리에 의한 에칭에 의해 개개의 반도체 장치로 분할하는 플라즈마 다이싱에 의해서 이면에 다이 본딩을 위한 수지 접착층을 구비한 수지 접착제 부착 반도체 칩을 제조하는 수지 접착제 부착 반도체 칩의 제조 방법에 있어서,
    상기 반도체 웨이퍼의 회로 형성면의 반대측면인 이면에 있어서 상기 반도체 칩의 경계인 스크라이브 라인에 발액성의 액체를 인쇄하여 발액 패턴을 형성하는 발액 패턴 형성 공정과,
    상기 발액 패턴이 형성된 반도체 웨이퍼의 상기 이면에 액상의 수지를 공급하는 것에 의해, 상기 발액 패턴이 형성되어 있지 않은 영역에 상기 발액 패턴의 두께보다 두꺼운 막 두께의 수지막을 형성하는 수지막 형성 공정과,
    상기 수지막을 반경화시켜 수지 접착층을 형성하는 수지 접착층 형성 공정과,
    상기 수지 접착층 형성 공정 후에, 상기 발액 패턴을 상기 이면으로부터 제거하는 발액 패턴 제거 공정과,
    상기 발액 패턴 제거 공정 후에, 상기 이면측으로부터 상기 보호 시트가 노출될 때까지, 상기 반도체 웨이퍼에 대해서 상기 수지 접착층을 마스크로서 상기 이면측으로부터 에칭을 행하는 에칭 공정을 포함하는 것을 특징으로 하는
    수지 접착층 부착 반도체 칩의 제조 방법.
KR1020107020959A 2008-03-25 2009-03-24 기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법 KR20110000637A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008077309 2008-03-25
JPJP-P-2008-077309 2008-03-25
JPJP-P-2009-032174 2009-02-16
JP2009032174A JP2009260272A (ja) 2008-03-25 2009-02-16 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法

Publications (1)

Publication Number Publication Date
KR20110000637A true KR20110000637A (ko) 2011-01-04

Family

ID=41113275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107020959A KR20110000637A (ko) 2008-03-25 2009-03-24 기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법

Country Status (6)

Country Link
US (1) US8158494B2 (ko)
JP (1) JP2009260272A (ko)
KR (1) KR20110000637A (ko)
CN (1) CN101978478B (ko)
TW (1) TW201003769A (ko)
WO (1) WO2009119064A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101463152B1 (ko) * 2011-06-15 2014-11-20 어플라이드 머티어리얼스, 인코포레이티드 레이저 스크라이빙 및 플라즈마 에칭에 의한 디바이스 싱귤레이션을 위한 인-시튜 증착된 마스크 층
WO2015179192A1 (en) * 2014-05-23 2015-11-26 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
US9627259B2 (en) 2014-11-14 2017-04-18 Kabushiki Kaisha Toshiba Device manufacturing method and device

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
TWI493633B (zh) * 2010-08-13 2015-07-21 Ineffable Cellular Ltd Liability Company 疊合方法與疊合用載具
KR101139964B1 (ko) * 2010-08-31 2012-04-30 신찬수 반도체 웨이퍼의 다이싱 방법
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
USRE46339E1 (en) * 2011-03-14 2017-03-14 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9129904B2 (en) 2011-06-15 2015-09-08 Applied Materials, Inc. Wafer dicing using pulse train laser with multiple-pulse bursts and plasma etch
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8507363B2 (en) * 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9252057B2 (en) 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US9236305B2 (en) 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
WO2014159464A1 (en) 2013-03-14 2014-10-02 Applied Materials, Inc. Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch
US20150060401A1 (en) * 2013-08-29 2015-03-05 Corning Incorporated Method of edge coating a batch of glass articles
US9105710B2 (en) 2013-08-30 2015-08-11 Applied Materials, Inc. Wafer dicing method for improving die packaging quality
US9224650B2 (en) 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
EP2854186A1 (en) * 2013-09-26 2015-04-01 Seoul Semiconductor Co., Ltd. Light source module, fabrication method therefor, and backlight unit including the same
US9460966B2 (en) 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US9041198B2 (en) 2013-10-22 2015-05-26 Applied Materials, Inc. Maskless hybrid laser scribing and plasma etching wafer dicing process
JP2015103569A (ja) * 2013-11-21 2015-06-04 株式会社ディスコ デバイスチップの形成方法
US9312177B2 (en) 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
US9299614B2 (en) 2013-12-10 2016-03-29 Applied Materials, Inc. Method and carrier for dicing a wafer
US9293304B2 (en) 2013-12-17 2016-03-22 Applied Materials, Inc. Plasma thermal shield for heat dissipation in plasma chamber
US9299611B2 (en) 2014-01-29 2016-03-29 Applied Materials, Inc. Method of wafer dicing using hybrid laser scribing and plasma etch approach with mask plasma treatment for improved mask etch resistance
US8991329B1 (en) 2014-01-31 2015-03-31 Applied Materials, Inc. Wafer coating
US9236284B2 (en) 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
WO2015130260A1 (en) * 2014-02-25 2015-09-03 Empire Technology Development Llc Gradient index (grin) backplane routing
FR3019598B1 (fr) * 2014-04-04 2016-05-06 Eads Sogerma Dispositif de pre-assemblage de pieces avec interposition de mastic et procede de pre-assemblage
US9076860B1 (en) 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US8932939B1 (en) 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
US8912078B1 (en) 2014-04-16 2014-12-16 Applied Materials, Inc. Dicing wafers having solder bumps on wafer backside
US9159621B1 (en) 2014-04-29 2015-10-13 Applied Materials, Inc. Dicing tape protection for wafer dicing using laser scribe process
US8912075B1 (en) 2014-04-29 2014-12-16 Applied Materials, Inc. Wafer edge warp supression for thin wafer supported by tape frame
US9112050B1 (en) * 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9130057B1 (en) 2014-06-30 2015-09-08 Applied Materials, Inc. Hybrid dicing process using a blade and laser
US9093518B1 (en) 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9349648B2 (en) 2014-07-22 2016-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
US9117868B1 (en) 2014-08-12 2015-08-25 Applied Materials, Inc. Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing
US10622522B2 (en) * 2014-09-05 2020-04-14 Theodore Lowes LED packages with chips having insulated surfaces
US9281244B1 (en) 2014-09-18 2016-03-08 Applied Materials, Inc. Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process
US9177861B1 (en) 2014-09-19 2015-11-03 Applied Materials, Inc. Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile
US11195756B2 (en) 2014-09-19 2021-12-07 Applied Materials, Inc. Proximity contact cover ring for plasma dicing
US9196536B1 (en) 2014-09-25 2015-11-24 Applied Materials, Inc. Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
US9130056B1 (en) 2014-10-03 2015-09-08 Applied Materials, Inc. Bi-layer wafer-level underfill mask for wafer dicing and approaches for performing wafer dicing
CN105609555B (zh) * 2014-11-14 2019-06-14 株式会社东芝 装置的制造方法
US9673096B2 (en) * 2014-11-14 2017-06-06 Infineon Technologies Ag Method for processing a semiconductor substrate and a method for processing a semiconductor wafer
US9355907B1 (en) 2015-01-05 2016-05-31 Applied Materials, Inc. Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
US9330977B1 (en) 2015-01-05 2016-05-03 Applied Materials, Inc. Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process
US9159624B1 (en) * 2015-01-05 2015-10-13 Applied Materials, Inc. Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach
JP6738591B2 (ja) * 2015-03-13 2020-08-12 古河電気工業株式会社 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
US9601375B2 (en) 2015-04-27 2017-03-21 Applied Materials, Inc. UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach
US9478455B1 (en) 2015-06-12 2016-10-25 Applied Materials, Inc. Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber
US9721839B2 (en) 2015-06-12 2017-08-01 Applied Materials, Inc. Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch
JP6516125B2 (ja) * 2015-09-07 2019-05-22 パナソニックＩｐマネジメント株式会社 プラズマ処理方法および電子部品の製造方法
JP6492286B2 (ja) * 2015-09-25 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6492288B2 (ja) * 2015-10-01 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6845134B2 (ja) 2015-11-09 2021-03-17 古河電気工業株式会社 マスク一体型表面保護テープ
US9972575B2 (en) 2016-03-03 2018-05-15 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
US9852997B2 (en) 2016-03-25 2017-12-26 Applied Materials, Inc. Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
JP6637831B2 (ja) * 2016-04-28 2020-01-29 株式会社ディスコ デバイスの製造方法及び研削装置
US9793132B1 (en) 2016-05-13 2017-10-17 Applied Materials, Inc. Etch mask for hybrid laser scribing and plasma etch wafer singulation process
WO2018043611A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 搬送具及びその搬送具を用いた有機ｅｌ表示装置の製造方法
JP6792106B2 (ja) * 2017-03-30 2020-11-25 スピードファム株式会社 ワークキャリア及びワークキャリアの製造方法
US11158540B2 (en) 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
US10363629B2 (en) 2017-06-01 2019-07-30 Applied Materials, Inc. Mitigation of particle contamination for wafer dicing processes
TWI826418B (zh) * 2018-02-01 2023-12-21 日商力森諾科股份有限公司 構件連接方法
US10535561B2 (en) 2018-03-12 2020-01-14 Applied Materials, Inc. Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
US11355394B2 (en) 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US10607889B1 (en) * 2018-09-19 2020-03-31 Semiconductor Components Industries, Llc Jet ablation die singulation systems and related methods
KR20200034503A (ko) 2018-09-21 2020-03-31 삼성전자주식회사 기판 쏘잉 방법 및 반도체 칩의 싱귤레이션 방법
US11011424B2 (en) 2019-08-06 2021-05-18 Applied Materials, Inc. Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process
US11342226B2 (en) 2019-08-13 2022-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process
US10903121B1 (en) 2019-08-14 2021-01-26 Applied Materials, Inc. Hybrid wafer dicing approach using a uniform rotating beam laser scribing process and plasma etch process
US11600492B2 (en) 2019-12-10 2023-03-07 Applied Materials, Inc. Electrostatic chuck with reduced current leakage for hybrid laser scribing and plasma etch wafer singulation process
JP2022089007A (ja) * 2020-12-03 2022-06-15 パナソニックＩｐマネジメント株式会社 プラズマ処理方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
JP4013745B2 (ja) 2002-11-20 2007-11-28 松下電器産業株式会社 プラズマ処理方法
JP4013753B2 (ja) * 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP2005191039A (ja) 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法
US8053171B2 (en) * 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
JP2006120834A (ja) * 2004-10-21 2006-05-11 Disco Abrasive Syst Ltd ウェーハの分割方法
EP1844495B1 (en) * 2005-01-24 2011-07-27 Panasonic Corporation Manufacturing method for semiconductor chips
JP2007115778A (ja) * 2005-10-18 2007-05-10 Seiko Epson Corp 構造体の製造方法、構造体、およびデバイス
KR100901985B1 (ko) * 2005-12-22 2009-06-08 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 모듈 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101463152B1 (ko) * 2011-06-15 2014-11-20 어플라이드 머티어리얼스, 인코포레이티드 레이저 스크라이빙 및 플라즈마 에칭에 의한 디바이스 싱귤레이션을 위한 인-시튜 증착된 마스크 층
WO2015179192A1 (en) * 2014-05-23 2015-11-26 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
US9627259B2 (en) 2014-11-14 2017-04-18 Kabushiki Kaisha Toshiba Device manufacturing method and device

Also Published As

Publication number Publication date
JP2009260272A (ja) 2009-11-05
CN101978478A (zh) 2011-02-16
TW201003769A (en) 2010-01-16
CN101978478B (zh) 2012-06-20
US8158494B2 (en) 2012-04-17
WO2009119064A1 (ja) 2009-10-01
US20110014777A1 (en) 2011-01-20

Similar Documents

Publication Publication Date Title
KR20110000637A (ko) 기판의 가공 방법 및 반도체 칩의 제조 방법 및 수지 접착층 부착 반도체 칩의 제조 방법
JP5246001B2 (ja) 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP5218238B2 (ja) 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US7727818B2 (en) Substrate process for an embedded component
US9991149B2 (en) Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
JP2008521214A (ja) 半導体ウエハの薄型化
JP2019125723A (ja) 素子チップの製造方法
KR20090115039A (ko) 반도체칩의 제조 방법
JP6441181B2 (ja) インプリント用テンプレートおよびその製造方法、および半導体装置の製造方法
CN111199951B (zh) 半导体器件及其制作方法、对位标记的制作方法
JP2009259999A (ja) 熱硬化接着剤付き半導体チップの製造方法
US20150147852A1 (en) Vacuum carrier module, method of using and process of making the same
JP4835583B2 (ja) ダイアタッチフィルム付きの半導体装置の製造方法
JP3638250B2 (ja) アライメントマークおよび半導体装置の製造方法
CN102001618A (zh) 一种干法深度刻蚀多层硅结构的掩模方法
US8778112B2 (en) Method for bonding thin film piece
JP2009295900A (ja) 封止構造の製造方法
TW201735749A (zh) 線路板的製作方法
JP2008078250A (ja) 配線板の製造方法
TWI712092B (zh) 具有標記圖案之基板及其製作方法，及半導體封裝元件的製作方法
JP2012169411A (ja) 半導体装置の製造方法
JPH07176565A (ja) 配線基板およびその製造方法
JP2010135668A (ja) 電子素子の実装方法
KR100276269B1 (ko) 인쇄회로기판의 회로형성방법
KR20110100883A (ko) 마스크 패턴 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid